CN104037174B - 混合结构的存储器阵列及其制备方法 - Google Patents

Abstract

本发明涉及半导体器件领域，公开了一种混合结构的存储器阵列及其制备方法。在本发明的混合结构的存储器阵列中，ROM单元的结构与闪存单元的结构的区别仅在于沟道注入、栅极与浮栅的连接以及电极的有无，仅需修改3层光罩，即可将2T pMOS闪存单元转换成ROM单元，因此可以在同一个工艺制程、同样的面积的前提下，实现不同容量的闪存阵列和ROM阵列的自由组合，并且闪存阵列和ROM阵列在外观上几乎一致、位置分布上可以随意调整，在显著降低生产成本的同时，大大增加了产品的适用范围和市场应变能力，并有效提升了产品的安全等级。

Description

混合结构的存储器阵列及其制备方法

技术领域

本发明涉及半导体器件领域，特别涉及混合结构的存储器阵列及其制备方法。

背景技术

嵌入式闪存(Embedded Flash Memory)通常以IP核(IntellectualProperty Core，知识产权核)的形式被整合进系统级芯片，比如手机的SIM-card(SIM为Subscriber Identity Module的缩写，指客户识别模块)芯片、智能银行卡芯片等。由于这一特性，故称为“嵌入式”，以区别于单独闪存(Stand-alone Flash Memory)形成的产品。

但是，本发明的发明人发现，现有的嵌入式芯片还存在以下问题：

1.现有嵌入式闪存工艺的复杂度较高(30-40层光罩)、生产周期较长(40-60天)；

2.以银行金融IC卡产品为例，产品芯片的存储器阵列主要由两部分组成。其中，闪存阵列用于存放个人信息和交易数据(比如个人银行帐户、单笔交易金额等)，ROM阵列用于存放芯片的操作系统数据(只能读取的特性用于防止系统数据被篡改)。因此，金融IC卡在芯片设计时通常采用“固定容量闪存阵列(比如576KB)+固定容量ROM阵列(比如64KB)”的存储器架构。这样的设计方案，除了带来较高的生产复杂度和生产成本之外，一旦闪存阵列的容量或者ROM阵列的容量发生变化(比如提供卡片给不同的银行)，产品设计方必须要重新制造整套光罩并重新流片生产；

3.以微控制器(MCU，Micro Controller Unit)产品为例，微控制器芯片跟智能卡芯片类似，通常都采用“闪存阵列+ROM阵列”用于数据存储。考虑到芯片制造的工艺一致性，一般在布局摆放上，闪存阵列和ROM阵列这两者是隔离开来的。这样的布局使得产品破解方可以针对ROM阵列或者闪存阵列单独采取一些特定手段(比如激光照射、温度控制、电学干扰等)，于此同时监控整个芯片系统的反应变化(比如功耗、特定电路时序等)，进而获取微控制器产品操作系统关键指令(通常存储在ROM阵列)或者用户关键信息(通常存储在闪存阵列)的具体存储位置及其对应的系统响应，最终可能导致产品被破解、产品数据被篡改。

发明内容

本发明的目的在于提供一种混合结构的存储器阵列及其制备方法，降低了生产成本，增加了产品的适用范围和市场应变能力，以及提升了产品的安全等级。

为解决上述技术问题，本发明的实施方式公开了一种混合结构的存储器阵列，该存储器阵列包括闪存阵列和ROM阵列，闪存阵列和ROM阵列以预定布局相互混合分布；

存储器阵列包括至少两个扇区，每个扇区包含n型阱和位于该n型阱中连接成矩形阵列的多个存储器单元，每个存储器单元包含一个选择栅pMOS晶体管和一个控制栅pMOS晶体管；

选择栅pMOS晶体管包括第一沟道区域，和在该第一沟道区域表面由下至上依次形成的栅氧化层、浮栅多晶硅层、绝缘层、栅极多晶硅层；

控制栅pMOS晶体管包括第二沟道区域，和在该第二沟道区域表面由下至上依次形成的栅氧化层、浮栅多晶硅层、绝缘层、栅极多晶硅层；

若存储器单元为闪存单元：

控制栅pMOS晶体管的阈值高于选择栅pMOS晶体管的阈值；

选择栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层之间的绝缘层被去除，使得选择栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层接触以形成单栅极pMOS晶体管，控制栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层由绝缘层隔离；

选择栅pMOS晶体管包括在第一沟道区域两侧的第一电极和第二电极，控制栅pMOS晶体管包括在第二沟道区域两侧的第一电极和第二电极，并且选择栅pMOS晶体管的第一电极与控制栅pMOS晶体管的第二电极在第一沟道区域与第二沟道区域之间共用一个电极；

若存储器单元为逻辑数据为0的ROM单元：

控制栅pMOS晶体管的阈值与选择栅pMOS晶体管的阈值相同；

选择栅pMOS晶体管和控制栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层之间的绝缘层被去除，使得选择栅pMOS晶体管和控制栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层接触以形成单栅极pMOS晶体管；

选择栅pMOS晶体管包括在第一沟道区域两侧的第一电极和第二电极，控制栅pMOS晶体管包括在第二沟道区域两侧的第一电极和第二电极，并且选择栅pMOS晶体管的第一电极与控制栅pMOS晶体管的第二电极在第一沟道区域与第二沟道区域之间共用一个电极；

若存储器单元为逻辑数据为1的ROM单元：

控制栅pMOS晶体管的阈值高于选择栅pMOS晶体管的阈值；

选择栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层之间的绝缘层被去除，使得选择栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层接触以形成单栅极pMOS晶体管，控制栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层由绝缘层隔离，或者选择栅pMOS晶体管和控制栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层由绝缘层隔离；

在选择栅pMOS晶体管的第一沟道区域与控制栅pMOS晶体管的第二沟道区域之间不形成电极，选择栅pMOS晶体管包括在第一沟道区域的相对于第二沟道区域的一侧的第二电极，控制栅pMOS晶体管包括在第二沟道区域的相对于第一沟道区域的一侧的第一电极。

本发明的实施方式还公开了一种混合结构的存储器阵列的制备方法，存储器阵列包括闪存阵列和ROM阵列，闪存阵列和ROM阵列以预定布局相互混合分布；

制备方法包括以下步骤：

提供包括至少两个扇区的衬底，在每个扇区中形成n型阱；

在每个扇区的n型阱中形成连接成矩形阵列的多个存储器单元，每个存储器单元包含一个选择栅pMOS晶体管和一个控制栅pMOS晶体管；

其中，在每个扇区的n型阱中形成连接成矩形阵列的多个存储器单元的步骤中包括以下子步骤：

在选择栅pMOS晶体管区域形成第一沟道区域，并且在该第一沟道区域表面由下至上依次形成栅氧化层、浮栅多晶硅层、绝缘层、栅极多晶硅层；

在控制栅pMOS晶体管区域形成第二沟道区域，并且在该第二沟道区域表面由下至上依次形成栅氧化层、浮栅多晶硅层、绝缘层、栅极多晶硅层；

若存储器单元为闪存单元：

在形成第一沟道区域和第二沟道区域的子步骤中，使得控制栅pMOS晶体管的阈值高于选择栅pMOS晶体管的阈值；

在选择栅pMOS晶体管区域形成栅氧化层、浮栅多晶硅层、绝缘层、栅极多晶硅层的子步骤中，去除选择栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层之间的绝缘层，使得选择栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层接触以形成单栅极pMOS晶体管；

在控制栅pMOS晶体管区域形成栅氧化层、浮栅多晶硅层、绝缘层、栅极多晶硅层的子步骤中，使得控制栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层由绝缘层隔离；

在控制栅pMOS晶体管区域形成栅氧化层、浮栅多晶硅层、绝缘层、栅极多晶硅层的子步骤后，在选择栅pMOS晶体管的第一沟道区域两侧形成第一电极和第二电极，在控制栅pMOS晶体管的第二沟道区域两侧形成第一电极和第二电极，并且选择栅pMOS晶体管的第一电极与控制栅pMOS晶体管的第二电极在第一沟道区域与第二沟道区域之间共用一个电极；

若存储器单元为逻辑数据为0的ROM单元：

在形成第一沟道区域和第二沟道区域的子步骤中，使得控制栅pMOS晶体管的阈值与选择栅pMOS晶体管的阈值相同；

在选择栅pMOS晶体管区域形成栅氧化层、浮栅多晶硅层、绝缘层、栅极多晶硅层的子步骤中，去除选择栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层之间的绝缘层，使得选择栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层接触以形成单栅极pMOS晶体管；

在控制栅pMOS晶体管区域形成栅氧化层、浮栅多晶硅层、绝缘层、栅极多晶硅层的子步骤中，去除控制栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层之间的绝缘层，使得控制栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层接触以形成单栅极pMOS晶体管；

在控制栅pMOS晶体管区域形成栅氧化层、浮栅多晶硅层、绝缘层、栅极多晶硅层的子步骤后，在选择栅pMOS晶体管的第一沟道区域两侧形成第一电极和第二电极，在控制栅pMOS晶体管的第二沟道区域两侧形成第一电极和第二电极，并且选择栅pMOS晶体管的第一电极与控制栅pMOS晶体管的第二电极在第一沟道区域与第二沟道区域之间共用一个电极；

若存储器单元为逻辑数据为1的ROM单元：

在形成第一沟道区域和第二沟道区域的子步骤中，使得控制栅pMOS晶体管的阈值高于选择栅pMOS晶体管的阈值；

在选择栅pMOS晶体管区域形成栅氧化层、浮栅多晶硅层、绝缘层、栅极多晶硅层的子步骤中，使得选择栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层由绝缘层隔离，或者去除选择栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层之间的绝缘层，使得选择栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层接触以形成单栅极pMOS晶体管；

在控制栅pMOS晶体管区域形成栅氧化层、浮栅多晶硅层、绝缘层、栅极多晶硅层的子步骤中，使得控制栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层由绝缘层隔离；

在控制栅pMOS晶体管区域形成栅氧化层、浮栅多晶硅层、绝缘层、栅极多晶硅层的子步骤后，在选择栅pMOS晶体管的第一沟道区域与控制栅pMOS晶体管的第二沟道区域之间不形成电极，在选择栅pMOS晶体管的第一沟道区域的相对于第二沟道区域的一侧形成第二电极，和在控制栅pMOS晶体管的第二沟道区域的相对于第一沟道区域的一侧形成第一电极。

本发明实施方式与现有技术相比，主要区别及其效果在于：

在本发明的混合结构的存储器阵列中，ROM单元的结构与闪存单元的结构的区别仅在于沟道注入、栅极与浮栅的连接以及电极的有无，仅需修改3层光罩，即可将2T pMOS闪存单元转换成ROM单元，因此可以在同一个工艺制程、同样的面积的前提下，实现不同容量的闪存阵列和ROM阵列的自由组合，并且闪存阵列和ROM阵列在外观上几乎一致、位置分布上可以随意调整，在显著降低生产成本的同时，大大增加了产品的适用范围和市场应变能力，并有效提升了产品的安全等级。

进一步地，提供了NOR型嵌入式2T pMOS存储器的优化配置，充分考虑了芯片生产工艺、芯片电路设计、器件特性、芯片质量和芯片成本等众多因素的影响。

进一步地，ROM单元中各pMOS晶体管的阈值分别与闪存单元中各pMOS晶体管的阈值相同，从而可以适用于同一个工艺制程和读取操作条件，降低生产成本且操作简便。

附图说明

图1是本发明第一实施方式中一种混合结构的存储器阵列的结构示意图；

图2A-2C是本发明第一实施方式中一种混合结构的存储器阵列中各存储器单元的结构示意图；

图3是本发明第二实施方式中一种混合结构的存储器阵列的制备方法的流程示意图；

图4是本发明第二实施方式中一种混合结构的存储器阵列的制备方法的流程示意图；

图5A-5D是本发明第二实施方式中一种混合结构的存储器阵列的制备方法的各步骤示意图

具体实施方式

在以下的叙述中，为了使读者更好地理解本申请而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请各权利要求所要求保护的技术方案。

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施方式作进一步地详细描述。

本发明第一实施方式涉及一种混合结构的存储器阵列。图1是该混合结构的存储器阵列的结构示意图。该混合结构的存储器阵列包括闪存阵列和只读存储器(Read-Only Memory，简称“ROM”)阵列，闪存阵列和ROM阵列以预定布局相互混合分布。可以理解，在本发明的各实施方式中，闪存阵列与ROM阵列可以沿行或列相互间隔分布，或者甚至在必要时，通过系统软件的优化设置，闪存阵列和ROM阵列可以随机混合。这样一来，特定的逆向分析手段会同时影响闪存阵列和ROM阵列的数据，系统反应的复杂度和逆向分析的难度大大增加，从而有效提升了产品的安全等级。

如图1所示，存储器阵列包括至少两个扇区(例如扇区1和扇区2)，每个扇区包含n型阱和位于该n型阱中连接成矩形阵列的多个存储器单元，每个存储器单元包含一个选择栅p型金属氧化物半导体场效应晶体管(MetalOxide Semiconductor Field Effect Transistor，简称“MOSFET”)和一个控制栅pMOS晶体管。通常单晶硅圆片都是p型掺杂，因此需将多个存储器单元置于深N阱(Deep N Well,简称“DNW”)的包围之中，但是，可以理解，在本发明的其他实施方式中，也可以选择在n型掺杂的单晶硅圆片上直接形成pMOS晶体管，或者选择nMOS晶体管的选择栅晶体管和控制栅晶体管。由于对半导体类型的选择和结构的改变是本领域技术人员的公知常识，在此不再赘述。

如图2A-2C所示，选择栅pMOS晶体管包括第一沟道区域，和在该第一沟道区域表面由下至上依次形成的栅氧化层(即隧穿氧化层)、浮栅多晶硅层、绝缘层、栅极多晶硅层。

控制栅pMOS晶体管包括第二沟道区域，和在该第二沟道区域表面由下至上依次形成的栅氧化层、浮栅多晶硅层、绝缘层、栅极多晶硅层。

若存储器单元为闪存单元，如图2A所示：

控制栅pMOS晶体管的阈值高于选择栅pMOS晶体管的阈值。可选地，选择栅pMOS晶体管的阈值为-0.5V～-1.5V，控制栅pMOS晶体管的阈值为-4V～-6V。

选择栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层之间的绝缘层被去除，使得选择栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层接触以形成单栅极pMOS晶体管，控制栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层由绝缘层隔离。

选择栅pMOS晶体管包括在第一沟道区域两侧的第一电极和第二电极(BL-1)，控制栅pMOS晶体管包括在第二沟道区域两侧的第一电极(SL-1)和第二电极，并且选择栅pMOS晶体管的第一电极与控制栅pMOS晶体管的第二电极在第一沟道区域与第二沟道区域之间共用一个电极(IN)。

若存储器单元为逻辑数据为0的ROM单元，如图2B所示：

控制栅pMOS晶体管的阈值与选择栅pMOS晶体管的阈值相同。

选择栅pMOS晶体管和控制栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层之间的绝缘层被去除，使得选择栅pMOS晶体管和控制栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层接触以形成单栅极pMOS晶体管。

选择栅pMOS晶体管包括在第一沟道区域两侧的第一电极和第二电极(BL-1)，控制栅pMOS晶体管包括在第二沟道区域两侧的第一电极(SL-1)和第二电极，并且选择栅pMOS晶体管的第一电极与控制栅pMOS晶体管的第二电极在第一沟道区域与第二沟道区域之间共用一个电极(IN)。

若存储器单元为逻辑数据为1的ROM单元，如图2C所示：

控制栅pMOS晶体管的阈值高于选择栅pMOS晶体管的阈值。

选择栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层之间的绝缘层被去除，使得选择栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层接触以形成单栅极pMOS晶体管，控制栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层由绝缘层隔离，或者选择栅pMOS晶体管和控制栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层由绝缘层隔离。

在选择栅pMOS晶体管的第一沟道区域与控制栅pMOS晶体管的第二沟道区域之间不形成电极，选择栅pMOS晶体管包括在第一沟道区域的相反于第二沟道区域一侧的第二电极(BL-1)，控制栅pMOS晶体管包括在第二沟道区域的相反于第一沟道区域一侧的第一电极(SL-1)。

在本实施方式的混合结构的存储器阵列中，ROM单元的结构与闪存单元的结构的区别仅在于沟道注入、栅极与浮栅的连接以及电极的有无，仅需修改3层光罩，即可将2T pMOS闪存单元转换成ROM单元，因此可以在同一个工艺制程、同样的面积的前提下，实现不同容量的闪存阵列和ROM阵列的自由组合，并且闪存阵列和ROM阵列在外观上几乎一致、位置分布上可以随意调整，在显著降低生产成本的同时，大大增加了产品的适用范围和市场应变能力，并有效提升了产品的安全等级。

优选地，存储器单元为逻辑数据为0的ROM单元时，选择栅pMOS晶体管的阈值与存储器单元为闪存单元时的选择栅pMOS晶体管的阈值相同。和/或，存储器单元为逻辑数据为1的ROM单元时，选择栅pMOS晶体管和控制栅pMOS晶体管的阈值分别与存储器单元为闪存单元时的选择栅pMOS晶体管和控制栅pMOS晶体管的阈值相同。

ROM单元中各pMOS晶体管的阈值分别与闪存单元中各pMOS晶体管的阈值相同，从而可以适用于同一个工艺制程和读取操作条件，降低生产成本且操作简便。

此外，可以理解，在本发明的其他实施方式中，ROM单元中各pMOS晶体管的阈值也可以与闪存单元中各pMOS晶体管的阈值不同，并且需要分别设置闪存单元和ROM单元的读取操作条件。

由上述可以看到，在本实施方式中，ROM单元与闪存单元的结构几乎相同，从而ROM单元与闪存单元的工艺差异尽可能小，以便于ROM阵列与闪存阵列在同一个工艺制程和相同的读取操作条件下可以自由组合。可以理解，通过别的途径，如单独形成ROM单元“0”或者ROM单元“1”，而不是同时形成，比如拿掉BL端或者SL端的接触通孔(Contact)，导致被选择的闪存单元是永远的“1”，或者把闪存阵列的读取操作条件作改变，比如将读取操作时的BL和SL的电位互换，也可以形成ROM单元，只要在预先定义的ROM区实施相应工艺或采用相应读取操作条件，即可形成与闪存单元相互混合的存储器阵列。

作为可选实施方式，上述存储器阵列采用如图1所示的连接方式。具体地说：

在存储器单元所连接成的矩形阵列中，位于同一列的选择栅pMOS晶体管的第二电极连接在一起形成第一控制线，位于同一行的控制栅pMOS晶体管的栅极连接在一起形成第二控制线。

位于同一行的选择栅pMOS晶体管的栅极连接在一起形成第三控制线，而每个扇区中的控制栅pMOS晶体管的第一电极连接在一起形成第四控制线。

在本发明的各实施方式中，为了与本领域常用语保持一致，并方便理解本发明，将第一控制线称为位线(BL)，第二控制线称为字线(WL)，第三控制线称为选择栅线(SG)，第四控制线称为源线(SL)。

上述2T pMOS存储器阵列采用NOR型架构，从而保证能够进行随机读取(Random Access)。图1中的BL是Bit Line的简称，通常称为“位线”，用来控制晶体管漏端的电位。WL是Word Line的简称，通常称为“字线”，用来控制晶体管栅极端的电位。SL是Source Line的简称，通常称为“源线”，用来控制晶体管源端的电位。在NOR型电路架构下，可以通过BL/WL/SL的不同偏压设置，实现对任意一个存储器单元的读取。以图1中圆圈标记的存储器单元为例，我们通过SG-1来打开选择栅pMOS晶体管，通过WL-1给控制栅pMOS晶体管一个合适的栅极电压，通过读取操作时BL-1和SL-1之间是否存在电流来判断“0”/“1”(此时BL-1和SL-1之间的压差为VCC，VCC通常在1.5～1.8V)。

上述存储器阵列采用2T pMOS单元结构。如图2A-2C所示，存储器单元由选择栅pMOS晶体管(SG-1控制其栅极电位)和控制栅pMOS晶体管(WL-1控制其栅极电位)串联形成。

优选地，选择栅pMOS晶体管主要工艺参数如下：栅氧化层厚度(电学厚度)为8nm～11nm，第一沟道长度为100nm～300nm。

控制栅pMOS晶体管主要工艺参数如下：栅氧化层的厚度(电学厚度)为8nm～11nm(与选择栅pMOS晶体管的栅氧化层同步形成，因此厚度相同)，绝缘层的厚度(电学厚度)为10nm～20nm，第二沟道长度为100nm～300nm，n型浮栅多晶硅层厚度为20nm～100nm(掺杂浓度1E+20/cm^-3以上)。

较佳地，绝缘层为氧化物-氮化物-氧化物薄膜绝缘层(ONO绝缘层)。更佳地，上述绝缘层为二氧化硅-氮化硅-二氧化硅薄膜绝缘层。

其中，内部节点结(Internal-Node Junction，简称“IN”)由两个pMOS晶体管共用。当SL-1接高电位，BL-1接低电位时，IN相当于控制栅pMOS晶体管的漏极，同时也是选择栅pMOS晶体管的源极。

各参数提供了NOR型2T pMOS存储器的优化配置，充分考虑了芯片生产工艺、芯片电路设计、器件特性、芯片质量和芯片成本等众多因素的影响。

此外，可以理解，以上仅为一优选参数配置下的存储器阵列。在本发明的其他实施方式中，也可以在其他参数配置和其他连接方式下的存储器阵列中采用上述ROM单元和闪存单元结构，并不限于上述配置。

本发明第二实施方式涉及一种混合结构的存储器阵列的制备方法。图3是该混合结构的存储器阵列的制备方法的流程示意图。该存储器阵列包括闪存阵列和ROM阵列，闪存阵列和ROM阵列以预定布局相互混合分布。

如图3所示，上述制备方法包括以下步骤：

在步骤301中，提供包括至少两个扇区的衬底，在每个扇区中形成n型阱。

此后进入步骤302，在每个扇区的n型阱中形成连接成矩形阵列的多个存储器单元，每个存储器单元包含一个选择栅pMOS晶体管和一个控制栅pMOS晶体管。

此后结束本流程。

可以理解，在本发明的其他实施方式中，也可以选择在n型掺杂的单晶硅圆片上直接形成pMOS晶体管，或者选择栅晶体管和控制栅晶体管也可以是nMOS晶体管。由于对半导体类型的选择和结构的改变是本领域技术人员的公知常识，在此不再赘述。

其中，如图4所示，在上述步骤302中包括以下子步骤：

在子步骤401中，在选择栅pMOS晶体管区域形成第一沟道区域，并且在该第一沟道区域表面由下至上依次形成栅氧化层、浮栅多晶硅层、绝缘层、栅极多晶硅层。

在子步骤402中，在控制栅pMOS晶体管区域形成第二沟道区域，并且在该第二沟道区域表面由下至上依次形成栅氧化层、浮栅多晶硅层、绝缘层、栅极多晶硅层。

若存储器单元为闪存单元：

在形成第一沟道区域和第二沟道区域的子步骤401、402中，使得控制栅pMOS晶体管的阈值高于选择栅pMOS晶体管的阈值。可选地，使得选择栅pMOS晶体管的阈值为-0.5V～-1.5V，控制栅pMOS晶体管的阈值为-4V～-6V。

在子步骤401中，去除选择栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层之间的绝缘层，使得选择栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层接触以形成单栅极pMOS晶体管。

在子步骤402中，使得控制栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层由绝缘层隔离。

在子步骤403中，在选择栅pMOS晶体管的第一沟道区域两侧形成第一电极和第二电极，在控制栅pMOS晶体管的第二沟道区域两侧形成第一电极和第二电极，并且选择栅pMOS晶体管的第一电极与控制栅pMOS晶体管的第二电极在第一沟道区域与第二沟道区域之间共用一个电极。

若存储器单元为逻辑数据为0的ROM单元：

在形成第一沟道区域和第二沟道区域的子步骤401、402中，使得控制栅pMOS晶体管的阈值与选择栅pMOS晶体管的阈值相同。

在子步骤401中，去除选择栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层之间的绝缘层，使得选择栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层接触以形成单栅极pMOS晶体管。

在子步骤402中，去除控制栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层之间的绝缘层，使得控制栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层接触以形成单栅极pMOS晶体管。

在子步骤403中，在选择栅pMOS晶体管的第一沟道区域两侧形成第一电极和第二电极，在控制栅pMOS晶体管的第二沟道区域两侧形成第一电极和第二电极，并且选择栅pMOS晶体管的第一电极与控制栅pMOS晶体管的第二电极在第一沟道区域与第二沟道区域之间共用一个电极。

若存储器单元为逻辑数据为1的ROM单元：

在形成第一沟道区域和第二沟道区域的子步骤401、402中，使得控制栅pMOS晶体管的阈值高于选择栅pMOS晶体管的阈值。

在子步骤401中，去除选择栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层之间的绝缘层，使得选择栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层接触以形成单栅极pMOS晶体管，或者使得选择栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层由绝缘层隔离。

在子步骤402中，使得控制栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层由绝缘层隔离。

在子步骤403中，在选择栅pMOS晶体管的第一沟道区域与控制栅pMOS晶体管的第二沟道区域之间不形成电极，在选择栅pMOS晶体管的第一沟道区域的相反于第二沟道区域一侧形成第二电极，和在控制栅pMOS晶体管的第二沟道区域的相反于第一沟道区域一侧形成第一电极。

可以理解，在本发明的各个实施方式中，制备存储器阵列的顺序会因不同材料的选择而有所不同，只要在相应步骤中修改光罩从而形成上述ROM单元结构即可，不限于上述制备顺序。

上述各步骤中可以采用合金、扩散、离子注入等方式在衬底中形成各个掺杂区，采用等离子体刻蚀、湿法腐蚀等工艺进行刻蚀，采用化学气相淀积(chemical vapor deposition,简称“CVD”)、电镀、溅射等工艺进行淀积来形成各层，由于这些都是本领域技术人员的公知常识，不再在此赘述。

在本实施方式中，仅需修改与沟道注入、绝缘层和电极相关的3层光罩，即可将2T pMOS闪存单元转换成ROM单元，因此可以在同一个工艺制程、同样的面积的前提下，实现不同容量的闪存阵列和ROM阵列的自由组合，并且闪存阵列和ROM阵列在外观上几乎一致、位置分布上可以随意调整，在显著降低生产成本的同时，大大增加了产品的适用范围和市场应变能力，并有效提升了产品的安全等级。

优选地，存储器单元为逻辑数据为0的ROM单元时，在形成第一沟道区域和第二沟道区域的子步骤401、402中，使得选择栅pMOS晶体管的阈值与存储器单元为闪存单元时的选择栅pMOS晶体管的阈值相同。

存储器单元为逻辑数据为1的ROM单元时，在形成第一沟道区域和第二沟道区域的子步骤401、402中，使得选择栅pMOS晶体管和控制栅pMOS晶体管的阈值分别与存储器单元为闪存单元时的选择栅pMOS晶体管和控制栅pMOS晶体管的阈值相同。

ROM单元中各pMOS晶体管的阈值分别与闪存单元中各pMOS晶体管的阈值相同，从而可以适用于同一个工艺制程和读取操作条件，降低生产成本且操作简便。

此外，可以理解，在本发明的其他实施方式中，ROM单元中各pMOS晶体管的阈值也可以与闪存单元中各pMOS晶体管的阈值不同，并且分别设置闪存单元和ROM单元的读取操作条件。

作为可选实施方式，在上述步骤302中还包括以下子步骤：

在每个扇区的矩形阵列中，淀积金属连线以将位于同一列的选择栅PMOS晶体管的第二电极连接在一起形成第一控制线。

淀积金属连线以将位于同一行的控制栅PMOS晶体管的栅极连接在一起形成第二控制线。

淀积金属连线以将位于同一行的选择栅PMOS晶体管的栅极连接在一起形成第三控制线。

淀积金属连线以将位于每个扇区中的控制栅PMOS晶体管的第一电极连接在一起形成第四控制线。

优选地，在步骤302中，使得选择栅PMOS晶体管的栅氧化层厚度为8nm～11nm，第一沟道长度为100nm～300nm，控制栅PMOS晶体管的栅氧化层的厚度为8nm～11nm，绝缘层的厚度为10nm～20nm，第二沟道长度为100nm～300nm，并且绝缘层为氧化物-氮化物-氧化物薄膜绝缘层。

各参数提供了NOR型2T pMOS存储器的优化配置，充分考虑了芯片生产工艺、芯片电路设计、器件特性、芯片质量和芯片成本等众多因素的影响。

此外，可以理解，以上仅为一优选参数配置下的存储器阵列。在本发明的其他实施方式中，也可以在其他参数配置和其他连接方式下的存储器阵列中采用上述ROM单元和闪存单元结构，并不限于上述配置。

以下将以一个优选例进一步对2T pMOS闪存单元与ROM单元的转换进行详细说明：

首先，在本实施例中的存储器阵列采用2T pMOS串联的单元架构。p型金属氧化物半导体场效应管(pMOSFET)，MOS＝MOSFET，是现代超大规模集成电路的基本组成器件。pMOS有四个控制端，分别是栅极端(Gate)、漏端(Drain)、源端(Source)和衬底端(Bulk)。通过这四端的电位控制，可以实现晶体管的开启和关闭(对应电流的导通和截止)。

为了形成有规则重复排列的闪存单元阵列，嵌入式2T pMOS闪存工艺的相关流程步骤大致如下：

步骤1，有源区(Active Area)的形成。这一部分工艺主要是在单晶硅圆片上形成需要制作闪存单元器件的区域，并通过浅沟槽隔离工艺(STI，Shallow Trench Isolation)对各个区域进行有效隔离。当然，可以理解，在本发明的其他实施例中，还可以采用等平面工艺、局部氧化等其他介质隔离工艺对各个区域进行隔离。

步骤2，深N阱(Deep N-Well)的形成。嵌入式2T pMOS闪存的闪存单元是pMOS器件，而通常单晶硅圆片都是p型掺杂的，因此必须利用这一部分工艺形成深N阱，并将所有闪存单元器件置于深N阱的包围之中。当然，可以理解，也可以选择n型掺杂的单晶硅圆片来制备器件。

步骤3，选择栅pMOS晶体管的阈值注入。由于在读取状态下需要得到尽可能大的读取电流，因此与控制栅pMOS晶体管串联的选择栅pMOS晶体管的阈值通常远小于控制栅pMOS晶体管。

选择栅晶体管(Select Gate Transistor)，通常与控制栅晶体管串联，共同形成“2T闪存单元”。通过选择栅晶体管，可以选定或者取消选定固定地址的闪存单元进行操作。优选地，在本实施例的嵌入式pMOS闪存中，选择栅晶体管是pMOS。

控制栅晶体管(Control Gate Transistor)，即通常意义上存储“0/1”的单元。通过具体操作使得该晶体管呈现不同的电学特性(比如不同的阈值电压)，从而代表“0”或“1”。优选地，在本实施例的嵌入式pMOS闪存中，控制栅晶体管是带有浮栅的pMOS。

如图5A所示，这部分工艺的目的就是在选择栅pMOS晶体管的第一沟道区域注入n型杂质并激活，从而控制阈值的大小。通常，选择栅pMOS晶体管的阈值范围会控制在-0.5V～-1.5V。注意，选择栅pMOS晶体管的阈值注入会同时进入选择栅pMOS晶体管和控制栅pMOS晶体管的第一沟道区域和第二沟道区域。

步骤4，控制栅pMOS晶体管的阈值注入。为了防止编程状态下控制栅pMOS晶体管出现穿通现象(此时，IN接高电位，SL-1接低电位)，控制栅pMOS晶体管的阈值通常高过选择栅pMOS晶体管，并需要做精确控制。如图5B所示，这部分工艺的目的就是在控制栅pMOS晶体管的第二沟道区域注入n型杂质并激活，从而控制阈值的大小。通常，控制栅pMOS晶体管的阈值范围会控制在-4V～-6V。如步骤3所述，正是由于控制栅pMOS晶体管的第二沟道区域同时进行了“选择栅pMOS晶体管阈值注入”和“控制栅pMOS晶体管阈值注入”这两道工艺，所以控制栅pMOS晶体管的阈值较高。同时，这也为后续通过光罩修改形成ROM单元提供了一个手段。

步骤5，隧穿氧化层的形成。隧穿氧化层(Tunnel Oxide)同时也充当选择栅pMOS晶体管和控制栅pMOS晶体管的栅氧化层，通常采用“干氧热生长”工艺来保证氧化层质量。

步骤6，n型浮栅(Floating Gate)多晶硅层的形成。这部分工艺主要是在闪存阵列有源区淀积形成多晶硅并通过n型离子注入激活形成n型重掺杂的浮栅。

浮栅通常嵌入在控制栅晶体管的控制栅和硅衬底之间形成类似三明治结构。可选地，在本实施例的嵌入式pMOS闪存中，浮栅与控制栅之间采用氧化物-氮化物-氧化物(Oxide-Nitride-Oxide，简称“ONO”)绝缘薄膜隔离、浮栅与硅衬底之间采用氧化物(Oxide)绝缘薄膜隔离，浮栅本身是n型或者p型掺杂的多晶硅，可用来存储电荷(本实施例中是电子)从而改变控制栅晶体管的电学特性。

步骤7，ONO绝缘层的形成与局部刻蚀。优选地，ONO薄膜自下而上由二氧化硅、氮化硅、二氧化硅这三层薄膜构成。通过这部分工艺，在控制栅pMOS晶体管区域，ONO绝缘层会和隧穿氧化层一起将浮栅多晶硅层与外界隔绝，从而保证编程时进入浮栅的电子能够长时间存储。在选择栅pMOS晶体管区域，ONO绝缘层会被光刻工艺清除，从而保证后续的栅极多晶硅层能和浮栅多晶硅层完全接触(即浮栅的功能性与选择栅pMOS晶体管栅极相同)，最终的选择栅pMOS晶体管可以视为正常的单栅极pMOS晶体管。

步骤8，栅极多晶硅层的形成。这部分工艺首先是淀积多晶硅薄膜。由于选择栅晶体管和控制栅晶体管都是pMOS，因此多晶硅薄膜随后会进行p型离子注入激活形成p型重掺杂。最后通过曝光和刻蚀工艺形成选择栅pMOS晶体管和控制栅pMOS晶体管的栅极。此时，选择栅pMOS晶体管的栅极与浮栅是一个整体，而控制栅晶体管的栅极与浮栅被ONO绝缘层隔离。

步骤9，Internal-Node Junction离子注入。如图5C所示，这部分工艺是通过p型离子注入激活形成IN结。由于2T pMOS闪存采用了BBHE(带-带隧穿热电子注入)效应将电子从IN这一端注入浮栅进行编程，因此IN的掺杂浓度和深度都有要求，无法利用正常工艺中的P+源漏注入来代替。

步骤10，P+源漏注入。如图5D所示，这部分工艺主要形成pMOS的源漏掺杂，针对2T pMOS闪存器件，就是图5C中标示的BL-1和SL-1这两个结。

步骤11，其他后道工艺流程，比如接触通孔(Contact)、金属连线、钝化层(Passivation)等等。

然后基于上述的嵌入式2T pMOS闪存工艺，可以通过修改3层光罩将闪存单元改造成ROM单元，这3层光罩分别是“控制栅晶体管的阈值注入”(步骤4)、“ONO绝缘层曝光刻蚀”(步骤7)和“IN离子注入”(步骤9)。

ROM是一种只能读取资料的存储器。通常是在ROM的制造过程中，将数据通过特定光罩写入存储阵列，芯片出厂后外部只能读取而无法更改ROM中的内容。为了与嵌入式2T pMOS闪存的读取保持一致(因为ROM阵列与闪存阵列采用同样的读取电路)，定义读取时有足够大电流的ROM单元为“0”、读取时没有电流的ROM单元为“1”。

要将被选中的闪存单元改造成ROM单元“0”，主要利用了步骤4和步骤7的光罩修改。思路如下：(1)在进行步骤4时，对于ROM单元“0”，修改光罩从而阻挡该单元所在第二沟道区域的“控制栅pMOS晶体管阈值注入”，结果是使得控制栅pMOS晶体管的第二沟道区域和选择栅pMOS晶体管的第一沟道区域一样，只进行了“选择栅pMOS晶体管阈值注入”；(2)在进行步骤7时，对于ROM单元“0”，修改光罩从而将控制栅pMOS晶体管区域内的ONO绝缘层清除，结果是使得后续的栅极多晶硅层能和浮栅多晶硅层完全接触(不修改光罩前两者是隔离的)；(3)通过以上两道工艺步骤光罩的修改，最终控制栅pMOS晶体管的器件结构与第二沟道注入都已经与选择栅pMOS晶体管一致(如图2B所示)，优选地，阈值范围均控制在-0.5V～-1.5V；(4)闪存单元的读取条件如图1和表1所示。假设图1中的单元-1经过上述工艺步骤光罩的修改已经变成ROM单元“0”(例如扇区2中的某些存储器单元)，参照表1读取操作的偏压条件，“BL-1＝VCC，SG-1＝-1V～-1.5V，DNW＝VCC”可以保证选择栅pMOS晶体管处于线性导通状态，BL-1的电位(VCC)通过选择栅pMOS晶体管沟道传送到IN(即控制栅pMOS晶体管的源端)同样能保证控制栅晶体管处于饱和导通状态。因此，最终形成的ROM单元“0”可以确保读取操作时有较大的电流通过。

表1.读取操作的偏压设置表

要将被选中的闪存单元改造成ROM单元“1”，主要利用了步骤7和步骤9的光罩修改。思路如下：(1)在进行步骤7时，对于ROM单元“1”，修改光罩从而保留选择栅pMOS晶体管区域内的ONO绝缘层，结果是使得后续的栅极多晶硅层会和浮栅多晶硅层隔绝，形成类似于控制栅pMOS晶体管的器件结构。利用这一道光罩修改，选择栅pMOS晶体管的阈值电压会有显著升高；(2)在进行步骤9时，对于ROM单元“1”，修改光罩从而阻挡Internal-Node Junction所在区域的“IN注入”，结果是使得选择栅pMOS晶体管的漏端(即控制栅pMOS晶体管的源端)消失；(3)通过以上两道工艺步骤光罩的修改，最终形成的器件结构如图2C所示，IN完全消失，选择栅pMOS晶体管的栅极多晶硅层也已经与控制栅pMOS晶体管一样和浮栅多晶硅层隔离；(4)根据闪存单元的读取条件进行操作时，由于选择栅pMOS晶体管阈值电压的增加以及IN的缺失，ROM单元“1”的BL-1无法通过选择栅晶体管和控制栅晶体管的串联与SL-1连通，因此保证了没有读取电流。

可以理解，有可能通过三道光罩的部分修改组合来实现同样的目的，比如在改造闪存单元形成ROM单元“1”的时候，只是拿掉Internal-NodeJunction来形成ROM单元“1”，但不去修改选择栅pMOS晶体管的器件结构。

由上述可以看到，在本实施方式中，ROM单元与闪存单元的结构几乎相同，从而ROM单元与闪存单元的工艺差异尽可能小，以便于ROM阵列与闪存阵列在同一个工艺制程和相同的读取操作条件下可以自由组合。可以理解，通过别的途径，如单独形成ROM单元“0”或者ROM单元“1”，而不是同时形成，比如拿掉BL端或者SL端的接触通孔(Contact)，导致被选择的闪存单元是永远的“1”，或者把闪存阵列的读取操作条件作改变，比如将读取操作时的BL和SL的电位互换，也可以形成ROM单元，只要在预先定义的ROM区实施相应工艺或采用相应读取操作条件，即可形成与闪存单元相互混合的存储器阵列。

本实施方式是与第一实施方式相对应的方法实施方式，本实施方式可与第一实施方式互相配合实施。第一实施方式中提到的相关技术细节在本实施方式中依然有效，为了减少重复，这里不再赘述。相应地，本实施方式中提到的相关技术细节也可应用在第一实施方式中。

本发明提供了一种通过修改3层光罩，将NOR型嵌入式2T pMOS闪存阵列任意部分甚至全部转化成ROM阵列的方法。这种方法与涉及到的NOR型嵌入式2T pMOS闪存的单元结构、工作原理、操作条件、电路设计等密切相关，属于具有特定产品背景、需要定向思考的技术革新。这项技术革新带来的益处如下：

1.无需增加额外光罩即可利用现有嵌入式闪存的工艺流程同时制造出“闪存阵列”和“ROM阵列”，可以显著降低生产成本。

2.可以提供给2T pMOS嵌入式闪存产品更广泛的适用范围和更短的产品进入市场时间。仅仅通过3层光罩修改，智能卡设计方就能实现不同容量闪存阵列和ROM阵列的组合，大大增加了产品的适用范围以及产品根据市场应用变化进行调整的速度。

3.可以提升2T pMOS嵌入式闪存产品的安全等级。闪存阵列和ROM阵列从外观布局上完全就是一块整体、无法区分。甚至在必要时，通过系统软件的优化设置，闪存阵列和ROM阵列可以随机混合。这样一来，特定的逆向分析手段会同时影响闪存阵列和ROM阵列的数据，系统反应的复杂度和逆向分析的难度大大增加，从而有效提升了产品的安全等级。

综上，本发明提供一种通过修改3层光罩，将嵌入式2T pMOS闪存阵列任意部分转化成ROM阵列的方法。通过这种方法，可以实现同一个工艺制程、同样的面积的前提下，不同容量的闪存阵列和ROM阵列之间的自由组合，从而有效缩短产品开发周期并降低开发成本及开发风险。与此同时，由于闪存阵列和ROM阵列在外观上完全一致、位置分布上可以随意调整，采用这种方法的芯片在防止反向分析、维护信息安全上具备了较大的优势。此外，上述混合结构的存储器阵列及其制备方法也可以应用于非嵌入式的存储器阵列中。

需要说明的是，在本专利的权利要求和说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

虽然通过参照本发明的某些优选实施方式，已经对本发明进行了图示和描述，但本领域的普通技术人员应该明白，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。

Claims (10)

1.一种混合结构的存储器阵列，其特征在于，该存储器阵列包括闪存阵列和ROM阵列，所述闪存阵列和所述ROM阵列以预定布局相互混合分布；

所述存储器阵列包括至少两个扇区，每个扇区包含n型阱和位于该n型阱中连接成矩形阵列的多个存储器单元，每个存储器单元包含一个选择栅pMOS晶体管和一个控制栅pMOS晶体管；

所述选择栅pMOS晶体管包括第一沟道区域，和在该第一沟道区域表面由下至上依次形成的栅氧化层、浮栅多晶硅层、绝缘层、栅极多晶硅层；

所述控制栅pMOS晶体管包括第二沟道区域，和在该第二沟道区域表面由下至上依次形成的栅氧化层、浮栅多晶硅层、绝缘层、栅极多晶硅层；

若所述存储器单元为闪存单元：

所述控制栅pMOS晶体管的阈值高于所述选择栅pMOS晶体管的阈值；

所述选择栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层之间的绝缘层被去除，使得所述选择栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层接触以形成单栅极pMOS晶体管，所述控制栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层由绝缘层隔离；

所述选择栅pMOS晶体管包括在所述第一沟道区域两侧的第一电极和第二电极，所述控制栅pMOS晶体管包括在所述第二沟道区域两侧的第一电极和第二电极，并且所述选择栅pMOS晶体管的第一电极与所述控制栅pMOS晶体管的第二电极在所述第一沟道区域与所述第二沟道区域之间共用一个电极；

若所述存储器单元为逻辑数据为0的ROM单元：

所述控制栅pMOS晶体管的阈值与所述选择栅pMOS晶体管的阈值相同；

所述选择栅pMOS晶体管和所述控制栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层之间的绝缘层被去除，使得所述选择栅pMOS晶体管和所述控制栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层接触以形成单栅极pMOS晶体管；

所述选择栅pMOS晶体管包括在所述第一沟道区域两侧的第一电极和第二电极，所述控制栅pMOS晶体管包括在所述第二沟道区域两侧的第一电极和第二电极，并且所述选择栅pMOS晶体管的第一电极与所述控制栅pMOS晶体管的第二电极在所述第一沟道区域与所述第二沟道区域之间共用一个电极；

若所述存储器单元为逻辑数据为1的ROM单元：

所述控制栅pMOS晶体管的阈值高于所述选择栅pMOS晶体管的阈值；

所述选择栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层之间的绝缘层被去除，使得所述选择栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层接触以形成单栅极pMOS晶体管，所述控制栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层由绝缘层隔离，或者所述选择栅pMOS晶体管和所述控制栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层由绝缘层隔离；

在所述选择栅pMOS晶体管的第一沟道区域与所述控制栅pMOS晶体管的第二沟道区域之间不形成电极，所述选择栅pMOS晶体管包括在所述第一沟道区域的相对于第二沟道区域的一侧的第二电极，所述控制栅pMOS晶体管包括在所述第二沟道区域的相对于第一沟道区域的一侧的第一电极。

2.根据权利要求1所述的混合结构的存储器阵列，其特征在于，在所述存储器单元所连接成的矩形阵列中，位于同一列的选择栅pMOS晶体管的第二电极连接在一起形成第一控制线，位于同一行的控制栅pMOS晶体管的栅极连接在一起形成第二控制线；

位于同一行的选择栅pMOS晶体管的栅极连接在一起形成第三控制线，而每个扇区中的控制栅pMOS晶体管的第一电极连接在一起形成第四控制线。

3.根据权利要求1所述的混合结构的存储器阵列，其特征在于，所述绝缘层为氧化物-氮化物-氧化物薄膜绝缘层；

所述选择栅pMOS晶体管的栅氧化层厚度为8nm～11nm，第一沟道长度为100nm～300nm；

所述控制栅pMOS晶体管的栅氧化层的厚度为8nm～11nm，绝缘层的厚度为10nm～20nm，第二沟道长度为100nm～300nm。

4.根据权利要求1所述的混合结构的存储器阵列，其特征在于，所述存储器单元为闪存单元时，所述选择栅pMOS晶体管的阈值为-0.5V～-1.5V，所述控制栅pMOS晶体管的阈值为-4V～-6V。

5.根据权利要求1至4中任一项所述的混合结构的存储器阵列，其特征在于，所述存储器单元为逻辑数据为0的ROM单元时，所述选择栅pMOS晶体管的阈值与所述存储器单元为闪存单元时的选择栅pMOS晶体管的阈值相同；

所述存储器单元为逻辑数据为1的ROM单元时，所述选择栅pMOS晶体管和所述控制栅pMOS晶体管的阈值分别与所述存储器单元为闪存单元时的选择栅pMOS晶体管和控制栅pMOS晶体管的阈值相同。

6.一种混合结构的存储器阵列的制备方法，其特征在于，所述存储器阵列包括闪存阵列和ROM阵列，所述闪存阵列和所述ROM阵列以预定布局相互混合分布；

所述制备方法包括以下步骤：

提供包括至少两个扇区的衬底，在每个扇区中形成n型阱；

在每个扇区的n型阱中形成连接成矩形阵列的多个存储器单元，每个存储器单元包含一个选择栅pMOS晶体管和一个控制栅pMOS晶体管；

其中，在每个扇区的n型阱中形成连接成矩形阵列的多个存储器单元的步骤中包括以下子步骤：

在所述选择栅pMOS晶体管区域形成第一沟道区域，并且在该第一沟道区域表面由下至上依次形成栅氧化层、浮栅多晶硅层、绝缘层、栅极多晶硅层；

在所述控制栅pMOS晶体管区域形成第二沟道区域，并且在该第二沟道区域表面由下至上依次形成栅氧化层、浮栅多晶硅层、绝缘层、栅极多晶硅层；

若所述存储器单元为闪存单元：

在形成所述第一沟道区域和第二沟道区域的子步骤中，使得所述控制栅pMOS晶体管的阈值高于所述选择栅pMOS晶体管的阈值；

在所述选择栅pMOS晶体管区域形成栅氧化层、浮栅多晶硅层、绝缘层、栅极多晶硅层的子步骤中，去除所述选择栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层之间的绝缘层，使得所述选择栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层接触以形成单栅极pMOS晶体管；

在所述控制栅pMOS晶体管区域形成栅氧化层、浮栅多晶硅层、绝缘层、栅极多晶硅层的子步骤中，使得所述控制栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层由绝缘层隔离；

在所述控制栅pMOS晶体管区域形成栅氧化层、浮栅多晶硅层、绝缘层、栅极多晶硅层的子步骤后，在所述选择栅pMOS晶体管的第一沟道区域两侧形成第一电极和第二电极，在所述控制栅pMOS晶体管的第二沟道区域两侧形成第一电极和第二电极，并且所述选择栅pMOS晶体管的第一电极与所述控制栅pMOS晶体管的第二电极在所述第一沟道区域与所述第二沟道区域之间共用一个电极；

若所述存储器单元为逻辑数据为0的ROM单元：

在形成所述第一沟道区域和第二沟道区域的子步骤中，使得所述控制栅pMOS晶体管的阈值与所述选择栅pMOS晶体管的阈值相同；

在所述选择栅pMOS晶体管区域形成栅氧化层、浮栅多晶硅层、绝缘层、栅极多晶硅层的子步骤中，去除所述选择栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层之间的绝缘层，使得所述选择栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层接触以形成单栅极pMOS晶体管；

在所述控制栅pMOS晶体管区域形成栅氧化层、浮栅多晶硅层、绝缘层、栅极多晶硅层的子步骤中，去除所述控制栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层之间的绝缘层，使得所述控制栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层接触以形成单栅极pMOS晶体管；

在所述控制栅pMOS晶体管区域形成栅氧化层、浮栅多晶硅层、绝缘层、栅极多晶硅层的子步骤后，在所述选择栅pMOS晶体管的第一沟道区域两侧形成第一电极和第二电极，在所述控制栅pMOS晶体管的第二沟道区域两侧形成第一电极和第二电极，并且所述选择栅pMOS晶体管的第一电极与所述控制栅pMOS晶体管的第二电极在所述第一沟道区域与所述第二沟道区域之间共用一个电极；

若所述存储器单元为逻辑数据为1的ROM单元：

在形成所述第一沟道区域和第二沟道区域的子步骤中，使得所述控制栅pMOS晶体管的阈值高于所述选择栅pMOS晶体管的阈值；

在所述选择栅pMOS晶体管区域形成栅氧化层、浮栅多晶硅层、绝缘层、栅极多晶硅层的子步骤中，使得所述选择栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层由绝缘层隔离，或者去除所述选择栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层之间的绝缘层，使得所述选择栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层接触以形成单栅极pMOS晶体管；

在所述控制栅pMOS晶体管区域形成栅氧化层、浮栅多晶硅层、绝缘层、栅极多晶硅层的子步骤中，使得所述控制栅pMOS晶体管的浮栅多晶硅层与栅极多晶硅层由绝缘层隔离；

在所述控制栅pMOS晶体管区域形成栅氧化层、浮栅多晶硅层、绝缘层、栅极多晶硅层的子步骤后，在所述选择栅pMOS晶体管的第一沟道区域与所述控制栅pMOS晶体管的第二沟道区域之间不形成电极，在所述选择栅pMOS晶体管的第一沟道区域的相对于第二沟道区域的一侧形成第二电极，和在所述控制栅pMOS晶体管的第二沟道区域的相对于第一沟道区域的一侧形成第一电极。

7.根据权利要求6所述的混合结构的存储器阵列的制备方法，其特征在于，在每个扇区的n型阱中形成连接成矩形阵列的多个存储器单元的步骤中还包括以下子步骤：

在每个扇区的矩形阵列中，淀积金属连线以将位于同一列的选择栅pMOS晶体管的第二电极连接在一起形成第一控制线；

淀积金属连线以将位于同一行的控制栅pMOS晶体管的栅极连接在一起形成第二控制线；

淀积金属连线以将位于同一行的选择栅pMOS晶体管的栅极连接在一起形成第三控制线；

淀积金属连线以将位于每个扇区中的控制栅pMOS晶体管的第一电极连接在一起形成第四控制线。

8.根据权利要求6所述的混合结构的存储器阵列的制备方法，其特征在于，在每个扇区的n型阱中形成连接成矩形阵列的多个存储器单元的步骤中，使得所述选择栅pMOS晶体管的栅氧化层厚度为8nm～11nm，第一沟道长度为100nm～300nm，所述控制栅pMOS晶体管的栅氧化层的厚度为8nm～11nm，绝缘层的厚度为10nm～20nm，第二沟道长度为100nm～300nm，并且所述绝缘层为氧化物-氮化物-氧化物薄膜绝缘层。

9.根据权利要求6所述的混合结构的存储器阵列的制备方法，其特征在于，所述存储器单元为闪存单元时，在形成所述第一沟道区域和第二沟道区域的子步骤中，使得所述选择栅pMOS晶体管的阈值为-0.5V～-1.5V，所述控制栅pMOS晶体管的阈值为-4V～-6V。

10.根据权利要求6至9中任一项所述的混合结构的存储器阵列的制备方法，其特征在于，所述存储器单元为逻辑数据为0的ROM单元时，在形成所述第一沟道区域和第二沟道区域的子步骤中，使得所述选择栅pMOS晶体管的阈值与所述存储器单元为闪存单元时的选择栅pMOS晶体管的阈值相同；

所述存储器单元为逻辑数据为1的ROM单元时，在形成所述第一沟道区域和第二沟道区域的子步骤中，使得所述选择栅pMOS晶体管和所述控制栅pMOS晶体管的阈值分别与所述存储器单元为闪存单元时的选择栅pMOS晶体管和控制栅pMOS晶体管的阈值相同。