CN106981493B - 闪存单元的制备方法 - Google Patents

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Abstract

本发明涉及半导体器件的制备方法，公开了一种闪存单元的制备方法。在本申请的闪存单元的制备方法中，在将选择栅PMOS晶体管区域的逻辑栅与控制栅PMOS晶体管区域的逻辑栅隔开后，通过后续的高温工艺，将选择栅PMOS晶体管区域的逻辑栅中注入的P型杂质扩散到N型浮栅多晶硅层，以把N型浮栅变为P型浮栅，从而能够在55nm尺寸的闪存单元中成功制备表面沟道阈值较小的选择栅PMOS晶体管，以实现量产。此外，通过两次生长逻辑栅的工艺以及逻辑栅隔开的工艺可以使得在形成阈值较小的选择栅PMOS晶体管的表面沟道的同时不影响控制栅PMOS晶体管的浮栅掺杂。

Description

闪存单元的制备方法
技术领域
本发明涉及半导体器件的制备方法，特别涉及闪存单元的制备方法。
背景技术
嵌入式2T_pFlash闪存(Embedded 2T_pFlash Memory)通常以IP(IntellectualProperty，知识产权)的形式被整合进系统级芯片，比如手机的SIM卡(SubscriberIdentity Module card，简称“SIM card”)芯片、智能银行卡芯片、MCU(MicroprogrammedControl Unit,微程序控制器)芯片等等。由于这一特性，故称为“嵌入式”，以区别于单独闪存(Stand-alone Flash Memory)形成的产品。
单个器件单元由两个P型金属氧化物半导体(Metal Oxide SemiconductorField，简称“MOS”)晶体管(选择栅晶体管和控制栅晶体管)串联而成，故称为2T_pFlash。PMOS晶体管是现代超大规模集成电路的基本组成器件。PMOS有四个控制端，分别是栅极端(Gate)、漏端(Drain)、源端(Source)和衬底端(Bulk)。通过这四端的电位控制，可以实现晶体管的开启和关闭(对应电流的导通和截止)。选择栅晶体管(Select Gate Transistor)通常与控制栅晶体管串联，共同形成“2T闪存单元”。通过选择栅晶体管，可以选定或者取消选定固定地址的闪存单元进行操作。控制栅晶体管(Control Gate Transistor)即通常意义上存储“0/1”的单元。通过具体操作使得该晶体管呈现不同的电学特性(比如不同的阈值电压)，从而代表“0”或“1”。浮栅(Floating Gate)通常嵌入在控制栅晶体管的控制栅和硅衬底之间形成类似三明治结构。浮栅与控制栅之间通常采用氧化物－氮化物－氧化物(Oxide-Nitride-Oxide)绝缘薄膜隔离、浮栅与硅衬底之间通常采用氧化物(Oxide)绝缘薄膜隔离，浮栅本身通常是N型或者P型掺杂的多晶硅，可用来存储电荷从而改变控制栅晶体管的电学特性。
嵌入式2T pMOS闪存阵列采用或非(NOR)型架构(如图1所示)，从而保证能够进行随机读取(Random Access)。图1中的BL(例如BL1-4)是Bit Line的简称，通常称为“位线”，用来控制晶体管漏端的电位。WL(例如WL1-4)是Word Line的简称，通常称为“字线”，用来控制晶体管栅极端的电位。SL(例如SL1-2)是Source Line的简称，通常称为“源线”，用来控制晶体管源端的电位。在NOR型电路架构下，可以通过BL/WL/SL的不同偏压设置，实现对任意一个闪存单元的读取。以图1中圆圈标记的内存单元为例，我们通过SG-1来打开选择栅PMOS晶体管，通过WL-1给控制栅PMOS晶体管一个合适的栅极电压，通过读取操作时BL-1和SL-1之间是否存在电流来判断“0”/“1”(此时BL-1和SL-1之间的压差为VCC，在55nm及以下的工艺，VCC通常在0.7～1.5V)。
然而，随着嵌入式2T pMOS闪存节点的尺寸越来越小，现有的0.13μm工艺已不再适用。
发明内容
本发明的目的在于提供一种闪存单元的制备方法，能够在55nm尺寸的闪存单元中成功制备表面沟道阈值较小的选择栅PMOS晶体管，以实现量产。
为解决上述技术问题，本发明的实施方式公开了一种闪存单元的制备方法，每个闪存单元包括一个选择栅PMOS晶体管和一个控制栅PMOS晶体管，制备方法包括以下步骤：
提供一P型衬底并在P型衬底形成N型阱，N型阱包括多个闪存单元区域，每个闪存单元区域包括一个选择栅PMOS晶体管区域和一个控制栅PMOS晶体管区域；
在闪存单元区域中依次形成选择栅PMOS晶体管和控制栅PMOS晶体管的沟道区域、栅氧化层、N型浮栅和绝缘层；
刻蚀选择栅PMOS晶体管区域的部分或全部绝缘层，并在闪存单元区域的经刻蚀的绝缘层上形成逻辑栅；
在闪存单元区域的逻辑栅中离子注入P型杂质，逻辑栅的掺杂浓度大于N型浮栅的掺杂浓度；
通过刻蚀将选择栅PMOS晶体管区域的逻辑栅与控制栅PMOS晶体管区域的逻辑栅隔开；
通过温度工艺使选择栅PMOS晶体管区域的逻辑栅中的P型杂质扩散到选择栅PMOS晶体管区域的N型浮栅，以使选择栅PMOS晶体管区域的N型浮栅变为P型浮栅；以及
形成选择栅PMOS晶体管和控制栅PMOS晶体管的电极。
本发明实施方式与现有技术相比，主要区别及其效果在于：
在本申请的闪存单元的制备方法中，在将选择栅PMOS晶体管区域的逻辑栅与控制栅PMOS晶体管区域的逻辑栅隔开后，通过后续的高温工艺，将选择栅PMOS晶体管区域的逻辑栅中注入的P型杂质扩散到N型浮栅多晶硅层，以把N型浮栅变为P型浮栅，从而能够在55nm尺寸的闪存单元中成功制备表面沟道阈值较小的选择栅PMOS晶体管，以实现量产。
进一步地，通过两次生长逻辑栅的工艺以及逻辑栅隔开的工艺可以使得在形成阈值较小的选择栅PMOS晶体管的表面沟道的同时不影响控制栅PMOS晶体管的浮栅掺杂，得到的闪存单元品质更高。
进一步地，采用硼作为逻辑栅的P型杂质，更易于后续的高温扩散。
进一步地，在控制栅PMOS晶体管的第一电极侧(就是不与选择栅PMOS晶体管连接的一侧)使用单侧壁，可以使源线有源区(SL AA)没有氧化物侧壁覆盖，这样可以形成源线有源区硅化物(0.13um 2T_pFlash技术节点的源线有源区没有硅化物形成)，可以显著降低单个源线有源区的阻值(从0.13um 2T_pFlash技术节点的约400ohm/SL cell降到55nm2T_pFlash技术节点的约30ohm/SL cell)，从而显著改善源线有源区电阻对读操作电压的损耗，有利于提高写操作后的读电流。
进一步地，由于大幅降低了源线有源区的阻值，55nm 2T_pFlash技术节点闪存阵列可以采用64BLs/SL strap(0.13um 2T_pFlash技术节点使用32BLs/SL strap)，从而进一步节约了闪存阵列的面积(约节约3％面积)。
附图说明
图1是现有的一种闪存阵列的示意图；
图2是现有的一种闪存单元的结构示意图；
图3A－3D是现有的一种闪存单元的工艺步骤示意图；
图4是本申请第一实施方式的一种闪存单元的制备方法的流程示意图；
图5是本申请第一实施方式的一种闪存单元的制备方法中形成逻辑栅步骤的流程示意图；
图6是本申请第二实施方式的一种闪存单元的制备方法中形成单侧壁的流程示意图；
图7是本申请第二实施方式中一种闪存单元的结构示意图。
具体实施方式
在以下的叙述中，为了使读者更好地理解本申请而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请各权利要求所要求保护的技术方案。
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施方式作进一步地详细描述。
本申请涉及的嵌入式pMOS闪存阵列，采用2T pMOS单元结构。如图2所示，闪存单元由选择栅PMOS晶体管(SG-1控制其栅极电位)和控制栅PMOS晶体管(WL-1控制其栅极电位)串联形成。通常在0.13μm的2T pMOS单元结构中，选择栅PMOS晶体管主要工艺参数如下：“栅氧化层电学厚度8nm～11nm、沟道长度100nm～300nm”；控制栅PMOS晶体管主要工艺参数如下：“栅氧化层电学厚度8nm～11nm(与选择栅晶体管的栅氧化层同步形成，因此厚度相同)、ONO绝缘层(二氧化硅-氮化硅-二氧化硅薄膜)电学厚度10nm～20nm、n型多晶硅浮栅厚度20nm～100nm(掺杂浓度1E+19/cm-3以上)、沟道长度100nm～300nm”。其中，Internal-NodeJunction(IN，内部节点)由两个PMOS晶体管共用。当SL-1接高电位，BL-1接低电位时，IN相当于控制栅晶体管的漏极，同时也是选择栅晶体管的源极。
为了形成有规则重复排列的闪存单元阵列，通常的嵌入式2T pMOS闪存工艺相关流程步骤大致如下：
1.有源区(Active Area)的形成。这一部分工艺主要是在单晶硅圆片上形成需要制作闪存单元器件的区域，并通过浅沟槽隔离工艺(STI，Shallow Trench Isolation)对各个区域进行有效隔离。可以理解，在本发明的其他实施方式中，也可以采用等平面工艺、局部氧化等其他介质隔离工艺对各个区域进行隔离。
2.深N阱(Deep N-Well)的形成。嵌入式2T pMOS闪存的闪存单元是PMOS器件，而通常单晶硅圆片都是p型掺杂的，因此必须利用这一部分工艺形成深N阱，并将所有闪存单元器件置于深N阱的包围之中。可以理解，在本申请的其他实施方式中，也可以选择n型掺杂的单晶硅圆片来制备器件。
3.选择栅PMOS晶体管的阈值注入。由于在读取状态下需要得到尽可能大的读取电流，因此与控制栅晶体管串联的选择栅晶体管的阈值通常远小于控制栅晶体管。如图3A所示，这部分工艺的目的就是在选择栅晶体管的沟道区域注入n型杂质并激活，从而控制阈值的大小。通常，选择栅晶体管的阈值范围会控制在-0.5V～-1.5V。注意，选择栅PMOS晶体管的阈值注入会同时进入选择栅晶体管和控制栅晶体管的沟道区域。
4.控制栅PMOS晶体管的阈值注入。为了防止编程状态下控制栅晶体管出现穿通现象(此时，IN接高电位，SL-1接低电位)，控制栅晶体管的阈值通常高过选择栅晶体管，并需要做精确控制。如图3B所示，这部分工艺的目的就是在控制栅晶体管的沟道区域注入n型杂质并激活，从而控制阈值的大小。通常，控制栅晶体管的阈值范围会控制在-1.8V～-2.8V。如步骤3所述，正是由于控制栅晶体管的沟道区域同时进行了“选择栅PMOS晶体管阈值注入”和“控制栅PMOS晶体管阈值注入”这两道工艺，所以控制栅晶体管的阈值较高。
5.隧穿氧化层的形成。隧穿氧化层(Tunnel Oxide)同时也充当选择栅晶体管和控制栅晶体管的栅氧化层，通常采用“干氧热生长”工艺来保证氧化层质量。
6.n型多晶硅浮栅(Floating Gate)的形成。这部分工艺主要是在闪存阵列有源区淀积形成多晶硅并通过n型离子注入激活形成n型重掺杂的浮栅。
7.ONO绝缘层的形成与局部刻蚀。ONO薄膜自下而上由二氧化硅、氮化硅、二氧化硅这三层薄膜构成。通过这部分工艺，在控制栅晶体管区域，ONO绝缘层会和隧穿氧化层一起将浮栅与外界隔绝，从而保证编程时进入浮栅的电子能够长时间存储。在选择栅晶体管区域，ONO绝缘层会被光刻工艺清除，从而保证后续的栅极多晶硅能和浮栅多晶硅完全接触(即浮栅的功能性与选择栅晶体管栅极相同)，最终的选择栅晶体管可以视为正常的单栅极PMOS晶体管。
8.栅极多晶硅的形成。这部分工艺首先是淀积多晶硅薄膜。由于选择栅晶体管和控制栅晶体管都是PMOS，因此多晶硅薄膜随后会进行p型离子注入激活形成p型重掺杂。最后通过曝光和刻蚀工艺形成选择栅晶体管和控制栅晶体管的栅极。此时，选择栅晶体管的栅极与浮栅是一个整体，而控制栅晶体管的栅极与浮栅被ONO绝缘层隔离。
9.Internal-Node Junction(内部结点)离子注入。这部分工艺是通过p型离子注入激活形成IN结。由于2T pMOS闪存采用了BBHE(带-带隧穿热电子注入)效应将电子从IN这一端注入浮栅进行编程，因此IN的掺杂浓度和深度都有要求，无法利用正常工艺中的P+源漏注入来代替。
10.P+源漏注入。这部分工艺主要形成pMOS的源漏掺杂，如图3D所示，针对2T pMOS闪存器件，就是图3C中标示的BL-1和SL-1这两个结。
11.其他后道工艺流程，比如接触通孔(Contact)、金属连线、钝化层(Passivation)等等。
一般在0.13μm 2T_pFlash嵌入式闪存节点中，选择栅PMOS晶体管使用埋层沟道(buried channel)、N型栅。它的阈值电压必须做到小于-1.3V才能避免亚阈值漏电，从而达成通过100K的热循环(cycling)的信赖性指标。
在55nm 2T_pFlash嵌入式闪存节点中，选择栅pMOS晶体管使用表面沟道(surfacechannel)、P型栅。它的阈值电压可以做到小于-0.8V还能避免亚阈值漏电，从而达成通过100K cycling的信赖性指标。
为什么55nm 2T_pFlash嵌入式闪存节点需要把选择栅pMOS晶体管做成表面沟道呢？因为55nm 2T_pFlash单元闪存尺寸比0.13μm2T_pFlash单元闪存尺寸小很多，尤其是X-pitch(表示器件中的线宽)缩小到一半，有效的沟道宽度也约只剩一半，但Y-pitch没有缩小太多；另外55nm的工作电压也比0.13μm低。这样如果选择栅PMOS晶体管还使用传统的埋层沟道，由于它的阈值电压必须做到小于-1.3V才能避免亚阈值漏电，导致编程后的单元闪存读电流太小，从而不能达成通过100K cycling的信赖性指标。
为了克服上述难点，我们在研发时通过仔细的分析和工艺整合，决定选择栅PMOS晶体管使用表面沟道、P型栅。它的优点是阈值电压可以做到小于-0.8V还能避免亚阈值漏电，这样编程后的单元闪存读电流增大很多，从而达成通过100K cycling的信赖性指标。在具体实现上其实还是有一定难度的，这是因为55nm 2T_pFlash嵌入式闪存技术采用了自对准浮栅技术，这样选择栅PMOS晶体管的浮栅就每个单元独立开来，不像0.13μm2T_pFlash的选择栅PMOS晶体管的浮栅是一条线；而且55nm 2T_pFlash嵌入式闪存技术的自对准浮栅首先要注入N型掺杂(例如磷)，因为控制栅PMOS晶体管的真正的浮栅还是N型，使得现有的0.13μm工艺不再适用并且很难得到品质较好的55nm 2T_pFlash嵌入式闪存单元。
鉴于55nm的尺寸太小，在较大尺寸上能够直接通过刻蚀和掺杂得到的区域在55nm的尺寸下会产生各种质量问题。为此，本申请提出了一种新的闪存单元的制备方法，以满足55nm工艺的要求。
本申请第一实施方式涉及一种闪存单元的制备方法。图4是该闪存单元的制备方法的流程示意图。每个闪存单元包括一个选择栅PMOS晶体管和一个控制栅PMOS晶体管。如图4所示，该闪存单元的制备方法包括以下步骤：
在步骤401中，提供一P型衬底并在P型衬底形成N型阱，N型阱包括多个闪存单元区域，每个闪存单元区域包括一个选择栅PMOS晶体管区域和一个控制栅PMOS晶体管区域。可以理解，在本申请的其他实施方式中，也可以选择N型衬底来制备闪存单元。
此后进入步骤402，在闪存单元区域中依次形成选择栅PMOS晶体管和控制栅PMOS晶体管的沟道区域、栅氧化层、N型浮栅和绝缘层。鉴于这些工艺已关于图3A－3D进行描述，在此不再赘述。
此后进入步骤403，刻蚀选择栅PMOS晶体管区域的部分或全部绝缘层，并在闪存单元区域的经刻蚀的绝缘层上形成逻辑栅。可以理解，可以采用等离子体刻蚀、湿法腐蚀等工艺进行刻蚀，并采用化学气相淀积、电镀、溅射等工艺进行淀积以形成各种厚度的层。在本申请的各个实施方式中，可以移除选择栅PMOS晶体管区域的部分绝缘层，也可以移除选择栅PMOS晶体管区域的全部绝缘栅，只要在选择栅PMOS晶体管的浮栅上开个口以进行后续的反向掺杂即可。
此后进入步骤404，在闪存单元区域的逻辑栅中离子注入P型杂质，逻辑栅的掺杂浓度大于N型浮栅的掺杂浓度。
优选地，上述P型杂质是硼。采用硼作为逻辑栅的P型杂质，由于其原子量小，更易于后续的高温扩散。在可选的实施例中，进行离子注入的浓度是2～6*1015/cm-3，能量是3～7KeV，即对逻辑栅进行高浓度低能量的离子注入。可以理解，在本申请的其他实施例中，也可以采用其他P型杂质或是离子注入参数，只要使得逻辑栅的掺杂浓度大于N型浮栅的掺杂浓度并能够在后续的温度工艺中使选择栅PMOS晶体管区域的N型浮栅变为P型浮栅即可。
此后进入步骤405，通过刻蚀将选择栅PMOS晶体管区域的逻辑栅与控制栅PMOS晶体管区域的逻辑栅隔开。将选择栅PMOS晶体管区域的逻辑栅与控制栅PMOS晶体管区域的逻辑栅隔开可以采用已知的任何工艺。
此后进入步骤406，通过温度工艺使选择栅PMOS晶体管区域的逻辑栅中的P型杂质扩散到选择栅PMOS晶体管区域的N型浮栅，以使选择栅PMOS晶体管区域的N型浮栅变为P型浮栅。同样，此处的温度工艺可以采用已知的任何温度工艺。
此后进入步骤407，形成选择栅PMOS晶体管和控制栅PMOS晶体管的电极。以及进行后续工艺流程，例如接触通孔、金属连线、钝化层等，这些工艺皆为本领域技术人员所熟知的工艺，在此不再赘述。
可以理解，在步骤405前，不进行温度大于600摄氏度的温度工艺。上述绝缘层可以是二氧化硅－氧化硅－二氧化硅绝缘层。
在本实施方式的闪存单元的制备方法中，在将选择栅PMOS晶体管区域的逻辑栅与控制栅PMOS晶体管区域的逻辑栅隔开后，通过后续的高温工艺，将选择栅PMOS晶体管区域的逻辑栅中注入的P型杂质扩散到N型浮栅多晶硅层，以把N型浮栅变为P型浮栅，从而能够在55nm尺寸的闪存单元中成功制备表面沟道阈值较小的选择栅PMOS晶体管，以实现量产。
由上可以看到，要把55nm 2T_pFlash技术节点的选择栅PMOS晶体管做成表面沟道、P型栅，必须要用反向掺杂(counter-doping)的工艺方法，这是主要的工艺创新。即，可以采用专门的闪存栅刻蚀掩膜版把闪存选择栅和控制栅分开后，凭借后续的高温工艺，把对闪存部分的逻辑栅注入的高浓度低能量的硼掺杂扩散进选择栅下面的N型浮栅从而把N型浮栅变成P型浮栅，这就是所谓的反向掺杂的工艺方法。这样得到的55nm的闪存单元质量较高。
这里需要注意的工艺要点是在把闪存选择栅和控制栅分开前不能有高温工艺，因为高温工艺会把对闪存部分的逻辑栅注入的高浓度低能量的硼掺杂通过选择栅扩散到控制栅下的浮栅，这样控制栅下的浮栅的掺杂类型就不受控了。
为了实现这种创新工艺，我们在工艺集成上做了详细的安排，首先必须在选择栅PMOS晶体管的浮栅上开口为后续的反向掺杂做准备。要开这个口，我们通过仔细论证决定采用逻辑栅两次生长的工艺方法。
在一优选例中，如图5所示，步骤403中可以包括以下子步骤：
在步骤501中，在闪存单元区域的绝缘层上形成第一厚度的逻辑栅。
此后进入步骤502，刻蚀选择栅PMOS晶体管区域的第一厚度的逻辑栅和部分或全部绝缘层。
此后进入步骤503，在选择栅PMOS晶体管区域的经刻蚀的绝缘层上或N型浮栅上形成第二厚度的逻辑栅，第二厚度大于第一厚度。可选地，第一厚度是第二厚度是优选地，第一厚度是第二厚度是
也就是，可以先生长逻辑栅，然后用一道掩膜版把选择栅PMOS晶体管浮栅上的逻辑栅和ONO刻掉，然后再生长逻辑栅。
两次生长是为了形成选择栅PMOS晶体管的表面沟道的变通办法，通过两次生长逻辑栅的工艺以及逻辑栅隔开的工艺可以使得在形成阈值较小的选择栅PMOS晶体管的表面沟道的同时不影响控制栅PMOS晶体管的浮栅掺杂，得到的闪存单元品质更高。
此外，可以理解，在本申请的其他实施方式中，也可以采用直接刻蚀或其他工艺方法，只要在选择栅PMOS晶体管的浮栅上开个口即可。
本发明第二实施方式涉及一种闪存单元的制备方法。图6是该闪存单元的制备方法中形成单侧壁的流程示意图。
第二实施方式在第一实施方式的基础上进行了改进，主要改进之处在于：在控制栅PMOS晶体管的第一电极侧(就是不与选择栅PMOS晶体管连接的一侧)使用单侧壁，可以使源线有源区(SL AA)没有氧化物侧壁覆盖，这样可以形成源线有源区硅化物(0.13μm 2T_pFlash技术节点的源线有源区没有硅化物形成)，可以显著降低单个源线有源区的阻值(从0.13μm2T_pFlash技术节点的约400ohm/SL cell降到55nm 2T_pFlash技术节点的约30ohm/SL cell)，从而显著改善源线有源区电阻对读操作电压的损耗，有利于提高写操作后的读电流。具体地说：
至少一个扇区(例如图1中的扇区1和扇区2)的多个闪存单元在N型阱中形成矩形阵列。
在步骤407中，使选择栅PMOS晶体管的第一电极与控制栅PMOS晶体管的第二电极连接。
如图6所示，在步骤407后还可以包括以下步骤：
在步骤601中，在选择栅PMOS晶体管与控制栅PMOS晶体管的逻辑栅两侧形成双侧壁氧化物(Dual Spacer)；
此后进入步骤602，对控制栅PMOS晶体管的第一电极侧的双侧壁氧化物进行刻蚀，以在控制栅PMOS晶体管的第一电极侧形成单侧壁(Single Logic Spacer)。
也就是说，在具体工艺实现时，要用一块专门的掩膜版把SL(source line)端的双侧壁氧化物(dual spacer)(材质是SiO2)蚀刻掉，然后把该掩膜版光阻去掉，再做侧壁氧化物蚀刻(spacer etch),利用蚀刻时SiO2对SiN的高选择比，可以一次侧壁氧化物蚀刻做出与工艺设计相符的单侧壁(single logic spacer)和双高压侧壁(dual HV spacer)。
优选地，在步骤602后还可以包括以下步骤：
在矩形阵列中，使位于同一列的选择栅PMOS晶体管的第二电极连接在一起形成第一控制线(即BL线)，以及使每个扇区的控制栅PMOS晶体管的第一电极连接在一起形成第二控制线(即SL线)，其中每64根第一控制线有一个用于连接第二控制线的接触孔。即由于大幅降低了源线有源区的阻值，55nm 2T_pFlash技术节点闪存阵列可以采用64BLs/SL strap(0.13μm2T_pFlash技术节点使用32BLs/SL strap)，从而进一步节约了闪存阵列的面积(约节约3％面积)。
图7示出了由本申请的制备方法形成的闪存单元的示例结构示意图。由图7可以看到，选择栅PMOS晶体管的绝缘层被部分刻蚀以在选择栅PMOS晶体管的浮栅上开口进行后续的反向掺杂，选择栅PMOS晶体管的逻辑栅被示为P1；控制栅PMOS晶体管的浮栅P0不受影响，控制栅PMOS晶体管的源端侧形成单侧壁。可以理解，采用本申请制备方法的各改进形成了图7的较佳闪存单元，但是本申请制备方法的各改进也可以分别使用。
综上，本申请通过对嵌入式2T_pFlash闪存器件制造工艺的创新突破了55nm节点闪存器件编程后电流小的瓶颈，最早实现了55nm节点嵌入式闪存的量产并为进一步开发更先进的嵌入式闪存技术(40nm、28nm等)奠定了坚实基础。
需要说明的是，在本专利的权利要求和说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
虽然通过参照本发明的某些优选实施方式，已经对本发明进行了图示和描述，但本领域的普通技术人员应该明白，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。

Claims (9)

1.一种闪存单元的制备方法，每个闪存单元包括一个选择栅PMOS晶体管和一个控制栅PMOS晶体管，其特征在于，所述制备方法包括以下步骤：
提供一P型衬底并在所述P型衬底形成N型阱，所述N型阱包括多个闪存单元区域，每个闪存单元区域包括一个选择栅PMOS晶体管区域和一个控制栅PMOS晶体管区域；
在所述闪存单元区域中依次形成所述选择栅PMOS晶体管和所述控制栅PMOS晶体管的沟道区域、栅氧化层、N型浮栅和绝缘层；
刻蚀所述选择栅PMOS晶体管区域的部分或全部绝缘层，并在所述闪存单元区域的经刻蚀的绝缘层上形成逻辑栅；
在所述闪存单元区域的逻辑栅中离子注入P型杂质，所述逻辑栅的掺杂浓度大于所述N型浮栅的掺杂浓度；
通过刻蚀将所述选择栅PMOS晶体管区域的逻辑栅与所述控制栅PMOS晶体管区域的逻辑栅隔开；
通过温度工艺使所述选择栅PMOS晶体管区域的逻辑栅中的P型杂质扩散到所述选择栅PMOS晶体管区域的N型浮栅，以使所述选择栅PMOS晶体管区域的N型浮栅变为P型浮栅；以及
形成所述选择栅PMOS晶体管和所述控制栅PMOS晶体管的电极；其中，所述“刻蚀所述选择栅PMOS晶体管区域的部分或全部绝缘层，并在所述闪存单元区域的经刻蚀的绝缘层上形成逻辑栅”的步骤中包括以下子步骤：
在所述闪存单元区域的绝缘层上形成第一厚度的逻辑栅；
刻蚀所述选择栅PMOS晶体管区域的第一厚度的逻辑栅和部分或全部绝缘层；以及
在所述选择栅PMOS晶体管区域的经刻蚀的绝缘层上或N型浮栅上形成第二厚度的逻辑栅，所述第二厚度大于所述第一厚度。
2.根据权利要求1所述的闪存单元的制备方法，其特征在于，“在所述闪存单元区域的逻辑栅中离子注入P型杂质”的步骤中，所述P型杂质是硼。
3.根据权利要求1所述的闪存单元的制备方法，其特征在于，“在所述闪存单元区域的逻辑栅中离子注入P型杂质”的步骤中，进行离子注入的浓度是2*1015-6*1015/cm-3，能量是3-7KeV。
4.根据权利要求1所述的闪存单元的制备方法，其特征在于，所述第一厚度是所述第二厚度是
5.根据权利要求4所述的闪存单元的制备方法，其特征在于，所述第一厚度是所述第二厚度是
6.根据权利要求1至5中任一项所述的闪存单元的制备方法，其特征在于，至少一个扇区的多个闪存单元在所述N型阱中形成矩形阵列；
在“形成所述选择栅PMOS晶体管和所述控制栅PMOS晶体管的电极”的步骤中，使所述选择栅PMOS晶体管的第一电极与所述控制栅PMOS晶体管的第二电极连接；
在“形成所述选择栅PMOS晶体管和所述控制栅PMOS晶体管的电极”的步骤后还包括以下步骤：
在所述选择栅PMOS晶体管与所述控制栅PMOS晶体管的逻辑栅两侧形成双侧壁氧化物；以及
对所述控制栅PMOS晶体管的第一电极侧的双侧壁氧化物进行刻蚀，以在所述控制栅PMOS晶体管的第一电极侧形成单侧壁。
7.根据权利要求6所述的闪存单元的制备方法，其特征在于，在“对所述控制栅PMOS晶体管的第一电极侧的双侧壁氧化物进行刻蚀，以在所述控制栅PMOS晶体管的第一电极侧形成单侧壁”的步骤后还包括以下步骤：
在所述矩形阵列中，使位于同一列的选择栅PMOS晶体管的第二电极连接在一起形成第一控制线，以及使每个扇区的控制栅PMOS晶体管的第一电极连接在一起形成第二控制线，其中每64根第一控制线有一个用于连接所述第二控制线的接触孔。
8.根据权利要求1至5中任一项所述的闪存单元的制备方法，其特征在于，在“通过刻蚀将所述选择栅PMOS晶体管区域的逻辑栅与所述控制栅PMOS晶体管区域的逻辑栅隔开”的步骤前，不进行温度大于600摄氏度的温度工艺。
9.根据权利要求1至5中任一项所述的闪存单元的制备方法，其特征在于，所述绝缘层是二氧化硅－氧化硅－二氧化硅绝缘层。
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