CN1945837A - 具多个浮置栅及一沟道连接区域的非挥发性存储器 - Google Patents
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Abstract
一存储器单元(110)包含多个浮置栅(120L，120R)。沟道区域(170)包含多个次区域(220L，220R)与各自的浮置栅相邻，且包含位于浮置栅间的一连接区域(210)。连接区域具有与源极/漏极区域(160)相同的导电类型，以增加沟道导电性。因此，即使浮置栅间的内栅极介电层(144)变厚，使控制栅极(104)的沟道内电场减弱，浮置栅仍可靠近而放置在一起。
Description
技术领域
本发明涉及集成非挥发性存储器(integrated nonvolatile memories)。
背景技术
图1A为一虚接地(virtual ground)电子可程序化只读存储器(EPROM)阵列的电路图，描述于W.D.Brown等人所著，美国电机电子工程师学会1998年出版，「非挥发性半导体存储器技术」(”Nonvolatile SemiconductorMemory Technology”)一书中的第33页至第35页，该数据内容并于此处以供参考；图1B为该阵列的俯视图；且图1C为通过一字线(WL)104的一垂直截面A-A’(图1B)。各存储器单元110为一浮置栅晶体管110t。浮置栅(FG)120(图1B及图1C)是由经掺杂的多晶硅所制成，置于P型硅衬底130上(图1C)，藉由二氧化硅层140与衬底130隔离。控制栅极由经掺杂的多晶硅字线所提供。各个字线104以横排的方向(图1A至图1C的水平方向)贯穿阵列，以介电层144将字线104从浮置栅120和衬底130隔离开。位线160为衬底130中的扩散区域，经N+掺杂，各个位线160以纵列的方向(图1A至图1C的垂直方向)贯穿阵列。各晶体管110t各自具有由相邻位线(BL)160所提供的源极/漏极区域160。位于浮置栅120下方的沟道区域170为一P型区域，此P型区域延伸于衬底130中的源极/漏极区域160之间。
位线160连接至一电路180，用以执行位线选择，位线160并依存储器操作所需而进行驱动和感测，在此亦提供了驱动字线的电路(图未示出)。
存储器单元110藉由沟道热电子注入而被程序化。在程序化过程中，存储器单元110的字线104处于一高电压(12伏特)，存储器单元110的源极/漏极区域160之一(位线160其中之一)为8至9伏特，而另一源极/漏极区域160则接地。读取存储器单元110时，相应的字线被驱动至5伏特，相应位线160的其中之一则被驱动至2伏特，且另一位线为接地。此阵列由紫外光所擦除。
发明内容
在本发明某些实施例中，一存储器单元在各对相邻位线间包含了两个浮置栅。一实施例示于图2A(电路图)、图2B(由不同掩模所定义的”绘示”区域的俯视图，不解释杂质扩散)和图2C(沿着字线104的垂直截面)。字线104、位线160和电路180如图1A至图1C所安置，但于每个存储器单元110中，有两个浮置栅晶体管110L和110R(具有相应的浮置栅120L和120R)，亦即位于各对相邻位线160间的每排存储器中。各个存储器单元110可储存二位的信息，各浮置栅120L和120R可由热空穴注入(HH注入)或沟道热电子注入(CHEI)而被程序化。可以福勒诺罕隧道式技术(Fowler-Nordheim tunneling)擦除所述存储器单元110。在读取操作时，无论相应浮置栅120L或120R的状态为何，将源极/漏极区域160其中之一驱动至一高电压，使沟道区域170的相邻部分导电。
于某些方面，该存储器结构类似于在2005年5月24日公告核发予凡霍特(Van Houdt)等人的美国专利第6,897,517号所建议的结构，但其间有重要的差异。在图2A至图2C的存储器中，沟道区域170在浮置栅120L和120R之间包含一N型连接区域210。在某些实施例中，连接区域210恒为浮置。例如，所述连接区域210并未连接至驱动和感测位线的电路180，亦不连接至任何其它驱动器。所述连接区域170降低了相邻位线160间的沟道电阻，这在字线104在相邻浮置栅120L和120R间不提供强的反转(strong inversion)时，尤为所需。应注意的是，若相邻浮置栅120L和120R彼此接近，则浮置栅间的内栅极介电层144会变厚(见图3)，而减弱浮置栅120L和120R间因衬底130中的字线所诱发的电场，这种情况下便需要连接区域210。在某些实施例中，连接区域与位线160相较下，较不浅薄及/或掺杂量较少，以减少连接区域的水平延伸，且因此避免了连接区域和相邻位线区域在程序化和读取操作时的电击穿(punch-through)，并抵消短沟道效应。
本发明并不限于上述特征及优点，其它特征及优点于随后描述中提出，且本发明由所附权利要求书所定义。
附图说明
图1A为现有技术存储器阵列的电路图；
图1B为图1A的阵列的俯视图；
图1C为图1B的结构的垂直截面；
图2A为根据本发明某些实施例的存储器阵列的电路图；
图2B为于根据本发明某些实施例中，图2A的阵列的俯视图；
图2C及图3为于根据本发明某些实施例中，图2B的结构的垂直截面；
图4为根据本发明某些实施例于制造过程中的存储器阵列的垂直截面；
图5为根据本发明某些实施例于制造过程中的存储器阵列的俯视图；
图6为根据本发明某些实施例于制造过程中的存储器阵列的垂直截面；
图7A为根据本发明某些实施例于制造过程中的存储器阵列的俯视图；
图7B、图8及图9为根据本发明某些实施例于制造过程中的存储器阵列的垂直截面；
图10A为于根据本发明某些实施例中的存储器阵列俯视图；
图10B为于根据本发明某些实施例中，图10A的存储器阵列的垂直截面；
图11为根据本发明某些实施例于制造过程中的存储器阵列垂直截面；
图12A为根据本发明某些实施例于制造过程中的存储器阵列俯视图；以及
图12B及图13为根据本发明某些实施例于制造过程中的存储器阵列垂直截面。
附图标记说明
104：字线 110：存储器单元
110t：浮置栅晶体管 110L：浮置栅晶体管
110R：浮置栅晶体管 120、120R、120L：浮置栅
120p：多晶硅层 120i：多晶硅条片
120s：多晶硅间隙壁 130：衬底
140：二氧化硅层 144：介电层
160：位线 160i：位线条片
170：沟道区域 180：电路
210：连接区域 210i：连接区域条片
210T：N型连接区域 220R、220L：沟道次区域
410：掩模 610：掩模
710：氮化硅条片 720：二氧化硅间隙壁
910：掩模 1010：沟渠
1310：掩模
具体实施方式
本节所述的实施例用以说明而非限制本发明，本发明由所附权利要求书所定义。
在附图中，除非特别提及，否则所有垂直截面皆沿着字线。
如同图2A至图2C所示，存储器单元的沟道区域170包含与各自的浮置栅120L和120R相邻的P型掺杂沟道次区域220L和220R。此外，沟道区域170包含介于次区域220L和220R之间的N型掺杂连接区域210。在图2B中，符号D1代表位线160的宽度；D2为位线160和相邻连接区域210之间的距离；D3为连接区域210的宽度；D5为字线104的宽度；D6为相邻字线间的间隔。在字线方向，存储器单元的总宽度D4＝D1+2×D2+D3。存储器单元面积Acell＝D4×(D5+D6)，每位的面积为二分之一的存储器单元面积(Acell/2)。在一实施例中，D1＝D2＝D3＝0.08微米，D5＝0.13微米，D6＝0.07微米。因此，D4＝0.32微米，且Acell＝0.064平方微米。最小光刻线宽度(最小特征尺寸)F＝0.07微米。前述尺寸仅为例示，并不以为限。
各存储器单元110中，各个晶体管110L和110R均具有二个状态，是故存储器单元110具有四个状态：当左位(晶体管110L)和右位(晶体管110R)皆被程序化时，即状态一；当左位(晶体管110L)被程序化且右位(晶体管110R)被擦除时，即状态二；当左位(晶体管110L)被擦除而右位(晶体管110R)被程序化时，即状态三；当左位(晶体管110L)和右位(晶体管110R)皆被擦除时，即为状态四。在某些实施例中，咸信可达到下列电压和电流。
选择一：在此选择中，存储器单元110是由热空穴(HH)注入而被程序化：热空穴是从浮置栅120(即120L或120R)注入衬底130里。存储器单元110是被从沟道区域170进入浮置栅120的福勒诺罕隧道式技术的电子所擦除，整列的存储器单元110(由共享一字线104的存储器单元110所组成的一列)在一擦除操作中被擦除。其电压如下：
表一：晶体管110L的热空穴程序化
| 字线104 | 左位线160(与存储器单元110的浮置栅120L相邻) | 右位线160(与存储器单元110的浮置栅120R相邻) | 衬底130 |
| -8伏特～-10伏特 | 5伏特 | 0伏特 | 0伏特 |
程序化电流：Ids＝10nA/存储器单元～100nA/单元。
被程序化的存储器单元的电压阀值Vt为1伏特～2伏特。
未被程序化的存储器单元的Vt为6伏特～7伏特。
表二：晶体管110R的HH程序化
| 字线104 | 左位线160 | 右位线160 | 衬底130 |
| -8伏特～-10伏特 | 0伏特 | 5伏特 | 0伏特 |
表三：福勒诺罕隧道式技术擦除
| 字线104 | 左位线160 | 右位线160 | 衬底130 |
| 10伏特 | 浮置 | 浮置 | -10伏特 |
读取操作如下所述。
选择二：在此选择中，存储器单元110是由沟道热电子注入(CHEI)而程序化：热电子是从衬底130注入浮置栅120里。存储器单元110是由从浮置栅120L、120R进入相应的沟道次区域220L、220R的福勒诺罕隧道式技术的电子所擦除。
表四：晶体管110L的CHEI程序化
| 字线104 | 左位线160 | 右位线160 | 衬底130 |
| 8伏特～10伏特 | 5伏特 | 0伏特 | 0伏特 |
程序化电流：Ids＝80μA/存储器单元。
被程序化的存储器单元的Vt为5伏特～6伏特。
未被程序化的存储器单元的Vt为1伏特～2伏特。
表五：晶体管110R的CHEI程序化
| 字线104 | 左位线160 | 右位线160 | 衬底130 |
| 8伏特～10伏特 | 0伏特 | 5伏特 | 0伏特 |
表六：福勒诺罕隧道式技术擦除
此操作擦除共享一字线104的一列存储器单元110。
| 字线104 | 左位线160 | 右位线160 | 衬底130 |
| -10伏特 | 浮置 | 浮置 | 10伏特 |
就选择一和选择二而言，此读取操作(表七)可相同。
表七：读取晶体管110L
| 字线104 | 左位线160 | 右位线160 | 衬底130 |
| 4.5伏特～6伏特 | 0伏特 | 1.5伏特～2.5伏特 | 0伏特 |
表八：读取晶体管110R
| 字线104 | 左位线160 | 右位线160 | 衬底130 |
| 4.5伏特～6伏特 | 1.5伏特～2.5伏特 | 0伏特 | 0伏特 |
读取电流：10～20μA。
本发明并不单凭发明人对程序化或擦除机制(例如，表一的电压是否实际上引起热空穴注入或某些使晶体管110L成为被程序化的其它现象)的了解，本发明并不限于特定电压、电流或程序化机制。
图4至图6说明一例示制造方法。在P型衬底130上成长二氧化硅的一垫层(图未示出)，形成一光刻掩模(零层掩模(zero layer mask)，图未示出)以定义晶片对准标记(图未示出)，所述晶片对准标记是经由一合宜的蚀刻操作而在晶片上形成。移除光致抗蚀剂和氧化物垫层。
接着形成另一个掩模，以定义临界调整注入区域。将适合的注入物注入阵列及/或外围存储器区域，接着移除掩模。
二氧化硅层140(穿隧氧化层)在衬底130上热成长至一适当厚度(如9～10纳米)。经掺杂多晶硅层120p则沉积于二氧化硅层140上。掩模410形成于多晶硅层120p上，并图案化以开通数个沿纵列方向延伸的条片(strips)，包括位线条片160i和连接区域条片210i(图4至图5)。各连接区域条片210i通过连接区域210的位置，而贯穿一阵列的纵列。多晶硅层120p于掩模开通的160i、210i等条片区域会被蚀刻掉。视需要地，亦可于开通区域内，将二氧化硅层140至少部分地蚀刻掉。注入一N型杂质(如砷)以掺入连接区域条片210i且从而掺入连接区域210，并部份地掺入位线160。在部分实施例中，于20至30千电子伏特(KeV)下进行砷的离子注入，一示范杂质浓度为1013～1014原子/立方厘米。此处所提的杂质材料、浓度和能阶均为范例，且不以为限。
图5为除去掩模410后的晶片的俯视图。多晶硅条片120i以纵列的方向贯穿阵列。二氧化硅层140并未显示在连接区域210和位线160之上。
将一光致抗蚀剂层(图6)沉积在晶片上，并图案化为掩模610，以开通多晶硅条片120i间的位线160，但保护连接区域210。掩模610内的各个开通，在位线160上以纵列方向贯穿阵列的一条片。由于多晶硅亦会罩蔽位线注入，故这些开通的边缘可位于相邻多晶硅条片120i上的任何位置。在一些实施例中，多晶硅条片120i业经N+掺杂，故多晶硅条片120i的导电性并不因位线注入而降低。
将一N型杂质注入以掺杂位线160。在部分实施例中，于30至40KeV的能量下采用砷的离子注入，一所达成的示范杂质浓度为1015原子/立方厘米。此处所提的杂质材料、浓度和能阶均为范例，且不以为限。
移除掩模610。以标准技术在晶片上形成的介电层144(图2C)，可为ONO(一种二氧化硅、氮化硅、二氧化硅的夹层)或其它适合的型式。将一导电层(如经掺杂的多晶硅、一硅化物、一金属、或此等材料的组合)沉积在ONO介电层144上，将一掩模(图未示出)沉积在该导电层上并图案化，以定义字线104，字线104图案如图2B所示。将位于该掩模所定义的开通中的导电层、介电层144、多晶硅层120p、以及可能的二氧化硅层140移除。使用现有技术于衬底130中进行沟道中止注入(P型)，以掺杂字线104间的衬底区域。举例而言，参见前述核发予凡霍特等人的美国专利第6,897,517号。此一注入反向掺杂字线104间的连接区域条片210i部份(图5)，可能将其净导电型式改变为P型。在各个纵列中的个别连接区域210便因之分离，且各连接区域210变成由衬底130的P型区域围绕。可使用现有技术以完成该制造。
另一制造过程如下所述。如图4所示，该制造过程藉由二氧化硅层140的形成以及多晶硅层120p的沉积而进行。接着如后所述，将多晶硅层120p图案化。将氮化硅层(图7A的俯视图及图7B的垂直截面)沉积于多晶硅层120p上，图案化该氮化硅层，以在位线160未来的位置上形成氮化硅条片710。将二氧化硅层沉积于氮化硅条片710上，平坦化该二氧化硅层，接着非等向性蚀刻直到露出多晶硅层120p和氮化硅条片710。该氧化物蚀刻于氮化硅条片710的边壁上留下二氧化硅间隙壁720。如图8所示，所述间隙壁720将用以定义浮置栅120。更特别的是，去除氮化硅条片710，且使用二氧化硅间隙壁720作为掩模而蚀刻多晶硅层120p，该蚀刻终止于二氧化硅层140上，从而将多晶硅层120p图案化成多晶硅条片120i，所述多晶硅条片120i在位线160的两侧以纵列的方向贯穿阵列(因此多晶硅几何类似于图4至图6所示者)。
接着进行连接注入(N型)，以掺杂包含连接区域210的连接区域条片210i(如图5的陈列)，并部份地掺杂位线160。注入参数可为前述用于图4者。多晶硅条片120i和二氧化硅间隙壁720会罩蔽沟道次区域220L、220R上的注入。
将一光致抗蚀剂层(图9)形成于晶片上且图案化成掩模910，以露出位线区域160。掩模910的开通可同于前述用于掩模610(图6)者，所具掩模边缘位于多晶硅条片120i的任何位置上。二氧化硅间隙壁720可在掩模910形成前移除，或可保留原封不动。
注入一N+型杂质以掺杂位线160，掺杂参数可为前述用于图6者。
移除掩模910和二氧化硅层，可以图6所述方式完成存储器的制造。
在另一个变化中，将氮化硅条片710(图7A、图7B)形成于连接区域条片210i之上，而非于位线区域160上。
图10A(俯视图)和图10B说明了另一个存储器阵列的实施例，电路图如同图2A。浮置栅120以间隙壁型式形成于衬底130中的沟渠1010内。各沟渠1010可纵列方向贯穿整个阵列，或限定于单一存储器单元。位线160为于沟渠1010底部穿过的掺杂区域，连接区域210位于沟渠1010之间，从而获致小尺寸。同样地，只增加沟渠深度而不增加存储器单元面积，可使字线104与下面浮置栅120之间的电容耦合增加。在某些实施例中，一存储器单元中相邻浮置栅120L和120R的距离D7为0.08微米，位于存储器单元左侧的浮置栅120L右边缘和相邻位线160中间之间的距离D8为0.085微米，存储器单元右侧的浮置栅120R左边缘和相邻位线160的中间则相隔相同距离。于字线方向的存储器单元总宽度为2×D8+D7＝0.25微米。字线宽度D5(图2B)和相邻字线之间的间隔D6分别为0.13微米和0.07微米。因此，就特征尺寸F＝0.07微米而言，存储器单元尺寸为0.25×(0.13+0.07)＝0.05平方微米。
1998年1月6日核发给奥罗斯基等人的美国专利第5,705,415号，描述了在沟渠中制造边壁间隙壁浮置栅的一些技术。图10A与图10B存储器的一示范性制造过程如后述。于形成对准标记和进行临界调整注入后，在整个存储器阵列内进行一N型连接注入而未于阵列区域上使用掩模，以在P型衬底130的上表面形成N型连接区域210T(图11)，区域210T提供了沟渠间的连接区域210。可使用上述关于图4所描述的参数以进行该连接注入，接着于衬底130中蚀刻沟渠1010至一适当深度(例如20～50纳米)，参见图12A(俯视图)及图12B(垂直截面)。于此实施例中，各沟渠1010以纵列方向贯穿整个存储器阵列。此实施例中，沟渠深度超过N型连接区域210T的深度，但此非必需。如上述关于图4的描述，以热氧化处理形成二氧化硅层140(图13)。于晶片上方沉积多晶硅层120p，以填充沟渠1010且在阵列区域的衬底130上提供一平上表面。于未于阵列上使用掩模的情形下非等向性地蚀刻多晶硅层120p，以形成多晶硅间隙壁120s。各间隙壁120s沿着对应沟渠的边壁和底角上延伸。于晶片上形成光致抗蚀剂且图案化成掩模1310，以开通位线160。掩模1310的边缘可以纵列的方向延伸于间隙壁120s部份上方的任何位置。可使用如上述图6所述的相同技术以进行一N+型杂质注入，以掺杂位线。
余留的制造步骤可如同图6或图9的实施例。简单地说，移除掩模1310，于晶片上形成介电层144和接下来的字线104(参见图10B)。使用单一光刻掩模以图案化层144、104、120，以形成字线并移除字线之间的多晶硅层120。接着使用字线104作为掩模，进行P型沟道中止注入于衬底130中。此注入反掺杂字线之间的区域210T，可能使的改变为P型导电类型。
本发明并不限于前述材料。举例而言，经掺杂的多晶硅可由其它导电材料代替，且二氧化硅可改使用其它介电质。P型和N型导电类型可颠倒，P型衬底130可用P型或N型衬底中的经隔离P型阱取代。前述尺寸仅用以举例说明，并不以为限。不脱离本发明的精神下的其它实施例或变异，依所附权利要求书及其均等为准。
Claims (10)
1.一种集成电路，其包括：
一包含一第一表面的半导体区，该半导体区于该第一表面包含一非挥发性存储器的二个源极/漏极区域，该二个源极/漏极区域具一第一导电类型，且该二个源极/漏极区域由一位于该半导体区内的沟道区域所分离开；
多个导电浮置栅，形成于与该第一表面及该沟道区域相邻的该半导体区上；
一导电栅，压在所述浮置栅上；以及
一介电层，使该浮置栅与该导电栅及该半导体区相隔离；
其中该沟道区域包含：
多个沟道次区域，其具一与该第一导电类型相反的第二导电类型，各该沟道次区域与一各自的该浮置栅相邻；以及
一具该第一导电类型的连接区域，与该第一表面相邻，该连接区域使所述沟道次区域中的二者互相连接，且状况(A)与状况(B)的至少一者为真：
(A)该连接区域于该第一表面的净掺杂浓度较该二个源极/漏极区域的任一为低；
(B)该连接区域较该二个源极/漏极区域的任一为浅。
2.如权利要求1所述的集成电路，其中该多个导电浮置栅由两个浮置栅所组成。
3.如权利要求1所述的集成电路，其中该半导体区于该第一表面包含多个具该第一导电类型的位线，该非挥发性存储器包含多个存储器单元，且该二个源极/漏极区域为所述存储器单元中之一者的源极/漏极区域，各该存储器单元包含由所述位线中之二者所提供的二个源极/漏极区域，且包含一位于一半导体衬底的沟道区域；
其中各该存储器单元包含多个导电浮置栅，形成与该第一表面及该存储器单元的沟道区域相邻的该半导体区上；
其中各该存储器单元包含一导电栅，压在该浮置栅上，且该集成电路包含多个第一导电线，各该第一导电线横跨过多个该位线，各该第一导电线使多个该导电栅互相连接；以及
其中该介电层使所述浮置栅与所述导电栅、所述第一导电线、以及该半导体区相隔离；
其中各沟道区域包含：
多个沟道次区域，其具一与该第一导电类型相反的第二导电类型，各该沟道次区域与一各自的该浮置栅相邻；以及
一具该第一导电类型的连接区域，与该第一表面相邻，该连接区域使该沟道次区域的二者互相连接，其中状况(A)与状况(B)的至少一者为真：
(A)该连接区域于该第一表面的净掺杂浓度较所述位线为低；
(B)该连接区域较所述位线为浅。
4.如权利要求1所述的集成电路，其中该半导体区包含一沟渠，该第一表面包含该沟渠的一表面及一与该沟渠相邻的表面，且该浮置栅位于该沟渠中。
5.一种集成电路，其包含：
一包含一第一表面的半导体区，该半导体区包含位于该第一表面的一非挥发性存储器的二个源极/漏极区域，该二个源极/漏极区域具一第一导电类型，且该二个源极/漏极区域由一位于该半导体区内的沟道区域所分离开；
多个导电浮栅，形成于与该第一表面及该沟道区域相邻的该半导体区上；
一导电栅，压在该浮置栅上；以及
一介电层，使该浮置栅与该导电栅及该半导体区隔离；
其中该沟道区域包含：
多个沟道次区域，其具一相对于该第一导电类型的第二导电类型，各该沟道次区域与一各自的该浮置栅相邻；以及
一具该第一导电类型的连接区域，与该第一表面相邻，该连接区域使所述沟道次区域的二者互相连接，该连接区域较该二个源极/漏极区域的任一为浅。
6.一种集成电路，其包含：
一包含一第一表面的半导体区，该半导体区于该第一表面包含一非挥发性存储器的二个源极/漏极区域，该二个源极/漏极区域具一第一导电类型，且该二个源极/漏极区域由一位于该半导体区内的沟道区域所分离开；
多个导电浮置栅，形成于与该第一表面及该沟道区域相邻的该半导体区上；
一导电栅，压在该浮置栅上；以及
一介电层，使所述浮置栅与所述导电栅及该半导体区相隔离；
其中该沟道区域包含：
多个沟道次区域，其具一相对于该第一导电类型的第二导电类型，各该沟道次区域与一各自的该浮置栅相邻；以及
一具该第一导电类型的连接区域，与该第一表面相邻，该连接区域使所述沟道次区域的二者互相连接，该连接区域于存储器运作时，为一电浮动区域。
7.如权利要求6所述的集成电路，其中该多个导电浮置栅由两个浮置栅所组成。
8.如权利要求6所述的集成电路，其中该半导体区于该第一表面包含多个具该第一导电类型的位线，该非挥发性存储器包含多个存储器单元，且该二个源极/漏极区域为所述存储器单元中之一者的源极/漏极区域，各该存储器单元包含二个由所述位线中之二者所提供的源极/漏极区域，且包含一位于一半导体衬底的沟道区域；
其中各该存储器单元包含多个导电浮置栅，形成于与该第一表面及该存储器单元的该沟道区域相邻的该半导体区上；
其中各该存储器单元包含一导电栅，压在所述浮置栅上，且该集成电路包含多个第一导电线，各该第一导电线横跨过多个所述位线，各该第一导电线使多个所述导电栅互相连接；以及
其中该介电层使该浮置栅与所述导电栅、所述第一导电线、与该半导体区相隔离；
其中各该沟道区域包含：
多个沟道次区域，其具一相对于该第一导电类型的第二导电类型，各该沟道次区域与一各自的该浮置栅相邻；以及
一具该第一导电类型的连接区域，与该第一表面相邻，该连接区域使所述沟道次区域的二者互相连接，且状况(A)与状况(B)的至少一者为真：
(A)该连接区域于该第一表面的净掺杂浓度较所述位线为低；
(B)该连接区域较所述位线为浅。
9.如权利要求6所述的集成电路，其中该半导体区包含一沟渠，该第一表面包含该沟渠的一表面及一与该沟渠相邻的表面，且所述浮置栅位于该沟渠内。
10.一种用于操作权利要求1所述的集成电路的方法，其包含藉由储存一电荷于所述浮置栅的至少一者以写入该非挥发性存储器，以及藉由感测一电荷于所述浮置栅的至少一者以读取该非挥发性存储器，其中该连接区域于该读取与写入操作时会电浮动。
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| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090506 Termination date: 20100704 |