CN1770478A - 非挥发存储器及其制造方法 - Google Patents

Abstract

本发明提供了一种非挥发存储器，包括设置在半导体基底上的绝缘的浮置栅极、形成在浮置栅极至少一个侧表面上的绝缘的编程栅极、和靠近浮置栅极设置的绝缘的擦除栅极。

Description

非挥发存储器及其制造方法

技术领域

本公开涉及一种半导体器件，更具体而言，涉及一种非挥发存储器例如EEPROM(Electrically Erasable and Programmable Read Only Memory，电子可擦除和可编程只读存储器)及其制造方法。

背景技术

图1是示出常规EEPROM单元的结构的截面图，该结构被引入以解决例如相邻存储单元之间的干扰问题，这些问题会导致相邻存储单元的不期望的编程或擦除操作。

参照图1，常规EEPROM单元包括设置在基底10上的存储晶体管20和选择晶体管30。基底10包括公共源区50和漏区60。源区50包括包含n⁺型高浓度杂质区32和n^-型低浓度杂质区36的双扩散结构。同样，漏区60包括包含n⁺型高浓度杂质区33和n^-型低浓度杂质区37的双扩散结构。长度L1，或者源区50与漏区60之间的距离是常规EEPROM单元的宽度。

基底10还包括由n^-型低浓度杂质区35组成的沟道区40。n⁺型高浓度杂质区31靠近沟道区40、在存储晶体管20下面设置。

存储晶体管20包括隧穿介质15、栅极介质17、浮置栅极21、栅极间绝缘层(intergate insulating layer)22、传感线23和设置在浮置栅极21、栅极间绝缘层22和传感线23侧壁上的分隔件18。

选择晶体管30包括通过栅极介质17与基底10绝缘的字线25。此外，分隔件18设置在字线25的侧壁上。长度L2是传感线23与字线25之间的距离。常规EEPROM单元用阻止附近单元的不期望的程序或擦除操作的字线25解决了干扰问题。这样，在常规EEPROM单元中，要求传感线23和字线25一起形成。

下表1示出了在充电、放电和读取操作时施加到常规EEPROM单元的电压。

表1

操作状态	传感线23	字线25	源区50	漏区60	基底10
						充电(擦除)	15V	17V	悬置	0V	0V
放电(编程)	0V	17V	悬置	15V	0V
						读取	1.8V	1.8V	0V	0.5V	0V

在充电或擦除操作期间，15V的电压施加到传感线23且17V的电压施加到字线25。源区50保持在悬置状态，而漏区60和基底10处在0V电势。从隧穿区40到浮置栅极21发生福勒-诺德汉(Fowler-Nordheim，F-N)隧穿，具有提高器件域值电压V_th的效果。

在器件放电或编程操作期间，0V的电压施加到传感线23且17V的电压施加到字线25。源区50保持在悬置状态，而漏区60具有施加于其上的15V电压，且基底10保持在0V。从浮置栅极21到隧穿区40发生F-N隧穿，具有降低器件域值电压V_th的效果。

在器件读取操作期间，通过对器件充电或放电状态的传感而读出器件的“1”或“0”状态。传感线23和字线25保持在约1.8V的读取电压，而漏区60保持在约0.5V。源区50和基底10约为0V。

上述常规EEPROM单元的缺点包括由于在充电和放电操作期间都会发生的F-N隧穿过程导致的相对慢的速度。此外，传感线23和字线25必须物理上分隔足够的量，这样常规EEPROM单元具有相对大的尺寸。此外，因为没有足够的光刻工艺容度(photolithographic process margin)，EEPROM器件的制造变得困难。此外，由于半导体器件已经变得更加高度集成，即，尺寸下降，存储单元之间的穿通(punchthrough)或程序干扰变得更严重，特别是当向结区施加高电压时更是如此。这样，在常规器件中单元尺寸被明显限制了。

本发明的实施例解决了常规技术的这些和其他缺点。

发明内容

根据本发明的一个方面，半导体器件包括设置在半导体基底上的绝缘的浮置栅极；形成在浮置栅极至少一个侧表面的绝缘的编程栅极；和靠近浮置栅极设置的绝缘的擦除栅极。

根据本发明的另一方面，半导体包括形成在半导体基底上的栅极电介质层；在栅极电介质层上的浮置栅极，该浮置栅极具有第一侧表面、面对该第一侧表面的第二侧表面、和顶表面；具有至少沿第一侧表面设置的侧部的绝缘的编程栅极，该编程栅极在栅极电介质层上；靠近浮置栅极设置的擦除栅极，该擦除栅极至少沿第二侧表面设置，该擦除栅极在栅极电介质层上；设置在浮置栅极和编程栅极之间的连接电介质；设置在浮置栅极和擦除栅极之间的隧穿电介质层；和沿浮置栅极的相对侧面形成在半导体基底中的第一杂质区和第二杂质区。

附图说明

图1是示出常规EEPROM单元的截面图；

图2是示出根据本发明的实施例的几个EEPROM单元的阵列的平面图；

图3A是示出根据本发明的一些实施例的EEPROM单元的截面图；

图3B是示出根据本发明另一些实施例的EEPROM单元的截面图；

图4A-4G是示出用于制造根据图3A所示的EEPROM单元的示范性工艺的截面图；

图5A-5F是示出用于制造根据图3B所示的EEPROM单元的示范性工艺的截面图；

图6是示出采用本发明的非挥发存储单元的一个示范性数据系统的示意图。

具体实施方式

在下面的描述中，描述了本发明的几个示范性实施例。这些示范性实施例目的不在于以任何方式进行限制，而是将包含在示范性实施例中的本发明的观点传达给本领域的技术人员。本领域的技术人员应该理解，可以在不脱离如所附的权利要求所述的本发明的范畴的情况下对示范性实施例进行各种改进。

图2是示出根据本发明的实施例的EEPROM单元阵列的一些部件的示意图。虽然图2示出的部件出于必要描绘在同一张纸上，但示出的部件不一定占据同样的水平面。

参照图2，示出了两条位线320。线A-A’沿位线320的长度方向划分位线320中的一条。线A-A’还划分包括非挥发存储单元如EEPROM单元310的区域。

漏区或第二杂质区219设置在具有宽度W的源区或第一杂质区215的任一侧。源区215关于位线320正交排列。虽然不是必须，但是第一杂质区215可以是被所示的一对非挥发存储单元共有的公共源区。这样，可以减小器件尺寸。由随机点区域表示的隔离区340限定了有源区330。

控制栅极或擦除栅极218和编程栅极210沿与公共源区215相同的方向延伸，且可以看出擦除栅极218与编程栅极210交叠。然而，擦除栅极218与编程栅极210不需要交叠。

浮置栅极214可以被擦除栅极218、编程栅极210、或者两者交叠。作为选择，浮置栅极214可以取决于应用而被编程栅极210或者擦除栅极218交叠，这将在下面进一步描述。

图3A是示出根据本发明的一些实施例的EEPROM单元的截面图。图3B是示出根据本发明另一些实施例的EEPROM单元的截面图。图3A和3B都是沿图2的A-A’线所取的截面图。在图3A和3B中示出的示范性实施例共有许多相似处，且除非说明，否则下面的描述平等地适用于图3A和3B。

参照图3A和3B，漏区219和源区215采用常规技术例如离子注入形成在例如硅基底、硅绝缘体(silicon on insulator，SOI)、GaAs基底、SiGe基底或玻璃基底的基底201上。作为从漏区219的中心到公共源区215的中心的距离的长度L3是单个EEPROM单元的宽度。这样，为了解释本发明的观念，在图3A和3B中的每个中都示出了两个EEPROM单元。

基底201包括设置在公共源区215任意一侧的轻掺杂漏(LDD)区215_1。具有LDD区215_1，即使当高电压施加到公共源区215时，也可以抑制结击穿(junction breakdown)。源区215和LDD区215_1可以包括晕区(haloregion)215_2。换句话说，晕注入区215_2靠近公共源区215的一侧形成。晕区215_2有助于防止穿通。而且，晕区215_2有助于在写操作期间产生从漏区219到公共源区215的电子。

位线320在EEPROM单元的上面，且一部分位线320通过层间电介质350垂直延伸以接触漏区219。

图3A和3B示出的EEPROM单元包括浮置栅极214、编程栅极210和擦除栅极218。由绝缘材料例如二氧化硅形成的栅极电介质层202设置在基底201与浮置栅极214、编程栅极210和擦除栅极218的下部分之间。编程栅极210可以设置在浮置栅极214的一侧，并部分交叠浮置栅极214。换句话说，编程栅极210可以包括位于浮置栅极214顶表面区域之上的顶部。擦除栅极218可以设置在浮置栅极214的另一侧，并部分交叠浮置栅极214。擦除栅极218也可以交叠编程栅极210的顶部。此外，编程栅极210和/或擦除栅极218可以根据应用根本不与浮置栅极214交叠，只要器件可以执行所需操作。优选地，浮置栅极214可以具有形成在其边缘的尖端214_1，且擦除栅极218具有直接位于尖端上或靠近尖端的顶部，使得聚集在浮置栅极214中的电子的隧穿(放电)可以在浮置栅极214和擦除栅极218之间有效地发生。擦除栅极218具有从基底201的上表面上延伸的下部218_1，并具有在基底201下面的沟道区。

仅参照图3A，第一电介质层或连接电介质层211设置在浮置栅极214与编程栅极210之间。第二电介质层或隧穿电介质层212设置在编程栅极210与擦除栅极218之间。第一电介质层211和第二电介质层212都可以设置在浮置栅极214与擦除栅极218之间。

继续仅参照图3A，厚度t1既指第一电介质层211的厚度，也指浮置栅极214的上水平表面与编程栅极210的相邻水平表面之间的距离。厚度t2不但指第二电介质层212的厚度，也指浮置栅极214的上水平表面与擦除栅极218的相邻水平表面之间的距离。

仅参照图3B，氧化层271和第一绝缘层273设置在浮置栅极214与编程栅极210之间，以形成连接电介质层211。氧化层272、第一绝缘层273和第二绝缘层274相继层叠或形成在浮置栅极214与擦除栅极218之间，以形成隧穿电介质层212。

氧化层271和272都设置在浮置栅极的上表面，且虽然为了方便而将它们称为单独的实体，但它们实际上是一个连续的、厚度随位置变化而不同的氧化层271/272。然而，氧化层272比氧化层271厚，其原因将在下面的描述中详细解释。厚度t3指氧化层271的厚度，而厚度t4指氧化层272的厚度。

因此，根据本发明的一个实施例，存储单元310或半导体器件包括形成在半导体基底201上的栅极电介质层202。半导体器件还包括在栅极电介质层202上面的浮置栅极214。浮置栅极214具有第一侧表面214A、与该第一侧表面214A相对的第二侧表面214B、和顶表面214C。半导体器件还包括具有至少沿第一侧表面214A设置的侧部并位于栅极电介质层202上面的绝缘的编程栅极210。半导体器件也包括靠近浮置栅极214设置的擦除栅极218。具体地，擦除栅极218可以至少沿第二侧表面设置并位于栅极电介质层202上面。

优选地，如图3A所示，擦除栅极218可以与编程栅极210和/或浮置栅极214的形状自对准形成。因此，有效提高了工艺容度(process margin)。如果擦除栅极218和编程栅极210同时由光刻工艺形成，考虑到要求的擦除栅极218与编程栅极210之间的短距离，由于非常小的光刻工艺容度而非常难于制造该器件。

编程栅极210可以具有从约1000埃到3000埃变化的厚度。此外，浮置栅极214可以具有从约500埃到约2500埃变化的厚度。而且，擦除栅极218可以具有从约1000埃到3000埃变化的厚度。

此外，半导体器件包括设置在浮置栅极214与编程栅极210之间的连接电介质层211，以在其间具有连接电容。该器件还包括设置在浮置栅极214与擦除栅极218之间的隧穿电介质层212、在半导体基底201中沿浮置栅极214的相对两侧形成的第一杂质区215和第二杂质区219。栅极电介质层202可以厚于连接电介质层211。隧穿电介质层可以包括相继层叠的热氧化层和化学气相淀积(CVD)绝缘层。

在编程操作中，由于施加到第一杂质区215的高电压，被通过连接电介质层211的耦合现象感应在浮置栅极214中引起预定电压，使得在第一杂质区215与第二杂质区219之间产生的电荷或电子能够通过栅极电介质层202注入并聚集在浮置栅极214中。而且，在编程或读取操作期间，由于擦除栅极218，数据可以通过位线320输入到存储单元310，或者存储在单元310中的数据可以输出到位线320。

另一方面，连接电介质层211的厚度可以从约40埃到约200埃变化。更具体地，连接电介质层211的厚度从约60埃到120埃变化。

根据本发明的一个方面，编程栅极210和浮置栅极214之间的电容耦合率(capacitive coupling ratio)可以大于编程栅极210和擦除栅极218之间的电容耦合率。结果，在擦除操作期间，聚集在浮置栅极214中的电子可以被F-N隧穿现象通过连接电介质层211释放到擦除栅极218。

具体地，如果在浮置栅极214和擦除栅极218之间的电容耦合率较低，则在浮置栅极214中引起相对较低电压，使得聚集在浮置栅极214中的电子能更有效地被F-N隧穿现象通过隧穿电介质层212释放。类似地，在编程操作期间，如果在编程栅极210和浮置栅极214之间的电容耦合率较高，则在浮置栅极214中引起相对较高的电压，使得电子可以通过栅极电介质层202更有效地注入到浮置栅极214。

因此，连接电介质层211的厚度可以小于或大致等于隧穿电介质层212的厚度。优选地，隧穿电介质层212的厚度可以大于或等于连接电介质层211的厚度，但不大于连接电介质层211厚度的三倍。本领域的技术人员应该理解，隧穿电介质层211的厚度可以足够薄，以允许浮置栅极214与擦除栅极218之间的F-N隧穿。根据本发明的一些实施例，上述厚度可以是从浮置栅极214的边缘到编程栅极210或擦除栅极218测量到的最短距离。

此外，根据本发明的另一方面，浮置栅极214和编程栅极210具有在其间的第一交叠面积，且编程栅极210和擦除栅极218具有在其间的第二交叠面积。优选地，第一交叠面积大于第二交叠面积，使得基于上述原因，编程栅极210与浮置栅极214之间的电容耦合率大于编程栅极210与擦除栅极218之间的电容耦合率(capacitive coupling ratio)。优选地，第一交叠面积可以至少是第二交叠面积尺寸的大约2倍且不超过第二交叠面积的5倍。如果第一交叠面积超过第二交叠面积的5倍，则由于第二交叠面积对于将释放到擦除栅极218的电子来说太小，擦除操作可能不会有效进行。

此外，根据本发明的再一方面，浮置栅极214和编程栅极210之间的交叠长度与浮置栅极214和擦除栅极218之间的交叠长度的比值从约5∶1到约20∶1变化。更优选地，该比率是约10∶1。

根据本发明的另一方面，公共源区或第一杂质区215可以与编程栅极210部分交叠，以在基底201中、编程栅极210下面形成沟道区。在这种情况下，由于在基底201下面形成包括该沟道区的额外的晶体管，通过控制流过其中的电流可以进一步防止现有技术中的干扰问题。优选地，第一杂质区215可以与编程栅极210完全交叠。

根据本发明的另一实施例，半导体器件还包括连接到擦除栅极用于字节操作的选择晶体管(未示出)。

图4A-4G是示出用于制造根据图3A所示的EEPROM单元的示范性工艺的截面图。图4A-4G具有与图3A同样的透视图，即，它们表示沿与图3A同样的垂直平面的截面图。

参照图4A，栅极电介质层202形成在基底201上。优选地，栅极电介质层202可以是例如具有约50到150埃厚度的热氧化物。接着，多晶硅层(未示出)淀积在栅极电介质层202上并采用公知技术构图以形成浮置栅极214。优选地，浮置栅极214为约500埃到约2500埃厚。

参照图4B，第一电介质层211淀积在浮置栅极214上直到约40埃到200埃厚度，优选60埃到约120埃。优选地，第一电介质层211采用化学气相淀积(CVD)工艺和高温氧化物(HTO)形成。作为选择，第一电介质层211可以采用热氧化工艺和中等温度氧化物(MTO)形成。第一电介质层211的厚度在图3A和图4G中表示为t1。

参照图4C，多晶硅层(未示出)淀积在栅极电介质层202和第一电介质层211上。接着，多晶硅层被通过公知技术构图以形成编程栅极210。优选地，编程栅极210为约1000埃到3000埃厚。

参照图4D，第二电介质层212淀积在编程栅极210、第一电介质层211和栅极电介质层202上。优选地，第二电介质层212采用化学气相淀积(CVD)工艺和高温氧化物(HTO)形成。作为选择，第二电介质层212可以采用热氧化工艺和中等温度氧化物(MTO)形成。第二电介质层212的厚度在图3A和图4G中表示为t2。优选地，第二电介质层212的厚度大于或等于第一电介质层211的厚度，但不大于第一电介质层211厚度的三(3)倍。更优选地，第二电介质层212的厚度t2为第一电介质层211厚度t1的约1.3到3倍。

参照图4E，多晶硅层(未示出)淀积在第二电介质层212上。接着，多晶硅层被通过公知技术构图以形成擦除栅极218。这样，擦除栅极218与浮置栅极214和/或编程栅极210的形状自对准形成。优选地，擦除栅极218为约1000埃到约3000埃厚。

接着，光刻胶层(未示出)淀积在擦除栅极218、第二电介质层212和栅极电介质层202上。然后采用光刻工艺形成暴露位于编程栅极210之间的第二电介质层212的中心区的掩模层231、232。p型离子注入用于通过公知技术产生晕区215_2。例如，p型离子注入在约10¹⁵ions/cm²剂量下进行。n型离子注入用于产生LDD区215_1。例如，n型离子注入可以在约1013ions/cm²剂量下进行。掩模层231、232被除去。

参照图4F，光刻胶层(未示出)淀积在擦除栅极218、第二电介质层212、和栅极电介质层202上。然后采用光刻工艺形成暴露位于两个编程栅极210之间的中心区域和靠近擦除栅极218的区域的掩模层241、242。

氧化层淀积在所述暴露区中，然后使用已知技术蚀刻以形成分隔件243、244、245和246。然后，进行n型离子注入以在基底201靠近擦除栅极218的区域中的晕区2152和漏区219内产生源区215。例如，在约10¹⁵ions/cm²剂量下进行n型离子注入。除去掩模层241、342和分隔件243、244、245和246。

参照图4G，层间电介质层(未示出)淀积在图4F所得结构的上方。层间电介质层采用公知技术蚀刻以形成层间电介质层350和暴露漏区219的通孔(via hole)。然后，导电材料淀积在层间电介质层350上以填充通孔并形成位线320。

图5A-5F是示出用于制造根据图3B所示的EEPROM单元的示范性工艺的截面图。图5A到5F具有与图3B相同的透视图，即，它们沿与图3B相同的垂直平面示出截面图。

参照图5A，在基底201上淀积栅极电介质层202。栅极电介质层202可以包括约50埃到150埃厚的热氧化物。接着，多晶硅层(未示出)淀积在栅极电介质层202上并采用公知技术构图，以形成浮置栅极214。浮置栅极214可以为约500埃到约2500埃厚。

参照图5B，掩模层(未示出)淀积在图5A的基底上，并构图以形成掩模251、253。掩模251、253部分暴露浮置栅极214的上表面。使用掩模251、253，在浮置栅极214暴露的表面上进行N₂(氮)注入。然后除去掩模251、253。

参照图5C，掩模层(未示出)淀积在栅极电介质层202和浮置栅极上。然后掩模层被构图以形成掩模261、262、263。掩模261、262、263暴露浮置栅极214的上表面。使用掩模，进行热氧化工艺以形成氧化层271、272。典型地，浮置栅极214中进行氮注入的区域比被掩模251、252覆盖的区域经历较少的氧化。这样，氧化层271的厚度薄于氧化层272的厚度。然后除去掩模261、262、263。换句话说，可以说，浮置栅极214具有波动的厚度，该波动的厚度形成了具有形成在其边缘的尖端的不平坦表面。

参照图5D，第一电介质层273淀积在浮置栅极214的侧壁和氧化层271、272的上表面直到约50埃到约200埃厚度。优选地，第一电介质层273采用化学气相淀积(CVD)工艺和高温氧化物(HTO)形成。作为选择，第一电介质层273可以采用热氧化工艺和中等温度氧化物(MTO)形成。

然后多晶硅层(未示出)淀积在所得结构上。接着，多晶硅层通过公知技术被构图以形成编程栅极210。例如，编程栅极210为约1000埃到约3000埃厚。

参照图5E，第二电介质层274淀积在编程栅极210、第一电介质层273和栅极电介质层202上。优选地，第二电介质层274采用化学气相淀积(CVD)工艺和高温氧化物(HTO)形成。作为选择，第二电介质层274可以采用热氧化工艺和中等温度氧化物(MTO)形成。

然后多晶硅层(未示出)淀积在所得结构上。接着，多晶硅层通过公知技术被构图以形成擦除栅极218。优选地，擦除栅极218为约100埃到3000埃厚。

参照图5F，用于形成漏区219、源区215、LDD区215_1、晕区215_2、层间电介质层350、和位线320的工艺优选与前述实施例的工艺相同。即，前述实施例中图4E、4F和4G中涉及的工艺同样适用于图3B和图5F示出的实施例。因此，省略了可以用于从图5E过渡到图5F的工艺的过度重复描述。在图5F中，厚度t3指氧化层271的厚度，而厚度t4指氧化层272的厚度。

如上所述，隧穿电介质层212的厚度，即擦除栅极218与浮置栅极214之间的电介质层的厚度，优选厚于连接电介质层211的厚度，或编程栅极210与浮置栅极214之间的电介质层的厚度。这些变化的厚度、交叠面积和/或长度保证了编程栅极210比擦除栅极218向浮置栅极214贡献更大电场，即更高耦合率。例如，在器件的写操作期间，擦除栅极218可以具有约1.5V的电压，且编程栅极210可以具有约10V的电势。当这些电压被施加时，由于擦除栅极218能同时给浮置栅极214以擦除栅极电压，浮置栅极214的电压可能降低。

而且，根据本发明的实施例，施加到结区的例如3-6V的电压和从编程栅极210施加的例如5-10V的电压导致编程栅极210的连接。这样，充电或放电操作可以在与现有技术相比显著低的电压下进行，因为浮置栅极214的连接不需要依赖于施加到结区的例如15V的高电压。

下面的表2示出了在EEPROM单元的充电、放电和读取操作期间施加到本发明的实施例的示范性电压。

表2

操作状态	擦除栅极218	编程栅极210	公共源区215	漏区219
					写(充电)	Vth	5～10V	3～6V	0V
擦除(放电)	10～13V	0V	0V	0V
					读	1～2V	1～2V	0V	0.4～1V

在写(充电)操作期间，通常约1.5V的域值电压V_th施加到擦除栅极218，编程栅极210处在约5到10V电势，源区215处在约3到6V电势，且漏区219处在大致0V电势。

在擦除(放电)操作期间，约10到13V的电压施加到擦除栅极218，且编程栅极210、源区215和漏区219都处在大约0V。

在读取操作期间，约1到约2V的电压施加到擦除栅极218和编程栅极210。源区215具有约0V的电压，且漏区219具有约0.4到1V的电压。

如图6所示，本发明的实施例可以用于各种电子系统，例如示出的存储模块或智能卡。除了根据本发明的实施例的非挥发存储单元以外，智能卡包括例如用于加密和/或解密的安全控制、包括芯片操作系统(COS)的M-ROM和基本输入输出控制(BIOS)、用于临时存储的SRAM和用于芯片或数据控制的中央处理单元(CPU)。

总之，根据本发明的一个方面，由于擦除栅极218可以通过与浮置栅极214和/或编程栅极210自对准而形成，与现有技术相比，操作容度可以显著增加。同时，根据本发明的另一方面，由于不存在需要与传感线物理分离足够量的单独的字线，器件尺寸可以显著减小。此外，根据本发明的再一方面，不但施加到结区的电压，而且从编程栅极210施加的电压会导致浮置栅极210的连接。这样，可以在与现有技术相比很低的电压下进行充电或放电操作。换句话说，对于本发明的实施例，不需要向结区或擦除栅极218施加现有技术所需要的高电压，在高电压施加到结区时会引起存储单元之间的穿通或干扰。结果，即使当L3即公共源区215与漏区219之间的距离减小时，也可以有效阻止现有技术的问题例如存储单元之间的穿通。这样，器件尺寸可以进一步减小而不存在程序干扰或穿通问题。

应该理解，本说明书通篇的参考术语“一个实施例”意为结合该实施例所描述的具体特点、结构或特征包括在本发明的至少一个实施例中。因此，应该强调并理解，在本说明书的各部分中的两个或更多的参考术语“一个实施例”不是都指的同样的实施例。此外，在本发明的一个或多个实施例中，具体特点、结构或特征可以结合。

类似地，应该理解，在本发明实施例的上述描述中，本发明的各种特点有时组合在一个实施例中，以精简用于帮助理解各个发明点中的一个或多个的本发明的图或描述。然而，本公开的这种方法不应该被理解为本发明要求比每个明确表述的权利要求更多的特点。而是如同所附的权利要求所反映的，发明点少于上述单个实施例的所有特点。这样，在详细描述后的权利要求结合进本详细描述中，而每个权利要求保持为本发明的单独部分。

在几个优选实施例中描述并示出了本发明的原理，应该理解这些实施例可以在不脱离这些原理的范围内被改进。我们要求所有在所附权利要求的精神和范围内的修改的权利。

Claims (52)

1、一种半导体器件，包括：

栅极电介质层，形成在半导体基底上；

浮置栅极，与所述栅极电介质层交叠，该浮置栅极具有第一侧表面、与所述第一侧表面相对的第二侧表面、和顶表面；

绝缘的编程栅极，具有至少沿所述第一侧表面设置的侧部，所述编程栅极交叠所述栅极电介质层；

擦除栅极，靠近所述浮置栅极设置，所述擦除栅极至少沿所述第二侧表面设置，所述擦除栅极交叠所述栅极电介质层；

连接电介质，设置在所述浮置栅极与编程栅极之间；

隧穿电介质层，设置在所述浮置栅极与擦除栅极之间；和

第一杂质区和第二杂质区，沿所述浮置栅极相对两侧形成在半导体基底中。

2、如权利要求1所述的半导体器件，其中所述编程栅极与浮置栅极之间的电容耦合率大于编程栅极与擦除栅极之间的电容耦合率。

3、如权利要求2所述的半导体器件，其中所述连接电介质层的厚度小于或大致等于隧穿电介质层的厚度。

4、如权利要求3所述的半导体器件，其中所述连接电介质层的厚度从约40埃到约200埃变化。

5、如权利要求4所述的半导体器件，其中所述连接电介质层的厚度从约60埃到120埃变化。

6、如权利要求3所述的半导体器件，其中所述隧穿电介质层的厚度大于或等于连接电介质层的厚度，但不大于连接电介质层厚度的三倍。

7、如权利要求6所述的半导体器件，其中所述隧穿电介质层的厚度足够薄以允许浮置栅极与擦除栅极之间的F-N隧穿。

8、如权利要求2所述的半导体器件，其中所述浮置栅极和编程栅极其间具有第一交叠面积，且编程栅极和擦除栅极其间具有第二交叠面积，其中所述第一交叠面积大于所述第二交叠面积。

9、如权利要求8所述的半导体器件，其中所述第一交叠面积至少为第二交叠面积的尺寸的约两倍，且不大于第二交叠面积的5倍。

10、如权利要求1所述的半导体器件，其中所述编程栅极包括位于浮置栅极顶表面区域上方的顶部。

11、如权利要求1所述的半导体器件，其中所述擦除栅极与所述编程栅极和浮置栅极的形状自对准形成。

12、如权利要求1所述的半导体器件，其中所述栅极电介质层厚于所述连接电介质层。

13、如权利要求1所述的半导体器件，其中所述第一杂质区部分交叠编程栅极以在半导体基底下面形成沟道区。

14、如权利要求1所述的半导体器件，其中所述第一杂质区充分交叠编程栅极。

15、如权利要求1所述的半导体器件，还包括靠近所述第一杂质区形成的晕注入区。

16、如权利要求1所述的半导体器件，其中所述浮置栅极和编程栅极之间的交叠长度与浮置栅极和擦除栅极之间的交叠长度的比率为从约5∶1到约20∶1。

17、如权利要求16所述的半导体器件，其中所述比率为约10∶1。

18、如权利要求1所述的半导体器件，其中所述浮置栅极具有形成在其边缘的尖端，且其中所述擦除栅极具有直接在所述尖端上的部分。

19、如权利要求1所述的半导体器件，其中所述隧穿电介质层包括相继层叠的热氧化层和化学气相淀积绝缘层。

20、如权利要求1所述的半导体器件，其中所述浮置栅极具有在其边缘形成尖端的不平坦表面的波动厚度。

21、如权利要求1所述的半导体器件，其中所述编程栅极具有从约1000埃到3000埃变化的厚度，其中所述浮置栅极具有从约500埃到约2500埃变化的厚度，且其中所述擦除栅极具有从约1000埃到3000埃变化的厚度。

22、一种半导体器件，包括：

绝缘的浮置栅极，交叠半导体基底，所述浮置栅极具有侧表面和顶表面；

绝缘的编程栅极，形成在所述浮置栅极的至少一个侧表面上；

绝缘的擦除栅极，靠近所述浮置栅极设置；

第一电介质层，设置在所述绝缘的浮置栅极与绝缘的编程栅极之间；

第二电介质层，设置在所述绝缘的浮置栅极与绝缘的擦除栅极之间，其中所述浮置栅极和编程栅极之间的电容耦合率大于编程栅极和擦除栅极之间的电容耦合率；和

第一和第二结区，沿所述绝缘的浮置栅极的相对两侧设置。

23、如权利要求22所述的半导体器件，其中所述第一电介质层的厚度基本上比第二电介质层的厚度薄。

24、如权利要求22所述的半导体器件，其中所述浮置栅极和编程栅极的交叠面积大于浮置栅极和擦除栅极之间的交叠面积。

25、如权利要求22所述的半导体器件，其中所述绝缘的编程栅极也形成在所述浮置栅极的顶表面区域上。

26、如权利要求22所述的半导体器件，其中所述擦除栅极在所述浮置栅极和编程栅极上，且其中所述擦除栅极与浮置栅极和擦除栅极的形状自对准形成。

27、如权利要求22所述的半导体器件，还包括连接到擦除栅极用于字节操作的选择晶体管。

28、一种非挥发存储器，包括：

绝缘的第一栅极，设置在半导体基底上并具有第一高度；

绝缘的第二栅极，部分交叠所述第一栅极，并具有大于所述第一高度的第二高度；和

绝缘的第三栅极，部分交叠所述第一栅极，并具有大于所述第二高度的第三高度。

29、如权利要求28所述的存储器，其中所述第二栅极和第三栅极的每个都设置在第一栅极的顶部和侧面。

30、如权利要求28所述的存储器，还包括：

隧穿电介质层，设置在所述第一栅极和第三栅极之间；和

连接电介质层，设置在所述第一栅极和第二栅极之间，所述隧穿电介质层厚于连接电介质层。

31、如权利要求28所述的存储器，还包括：

第一结，被擦除栅极部分交叠，所述第一结形成在半导体基底中；和

第二结，被编程栅极部分交叠，所述第二结形成在半导体基底中。

32、如权利要求28所述的存储器，还包括：

晕结，靠近所述第二结且被所述编程栅极部分交叠。

33、如权利要求28所述的存储器，其中所述擦除栅极的上部延伸到高于所述编程栅极的上部。

34、一种系统，包括：

非挥发存储器，包括：

绝缘的浮置栅极，交叠半导体基底，所述浮置栅极具有侧表面和顶表面；

绝缘的编程栅极，形成在所述浮置栅极的侧表面上；

绝缘的擦除栅极，靠近所述浮置栅极设置；

第一电介质层，设置在所述绝缘的浮置栅极与绝缘的编程栅极之间；

第二电介质层，设置在所述绝缘的浮置栅极与绝缘的擦除栅极之间，其中所述浮置栅极和编程栅极之间的电容耦合率大于编程栅极和擦除栅极之间的电容耦合率；和

第一和第二结区，沿所述绝缘的浮置栅极的相对两侧设置；和中央处理单元，与所述非挥发存储器电通讯。

35、如权利要求34所述的系统，还包括安全控制器。

36、如权利要求35所述的系统，还包括SRAM。

37、如权利要求36所述的系统，还包括M-ROM。

38、一种方法，包括：

在半导体基底上淀积栅极电介质层；

在所述栅极电介质层上形成第一导电层；

构图设置在所述栅极电介质层上的第一导电层以形成浮置栅极；

在所述浮置栅极上淀积具有第一厚度的第一电介质层；

在所述栅极电介质层和第一电介质层上形成第二导电层；

构图第二导电层以形成部分交叠所述浮置栅极的编程栅极；

在所述编程栅极、第一电介质层和栅极电介质层上淀积具有第二厚度的第二电介质层；

在所述第二电介质层上形成第三导电层；和

构图所设置的第三导电层以形成部分交叠所述编程栅极和浮置栅极的擦除栅极。

39、如权利要求38所述的方法，其中所述第一导电层形成为约500埃到2500埃厚度。

40、如权利要求38所述的方法，其中所述第二导电层形成为约1000埃到3000埃厚度。

41、如权利要求38所述的方法，其中所述第一厚度为约50埃到200埃。

42、如权利要求38所述的方法，其中淀积第一电介质层包括热氧化或化学气相淀积。

43、如权利要求38所述的方法，其中淀积第二电介质层包括化学气相淀积或热氧化。

44、如权利要求38所述的方法，还包括不均匀氧化所述浮置栅极的顶表面，使得浮置栅极具有在其边缘形成尖端的不平坦表面的波动厚度。

45、如权利要求38所述的方法，还包括沿所述浮置栅极的相对两侧形成第一和第二结区。

46、如权利要求45所述的方法，还包括靠近所述第一和第二结区之一形成晕区。

47、一种方法，包括：

在半导体基底上淀积栅极电介质层；

构图设置在所述栅极电介质层上的第一导电层以形成浮置栅极；

在所述栅极电介质层和浮置栅极上淀积第一掩模层；

构图所述第一掩模层以形成部分暴露所述浮置栅极的第一掩模图案；

采用第一掩模图案作为掩模在所述浮置栅极的顶表面中注入离子；

除去所述第一掩模图案；

在所述栅极电介质层和浮置栅极上设置第二掩模层；

构图所述第二掩模层以形成部分暴露浮置栅极的第二掩模图案；

热氧化所述浮置栅极的顶表面；

在所述浮置栅极上淀积具有第一厚度的第一电介质层；

构图设置在所述栅极电介质层和第一电介质层上的第二导电层以形成部分交叠所述浮置栅极的编程栅极；

在所述编程栅极、第一电介质层和栅极电介质层上淀积具有第二厚度的第二电介质层；

构图设置在所述第二电介质层上的第三导电层以形成部分交叠所述编程栅极和浮置栅极的擦除栅极。

48、如权利要求47所述的方法，其中注入离子包括注入氮(N₂)离子。

49、如权利要求47所述的方法，其中热氧化浮置栅极的顶表面包括热氧化顶表面使得浮置栅极发生离子注入的部分具有较少氧化。

50、如权利要求47所述的方法，其中所述第一导电层淀积到约500到约2500埃厚度。

51、如权利要求47所述的方法，其中所述第二导电层淀积到约1000埃到3000埃厚度。

52、如权利要求47所述的方法，其中所述第二厚度约大于第一厚度的1.5到3.0倍。

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