CN101075620B - 非易失存储器集成电路器件及其制造方法 - Google Patents

Abstract

本发明公开了一种非易失存储器集成电路器件及其制造方法。所述非易失存储器集成电路器件包括半导体衬底、字线和选择线、以及浮置结区、位线结区和公共源极区。半导体衬底具有多个基本矩形场区，且每个基本矩形场区的短边和长边分别平行于矩阵的行和列方向。字线和选择线在半导体衬底上平行于行方向延伸，字线穿过排列在行方向的多个基本矩形场区，且选择线与排列在矩阵的行方向的基本矩形场区部分重叠，从而基本矩形场区的长边的重叠部分和重叠的基本矩形场区的重叠的短边位于选择线下。浮置结区，形成于半导体衬底内在字线和选择线之间；位线结区，形成与浮置结区相对；和公共源极区，与浮置结区相对形成。

Description

非易失存储器集成电路器件及其制造方法

技术领域

本发明涉及一种非易失存储器集成电路器件及其制造方法，且更具体而言，涉及一种其中在读操作期间单元上电流量增加的非易失存储器集成电路器件及其制造方法。 

背景技术

在比如信用卡、身份(ID)卡和银行卡的无接触智能卡中所用的非易失存储器集成电路器件需要高可靠性，短存取时间和低功耗。常规的非易失存储器集成电路器件不满足这些要求。例如，具有NOR架构的闪存单元在编程时采用了沟道热电子注入(CHEI)且在擦除时采用了Fowler-Nordheim(FN)隧穿效应，从而造成了过擦除问题。另外，具有NAND架构的闪存单元在编程和擦除时均采用了FN隧道效应，且因此需要很高的电压。 

为了克服这些问题，已经开发了具有两个晶体管的闪存单元(其后称为“2Tr闪存单元”)。更具体而言，2Tr闪存单元包括串联连接的存储晶体管和选择晶体管。存储晶体管连接到位线且选择晶体管连接到公共源极。浮置结设置于存储晶体管和选择晶体管之间。 

2Tr闪存单元具有非常短的存取时间，因为其采用了NOR架构。另外，在2Tr闪存单元中不发生过擦除问题，因为使用了选择晶体管。另外，因为编程和擦除操作利用FN隧穿效应来进行，在编程或擦除时所需的电流(或功率)可以被减小，且利用低电压可以实现高效率。 

发明内容

根据本发明的一方面，提供有一种非易失存储器集成电路器件，其包括具有排列为矩阵形式的多个基本矩形场区的半导体衬底，所述基本矩形场区的每个的短边和长边分别平行于矩阵的行方向和列方向；字线和选择线，在半导体衬底上平行于矩阵的行方向延伸，字线穿过排列在矩阵的行方向的基本矩形场区，且选择线与排列在矩阵的行方向的基本矩形场区部分重叠，从 而基本矩形场区的长边的重叠部分和重叠的基本矩形场区的重叠的短边位于选择线下；和浮置结区，形成于半导体衬底内在字线和选择线之间；位线结区，相对于字线与浮置结区相对形成；和公共源极区，相对于选择线与浮置结区相对形成。 

在一个实施方式中，假设重叠的基本矩形场区的每个的长边的重叠部分的长度是“a”且基本矩形场区的深度是“b”，则a≤b。 

在一个实施方式中，半导体衬底为第一导电类型，且包括形成于半导体衬底内的第二导电类型的第一阱，和形成于第一阱内的第一导电类型第二阱。在一个实施方式中，浮置结区、位线结区和公共源极区形成于第二阱内。 

在一个实施方式中，每条选择线具有堆叠结构，其中堆叠了彼此电互连的多个导电膜。在一个实施方式中，导电膜通过对接接触彼此电互连。 

在一个实施方式中，浮置结区形成得比位线结区和公共源极区浅。在一个实施方式中，每个位线结区和公共源极区具有轻掺杂漏极(LDD)结构，其中将低浓度杂质浅掺杂且将高浓度杂质深掺杂，且浮置结区用低浓度杂质浅掺杂。 

根据本发明的另一方面，提供有一种非易失存储器集成电路器件，其包括：半导体衬底，具有多个在第一方向延伸的第一有源区，和在第二方向延伸以与多个第一有源区交叉的多个第二有源区；多条选择线和字线，在半导体衬底上在第一方向延伸，其中两条选择线在每个第一有源区中设置，而两条字线没有在每个第一有源区中设置而是设置以穿过多个第二有源区；和公共源极区，形成于两条选择线之间的第一有源区内；位线结区，形成于两条字线之间的第二有源区内；和浮置结区，形成于每条选择线和每条字线之间的第二有源区内。 

在一个实施方式中，半导体衬底为第一导电类型，且包括形成于半导体衬底内的第二导电类型的第一阱，和形成于第一阱内的第一导电类型第二阱。在一个实施方式中，浮置结区、位线结区和公共源极区形成于第二阱内。在一个实施方式中，每条选择线具有堆叠结构，其中堆叠了彼此电互连的多个导电膜。在一个实施方式中，导电膜通过对接接触彼此电互连。 

在一个实施方式中，浮置结区形成得比位线结区和公共源极区浅。在一个实施方式中，每个位线结区和公共源极区具有LDD结构，其中将低浓度杂质浅掺杂且将高浓度杂质深掺杂，且浮置结区用低浓度杂质浅掺杂。 

根据本发明的一方面，提供有一种非易失存储器集成电路器件，其包括：半导体衬底；和形成于半导体衬底内的非易失存储单元，非易失存储单元包括串联连接的存储晶体管和选择晶体管，存储晶体管包括位线结区、存储栅极和浮置结区，选择晶体管包括浮置结区、选择栅极和公共源极区，选择晶体管的沟道宽度包括接近公共源极区的第一沟道宽度和接近浮置结区的第二沟道宽度，第一沟道宽度比第二沟道宽度宽。 

在一个实施方式中，该器件还包括与半导体衬底上的非易失存储单元相邻的多个非易失存储单元。非易失存储单元和相邻非易失存储单元的选择晶体管的沟道分别包括接近公共源极区的第一沟道和接近浮置结区的第二沟道，第一沟道通过场区而彼此分离，第二沟道没有通过场区分离而是彼此连接。 

在一个实施方式中，半导体衬底为第一导电类型，且包括形成于半导体衬底内的第二导电类型的第一阱，和形成于第一阱内的第一导电类型第二阱。在一个实施方式中，浮置结区、位线结区和公共源极区形成于第二阱内。 

在一个实施方式中，存储栅极具有堆叠结构，其中堆叠了彼此电分离的浮置栅极和控制栅极。 

在一个实施方式中，每条选择线具有堆叠结构，其中堆叠了彼此电互连的多个导电膜。在一个实施方式中，导电膜通过对接接触彼此电互连。 

在一个实施方式中，浮置结区形成得比位线结区和公共源极区浅。在一个实施方式中，每个位线结区和公共源极区具有LDD结构，其中将低浓度杂质浅掺杂且将高浓度杂质深掺杂，且浮置结区用低浓度杂质浅掺杂。 

根据本发明的又一个方面，提供有一种非易失存储器集成电路器件，其包括：第一导电类型半导体衬底；形成于半导体衬底内的第二导电类型第一阱；形成于第一阱内的第一导电类型第二阱；和形成于第二阱内的非易失存储单元，非易失存储单元包括彼此串联的存储晶体管和选择晶体管，存储晶体管的栅极具有堆叠结构，其中堆叠了彼此电绝缘的浮置栅极和控制栅极。选择晶体管的栅极具有堆叠结构，其中堆叠了彼此电连接的多个导电膜，浮置结区形成于半导体衬底内在存储晶体管的栅极和选择晶体管的栅极之间，位线结区相对于存储晶体管的栅极与浮置结区相对形成，公共源极区相对于选择晶体管的栅极与浮置结区相对形成，选择晶体管的沟道宽度包括接近公共源极区的第一沟道宽度和接近浮置结区的第二沟道宽度，第一沟道宽度比 第二沟道宽度宽。 

在一个实施方式中，该器件还包括与半导体衬底上的非易失存储单元相邻的多个非易失存储单元。非易失存储单元和相邻非易失存储单元的选择晶体管的沟道分别包括接近公共源极区的第一沟道和接近浮置结区的第二沟道，第一沟道通过场区而彼此分离，第二沟道没有通过场区分离而是彼此连接。 

根据本发明的一方面，提供有一种非易失存储器集成电路器件的制造方法，所述方法包括：提供其中多个基本矩形场区排列为矩阵形式的半导体衬底，每个基本矩形场区的短边和长边分别平行于矩阵的行方向和列方向；形成字线和选择线，字线和选择线在半导体衬底上平行于矩阵的行方向延伸，其中字线穿过排列在矩阵的行方向的多个基本矩形场区，且选择线与排列在矩阵的行方向的基本矩形场区部分重叠，从而基本矩形场区的长边的重叠部分和基本矩形场区的重叠的短边位于选择线下；和形成浮置结区，其形成于半导体衬底内在字线和选择线之间；形成位线结区，其相对于字线与浮置结区相对形成；和形成公共源极区，其相对于选择线与浮置结区相对形成。 

在一个实施方式中，假设重叠的基本矩形场区的每个的长边的重叠部分的长度是“a”且基本矩形场区的深度是“b”，则a≤b。 

在一个实施方式中，所述方法还包括在半导体衬底内形成与半导体衬底的导电类型不同的第一阱，和在第一阱内形成与第一阱的导电类型不同的第二阱。在一个实施方式中，浮置结区、位线结区和公共源极区形成于第二阱内。 

在一个实施方式中，形成字线和选择线包括：顺序在半导体衬底上形成第一导电膜和介电层；首次构图介电层和第一导电膜以形成介电层图案和第一导电膜图案；在首次构图的所得物上形成第二导电膜；且二次构图第二导电膜、介电层图案和第一导电膜图案。 

在一个实施方式中，形成浮置结区、位线结区和公共源极区包括：利用字线和选择线作为掩模采用低能注入低浓度杂质；在字线和选择线的侧壁上形成间隙壁；和利用其中形成了间隙壁的字线和位线作为掩模，采用高能注入高浓度杂质。 

附图说明

如附图所示，从本发明的优选的方面的更具体的描述，本发明的前述和其他的目的、特征和优点将显见，在附图中相似的参考符号遍及不同的视图指示相同的部分。附图不一定按比例，而重点在于示出本发明的原理。在附图中，为了清晰夸大了层和区域的厚度。 

图1是根据本发明的实施方式的非易失存储器集成电路器件的电路图。 

图2A是根据本发明的实施方式的非易失存储器集成电路器件的布局图，且图2B到2D是分别沿图2A的线B-B’、C-C’和D-D’所取的图2A的非易失存储器集成电路器件的剖面图。 

图3是示出图2A的器件的有源区的详细示意平面图。 

图4是示出根据本发明的实施方式的非易失存储器集成电路器件的非易失存储单元的选择栅极的透视图。 

图5是示出根据本发明的实施方式的非易失存储器集成电路器件的非易失存储单元的读操作的视图。 

图6是常规非易失存储器集成电路器件和根据本发明的实施方式的非易失存储器集成电路器件的布局图。 

图7是根据本发明的另一实施方式的非易失存储器集成电路器件的布局图。 

图8是根据本发明的又一实施方式的非易失存储器集成电路器件的剖面图。 

图9A到9C是示出根据本发明的实施方式的构成非易失存储器集成电路器件的非易失存储单元的制造方法的视图。 

图10A到10C是示出根据本发明的另一实施方式的构成非易失存储器集成电路器件的非易失存储单元的制造方法的视图。 

图11A到11C是示出根据本发明的又一实施方式的构成非易失存储器集成电路器件的非易失存储单元的制造方法的视图。 

具体实施方式

结合附图从以下的详细描述和示范性实施方式，本发明的优点和新特点将更明显。然而，本发明不限于所披露的实施方式，但是可以以各种方式实现。实施方式被提供以使本方面的描述完整且允许本领域的普通技术人员理解本发明的范围。本发明由权利要求所界定。相同的参考标号将遍及附图被 使用来指示相同或相似的部分。 

现将结合参考附图的优选实施方式详细描述本发明。 

图1是根据本发明的实施方式的非易失存储器集成电路器件的电路图。 

参考图1，在根据本发明的实施方式的非易失存储器集成电路器件1中，单元块以重复的方式排列。在每个单元块中，根据NOR构架，排列了多个非易失存储单元100、100GD和100DD。每个非易失存储单元100、100GD和100DD包括由浮置栅极和控制栅极组成的存储晶体管T1和由选择栅极组成的选择晶体管T2。位于同一行上的多个存储晶体管T1的控制栅极通过字线WL0到WLn之一互连，且位于同一行上的多个选择晶体管T2的选择栅极通过选择线SL0到SLn之一互连。另外，位于同一列上的多个存储晶体管T1可以通过位线BL0到BL15之一连接。多个选择晶体管T2通过公共源极线CSL0到CSLm互连。公共源极线CSL0到CSLm可以被构建从而每个由每行、每对行、或每单元块共用。 

全局字线GWL0到GWLn通过多个字节选择晶体管T3选择地连接到设置于各个单元块中的字线WL0到WLn。位于同一列上的多个字节选择晶体管T3的栅极通过字节选择线BSL0到BSL3之一互连。 

然而，参考图1和图2A-2D，在根据本发明的实施方式的非易存储器集成电路器件1中，第二导电型(例如N型)第一阱102可以形成于第一导电型(例如P型)半导体衬底内，且第一导电型(例如P型)第二阱104可以形成于第一阱102内。在该情形，单元块可以形成于第二阱104内，且字节选择晶体管T3可以形成于第一阱102内。 

图2A是根据本发明的实施方式的非易失存储器集成电路器件的布局图。图2B到2D是分别沿图2A的线B-B’、C-C’和D-D’所取的图2A的非易失存储器集成电路器件的剖面图。图3是示出图2A的有源区的图。图4是示出根据本发明的实施方式的非易失存储器集成电路器件的非易失存储单元的选择栅极的透视图。为了描述的便利，图2D显示了图2A的布局图的一部分和沿线D-D’所取的非易失存储器集成电路器件的剖面图。 

参考图2A和3，在根据本发明的实施方式的非易失存储器集成电路器件1中，多个基本矩形场区110在半导体衬底上排列为矩形形式，由此界定有源区ACT1和ACT2。 

术语“基本矩形”通常指矩形，然而也用于包括多边形，其四角的一些 或全部为了布局的效率而被切角。切角可以不仅沿直线进行也可以沿曲线进行。 

另外，如图3所示，基本矩形场区110的每个的短边SE和长边LE可以分别平行于矩阵的行方向ROW和列方向COLUMN排列。 

在行方向ROW延伸的多个第一有源区ACT1和在列方向COLUMN延伸以与多个第一有源区ACT1相交的多个第二有源区ACT2由基本矩形场区110界定。 

平行于行方向ROW延伸的字线WL0、WL1、WL2和WL3以及选择线SL0、SL1、SL2、SL3排列在其中形成了多个基本矩形场区110的半导体衬底上。 

更具体而言，两条字线WL0和WL1或WL2和WL3分别穿过排列在矩阵的行方向ROW上的多个基本矩形场区110。另外，两条选择线SL0和SL 1或SL2和SL3部分与排列在矩阵的行方向ROW上的多个基本矩形场区110重叠。因此，基本矩形场区110的长边LE的重叠部分和基本矩形场区110的重叠短边SE设置于选择线SL0、SL1、SL2、SL3下。 

即，两条选择线(例如SL1和SL2)设置于每个第一有源区ACT1中，且两条字线WL0和WL1或WL2和WL3没有设置于每个第一有源区ACT1中，而是设置以穿过多个第二有源区ACT2。 

另外，公共源极区122形成于两条选择线SL1和SL2之间的第一有源区ACT1内。位线结区126形成于两条字线WL0和WL1或WL2和WL3之间的第二有源区ACT2内。浮置结区124形成于每条选择线SL0、SL1、SL2、和SL3和每条字线WL0、WL1、WL2和WL3之间的第二有源区ACT2内。 

参考剖面图(图2B到2D)描述了本发明的非易失存储器集成电路器件，所述视图在几个方向沿图2A的各条线剖取，如前所述。 

参考图2B和2D，本发明的非易失存储器集成电路器件的非易失存储器单元100(参考图2A的1)包括半导体衬底101、第一阱102、第二阱104、存储晶体管T1和选择晶体管T2。 

第二导电型(例如N型)第一阱102形成于第一导电型(例如P型)半导体衬底101内。第一导电型(例如P型)第二阱104形成于第一阱102内。 

半导体衬底101可以为硅衬底、绝缘体上硅(SOI)衬底、GaAs衬底、 SiGe衬底、陶瓷衬底、或石英衬底。例如，半导体衬底101可以为用P型杂质掺杂的单晶硅衬底。P型杂质的浓度可以在从约10¹⁴到约10¹⁵原子/cm³的范围。另外，第一阱102的N型杂质的浓度可以在从约10¹⁵到约10¹⁶原子/cm³的范围，第二阱104的P型杂质的浓度可以在从约10¹⁶到约10¹⁷原子/cm³的范围。 

场区形成于半导体衬底101内，由此界定有源区。场区通常可以由场氧化物(FOX)利用浅沟槽隔离(STI)或局部硅氧化(LOCOS)方法制成。 

存储器晶体管T1和选择晶体管T2形成于第二阱104内。在一个实施方式中，存储晶体管T1和选择晶体管T2分别包括形成于隧穿介电层130上的存储栅极140和选择栅极150。在该情形，存储栅极140是堆叠型栅极，其中浮置栅极142、栅极间介电层144、控制栅极146依次堆叠。选择栅极150是堆叠型栅极，其中导电膜152和156依次堆叠。介电层154夹置于多个导电膜152和156之间。间隙壁160也可以选择地形成于存储栅极140和选择栅极150的侧壁之间。 

隧穿介电层130可以是由SiO₂、SiON、La₂O₃、ZrO₂或Al₂O₃制成的单膜或SiO₂、SiON、La₂O₃、ZrO₂和Al₂O₃制成的堆叠或组合膜。隧穿介电层130的厚度可以为约60到 

例如65到 

但不限于此。隧穿介电层130被如此制造从而非易失存储单元100可以通过FN隧穿编程和/或擦除。 

浮置栅极142形成于隧穿介电层130上，其可以由用杂质掺杂的多晶硅膜形成。浮置栅极142的厚度可以为约1000到 

但不限于此。浮置栅极142用于存储决定非易失存储器集成电路器件的逻辑状态的电荷。 

栅极间介电层144形成于浮置栅极142上，且可以为由氧化物膜或氮化物膜形成的单膜、或氧化物膜和氮化物膜形成的堆叠或混合膜。例如，由氧化物膜、氮化物膜和氧化物膜形成堆叠膜(所谓的ONO膜)通常可以被用作栅极间介电层144。下氧化物膜可以具有 

的厚度，氮化物膜可以具有 

的厚度，且上氧化物膜可以具有 的厚度。 

控制栅极146形成于栅极间电极层144上。虽然在图中未显示，盖膜可以进一步形成于控制栅极146的顶上。 

选择栅极150的多个导电膜152和156可以形成以具有相同的厚度且使用分别与浮置栅极142和控制栅极146的材料相同的材料。 

然而，参考图2C，可以看出，在选择栅极150下，场区110仅位于一 侧，且有源区位于另一侧(形成有公共源极区122之侧)。其原因在于，如上所述，选择线SL0、SL1、SL2和SL3排列以部分地重叠设置于矩阵的行方向ROW的多个基本矩形场区110，如图2A所示。 

再次参考图2B和2C，浮置结区124位于存储栅极140和选择栅极150之间的半导体衬底101内。位线结区126相对于存储栅极140与浮置结区124相对设置。公共源极区122相对于选择栅极150与浮置结区124相对设置。虽然，在附图中，位线结区126和公共源极区122被示为具有轻掺杂漏极(LDD)结构，其中低浓度杂质被浅掺杂而高浓度杂质被深掺杂，且浮置结区124用低浓度杂质浅掺杂，但是本发明不限于此。例如，浮置结区124还可以具有LDD结构，且位线结区126和公共源极区122可以仅用低浓度杂质浅掺杂。 

参考图2D，选择线SL1部分重叠排列在矩阵的行方向的多个基本矩形场区110，因此，基本矩形场区110的长边的重叠部分和基本矩形场区110的重叠的短边位于选择线SL1下。 

假设基本矩形场区110的长边的重叠部分的长度是“a”且基本矩形场区110的短边的长度是“c”，且基本矩形场区110的深度是“b”，则满足以下的等式。 

2b+c≥2a+c    (1) 

因此b≥a。 

虽然如在本实施方式中，选择线SL1和场区110部分彼此重叠，场区110必须电分离相邻非易失存储器单元之间的浮置结区124。 

在等式1中，“2b+c”和“2a+c”分别指示相邻浮置结区124之间的垂直距离和水平距离。从等式1可以看出，水平距离可以不大于垂直距离。其原因在于通常确保场区的足够的深度，由此使得能够在浮置结区124之间垂直分离。 

另外，假设场区110的垂直深度为常数，在浮置结区124形成得比每个位线结区126和公共源极区122薄的情形，如图2B和2C所示，与浮置结区124类似于位线结区126和公共源极区122形成得深的情形相比，垂直分离可以更容易实现。其原因在于相邻浮置结区124之间的垂直距离大于在前的情形。 

选择栅极150的多个导电膜152和156可以利用对接接触彼此电连接， 如图4所示。即，连接到导电膜152的接触172和连接到导电膜156的接触176可以连接到同一金属线180，从而同一电信号可以被施加到多个导电膜152和156。 

参考图1和2B和以下的表1描述上述非易失存储器集成电路器件的操作。 

表1示出了在非易失存储器集成电路器件的各个操作期间的操作电压的列表。可以理解表1仅示出了示范性操作电压，且本发明不排除其他的操作电压。 

表1 

字线

选择线

位线

公共电源

第二阱

编程

选择

10V

-7V

-7V

浮置

-7V

非选择

0V

-7V

0V

浮置

-7V

擦除

选择

-10V

0V

浮置

浮置

7V

非选择

0V

0V

浮置

浮置

7V

读取

选择

2V

2V

0.5V

0V

0V

非选择

0V

0V

0V

0V

0V

编程操作是用决定逻辑状态的电荷充电存储晶体管T1的浮置栅极142的操作。因为编程机制采用了FN隧穿，连接到被选择编程的非易失存储单元100的位线BL0被设定在低电平(例如，-7V)，字线WL0被设定在高电平(例如，10V)，且第二阱104被提供有低电压(例如，-7V)。因此，电荷的充电路径形成于位线结126和选择的非易失存储单元100的浮置栅极142之间以及第二阱104和浮置栅极142之间。另外，选择线SL0被提供有低电平电压(例如，-7V)，由此防止浮置结124和公共源极122彼此电连接。 

相反，与选择的非易失存储单元100共用相同的字线WL0的非选择的非易失存储单元100GD可能由栅极干扰现象而被非有意地编程。为了防止这样的非有意编程，连接到非选择的非易失存储单元100GD的位线BL7被提供有例如0V。 

另外，与选择的非易失存储单元100共用相同的位线的非选择的非易失存储单元100DD可能由漏极干扰现象而被非有意地编程。为了防止这样的非有意编程，连接到非选择的非易失存储单元100DD的字线WL1被提供有例如0V。 

擦除操作是从存储晶体管T1的浮置栅极142放电电荷的操作。例如，八个非易失存储单元100到100GD(八个非易失存储单元构成了一个单元，即字节单元)可以被同时擦除，但是本发明不限于此。因为擦除机制采用了FN隧穿，连接到被选择擦除的八个非易失存储单元100到100GD的字线WL0被设定在低电平(例如，-10V)，第二阱104被提供有高电压(例如，7V)，且位线BL0到BL7浮置。因此，电荷的放电路径形成于选择的八个非易失存储单元100到100GD的浮置栅极142和第二阱104之间。 

读取操作是依据存储晶体管T1的浮置栅极142是否用电荷充电而决定逻辑状态的操作。连接到选择的非易失存储单元100的字线WL0被提供有2V，位线BL0被提供有0.5V，且选择线SL0被提供有2V。依据浮置栅极142是否用电荷充电来决定是否已经产生了从位线BL0通过存储晶体管T1和选择晶体管T2到公共源极区122的电流(其后称为“开单元电流”)路径。 

将参考图5更详细地描述读取操作。从图5可以看出，开单元电流Ion由选择的非易失存储单元100的存储晶体管T1的电阻Ron1、浮置结的电阻Rs、和选择晶体管T2的电阻Ron2决定。即，开单元电流Ion的量可以通过减小电子Ron1、Rs和Ron2的电阻值而增加。在根据本发明的实施方式的非易失存储器集成电路器件1中，非易失存储单元100通过减小选择晶体管T2的电阻Ron2的电阻值增加了开单元电流Ion的量。即，开单元电流Ion的量可以通过提高选择晶体管T2的驱动能力来增加。 

图6是部分的常规非易失存储器集成电路器件和部分的根据本发明的实施方式的非易失存储器集成电路器件的布局图。 

参考图6，根据本发明的实施方式的非易失存储单元的选择晶体管的驱动能力远大于常规的非易失存储单元的选择晶体管的驱动能力。 

在常规的非易失存储单元中，选择线SL1穿过在矩阵的行方向ROW上排列的多个基本矩形场区10，如图6的左侧视图所示，其中在本发明的非易失存储单元中，选择线SL1部分地重叠在矩阵的行方向ROW上排列的多个基本矩形场区110，如图6的右侧视图所示。 

在该情形，常规选择晶体管的电流驱动能力和本发明的选择晶体管的电流驱动能力可以分别由以下的等式2和3表达。在常规的情形，沟道宽度为常数(即W1)，但是在本发明中，沟道宽度不是常数。即，在本发明的选择晶体管中，接近公共源极区的沟道宽度W2比接近浮置结区的沟道宽度W1 更宽。比较等式2和等式3，等式3的第二项大于等式2的第二项。因此，在本发明中，非易失存储单元的选择晶体管的驱动能力显著大于常规的非易失存储单元的选择晶体管的驱动能力。 

$\mathrm{Ion}\∝\frac{W1}{L1}+\frac{W1}{L2}---\left(2\right)$

$\mathrm{Ion}\∝\frac{W1}{L1}+\frac{W2}{L2}---\left(3\right)$

在本发明中，接近多个相邻的非易失存储单元的选择晶体管的浮置结区124的沟道通过场区110彼此分离，且接近公共源极区122的沟道被连接而没有通过场区110分离。然而，本发明不限于此。 

另外，本发明的非易失存储器集成电路器件与常规的器件相比可以不增加布局的尺寸。常规上，为了增加晶体管的驱动能力，通常使用增加晶体管的沟道宽度的方法。然而，在本发明中，布局被改变从而选择线SL0部分地重叠在矩阵的行方向ROW上排列的多个基本矩形场区110。因此，选择晶体管的驱动能力可以被改善，而不增加布局的尺寸。 

图7是根据本发明的另一实施方式的非易失存储器集成电路器件的布局图。 

参考图7，图7的非易失存储器集成电路器件与图2的基本相同，除了场区110a被修改且完全穿过选择线SL1以外。选择晶体管的沟道宽度包括接近公共源极区122的第一沟道宽度和接近浮置结区124的第二沟道宽度，第一沟道宽度比第二沟道宽度宽。在该情形，与常规的晶体管相比，可以提高选择晶体管的驱动能力，且可以将相邻浮置结区124的分离特性保持在同一水平。 

图8是根据本发明的又一实施方式的非易失存储器集成电路器件的剖面图。 

图8的非易失存储器集成电路器件与图2B的基本相同，除了选择栅极150a不是堆叠栅极型而是单栅极型以外。 

图7和8所示的修改的实施方式可以被单独或组合使用。例如，选择栅极150a可以为如图8所示的单栅极型，而场区110a如图7所示修改。 

图9A到11C是示出根据本发明的实施方式的构成部分的非易失存储器集成电路器件的非易失存储单元的制造方法的视图。 

参考图9A和9C，N型第一阱102形成于P型半导体衬底101内。第一 阱102可以利用扩散或离子注入形成，从而N型杂质具有从约10¹⁶到约10¹⁸原子/cm³的浓度。 

其后，P型第二阱104形成于第一阱102内。第二阱104可以利用扩散或离子注入形成，从而P型杂质具有从约10¹⁷到约10¹⁸原子/cm³的浓度。 

多个基本矩形场区110以矩阵形式形成于半导体衬底101内，由此界定有源区。在该情形，基本矩形场区110排列，从而其每个的短边和长边分别平行于矩阵的行和列方向对准。 

参考图10A到10C，隧穿介电层130形成于半导体衬底101上，其中多个基本矩形场区110形成为矩阵形式。隧穿介电层130可以通过CVD或ALD形成以具有约60到 的厚度，且优选为约70到 

的厚度，利用SiO₂、SiON、La₂O₃、ZrO₂或A1₂O₃制成的单膜或SiO₂、SiON、La₂O₃、ZrO₂和/或Al₂O₃制成的堆叠或组合膜。 

其后，用于形成浮置栅极的第一导电膜和用于形成栅极间介电层的介电层顺序形成于隧穿介电层310上。在该情形，第一导电膜可以利用以杂质掺杂的多晶硅膜通过CVD形成以具有1000到 的厚度。介电层可以利用由氧化物膜或氮化物膜形成的单膜或氧化物膜和氮化物膜形成的堆叠或混合膜形成。例如，介电层可以利用由氧化物膜、氮化物膜和氧化物膜(所谓的ONO膜)形成的堆叠膜。由氧化物膜、氮化物膜和氧化物膜形成堆叠膜可以通过CVD或ALD形成以分别具有 

和 

的厚度。 

其后，通过在介电层和第一导电膜上顺序进行首次构图P1，形成了介电层图案142a和第一导电膜图案144a。 

参考图11A和11C，用于形成控制栅极146的第二导电膜形成于首次构图P1的所得物上。第二导电膜可以由用杂质掺杂的多晶硅膜、金属硅化物膜或金属膜形成的单膜形成、或由金属膜/金属阻挡膜、金属膜/以杂质掺杂的多晶硅膜、金属硅化物膜/金属硅化物膜、和金属硅化物膜/以杂质掺杂的多晶硅膜形成的多层膜形成。金属可以为W、Ni、Co、Ru-Ta、Ni-Ti、Ti-Al-N、Zr、Hf、Ti、Ta、Mo、Ta-Pt、Ta-Ti、或W-Ti，金属阻挡材料可以为WN、TiN、TaN、TaCN或MoN、且金属硅化物可以为WSix、CoSix或NiSix。然而，本发明不限于此。 

其后，通过在第二导电膜、介电层图案142a和第一导电膜图案144a上顺序进行第二构图P2，形成由控制栅极146、栅极间介电层144和浮置栅极 142组成的存储栅极140，和与存储栅极140分开了预定的距离的选择栅极150。 

再次参考图2A到2D，用低能利用第二构图P2的所得物作为掩模注入N型低浓度杂质。 

其后，在存储栅极140和选择栅极150的两个侧壁上形成间隙壁160。在本发明的实施方式中，存储栅极140和选择栅极150之间的间隙不够宽，因此，形成于存储栅极140一侧上的间隙壁160和形成于与存储栅极140相对的选择栅极150一侧上的间隙壁160可以彼此连接而不完全彼此分离。 

其后，通过利用其上形成了间隙壁160的存储栅极140和选择栅极150作为掩模，用高能注入N型高浓度杂质，形成了位线结区126、浮置结区124和公共源极区122。如果形成于存储栅极140的一个侧壁上的间隙壁160和与存储栅极140相对的选择栅极150的一个侧壁上形成的间隙壁160如上所示互连，则N型高浓度杂质区可以不形成于浮置结区124中。相反，位线结区126和公共源极区122可以为LDD型，其中低浓度杂质浅掺杂且高浓度杂质深掺杂。因此，与位线结区126和公共源极区122相比，浮置结区124可以形成得薄。 

其后，通过根据对于半导体领域的技术人员公知的工艺，进行形成布线从而电信号可以输入到存储单元和从其输出的步骤，在衬底上形成钝化层的步骤，和封装衬底的步骤，完成了非易失存储器集成电路器件。 

上述的非易失存储器集成电路器件及其制造方法具有一个和更多的以下优点。因为选择晶体管的沟道宽度增加，在选择晶体管的读取操作期间可以增加开单元电流。另外，选择晶体管的沟道宽度可以增加，而不另外增加布局的尺寸。 

虽然参考其示范性实施方式具体显示和描述了本发明，然而本领域的一般技术人员可以理解在不脱离由所附权利要求所界定的本发明的精神和范围的情况下，可以作出形式和细节上的各种变化。 

Claims (14)

1.一种非易失存储器集成电路器件，包括：

具有排列为矩阵形式的多个基本矩形场区的半导体衬底，所述基本矩形场区的每个的短边和长边分别平行于矩阵的行方向和列方向；

字线和选择线，在所述半导体衬底上平行于矩阵的行方向延伸，字线穿过排列在矩阵的行方向的基本矩形场区，且选择线与排列在矩阵的行方向的基本矩形场区部分重叠，从而基本矩形场区的长边的重叠部分和重叠的基本矩形场区的重叠的短边位于选择线下；和

浮置结区，形成于所述半导体衬底内在字线和选择线之间；位线结区，相对于字线与浮置结区相对形成；和公共源极区，相对于选择线与浮置结区相对形成。

2.根据权利要求1所述的非易失存储器集成电路器件，其中，假设重叠的基本矩形场区的每个的长边的重叠部分的长度是“a”且基本矩形场区的深度是“b”，则a≤b。

3.根据权利要求1所述的非易失存储器集成电路器件，其中所述半导体衬底为第一导电类型，且包括形成于半导体衬底内的第二导电类型的第一阱，和形成于第一阱内的第一导电类型第二阱。

4.根据权利要求3所述的非易失存储器集成电路器件，其中所述浮置结区、位线结区和公共源极区形成于第二阱内。

5.根据权利要求1所述的非易失存储器集成电路器件，其中每条选择线具有堆叠结构，其中堆叠了彼此电互连的多个导电膜。

6.根据权利要求5所述的非易失存储器集成电路器件，其中导电膜通过对接接触彼此电互连。

7.根据权利要求1所述的非易失存储器集成电路器件，其中浮置结区形成得比位线结区和公共源极区浅。

8.根据权利要求7所述的非易失存储器集成电路器件，其中每个位线结区和公共源极区具有轻掺杂漏极结构，其中将低浓度杂质浅掺杂且将高浓度杂质深掺杂，且浮置结区用低浓度杂质浅掺杂。

9.一种非易失存储器集成电路器件的制造方法，所述方法包括：

提供其中多个基本矩形场区排列为矩阵形式的半导体衬底，每个基本矩形场区的短边和长边分别平行于矩阵的行方向和列方向；

形成字线和选择线，字线和选择线在半导体衬底上平行于矩阵的行方向延伸，其中字线穿过排列在矩阵的行方向的多个基本矩形场区，且选择线与排列在矩阵的行方向的基本矩形场区部分重叠，从而基本矩形场区的长边的重叠部分和基本矩形场区的重叠的短边位于选择线下；和

形成浮置结区，其形成于半导体衬底内在字线和选择线之间；形成位线结区，其相对于字线与浮置结区相对形成；和形成公共源极区，相对于选择线与浮置结区相对形成。

10.根据权利要求9所述的方法，其中，假设重叠的基本矩形场区的每个的长边的重叠部分的长度是“a”且基本矩形场区的深度是“b”，则a≤b。

11.根据权利要求9所述的方法，还包括在半导体衬底内形成与半导体衬底的导电类型不同的第一阱，和在第一阱内形成与第一阱的导电类型不同的第二阱。

12.根据权利要求11所述的方法，其中所述浮置结区、位线结区和公共源极区形成于第二阱内。

13.根据权利要求9所述的方法，其中形成字线和选择线包括：

顺序在半导体衬底上形成第一导电膜和介电层；

首次构图所述介电层和第一导电膜以形成介电层图案和第一导电膜图案；

在首次构图的所得物上形成第二导电膜；且

二次构图所述第二导电膜、介电层图案和第一导电膜图案。

14.根据权利要求9所述的方法，其中形成浮置结区、位线结区和公共源极区包括：

利用字线和选择线作为掩模采用低能注入低浓度杂质；

在字线和选择线的侧壁上形成间隙壁；和

利用其中形成了间隙壁的字线和位线作为掩模，采用高能注入高浓度杂质。

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