KR0183794B1 - 반도체 기억장치 및 그 제조방법 - Google Patents

반도체 기억장치 및 그 제조방법 Download PDF

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Abstract

본 발명은 전기적으로 소거 및 프로그램이 가능한 반도체 기억장치 및 그 제조방법에 관한 것으로서, 특히 두 개의 다결정 실리콘 게이트를 가진 MOS트랜지스터로 구성된 FLOTOX(Floating-gate Tunneling Oxide)트랜지스터형 반도체 기억장치 및 그 제조방법에 관한 것이다. 이를 위한 본 발명은, 선택 트랜지스터와 FLOTOX 트랜지스터를 포함하여 구성되는 불휘발성 반도체 기억장치에 있어서, 상기 FLOTOX 트랜지스터의 활성 영역이 세로방향 영역부와 상기 세로방향 영역부에서 돌출분기된 가로방향 영역부로 이루어져 있으며, 상기 가로방향 영역부에서 터널산화막 영역과 채널 영역이 연결되며, 터널 윈도우영역이 상기 활성 영역 및 소정의 필드 영역에 걸쳐 형성되며, 상기 FLOTOX 트랜지스터의 게이트 영역이 상기 세로방향 영역부와 가로방향 영역부의 소정 일부분 및 상기 터널 윈도우영역의 전부를 둘러싸고 있는 것을 특징으로 한다. 이로써, 본 발명은, FLOTOX 트랜지스터의 활성 영역에 상기 FLOTOX 트랜지스터의 터널 윈도우 영역과 채널 영역이 나란히 형성되는 보조활성 영역, 즉 가로방향의 활성 영역을 부가함으로써 집적도에 따라 터널 산화막(Tunnel oxide) 영역의 크기를 자유롭게 조절할 수 있는 이점과, 셀의 읽기 동작시 터널 하부의 불순물 영역과는 무관하게 동작되도록 하여 전류 구동 능력을 향상시킬 수 있는 이점을 제공한다.

Description

반도체 기억장치 및 그 제조방법
제1도는 일반적인 FLOTOX(Floating-gate Tunneling Oxide) 트랜지스터 소자를 도시한 구성도.
제2도는 FLOTOX 트랜지스터가 EEPROM에 실질적으로 이용되기 위해 선택 트랜지스터와 접속된 형태를 도시한 구성도.
제3도 (a) 내지 (c)는 종래 FLOTOX 트랜지스터를 이용한 비휘발성 반도체 기억장치의 레이아웃(Lay-out)도, 및 단면도.
제4도 (a) 내지 (c)는 본 발명에 따른 FLOTOX 트랜지스터를 이용한 비휘발성 반도체 기억장치의 레이아웃도, 및 단면도.
제5도 내지 제8도는 본 발명에 따른 비휘발성 반도체 기억장치의 제조공정을 도시한 레이아웃도, 및 단면도.
* 도면의 주요부분에 대한 부호의 설명
101 : 활성 영역부 103 : 터널 산화막 영역부
104 : 일차 폴리실리콘 105 : 이차 폴리실리콘
106 : 게이트 영역 107 : 콘택홀
본 발명은 전기적으로 소거 및 프로그램이 가능한 반도체 기억장치 및 그 제조방법에 관한 것으로서, 특히 두 개의 다결정 실리콘 게이트를 가진 MOS트랜지스터로 구성된 FLOTOX(Floating-gate Tunneling Oxide) 트랜지스터형 반도체 기억장치 및 그 제조방법에 관한 것이다.
일반적으로 전기적으로 소거 및 프로그램이 가능한 반도체 기억장치인 EEPROM(Electrically Erasable Programmable ROM)의 하나인 FLOTOX 트랜지스터형 반도체 기억장치(이하, EEPROM이라 약칭한다)는 제1도에 도시되어 있는 바와 같이 얇은 게이트 산화막 영역(Tunnel window;TW)이 드레인(D) 근처에 형성되고 일.이차 다결정 실리콘이 절연막을 사이에 두고 적층된 구조를 갖는다. 여기서, 상기 일차 다결정 실리콘은 하부의 다결정 실리콘막으로서 플로우팅 게이트(floating gate;FG)로 사용되고, 이차 다결정 실리콘은 상부의 다결정 실리콘막으로서 컨트롤 게이트(control gate;CG)로 사용된다. 부재기호 S는 소오스이다.
상기의 트랜지스터에 있어서, 프로그램(program)은 포울러-노드하임(Fowler-Nordheim(FN)) 터널링(tunneling) 방법으로 터널 윈도우(TW)를 통해 전자가 기판에서 플로우팅 게이트(FG)로 주입됨으로서 이루어진다.
또한, 상기의 트랜지스터에 있어서, 터널링 프로세스(Tunneling process)는 역방향으로도 일어날 수 있으므로 컨트롤 게이트(CG)를 그라운드(ground)시키고 드레인(D) 전압을 올리게 되면 플로우팅 게이트(FG)에 존재하고 있던 전자가 방출되기 때문에 프로그램된 내용이 소거되게 된다. 따라서, 공지된 포울러-노드하임의 이론에 따른 터널링에 의하면 FLOTOX 트랜지스터는 프로그램/소거될 수 있게 된다.
그런데, 상기에서 포울러-노드하임 터널링에 의한 전자이동은 약10MeV/㎝ 정도의 전기장(electric field)이 필요하고, 통상의 5V동작에서는 터널링이 무시될 수 있어야 하기 때문에 상기 산화막(TW)은 약10㎚정도의 두께가 요구된다. 또한, FLOTOX 트랜지스터에서 플로우팅 게이트(FG)의 전하보존능력이 통상적으로 10년이상이 요구되므로 상기 산화막(TW)은 고품질(high Quality)이어야 한다.
더욱이, FLOTOX 트랜지스터는 제2도에 도시되어 있는 바와 같이 선택 트랜지스터(Select Transistor; ST)에 의해 아이솔레이션(isolation)되어야 한다. 상기와 같이 선택 트랜지스터(ST)에 의해 아이솔레이션 되어야 하는 이유는, FLOTOX 트랜지스터가 선택 트랜지스터(ST)에 의해 아이솔레이션되지 않으면 선택된 셀(cell)을 소거(erase) 하기 위해 고압의 드레인 전압이 인가될 때, 같은 메모리 컬럼(memory colume)에서 선택되지 않은 셀의 드레인에도 상기 전압이 인가되어 선택된 셀과 같이 소거되는 문제점이 발생하게 되기 때문이다.
상기와 같은 문제점은 1바이트 소거/재-프로그램 동작을 불가능하게 한다. 따라서 FLOTOX EEPROM 셀은 비록 집적도(density)의 제약이 따를지라도 두 개의 트랜지스터로 구성하게 된다.
그리고, 상기의 FLOTOX EEPROM 셀의 균일성(uniformity) 특성과 데이터 보존 능력(retention) 및 가능한 개서횟수(endurance)는 제조공정에 강하게 의존한다. 예를 들면, 얇은 터널 산화막 영역의 크기와 막질에 영향을 주는 제조공정, 즉 박막 형성공정과 박막형성 후 플라즈마 에치(etch) 및 불순물 이온주입에 따른 막질 손상등을 예로 들수 있다. 또한, 터널 산화막 영역의 크기는 사진공정시 미스매치(mismatch) 정도에 의해 크게 좌우되는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위하여 종래에는 제3도 (a) 내지 (c)에 도시되어 있는 바와 같이 FLOTOX 트랜지스터의 게이트 영역(6,b)이 터널 윈도우 영역(3,c)을 둘러싸게 하므로써 사진공정시 미스매치에 의한 크기변화를 최소화 함은 물론 후속 공정에서의 막질 손상을 최소화하여 EEPROM 셀 특성의 안정성 및 신뢰성을 구현하였다.
그러나, 종래 반도체 기억장치의 구조에 있어서는 선택 트랜지스터(20)와 터널 윈도우 영역(3,c) 및 채널 영역(a)이 제3도에 도시되어 있는 바와 같이 A-A' 방향으로 연결된 FLOTOX 트랜지스터(30)를 직렬 연결함으로써 터널 산화막 영역(3)의 크기를 집적도에 따라 조절하기가 용이하지 않고, 셀의 읽기 동작시 터널 하부의 불순물 영역(2,2')이 저항으로 작용하여 전류 구동능력을 저하시키는 문제가 있다. 여기서, 제3도 (b)는 제3도 (a)의 A-A' 방향 단면도이고, 제3도 (c)는 제3도 (a)의 B-B' 방향 단면도이며, 이들 도면에서 부재번호 1은 활성 영역을, 부재번호 4는 일차 폴리실리콘 영역을, 부재번호 5는 이차 폴리실리콘 영역을, 부재번호 7은 콘택홀 영역을, 부재번호 9는 이차 폴리실리콘 영역을, 그리고 부재기호 a는 채널 영역을, 부재기호 b는 게이트 영역을, 부재기호 c는 터널 윈도우영역을, 부재기호 c'는 터널 산화막 영역을 나타낸다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로서, FLOTOX 트랜지스터의 활성 영역에서 돌출되어 상기 FLOTOX 트랜지스터의 터널 윈도우 영역과 채널 영역이 나란히 형성되는 보조활성 영역을 부가함으로써 집적도에 따라 터널 산화막(Tunnel oxide) 영역의 크기를 자유롭게 조절할 수 있고, 셀의 읽기 동작시 터널 하부의 불순물 영역과는 무관하게 동작되도록 하여 전류 구동 능력을 향상시킬 수 있도록 한 반도체 기억장치를 제공함에 그 목적이 있다.
본 발명의 또 다른 목적은, 터널 윈도우 영역을 활성 영역과 필드 영역위에 형성함으로써 필드 영역의 단차를 유발하게 하여 내부 유전체(interpoly dielectrics)의 캐패시터를 증가시킬 수 있는 반도체 기억장치를 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명에 따른 반도체 기억장치는, 선택 트랜지스터와 FLOTOX 트랜지스터를 포함하여 구성되는 불휘발성 반도체 기억장치에 있어서, 상기 FLOTOX 트랜지스터의 활성 영역이 세로방향 영역부와 상기 세로방향 영역부에서 돌출분기된 가로방향 영역부로 이루어져 있으며, 상기 가로방향 영역부에서 터널 산화막 영역과 채널 영역이 연결되며, 터널 윈도우영역이 상기 활성 영역 및 소정의 필드 영역에 걸쳐 형성되며, 상기 FLOTOX 트랜지스터의 게이트 영역이 상기 세로방향 영역부와 가로방향 영역부의 소정 일부분 및 상기 터널 윈도우 영역의 전부를 둘러싸고 있는 점에 그 특징이 있다.
본 발명의 실시예에 있어서, 활성 영역은 ㅏ형태로 바람직하게 이루어진다.
본 발명의 실시예에 있어서, 상기 선택 트랜지스터의 게이트는 이층의 적층구조로 되어 있는 점과, 상기 선택 트랜지스터의 FLOTOX 트랜지스터 사이의 활성 영역이형태의 구조로 된 점에도 그 특징이 있다.
본 발명에 따른 반도체 기억장치를 제조하는데 적절한 반도체 기억장치의 제조방법은, 선택 트랜지스터와 FLOTOX 트랜지스터를 포함하여 구성되는 불휘발성 반도체 기억장치의 제조방법에 있어서, 소정의 반도체 기판상에 가로방향 영역부와 상기 세로방향 영역부에서 돌출분기되는 가로방향 영역부로 이루어진 활성 영역을 형성하고, 국부적 산화공정을 통해 필드산화막 영역을 형성한 후, 상기 활성 영역의 중앙돌기부의 소정 부분 및 필드산화막 영역에 걸쳐 터널 산화막 영역을 형성하는 단계 및 폴로팅 게이트를 구성하는 일차 폴리실리콘 영역과 컨트롤 게이트를 구성하는 이차 폴리실리콘 영역을 형성하는 단계를 포함하는 점에 그 특징이 있다.
본 발명의 실시예에 있어서, 상기 활성 영역은 ㅏ형태로 바람직하게 이루어진다.
본 발명의 실시예에 있어서, 상기 터널산화막 영역은 사진공정 및 습식 식각공정에 의해 정의되고, 이온주입공정에 의해 바람직하게 형성되는 점에도 그 특징이 있다.
이하, 첨부된 도면을 참조하면서 본 발명에 따른 반도체 기억장치의 바람직한 일실시예를 상세하게 설명한다.
먼저, 본 발명은 FLOTOX EEPROM인 불휘발성 반도체 기억장치에 관한 것으로서, 터널 산화막 영역의 크기의 자유로운 조절과 EEPROM의 읽기 동작시 전류 구동능력을 향상시킨 것이다. 이를 위해 본 발명 반도체 기억장치는, 상기 FLOTOX 트랜지스터의 활성 영역이 세로방향 영역부(101)와 상기 세로방향 영역부(101)에서 돌출분기된 가로방향 영역부(101a)로 이루어진 ㅏ형태의 구조를 가지며, 상기 가로방향 영역부(101a)에서 터널 산화막 영역(103)과 채널 영역(a)이 연결되며, 터널 윈도우 영역(103)이 상기 활성 영역(101) 및 소정의 게이트를 구성하는 일차 폴리실리콘 영역(104)이 존재하는 필드 영역에 걸쳐 형성되며, 상기 FLOTOX 트랜지스터(30)의 게이트 영역(106)이 상기 세로방향 영역부(101)와 가로방향 영역부(101a)의 각 일부분 및 상기 터널 윈도우 영역(103)의 전부를 둘러싸고 있다. 그리고, 상기 선택 트랜지스터(120)의 게이트는 이층의 적층구조로 되어 있으며, 상기 선택 트랜지스터(120)와 FLOTOX 트랜지스터(130) 사이의 활성 영역이형태로 되어 있다. 여기서, 상기 터널 산화막 영역은 실질적으로 터널 윈도우영역이 활성 영역(101)과 겹치는 부분을 나타내는 것이나, 이들의 부재번호는 설명의 편의를 위해 동일한 번호를 사용한다.
상기와 같이 구성된 본 발명에 따른 반도체 기억장치의 작용 및 동작을 첨부된 도면을 참조하면서 살펴보면 다음과 같다.
제4도 내지 제8도의 (b)는 제4도 내지 제8도 (a)의 A-A' 방향 단면도이고, (c)는 (a)의 B-B' 방향 단면도이다.
제4도 (a) 내지 (c)를 참조하면, FLOTOX 트랜지스터의 터널 윈도우 영역(103)과 채널 영역(a)을 B-B' 방향으로 연결함으로써 집적도에 따라 터널 산화막 영역(103)의 크기를 자유롭게 조절할 수 있다. 또한, 메모리셀의 리드동작시 터널 하부의 불순물 영역(102)과 무관하게 동작하게 되어 전류 구동능력을 향상시킬 수 있다. 여기서, 상기 터널 윈도우 영역(103)중의 활성 영역(101)과 겹치는 부분은 터널 산화막 영역이다. 더욱이, 터널 윈도우 영역(103)을 활성 영역(101)과 일차 폴리실리콘 영역(104)이 형성되는 필드 영역에 형성시킴으로써 필드 영역의 단차(150)를 유발하게 되어 내부 유전체의 커패시터를 증가시킨다. 여기서, 부재번호 105은 컨트롤 게이트가 형성되는 이차 폴리실리콘 영역을, 부재번호 106은 게이트 영역을, 부재번호 107은 콘택홀을, 부재번호 108은 금속배선을, 부재번호 111은 필드산화막을, 부재번호 112는 일.이차 폴리실리콘막사이의 절연막을, 부재번호 113은 절연막을, 부재번호 114는 실리콘 기판을, 부재번호 115는 소오스/드레인 불순물 영역을, 부재번호 120은 필드산화막 단차를 나타낸다.
상술한 내용을 보다 더 상세하게 설명하면 다음과 같다.
제4도 (a) 내지 (c)를 참조하면, 본 발명에 따른 반도체 기억장치는 터널 윈도우 영역(103)중 활성 영역(101,101a)과 겹치는 터널 산화막 영역(c) 크기의 자유로운 조절과 EEPROM 셀의 리드 동작시 전류 구동능력 향상을 도모하기 위해 FLOTOX 트랜지스터(130)의 터널 산화막 영역(c)과 채널 영역(a)을 B-B'방향으로 연결하기 위해 FLOTOX 트랜지스터(130)의 활성 영역을 세로방향 영역부(101)와 가로방향 영역부(101a)로 이루어진 ㅏ 형태로 하였다. 또한, 터널 산화막 영역(c)을 FLOTOX 트랜지스터(130)의 게이트 영역(106)이 둘러싸게 함으로써 사진공정시 정렬 정도에 의한 터널 산화막 영역(103)의 크기 변화를 최소화 하였다.
또한, 본 발명은 터널 산화막 영역(103)을 활성 영역(101)과 필드 영역에 걸쳐 형성함으로써 제조공정상의 크기 한계를 확장시켰으며, 필드 영역에 단차(150)를 줌으로서 플로팅 게이트인 일차 폴리실리콘(104)과 컨트롤 게이트인 이차 폴리실리콘(105) 사이의 인터폴리실리콘(interpolysilicon) 절연막 커패시터 값을 증대시켰다.
다음, 제5도 내지 제8도를 참조하면서 본 발명에 따른 반도체 기억장치의 제조방법을 설명한다.
1) 제5도 (a) 내지 (c)를 참조하면, 반도체 기판(114)상에 세로방향 영역부(101)와 상기 세로방향 영역부(101)에 돌출분기된 가로방향 영역부(101a)로 이루어진 활성 영역(101,101a)을 정의한 후, 국부적 산화공정을 진행하여 필드 산화막(111)을 형성하고, 플로팅 게이트 절연막으로 작용하는 일차 게이트 산화막(117)을 형성한 후, 사진 공정 및 습식 식각공정으로 터널 영역(103)을 정의 하여 이온주입 공정으로 터널 영역 하부의 불순물 영역(102')과 터널 산화막(103)을 형성한다.
2) 제6도 (a) 내지 (c)를 참조하면, 일차 폴리실리콘막(도시안됨)을 도포한 후, 이후의 공정에서 이차 폴리실리콘 영역(105)으로 될 영역을 제외한 기판의 전면에 일차 폴리 실리콘 영역(104)을 정의한 후, 폴리 실리콘 층간 절연막(112)을 형성한다.
4) 제7도 (a) 내지 (c)를 참조하면, 이차 폴리실리콘막(미도시)을 도포한 후 사진 및 식각공정으로 이차 폴리실리콘 영역(105)을 형성하여 선택 트랜지스터 게이트 영역(120)과 FLOTOX 트랜지스터 영역(130)을 정의한 후, 각 트랜지스터의 소오스/드레인 영역(115)을 이온주입 및 확산공정을 통해 형성한다.
5) 제8도 (a) 내지 (c)를 참조하면, 절연막(113)을 도포하고 콘택홀(107)을 정의한 후, 금속배선(108) 공정을 진행하면 본 발명의 반도체 기억장치를 구현할 수 있다.
상술한 바와 같이 본 발명에 따른 반도체 기억장치 및 그 제조방법은, 종래 FLOTOX 트랜지스터의 세로방향의 활성 영역에 상기 FLOTOX 트랜지스터의 터널 윈도우 영역과 채널 영역이 나란히 형성되는 보조활성 영역, 즉 가로방향의 활성 영역을 부가함으로써 집적도에 따라 터널 산화막(Tunnel oxide) 영역의 크기를 자유롭게 조절할 수 있는 이점과, 셀의 읽기 동작시 터널 하부의 불순물 영역과는 무관하게 동작되도록 하여 전류 구동 능력을 향상시킬 수 있는 이점을 제공한다. 또한, 본 발명에 따른 반도체 기억장치 및 그 제조방법은, 터널 윈도우 영역을 활성 영역과 필드 영역위에 형성함으로써 필드 영역의 단차를 유발하게 하여 내부 유전체(interpoly dielectrics)의 캐패시터를 증가시킬 수 있는 이점을 제공한다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 물론이다.

Claims (7)

  1. 선택 트랜지스터와 FLOTOX 트랜지스터를 포함하여 구성되는 불휘발성 반도체 기억장치에 있어서, 상기 FLOTOX 트랜지스터의 활성 영역이 세로방향 영역부와 상기 세로방향 영역부에서 돌출분기된 가로방향 영역부로 이루어져 있으며, 상기 가로방향 영역부에서 터널 산화막 영역과 채널 영역이 연결되며, 터널 윈도우영역이 상기 활성 영역 및 소정의 필드 영역에 걸쳐 형성되며, 상기 FLOTOX 트랜지스터의 게이트 영역이 상기 세로방향 영역부와 가로방향 영역부의 소정 일부분 및 상기 터널 윈도우 영역의 전부를 둘러싸고 있는 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 활성 영역은 ㅏ형태의 구조로 되어 있는 것을 특징으로 하는 반도체 기억장치.
  3. 제1항에 있어서, 상기 선택 트랜지스터의 게이트는 이층의 적층구조로 되어 있는 것을 특징으로 하는 반도체 기억장치.
  4. 제1항에 있어서, 상기 선택 트랜지스터와 FLOTOX 트랜지스터 사이의 활성 영역형태로 되어 있는 것을 특징으로 하는 반도체 기억장치.
  5. 선택 트랜지스터와 FLOTOX 트랜지스터를 포함하여 구성되는 불휘발성 반도체 기억장치의 제조방법에 있어서, 소정의 반도체 기판상에 가로방향 영역부과 상기 세로방향 영역부에서 돌출분기되는 가로방향 영역부로 이루어진 활성 영역을 형성하고, 국부적 산화공정을 통해 필드산화막 영역을 형성한 후, 상기 활성 영역의 중앙돌기부의 소정 부분 및 필드산화막 영역에 걸쳐 터널산화막 영역을 형성하는 단계 및 플로팅 게이트를 구성하는 일차 폴리실리콘 영역과 컨트롤 게이트를 구성하는 이차 폴리실리콘 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  6. 제5항에 있어서, 상기 활성 영역은 ㅏ형태의 구조인 것을 특징으로 하는 반도체 기억장치의 제조방법.
  7. 제5항에 있어서, 상기 터널산화막 영역은 사진공정 및 습식 식각공정에 의해 정의되고, 이온주입공정에 의해 형성되는 것을 특징으로 하는 반도체 기억장치의 제조방법.
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