KR0161391B1 - 불휘발성 메모리장치 및 그 제조방법 - Google Patents

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Abstract

불휘발성 메모리장치 및 그 제조방법에 대해 기재되어 있다. 이는 반도체기판에 일방향으로 길게 형성된 제1 및 제2 필드산화막, 상기 제1 및 제2 필드산화막 사이의 반도체기판 상에 형성된 제1 절연막, 상기 제1 필드산화막, 제1 절연막 및 제2 필드산화막 상에 걸쳐 형성된 사각형의 플로우팅 게이트, 그 측벽이 상기 플로우팅 게이트의 일측벽과 수직선상에 위치하고, 상기 제1 및 제2 필드산화막의 길이 방향을 따라 길게, 상기 제1 및 제2 필드산화막에 형성된 홈, 및 상기 홈의 측벽과 상기 플로우팅 게이트의 일측벽에 걸쳐 형성된 스페이서를 포함하는 것을 특징으로 한다. 따라서 소자에 인가되는 전압의 크기를 줄일 수 있으므로, 반도체 메모리장치의 신뢰도를 향상시킨다.

Description

불휘발성 메모리장치 및 그 제조방법
제1a도 및 제1b도는 플레시 EEPROM (Flash Electrically Erasable and Programmable Read only Memory)으로 구성된 일반적인 NAND셀 및 NOR셀을 각각 도시한 평면도이다.
제2a도 및 제3b도는 일반적인 방법에 의해 제조된 플레시 EEPROM의 단면도들로서, 제2a도는 상기 제1a도 및 제1b도의 AA'선을 잘라 본 것이고, 제2b도는 상기 제1a도 및 제1b도의 BB'선을 잘라 본 것이다.
제3a도 및 제2b도는 본 발명의 일 실시예에 의해 제조된 플레시 EEPROM의 단면도들로서, 제3a도는 상기 제1a도 및 제1b도의 AA'선을 잘라 본 것이고, 제3b도는 상기 제1a도 및 제1b도의 BB'선을 잘라 본 것이다.
제4a도 내지 제4h도는 본 발명의 일 실시예에 의한 플레시 EEPROM 제조방법을 설명하기 위해 도시된 단면도들이다.
본 발명은 반도체 메모리장치 및 그 제조방법에 관한 것으로, 특히 플로우팅 게이트의 표면적을 넓힐 수 있는 불휘발성 메모리장치 및 그 제조방법에 관한 것이다.
플레시 EEPROM은 데이타를 저장하는 플로우팅 게이트 (Floating gate)와 이 플로우팅 게이트를 제어하는 컨트롤 게이트 (Control gate)를 구비하고 있으며, 고압의 신호를 컨트롤 게이트 및 포켓 웰 (pocket well)에 인가하여 데이타의 프로그램 (program) 및 소거 (erase)가 가능하도록 하는 특징을 가지고 있다.
이러한 플레시 EEPROM에 대한 기술은, 알. 시로타(R. Shirota)등에 의해 1990년도 IEDM의 103페이지 내지 106페이지에 걸쳐 실린 16메가비트 낸드 이이피롬용 2.3㎛2메모리 셀 구조 (A 2.3㎛2Memory Cell Structure for 16Mb NAND EEPROMs)에 상세하게 기술되어 있다.
반도체 메모리장치가 고집적화 되면, 그 메모리장치를 구성하는 셀어레이 및 주변회로 소자의 크기는 줄어들 수 밖에 없고, 이러한 경우 소자의 전기적 특성등은 저하될 염려가 있다. 특히, 불휘발성 플레시 메모리장치의 경우에는, 데이타의 프로그램 및 소거를 위해서 소자에 높은 전압이 가해지는 것이 필요하며, 이런 높은 전압에 견디기 위해서는 고압에 견디는 소자의 제조가 필수적이다.
플레시 EEPROM에 데이타를 프로그램 할 경우엔, 플로우팅 게이트의 전압을 일정전압 이상으로 올리기 위해서, 컨트롤 게이트에 20V 상당의 높은 전압을 가해야 하고, 데이타를 소거 할 경우엔, 플로우팅 게이트의 전압을 일정전압 이하로 낮추기 위해서, 포켓 웰에 20V 상당의 높은 전압을 가해야 한다.
식1은 데이타를 프로그램 할 때의 컨트롤 게이트에 가해지는 전압과 플로우팅 게이트의 전압 관계를 나타낸 것이고, 식2는 데이타를 소거 할 때의 포켓 웰에 가해지는 전압과 플로우팅 게이트의 전압 관계를 나타낸 것이다.
이때, VWRITE는 데이타 프로그램 시 플로우팅 게이트의 전압을, VCG는 데이타 프로그램 시 컨트롤 게이트에 가해지는 전압을. VWRITE는 데이타 소거 시 플로우팅 게이트의 전압을, 은 데이타 소거 시 포켓 웰에 가해지는 전압을, C1은 플로우팅 게이트와 컨트롤 게이트사이의 정전용량을, 그리고 C2는 플로우팅 게이트와 반도체기판 사이의 정전용량을 의미한다.
앞서 언급한 바에서, 플레시 EEPROM에 데이타를 프로그램 (즉, WRITE) 할 때의 플로우팅 게이트의 전압은 기준전압 이상이어햐 하고, 데이타를 소거 할 때의 플로우팅 게이트의 전압은 기준전압 이하여야 한다는 것을 알 수 있었다.
상기한 식들에 의하면, 컨트롤 게이트 및 포켓 웰에 가해지는 전압을 일정하게 하였을 때, 데이타 프로그램 시에는, C1의 양은 증가시키고, C2의 양은 감소시킬 수롤 플로우팅 게이트의 전압이 증가하고, 데이타 소거 시에는, C1의 양은 증가시키고, C2의 양은 감소시킬 수록 플로우팅 게이트의 전압이 감소한다는 것을 알 수 있다.
즉, C1의 양을 증가시키고, C2의 양을 감소시킬 수록, 컨트롤 게이트 및 포켓 웰에 가해지는 전압을 낮출 수 있다는 것을 알 수 있다.
반도체 메모리장치의 집적도가 증가될 수록, 소자들의 크기는 감소하고, 이에 따라 인가되는 전압에 대한 소자의 내성은 점점 작아지고 있다. 따라서, 소자들에 인가되는 전압을 가능한대로 줄이는 것이 필요하다.
상술한 바에 의하면, 특히 플레시 EEPROM에서는, C1의 양을 증가시키고, C2의 양을 감소시킬 수록, 즉 C1/C2의 비를 증가시킬 수록 소자들에 가해지는 전압을 줄일 수 있다는 것을 알 수 있다.
식3은 C1/C2에 관한 식으로, ε1, d1 및 A1은 플로우팅 게이트와 컨트롤 게이트 사이의 절연막의 유전상수, 두께 및 플로우팅 게이트와 컨트롤 게이트의 중첩 면적을 의미하고, ε2, d2, A2은 반도체기판과 플로우팅 게이트 사이의 절연막의 유전상수, 두께 및 플로우팅 게이트와 반도체기판의 중첩 면적을 의미한다. 따라서, 플레시 EEPROM에 인가되는 전압의 크기를 줄이기 위해서는, ε1/ε2, d2/d1 및 A1/A2의 값을 각각 증가시키면 된다는 것을 알 수 있다.
그러나, 첫째, 셀 동작 시 뿐만 아니라 오랜 시간 셀을 동작시키지 않을때 조차도, 플로우팅 게이트에 저장되는 데이타가 그대로 유지되는 신뢰성 측면에서 볼때, 셀 크기의 감소에도 불고하고, 절연막의 두께 감소는 사실상 어렵고, 둘째, 현재의 셀 구조에서 얻을 수 있는 산화막/ 질화막/ 산화막의 다층구조 절연막과 터널링 절연막 간의 유전비율은 셀의 크기 감소로는 거의 이득이 없기 때문에, ε1/ε2 및 d2/d1 값의 증가는 사실상 기대하기가 어렵다.
따라서, A1/A2 값을 증가시켜야 한다. 이때, A1 및 A2 중, A2의 값은 필드산화막에 의해 거의 한정되므로, 소자에 공급되는 전압의 크기를 줄이기 위해서는, 결과적으로 A1의 값을 증가시켜야만 한다.
제1a도 및 제1b도는 플레시 EEPROM (Flash Electrically Erasable and Programmable Read only Memory)으로 구성된 일반적인 NAND셀 및 NOR셀을 각각 도시한 평면도로서, 도면부호 R1는 활성영역을, R2는 플로우팅 게이트를, R3는 컨트롤 게이트를, R4는 터널영역을, 그리고 R5 접촉창을 나타낸다.
R3만이 도시되어 있는 영역은 선택트랜지스터가 형성될 영역이고, R2와 R3가 겹쳐져 도시되어 있는 영역은 단위 EEPROM이 형성될 영역이고, R5는 비트라인과 연결될 영역이다.
NAND셀의 경우엔, 셀의 가장자리에 각각 한새씩의 선택트랜지스터가 형성되고, 그 사이에 직렬로 8개 또는 16개의 단위 셀이 형성된다. 선택트랜지스터 및 단위 셀의 모든 소오스/ 드레인은 서로 이웃하는 트랜지스터들과 공유하고 있고, 이들 중, 접촉창이 형성된 측의 선택트랜지스터의 드레인은 비트라인과 접속하고, 그 반대측의 선택트랜지스터의 소오스는 이웃하는 다른 NAND셀과 공유한다.
NOR셀의 경우엔, 하난의 셀만이 형성되고, 이 셀의 드레인은 비트라인과 접속하고, 소오스는 이웃하는 다른 NOR셀의 소오스와 공유한다.
제2a도 및 제2b도는 일반적인 방법에 의해 제조된 플레시 EEPROM의 단면도들로서, 제2a도는 상기 제1a도 및 제1b도의 AA'선을 잘라 본 것이고, 제2b도는 상기 제1a도 및 제1b도의 BB'선을 잘라 본 것이다.
도면부호 10은 P형 반도체기판을, 12은 N형 웰을, 14은 P형 포켓 웰을. 16은 필드산화막을, 18은 터널산화막을, 20은 플로우팅 게이트를, 22는 ONO막을, 24는 컨트롤 게이트를, 25는 소오스/드레인을, 그리고 26은 절연막을 나타낸다.
N형 웰(12)은 P형 반도체기판(10) 내에 형성되어 있고, 이 N형 웰(12) 내에는 P형 웰(14)이 형성되어 있다. 필드산화막(16)은. 제1a도를 참조했을때, 셀과 셀을 분리하기 위해 셀과 셀 사이에 형성되어 있고, 터널산화막(18)은 필드산화막(16) 사이의 노출된 반도체기판 상에 형성되어 있다. 플로우팅 게이트(20)는 필드산화막 및 노출된 반도체기판에 걸쳐 그 상부에 사각형모양으로 (제1a도 참조) 형성되어 있고, ONO막(22)은 플로우팅 게이트(20) 전면 상에 형성되어 있으며, 컨트롤 게이트(24)는 ONO막(22) 상에 형성되어 있다. 그리고, 소오스/드레인(25)는 플로우팅 및 컨트롤 게이트 (20 및 24)에 자기정합적으로 형성되어 있다.
일반적인 방법에 의해 제조된 EEPROM에 의하면, 플로우팅 게이트와 컨트롤 게이트의 중첩면적은 사각형으로 한정된 플로우팅 게이트(20)의 전면 (단, 제1a도에서 AA'선과 평행한 방향의 플로우팅 게이트의 가장자리부, 즉 제2b도의 A부분은 제외)에 해당한다.
앞서 상술한 바와 같은 이유에 의해, 플로우팅 게이트와 컨트롤 게이트가 중첩되는 면적을 증가시킬 수록, 소자에 공급되는 전압의 크기를 줄일 수 있으므로, 상기한 면적을 증가시키는 것이 필요하다.
본 발명의 목적은 플로우팅 게이트와 컨트롤 게이트 사이의 면적을 증가시키는 불휘발성 메모리장치를 제공하는데 있다.
본 발명의 다른 목적은 소자에 인가되는 전압의 크기를 줄일 수 있는 불휘발성 메모리장치를 제공하는 데 있다.
본 발명의 또 다른 목적은 상기한 메모리장치를 제조하는데 있어서, 그 적합한 제조방법을 제공하는데 있다.
상기 목적 및 다른 목적을 달성하기 위한, 본 발명에 의한 불휘발성 메모리장치는, 반도체기판에 일방향으로 길게 형성된 제1 및 제2 필드산화막;
상기 제1 및 제2 필드산화막사이의 반도체기판 상에 형성된 제1 절연막;
상기 제1 필드산화막, 제1 절연막 및 제2 필드산화막 상에 걸쳐 형성된 사각형의 플로우팅 게이트;
그 측벽이 상기 플로우팅 게이트의 일측벽과 수직선상에 위치하고, 상기 제1 및 제2 필드산화막의 길이 방향을 따라 길게, 상기 제1 및 제2 필드산화막에 형성된 홈; 및
상기 홈의 측벽과 상기 플로우팅 게이트의 일측벽에 걸쳐 형성된 스페이서를 포함하는 것을 특징으로 한다.
본 발명에 의한 불휘발성 메모리장치에 있어서, 상기 스페이서는 상기 플로우팅 게이트를 구성하는 물질과 동일한 성질의 물질롤 구성되어 있는 것이 바람직하고, 더욱 바람직하게는, 상기 플로우팅 게이트 및 스페이서를 구성하는 물질은 불순물이 도우프된 다결정실리콘이다.
본 발명에 의한 불휘발성 메모리장치에 있어서, 상기 스페이서 및 플로우팅 게이트의 각 최상부 표면에 형성된 제2 절연막을 더 포함하는 것이 바람직하다.
상기 또 다른 목적을 달성하기 위한, 본 발명에 의한 불휘발성 메모리장치의 제조방법은,
반도체기판에 일방향으로 길게 제1 및 제2 필드산화막을 형성하는 제1 공정;
상기 제1 및 제2 필드산화막 사이로 표면으로 노출된 상기 반도체기판 상에 제1 절연막을 형성하는 제2 공정;
결과물 전면에 제1 도전층을 형성하는 제3 공정;
상기 제1 도전층 상에 식각방지층을 형성하는 제4 공정;
일방향으로 긴 막대모양으로, 형성된 감광막패턴을 식각마스크로 하여 상기 제1 도전층 및 식각방지층을 패터닝 하는 제5 공정;
상기 감광막패턴을 식각마스크로 하여 필드산화막들을 식각하므로써, 상기 필드산화막들에 홈을 형성하는 제6 공정;
결과물 상에 제2 도전층을 형성하는 제7 공정;
상기 제2 도전층을 식각대상물로 한 이방성식각 공정을 행하여, 긴 막대모양으로 패터닝된 상기 제1 도전층의 측벽 및 상기 홈의 측벽에 걸쳐 스페이서를 형성하는 제8 공정;
상기 식각방지층을 제거하는 제9 공정; 결과물 전면에 제2 절연막을 형성하는 제10공정;
상기 제2 절연막 상에 제3 도전층을 형성하는 제11 공정; 및
상기 제3 도전층, 제2 절연막 및 제1 도전층을 상기 일방향에 대해 수직방향으로 긴 막대모양으로 패터닝하는 제12 공정을 포함하는 것을 특징으로 한다.
본 발명의 일 실시예에 의한 불휘발성 메모리장치의 제조방법에 있어서, 상기 제6 공정 이후에, 상기 반도체기판에, 상기 반도체기판의 도전형과 동일한 도전형의 불순물이온을 주입하는 공정을 더 포함하는 것이 바람직하다.
본 발명의 일 실시예에 의한 불휘발성 메모리장치의 제조방법에 있어서, 상기 식각방지층은, 소정의 식각에 대해 상기 제1 도전층을 구성하는 물질과는 다른 식각율을 갖는 물질로 구성되는 것을 사용하는 것이 바람직하고, 더욱 바람직하게는, 상기 식각방지층은 산화막으로 구성되며, 화학기상증착법으로 형성된다.
본 발명에 의한 불휘발성 메모리장치의 제조방법에 있어서, 상기 제2 도전층은 상기 제1 도전층을 구성하는 물질과 동일한 성질의 물질로 구성되는 것이 바람직하고, 더욱 바람직하게는, 상기 제1, 제2 및 제3 도전층은 불순물이 도우프된 다결정실리콘으로 구성된다.
본 발명에 의한 불휘발성 메모리장치의 제조방법에 있어서, 상기 제6 공정 시, 필드산화막은 건식식각에 의해, 500Å - 3,000Å정도의 깊이로 식각되는 것이 바람직하다.
본 발명에 의한 불휘발성 메모리장치의 제조방법에 있어서, 상기 제1 절연막은 산화막으로 형성되고, 상기 제2 절연막은 산화막/ 질화막/ 산화막으로 형성되는 것이 바람직하다.
따라서, 본 발명에 의한 불휘발성 메모리장치 및 그 제조방법에 의하면, 사각형의 플로우팅 게이트 측벽에, 상기 프로우팅 게이트를 구성하는 물질과 동일한 성질의 물질로 스페이서를 형성함으로써, 플로우팅 게이트와 컨트롤 게이트 사이의 면적을 확장시켰다. 이에 따라, 불휘발성 메모리장치에 인가되는 전압을 낮출 수 있다.
이하, 첨부한 도면을 참조하여, 본 발명을 더욱 상세하게 설명하고자 한다.
제3a도 및 제3b도는 본 발명의 일 실시예에 의해 제조된 플레시 EEPROM의 단면도들로서, 제3a도는 상기 제1a도 및 제1b도의 AA'선을 잘라 본 것이고, 제3b도는 상기 제1a도 및 제1b도의 BB'선을 잘라 본 것이다.
도면부호 30은 제1 도전형 반도체기판을, 32은 제2 도전형 웰을, 34는 제1 도전형 포켓 웰을. 36은 필드산화막을, 38은 제1 절연막을, 41은 플로우팅 게이트를, 47은 스페이서를, 48은 제2 절연막을, 50은 컨트롤 게이트를, 51은 소오스/ 드레인을, 그리고 52은 층간절연막을 나타낸다.
플로우팅 게이트(41) 사이에 형성되어 있는 필드산화막(36)에는 소정 깊이, 예컨대 1,000Å - 3,000Å 정도 깊이의 홈이 형성되어 있고, 스페이서(47)는 상기 플로우팅 게이트(41)의 측벽과 상기 홈의 측벽에 걸쳐 형성되어 있다. 이때, 상기 스페이서(47)는 상기 플로우팅 게이트(41)를 구성하는 물질, 예컨대 불순물이 도우프된 다결정실리콘과 같은 물질로 형성되어 있다.
본 발명에 의한 불휘발성 메모리장치에 의하면, 플로우팅 게이트 사이의 필드산화막에 형성된 홈의 측벽과 상기 플로우팅 게이트 측벽에 걸쳐 스페이서를 형성함으로써, 상기 스페이서의 표면적 만큼, 플로우팅 게이트와 컨트롤 게이트 사이의 중첩면적을 늘릴 수 있다. 따라서 증가된 면적에 비례하여, 소자에 인가되는 전압을 줄일 수 있다. 제4a도 내지 제4h도는 본 발명의 일 실시예에 의한 플레시 EEPROM 제조방법을 설명하기 위해 도시된 단면도들이다.
먼저, 제4a도는 필드산화막(36) 및 제1 절연막(38)을 형성하는 공정을 도시한 것으로서, 이는 제1 도전형, 예컨대, P형 반도체기판(30)에, 제2 도전형, 예컨대 N형 불순물이온을 부분적으로 주입하여 제2 도전형, 즉 N형 웰(32)을 형성하는 제1 공정, 상기 N형 웰(32)에 제1 도전형, 예컨대 P형 불순물이온을 부분적으로 주입하여 제1 도전형, 즉 P형 포켓 웰 (pocket well) (34)을 형성하는 제2 공정, 통상의 LOCOS (LOCal Oxidation on Silicon) 방식을 이용하여, 상기 P형 포켓 웰(34)의 표면에 부분적으로 필드산화막(36)을 형성하는 제3 공정 및 결과물 상에, 예컨대 산화막을 약 100Å 정도의 두께로 열산화 (thermal oxidation)함으로써 상기 제1 절연막(38)을 형성하는 제4 공정으로 진행된다.
이때, 상기 필드산화막(36)은, 상기 제1a도 및 제1b도를 참조했을때, 일방향으로 긴 직사각형의 평면모양으로 형성되고 (제1a도 및 제1b도에서, R1을 제외한 모든 부분에 형성됨), 상기 제1 절연막(38)은 터널산화막으로 이용된다.
상기 필드산화막(36)을 P형 반도체기판(10)에 직접 형성되지 않고, P형 포켓 웰(34) 내에 형성되는데, 이는 데이타를 프로그램 및 소거하는 과정에서, 반도체기판과 플로우팅 게이트 사이를 왕래하는 전하들의 이동에 의해, 셀 어레이 외부에 형성되는 주변회로 소자들의 전기적 특성이 저하되는 것을 방지하기 위해서이다.
제4b도는 제1 도전층(40) 및 식각방지층(42)을 형성하는 공정을 도시한 것으로서, 이는 필드산화막(36)이 형성되어 있는 결과물 전면에, 예컨대 불순물이 도우프된 다결정실리콘과 같은 도전물질을, 예컨대 1,500Å 정도의 두께로 증착함으로써 상기 제1 도전층(40)을 형성하는 제1 공정 및 상기 제1 도전층(40) 상에, 예컨대 300Å 정도 두께로 산화물을 도포함으로써 상기 식각방지층(42)을 형성하는 제2 공정으로 진행된다.
이때, 상기 식각방지층(42)은, 소정의 식각에 대해 상기 제1 도전층(40)을 구성하고 있는 물질과는 다른 식각율을 갖는 물질로 구성됨이 바람직하다. 본 발명의 일 실시예에서는 언급한 바와 같이, 산화물을 사용하여 상기 식각방지층을 형성하였다. 또한, 상기 다결정실리콘은, 예컨대 POCl3분위기에서 증착되므로, 그 내부에는 인(P)이온이 도우프된다.
제4c도는 제1 도전층패턴(40a)를 형성하는 공정을 도시한 것으로서, 이는 상기 제1a도의 R3와 같이 일방향으로 긴 직사각형 모양의 감광막패턴(44)을 상기 식각방지층 상에 형성하는 제1 공정 및 상기 감광막패턴(44)을 식각마스크로 하고, 상기 식각방지층 및 제1 도전층을 식각대상물로 한 이방성식각 공정을 행함으로써 식각방지패턴(43) 및 제1 도전층패턴(40a)을 형성하는 제2 공정으로 진행된다.
제4d도는 필드산화막에 홈(A)을 형성하는 공정을 도시한 것으로서, 이는 상기 감광막패턴(44)을 식각마스크로 하여, 상기 필드산화막을, 예컨대 500Å - 3,000Å 정도의 깊이로 식각함으로써 제1 도전층패턴(40a) 사이의 필드산화막에 상기 홈(A)을 형성하는 공정으로 진행된다.
이때, 홈을 형성하는 상기 공정 후, 감광막패턴(44) 사이로 노출된 필드산화막으로 포켓 웰(34)의 도전형과 동일한 도전형의 불순물을 주입하여, 상기 필드산화막(36)의 하부에 채널스톱층(1)을 형성하는 공정을 더 추가함으로써, 단위 EEPROM 소자 사이의 드레쉬 홀드(threshold) 전압을 향상시킨다.
제4e도는 제2 도전형(46)을 형성하는 공정을 도시한 것으로서, 이는 상기 감광막패턴 (상기 제4d도의 도면부호 44)을 제거하는 제1 공정 및 결과물 전면에, 상기 제1 도전층패턴(40a)를 구성하고 있는 물질과 동일한 성질의 물질을, 예컨대 1,500Å 정도의 두께의 불순물이 도우프된 다결정실리콘을 증착하여 상기 제2 도전층(46)을 형성하는 제2 공정으로 진행된다.
제4f도는 스페이서(47)를 형성하는 공정을 도시한 것으로서, 이는 상기 제2 도전층 (제4e도의 도면부호 46)을 식각대상물로 하고, 상기 식각방지패턴(43)을 식각종료점으로 한 이방성식각 공정을 결과물 전면에 행함으로써, 상기 제1 도전층패턴(40a)의 측벽 및 필드산화막에 형성된 홈의 측벽에 스페이서(47)를 형성하는 공정으로 진행된다.
제4g도는 식각방지패턴 상기 제4f도의 도면부호 43)을 제거한 후의 단면도이다.
제4h도는 플로우팅 게이트(41), 제2 절연막(48) 및 컨트롤 게이트(50)를 형성하는 공정을 도시한 것으로서, 이는 제1 도전층패턴(40a)와 스페이서(47)가 형성되어 있는 결과물 전면에, 예컨대 산화막/ 질화막/ 산화막을 차례대로 적층하여 상기 제2 절연막(48)을 형성하는 제1 공정, 상기 제2 절연막 상에, 예컨대 불순물이 도우프된 다결정실리콘을 증착하여 상기 제3 도전층을 형성하는 제2 공정, 상기 제3 도전층, 제2 절연막 및 제1 도전층패턴(40a)을 식각대상물로 한 이방성식각을 행함으로써 상기 플로우팅 게이트(41), 제2 절연막(48) 및 컨트롤 게이트(50)를 형성하는 제3 공정, 결과물 전면에 제2 도전형, 예컨대 N형 불순물을 도우프하여 소오스/ 드레인 (도시되지 않음)을 형성하는 제4 공정 및 결과물 전면에, 예컨대 산화물과 같은 절연물질을 도포하여 층간절연막(52)을 형성하는 제5 공정으로 진행된다.
이때, 상기 제3 공정은, 상기 제4c도에 도시된 감광막패턴(44)의 평면모양에 대해 수직하는 모양으로 형성된 감광막패턴 (도시도지 않음)을 이용하여 진행되므로, 결과적으로, 상기 플로우팅 게이트(41)는 사각형 모양으로 형성되고, 상기 컨트롤 게이트(50)은 일방향 (상기 감광막패턴(44)에 수직의 방향)으로 긴 직사각형의 평면모양을 가지도록 형성된다.
본 발명에 의한 불휘발성 메모리장치의 제조방법에 의하면, 플로우팅 게이트의 측벽에 스페이서를 형성함으로써, 이 스페이서의 표면적만큼, 플로우팅 게이트와 컨트롤 게이트의 중첩면적을 늘릴 수 있다. 따라서, 소자에 인가되는 전압의 크기를 줄일 수 있으므로, 반도체 메모리장치의 신뢰도를 향상시킨다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims (13)

  1. 반도체기판에 일방향으로 길게 형성된 제1 및 제2 필드산화막; 상기 제1 및 제2 필드산화막 사이의 반도체기판 상에 형성된 제1 절연막; 상기 제1 필드산화막, 제1 절연막 및 제2 필드산화막 상에 걸쳐 형성된 사각형의 플로우팅 게이트; 그 측벽이 상기 플로우팅 게이트의 일측벽과 수직선상에 위치하고, 상기 제1 및 제2 필드산화막의 길이 방향을 따라 길게, 상기 제1 및 제2 필드산화막에 형성된 홈; 및 상기 홈의 측벽과 상기 플로우팅 게이트의 일측벽에 걸쳐 형성된 스페이서를 포함하는 것을 특징으로 하는 불휘발성 메모리장치.
  2. 제1항에 있어서, 상기 스페이서는 상기 플로우팅 게이트를 구성하는 물질과 동일한 성질의 물질로 구성되어 있는 것을 특징으로 하는 불휘발성 메모리장치.
  3. 제2항에 있어서, 상기 플로우팅 게이트 및 스페이서를 구성하는 물질은 불순물이 도우프된 다결정실리콘인 것을 특징으로 하는 불휘발성 메모리장치.
  4. 제1항에 있어서, 상기 스페이서 및 플로우팅 게이트의 각 최상부 표면에 형성된 제2 절연막을 더 포함하는 것을 특징으로 하는 불휘발성 메모리장치.
  5. 반도체기판에 일방향으로 길게 제1 및 제2 필드산화막을 형성하는 제1 공정; 상기 제1 및 제2 필드산화막 사이로 표면으로 노출된 상기 반도체기판 상에 제1 절연막을 형성하는 제2 공정; 결과물 전면에 제1 도전층을 형성하는 제3 공정; 상기 제1 도전층 상에 식각방지층을 형성하는 제4 공정; 일방향으로 긴 막대모양으로 형성된 감광막패턴을 식각마스크로 하여 상기 제1 도전층 및 식각방지층을 패터닝하는 제5 공정; 상기 감광막패턴을 식각마스크로 하여 필드산화막들을 식각함으로써 상기 필드산화막들에 홈을 형성하는 제6 공정; 결과물 상에 제2 도전층을 형성하는 제7 공정; 상기 제2 도전층을 식각대상물로 한 이방성식각 공정을 행하여, 긴 막대모양으로 패터닝된 상기 제1 도전층의 측벽 및 상기 홈의 측벽에 걸쳐 스페이서를 형성하는 제8 공정; 상기 식각방지층을 제거하는 제9 공정; 결과물 전면에 제2 절연막을 형성하는 제10공정; 상기 제2 절연막 상에 제3 도전층으로 형성하는 제11 공정; 및 상기 제3 도전층, 제2 절연막 및 제1 도전층을 상기 일방향에 대해 수직방향으로 긴 막대모양으로 패터닝하는 제12 공정을 포함하는 것을 특징으로 하는 불휘발성 메모리장치의 제조방법.
  6. 제5항에 있어서, 상기 제6 공정 이후에, 상기 반도체기판에, 상기 반도체기판의 도전형과 동일한 도전형의 불순물이온을 주입하는 공정을 더 포함하는 것을 특징으로 하는 불휘발성 메모리장치의 제조방법.
  7. 제5항에 있어서, 상기 식각방지층은, 소정의 식각에 대해 상시 제1 도전층을 구성하는 물질과는 다른 식각율을 갖는 물질로 구성되는 것을 사용하는 것을 특징으로 하는 불휘발성 메모리장치의 제조방법.
  8. 제7항에 있어서, 상기 식각방지층은 산화막으로 구성되는 것을 특징으로 하는 불휘발성 메모리장치의 제조방법.
  9. 제8항에 있어서, 상기 산화막은 화학기상증착법으로 형성되는 것을 특징으로 하는 불휘발성 메모리장치의 제조방법.
  10. 제5항에 있어서, 상기 제2 도전층은 상기 제1 도전층을 구성하는 물질과 동일한 성질의 물질로 구성되는 것을 특징으로 하는 불휘발성 메모리장치의 제조방법.
  11. 제7항 및 제10항 중 어느 한 항에 있어서, 상기 제1, 제2 및 제3 도전층은 불순물이 도우프된 다결정실리콘으로 구성되는 것을 특징으로 하는 불휘발성 메모리장치의 제조방법.
  12. 제5항에 있어서, 상기 제6 공정 시, 필드산화막은 건식식각에 의해, 500Å - 3,000Å정도의 깊이로 식각되는 것을 특징으로 하는 불휘발성 메모리장치의 제조방법.
  13. 제5항에 있어서, 상기 제1 절연막은 산화막으로 형성되고, 상기 제2 절연막은 산화막/ 질화막/ 산화막으로 형성되는 것을 특징으로 하는 불휘발성 메모리장치의 제조방법.
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