KR100850241B1 - 폴리 스페이서를 갖는 플래시 메모리 장치 - Google Patents

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Abstract

비휘발성 메모리 장치는 제1 활성영역과 제2 활성영역을 가지는 기판을 포함한다. 제1 플로팅 게이트는 제1 활성영역 위에 형성되고, 에지를 가지며, 전도성 재료로 이루어진다. 제1 스페이서는 제1 플로팅 게이트의 에지에 접속되고, 제1 플로팅 게이트와 동일한 전도성 재료로 이루어진다. 제어게이트는 플로팅 게이트에 인접하여 제공된다.
비휘발성 메모리, 집적회로, 플래시, 메모리 셀, 플로팅 게이트, 셀 소거

Description

폴리 스페이서를 갖는 플래시 메모리 장치{FLASH MEMORY DEVICE HAVING POLY SPACERS}
도 1은 플래시 메모리 장치의 개략적인 상면도.
도 2a~도 2e는 제어 게이트 및 그 위의 텅스텐 실리사이드를 제조하는 종래의 방법을 나타내는 도면.
도 3a~도 3i는 본 발명의 한 실시형태에 따라 그 내부에 보이드(void) 또는 심(seam) 없이 제어 게이트와 텅스텐 실리사이드를 제조하는 방법을 나타내는 도면.
본 발명은 집적회로 비휘발성 메모리에 관한 것으로, 보다 상세하게는 플래시 메모리에 관한 것이다. 플래시 메모리는 셀그룹을 단일 조작으로 소거할 수 있는 전기적으로 소거 가능한 비휘발성 메모리이다.
본 출원은 2002년 5월 24일 출원되고, 본 명세서에 참조로서 포함되는 미국 가특허출원 제60/383,470호의 우선권을 주장한다.
다양한 형태의 집적회로 메모리 및 이들을 제조하기 위한 공정이 현재 알려져 있다. 집접회로 메모리의 특정 형태 중 하나로 비휘발성 메모리가 있다. 비휘발성 메모리는 이 메모리로부터 전력이 제거되었을 때 메모리내에 기억된 정보가 유실되지 않기 때문에 이와 같이 호칭된다. 비휘발성 메모리는 전기공급이 차단되는 제품에 다양한 용도로 사용된다. 예컨대, 플래시 메모리를 채용하는 제품으로 PCMCIA 또는 PC 카드가 알려져 있다. PC카드는 컴퓨터 프로그램이나 기타 정보가 기억되어 있는 비휘발성 메모리카드가 그 내부에 포함되어 있는, 소형 크레디트 카드 크기의 패키지이다. 이러한 장치는 사용자로 하여금 컴퓨터나 기타 전자장치에 메모리 카드를, 메모리 카드에 기억되어 있는 프로그램의 유실없이 접속 및 해제할 수 있게 해준다.
비휘발성 메모리 장치는 Read Only Memory(ROM), Programmable Read Only Memory(PROM), Electrically Erasable Read Only Memory(EEPROM) 및 기타 형태의 것들을 포함한다. EEPROM의 분야에서, 장치의 특정 분류가 플래시 메모리 또는 플래시 EEPROM으로 알려져 있다. 통상적으로 이러한 메모리는 단일 조작으로 소거 가능한 셀 그룹에 의해 선택적으로 프로그래밍 및 소거될 수 있다.
종래의 플래시 메모리에 있어서, 각 메모리 셀은 소스, 드레인, 제어 게이트 및 플로팅 게이트를 가지는 트랜지스터로 형성된다. 플로팅 게이트는 제어 게이트와 기판 사이에 형성된다. 플로팅 게이트상에 포획된 전하의 유무는 메모리 셀의 컨텐츠를 나타내는데 사용될 수 있다. 플로팅 게이트상에 포획된 전하는 트랜지스 터의 임계전압을 변화시켜 그 2진상태를 검출 가능하게 한다.
대부분의 플래시 메모리에 있어서, 플래시 메모리의 컨텐츠를 판독하는 일반동작상태 이외의 상태에서 메모리를 동작시킴으로써 플로팅 게이트에 전하를 위치시키거나 플로팅 게이트로부터 전하를 제거한다. 예컨대, 게이트 및, 소스, 드레인 또는 채널영역 사이의 상대전위를 조절함으로써 전자 형태의 전하를 플로팅 게이트에 주입하거나 플로팅 게이트로부터 제거할 수 있다.
본 발명의 한 실시형태에 따르면, 비휘발성 메모리 장치는 제1 활성영역과 제2 활성영역을 가지는 기판을 포함한다. 제1 플로팅 게이트는 제1 활성영역 위에 제공되고, 에지를 가지며, 전도성 재료로 이루어진다. 제1 스페이서는 제1 플로팅 게이트의 에지에 접속되고, 제1 플로팅 게이트와 동일한 전도성 재료로 이루어진다. 제어 게이트는 플로팅 게이트에 인접하여 제공된다.
다른 실시형태에 있어서, 플래시 메모리 장치는 제1 활성영역과 제2 활성영역을 가지는 기판을 포함한다. 필드 트랜치 옥사이드(field trench oxide)는 제1 및 제2 활성영역을 분리한다. 플로팅 게이트는 제1 활성영역에 제공되고, 에지를 가지며, 폴리실리콘으로 이루어진다. 스페이서는 플로팅 게이트의 에지에 결합되고, 폴리실리콘으로 이루어지며, 대략 60°미만의 경사를 가진다. 제어 게이트는 플로팅 게이트 위에 놓여진다. 금속층은 제어 게이트 위에 형성되고, 스페이서는 금속층내에 보이드의 형성을 감소시킨다.
다른 실시형태에 있어서, 비휘발성 메모리 장치의 제조방법은 기판 위에 폴리실리콘 플로팅 게이트를 형성하는 단계 -플로팅 게이트는 에지를 가짐-; 플로팅 게이트의 에지에 결합되는 폴리실리콘 스페이서를 형성하는 단계 -스페이서는 60° 미만으로 경사진 경사에지를 가짐-; 및 플로팅 게이트 및 스페이서 위에 폴리실리콘 제어 게이트를 형성하는 단계를 포함한다.
다른 실시형태에 있어서, 비휘발성 메모리 장치는 제1 활성영역과 제2 활성영역을 가지는 기판; 제1 및 제2 활성영역을 분리하고 있는 절연구조; 제1 활성영역 위에 제공되고, 제1 에지를 가지며, 전도성 재료로 이루어지는 제1 플로팅 게이트; 제1 플로팅 게이트의 제1 에지에 접속되고, 제1 경사에지를 가지며, 전도성 재료로 이루지고, 절연 구조 위에 놓이는 제1 스페이서; 및 플로팅 게이트에 인접하여 제공되는 제어 게이트를 포함한다. 제1 스페이서의 제1 경사에지는 65°미만의 각도를 형성하여 제1 스페이서 및 절연구조 위에 재료의 증착을 용이하게 한다. 이 장치는 제2 활성영역 위에 제공되고, 제2 에지를 가지며, 제1 플로팅 게이트와 동일한 전도성 재료로 이루어지는 제2 플로팅 게이트; 제2 플로팅 게이트의 제2 에지에 접속되고, 제2 경사에지를 가지며, 전도성 재료로 이루어지고, 절연구조 위에 놓이며, 제1 스페이서로부터 전기적으로 절연되는 제2 스페이서; 및 제1 및 제2 플로팅 게이트와 절연구조 위에 놓이는 금속층을 더 포함하고, 제1 및 제2 경사에지 각각은 65°미만으로 형성되어 절연구조 위에 놓이는 금속층의 일부분에 보이드가 실질적으로 발생하지 않는다. 금속층은 텅스텐 또는 알루미늄을 포함한다.
다른 실시형태에서는, 비휘발성 메모리 장치의 제조방법은, 절연구조와 기판 의 제1 및 제2 영역 위에 제1 폴리실리콘층을 형성하는 단계 -제1 및 제2 영역은 절연구조에 의해 정의됨-; 제1 폴리실리콘층 위에 유전층을 형성하는 단계; 절연구조의 일부분을 노출시키기 위해 제1 폴리실리콘층과 유전층을 에칭하는 단계 -에칭단계는 제1 영역에 관련된 제1 에지 및 제2 영역에 관련된 제2 에지를 정의함-; 절연구조의 노출부분 위에 제2 폴리실리콘층을 형성하는 단계 -제2 폴리실리콘층은 제1 및 제2 에지와 콘택됨-; 제1 에지에 결합된 제1 스페이서 및 상기 제2 에지에 결합된 제2 스페이서를 형성하기 위해 제2 폴리실리콘층을 에칭하는 단계; 제1 및 제2 스페이서와 제1 폴리실리콘층 위에 폴리간 유전층을 형성하는 단계; 폴리간 유전층 위에 제3 폴리실리콘층을 형성하는 단계; 및 제3 폴리실리콘층 위에 금속층을 형성하는 단계를 포함한다.
도 1은 플래시 메모리 장치(100)의 개략적인 상면도를 나타낸다. 장치(100)는 필드 트랜치 옥사이드 영역(106)에 의해 분리되는 복수의 활성영역(102, 104)을 포함한다. 복수의 플로팅 게이트(108)는 활성영역(102, 104) 위에 형성된다. 플로팅 게이트는 일반적으로 폴리실리콘을 사용하여 형성되고, 통상 "폴리1층" 또는 "P1"으로 참조된다. 플로팅 게이트는 필드 트랜치 옥사이드 영역(106) 위에서 연장되어 필드 트랜치 옥사이드 영역(106)의 폭보다 작은 P1-P1공간(110)을 정의한다. 복수의 제어 게이트(112)는 플로팅 게이트 위에 제공된다. 제어 게이트는 일반적으로 폴리실리콘을 사용하여 형성되며, "폴리2층" 또는 "P2"로서 참조된다. 드레인 영역(114)은 플로팅 게이트의 일측에 제공된다. 소스 영역(116)은 플로팅 게이트의 타측에 제공된다.
도 2a~도 2e는 제어 게이트 위에 놓이는 텅스텐 실리사이드층 등의 금속층을 형성하는 종래의 공정흐름을 나타내는 도면이다. 이하에 기술하는 바와 같이, 단계적 피복문제로 인하여 보이드(void)나 심(seam)이 금속층내에 형성될 수도 있고, 이러한 보이드는 금속층의 시트저항을 증가시키기 때문에 바람직하지 않다.
필드 트랜치 옥사이드(202)는 인접한 활성영역을 전기적으로 절연시키도록 형성된다(도 2a). 두께가 대략 500~1,000Å인 제1 폴리실리콘층(204)이 트랜치 옥사이드(202)상에 증착된다. 제1 폴리실리콘층(204)이 에칭되어 플로팅 게이트를 정의한다(도 2b). 제1 폴리실리콘층의 불필요한 부분과 함께 트랜치 옥사이드(202)의 일부분이 에칭되어 홈(206)을 형성한다. 홈(206)은 에지(208, 210)를 정의한다. 제1 폴리실리콘층(204)의 비에칭 부분은 플로팅 게이트를 정의한다. 이어서, 폴리간 유전층(212)이 제1 폴리실리콘층과 기판 위에 형성된다(도 2c). 층(212)은 제1 폴리실리콘층과, 하술하는 바와 같이, 각 셀에 대하여 제어 게이트를 정의하는 다른 폴리실리콘층 사이에 끼워지기 때문에 폴리간 유전막으로 불리기도 한다.
도 2d를 참조하면, 폴리간 유전층(212)을 형성한 후에 두께가 대략 1000~2000Å인 제2 폴리실리콘층(214)이, 많은 기술 중 하나를 사용하여 유전층과 기판 위에 증착된다. 폴리실리콘 증착의 등각 특성으로 인하여, 제2 폴리실리콘층이 홈(206)에 충진될 수 없다. 따라서, 에지(218, 220)을 가지는 P2 홈(216)은 제2 폴리실리콘층의 증착후에 형성된다. 에지(218, 220)는 홈(206) 위에 각 층이 연속 적으로 형성되어 높이를 증가시키기 때문에 비교적 높은편이다.
금속층(222), 예컨대 텅스텐 실리사이드(Wsi)는 제2 폴리실리콘층 위에 증착된다(도 2e). 비교적 높은 에지(218, 220)의 결과로서, 보이드 또는 심(224)이 에지(218, 220) 사이에 제공된 텅스텐 실리사이드내에 형성될 수도 있다. 보이드(224)는 텅스텐 실리사이드의 전도성을 저하시키고, 장치의 동작속도를 감소시킬 수도 있기 때문에 바람직하지 않다.
도 3a~도 3i는 본 발명에 실시형태에 따라 제어 게이트 위에 놓이는 금속층, 예컨대 텅스텐 실리사이드층을 형성하는 공정흐름을 나타내는 도면이다. 이 공정흐름은 금속층내에 보이드나 심의 형성을 감소시키고, 플로팅 게이트의 결합계수를 향상시킨다.
필드 트랜치 옥사이드(302)는 인접하는 활성영역을 전기적으로 절연시키도록 기판(300)상에 형성된다(도 3a). 도면에 단일 트랜치 옥사이드를 나타내었지만, 복수의 트랜치 옥사이드가 기판상에 동시에 형성된다. 기판은 실리콘 기판이고, 각기 바람직하게 8~10 옴 센티미터이며, <100>의 결정방위이다. 두께가 대략 500~1,000Å인 제1 폴리실리콘층(304)이 트랜치 옥사이드(302)상에 증착된다. 일반적으로, 제1 폴리실리콘층은 저압 기상증착("LPCVD")을 사용하여 증착되고, 소량 도핑된다. 제1 폴리실리콘 도핑에 사용된 방법은 확산 도핑, 인시추 도핑, 및 이온 주입식 도핑 기술을 포함한다. 폴리실리콘층은 대략 입방 센티미터 당 1×1019의 농도레벨까지 n형 도펀트로 도핑된다.
유전층(306)은 제1 폴리실리콘층(304) 위에 형성된다(도 3b). 유전층(306)은 대략 500Å 미만으로 비교적 얇은편이다. 유전층은 PSG 또는 적당한 재료일 수도 있다.
이후, 유전층(306)과 제1 폴리실리콘층(304)은 바람직하게 단일 에칭 단계로 에칭된다(도 3c). 에칭단계는 유전층과 제1 폴리실리콘층 위에 마스크층(미도시)을 형성하는 단계, 및 트랜치 옥사이드(302) 위에 놓이는 유전층의 불필요한 부분(308)을 노출시키기 위해 마스크층을 패터닝하는 단계를 포함한다. 유전층(306)의 노출부분(308)과 노출된 유전층의 아래에 놓이는 제1 폴리실리콘층의 일부분(301)은 HBr과 O2 또는 HBr, Cl2 및 O2의 가스혼합물로부터 연소된 플라즈마를 사용하는 반응이온 에칭처리("RIE") 등의 건식에칭을 사용하여 제거된다.
정확한 에칭 제어가 곤란하기 때문에 불필요한 부분(308, 310)과 함께 트랜치 옥사이드(302)의 일부분(312)이 오버에칭과 마찬가지로 에칭된다. 일반적으로, 에칭단계에 의해 정의된 폴리실리콘층의 두개의 부분(314, 316) 사이의 전기 절연을 보장하기 위해서는 경미한 오버에칭이 바람직하다. 폴리실리콘층(304)의 이들 부분은 인접한 플래시 메모리 트랜지스터나 셀에 대한 플로팅 게이트를 정의한다. 홈(318)은 오버에칭의 결과로서 트랜치 옥사이드(302) 상에 형성된다. 홈과 폴리실리콘부(314, 316)는, 불필요한 부분을 제거하는데 사용된 에칭단계가 일반적으로 이방성 에칭이기 때문에, 실질적으로 수직이거나 비교적 경사가 높은 에지(320, 322)를 함께 정의한다.
도 3d를 참조하면, 희생층 또는 제2 폴리실리콘층(324)이 유전층(306), 홈(318), 및 에지(320, 322) 위에 증착되어 폴리실리콘 스페이서를 형성한다(도 3e). 폴리실리콘층(324)은 저압 기상증착("LPCVD")처리를 사용하여 증착된다. 폴리실리콘 증착의 등각 특성으로 인하여, 희생층(324)의 부분(326, 328)이 제1 폴리실리콘층(306)의 에지와 콘택된다. 희생층은 소량 도핑된다. 제1 폴리실리콘의 도핑에 사용된 방법은 확산 도핑, 인시추 도핑, 및 이온 주입식 도핑 기술을 포함한다. 희생 폴리실리콘층은 대략 입방 센티미터 당 1×1019의 농도레벨까지 n형 도펀트로 도핑된다. 층(324)은 플로팅 게이트용 스페이서를 형성하는데 사용되기 때문에 층(324)의 도핑레벨은 제1 폴리실리콘층(304)의 도핑레벨과 실질적으로 동일하다. 또한, 상이한 도핑레벨이 희생층에 대해 사용될 수도 있다. 한 실시형태에 있어서, 층(324)의 두께는 대략 300~1,000Å이다. 또한, 층(324)은 소망하는 스페이서 두께에 따라 더 두껍거나 얇을 수도 있다.
폴리실리콘 또는 폴리 스페이서(330, 332)는 포괄적인 에칭에 의해 희생 폴리실리콘층(324)을 제거함으로써 형성된다(도 3e). 폴리 스페이서(330, 332)는 플로팅 게이트(314, 316)와 각각 전기적으로 결합된다. 두개의 폴리 스페이서(330, 332) 사이에 간격(334)이 제공되어, 플로팅 게이트(314, 316)의 전기 절연성이 유지된다. 스페이서(330, 332)는 대략 90°미만의 경사에지(336, 338)를 갖는다. 한 실시형태에 있어서, 에지(336, 338)의 경사는 대략 70°이하, 65°이하, 60°이하, 50°이하, 40°이하, 또는 30°이하이다. 희생 폴리실리콘층의 제거에 사용되는 에 칭 단계는 상이한 용도에 맞게 폴리 스페이서에 대하여 상이한 경사가 얻어지도록 제어될 수도 있다. 예컨대, 가스조성물 및/또는 바이어스 전력(RIE 사용시)은 스페이서의 경사를 제어하기 위해 사용될 수도 있다. 경사에지의 각도는 기판(300)의 상면에 거의 평행한 평면(333)과, 경사에지(336 또는 338)와 접하는 선분(331)에 의해, 즉 각도(335)에 의해 정의된다.
그 후, 유전층(308)이 제거된다(도 3f). 이어서, 폴리간 유전층(340)이 제1 폴리실리콘층(304), 스페이서(330, 332), 및 트랜치 옥사이드(302)의 위에 형성된다. 층(340)은 제1 폴리실리콘층과, 이하 설명하는 바와 같이, 각 셀에 대한 제어 게이트를 정의하는 다른 폴리실리콘층 사이에 끼워지기 때문에 폴리간 유전막으로 불리기도 한다. 폴리간 유전층은 두께가 대략 150~400Å인 실리콘 옥사이드 또는 ONO층일 수 있고, ONO층은 옥사이드, 나이트라이드, 옥사이드층이 차례로 적층된 것이다. 스페이서 위에 놓여짐에 따라, 층(340)이 등각으로 증착되기 때문에 ONO층(340)에도 경사각도(342, 344)가 형성된다. 한 실시형태에 있어서, 에지(342, 344)의 경사는 대략 70°이하, 60°이하, 50°이하, 40°이하, 30°이하이다.
도 3h를 참조하면, 두께가 대략 700~2,000Å, 일반적으로는 1,000Å인 제3 폴리실리콘층이 유전층 위에 증착되어 제어 게이트를 형성한다. 일반적으로, 제3 폴리실리콘층은 LPCVD처리를 사용하여 증착되고, 제1 폴리실리콘층과는 달리 대량 도핑된다. 제3 폴리실리콘층의 도핑에 사용된 방법은 확산 도핑, 인시추 도핑, 및 이온 주입식 도핑 기술을 포함한다. 한 실시형태에 있어서, 폴리실리콘층(346)은 대략 입방 센티미터 당 1×1021의 농도레벨이나 제어 게이트에 적합한 다른 농도레벨까지 n형 도펀트로 도핑된다. ONO층(340)과 스페이서(330, 332)를 경사지게함으로써 폴리실리콘층(346)에는 다른 가능한 경우보다 매끄러운 표면이 형성된다. 예컨대, 스페이서(330, 332) 사이의 폴리실리콘층(346)상에 제공된 홈(348)은 종래 방법으로 형성된 홈(216)(도 2d) 보다 조금 낮은 깊이를 갖는다.
금속층(350), 예컨대 텅스텐 실리사이드(Wsi)는 제3 폴리실리콘층 위에 증착된다(도 2e). 금속층에서는 부드러운 제3 폴리실리콘층의 표면으로 인하여 종래 방법과는 달리 보이드나 심이 발생하지 않아 금속층에 대하여 높은 전도성이 제공된다.
상술한 것은 특정 실시형태의 상세한 설명이지만, 각종 변경과 다른 구성 그리고 유사한 것들이 사용될 수도 있다. 예컨대, 상술한 특정 치수는 특정 실시형태에 대한 것이다. 이들 치수는 특정 용도에 따라 달라진다. 따라서, 상술한 설명과 도면은 첨부된 청구항으로 정의되는 발명의 요지를 제한하지는 않는다.
본 발명에 의하면, 종래 단계적 피복문제로 인하여 금속층내에 발생하는 보이드나 심을 제거하여 금속층의 전기 전도성을 향상시킬 수 있다.

Claims (20)

  1. 제1 활성영역 및 제2 활성영역을 가지는 기판;
    상기 제1 활성영역 위에 제공되고, 에지를 가지며, 전도성 재료로 이루어지는 제1 플로팅 게이트;
    상기 제1 플로팅 게이트의 에지에 접속되며, 상기 제1 플로팅 게이트와 동일한 전도성 재료로 이루어지는 제1 스페이서; 및
    상기 플로팅 게이트에 인접하여 제공되는 제어 게이트를 포함하고,
    상기 제1 스페이서는 50° 미만의 경사를 가지는
    비휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 및 제2 활성영역을 분리하는 필드 트랜치 구조;
    상기 제2 활성영역 위에 제공되고, 에지를 가지며, 상기 동일한 전도성 재료로 이루어지는 제2 플로팅 게이트; 및
    상기 제2 플로팅 게이트의 에지에 접속되는 제2 스페이서
    를 더 포함하는 비휘발성 메모리 장치.
  3. 제1항에 있어서,
    상기 제1 플로팅 게이트 및 상기 스페이서의 전도성 재료는 폴리실리콘인
    비휘발성 메모리 장치.
  4. 제1항에 있어서,
    상기 장치는 플래시 메모리인
    비휘발성 메모리 장치.
  5. 삭제
  6. 삭제
  7. 제1항에 있어서,
    상기 제어 게이트 위에 형성되는 금속층
    을 더 포함하는 비휘발성 메모리 장치.
  8. 제1 활성영역 및 제2 활성영역을 가지는 기판;
    상기 제1 및 제2 활성영역을 분리하는 필드 트랜치 옥사이드;
    상기 제1 활성영역의 위에 제공되고, 에지를 가지며, 폴리실리콘으로 이루어지는 제1 플로팅 게이트;
    상기 플로팅 게이트의 에지에 결합되고, 폴리실리콘으로 이루어지며, 60°미만의 경사를 가지는 스페이서;
    상기 플로팅 게이트 위에 놓이는 제어게이트; 및
    상기 제어 게이트 위에 제공되는 금속층
    을 포함하고,
    상기 스페이서는 금속층내의 보이드의 형성을 감소시키는
    플래시 메모리 장치.
  9. 기판위에 폴리실리콘 플로팅 게이트를 형성하는 단계 -상기 플로팅 게이트는 에지를 가짐- ;
    상기 플로팅 게이트의 에지에 결합되는 폴리실리콘 스페이서를 형성하는 단계 -상기 스페이서는 60°미만으로 경사진 경사에지를 가짐-; 및
    상기 플로팅 게이트 및 상기 스페이서 위에 폴리실리콘 제어 게이트를 형성하는 단계
    를 포함하는 비휘발성 메모리 장치의 제조방법.
  10. 제9항에 있어서,
    상기 제어 게이트 및 상기 스페이서 위에 텅스텐 실리콘층을 형성하는 단계
    를 더 포함하는 비휘발성 메모리 장치의 제조방법.
  11. 제9항에 있어서,
    상기 장치는 플래시 메모리인
    비휘발성 메모리 장치의 제조방법.
  12. 제9항에 있어서,
    상기 플로팅 게이트, 스페이서, 및 제어 게이트는 3개의 상이한 폴리실리콘층으로부터 형성되는
    비휘발성 메모리 장치의 제조방법.
  13. 제9항에 있어서,
    상기 스페이서는 50° 미만의 경사를 가지는
    비휘발성 메모리 장치의 제조방법.
  14. 제9항에 있어서,
    상기 스페이서가 형성된 후에 제거되는 상기 플로팅 게이트 위에 유전층을 형성하는 단계
    를 더 포함하는 비휘발성 메모리 장치의 제조방법.
  15. 제1 활성영역 및 제2 활성영역을 가지는 기판;
    상기 제1 및 제2 활성영역을 분리하는 절연구조;
    상기 제1 활성영역 위에 제공되고, 제1 에지를 가지며, 전도성 재료로 이루어지는 제1 플로팅 게이트;
    상기 제1 플로팅 게이트의 제1 에지에 접속되고, 제1 경사에지를 가지며, 전도성 재료로 이루어지고, 상기 절연구조의 위에 놓이는 제1 스페이서; 및
    상기 플로팅 게이트에 인접하여 제공되는 제어 게이트를 포함하고,
    상기 제1 스페이서의 제1 경사에지는 65°미만의 각도를 형성하여 상기 제1 스페이서 및 상기 절연구조 위에 재료의 증착을 용이하게 하는
    비휘발성 메모리 장치.
  16. 삭제
  17. 제15항에 있어서,
    상기 제2 활성영역 위에 제공되고, 제2 에지를 가지며, 상기 제1 플로팅 게이트와 동일한 전도성 재료로 이루어지는 제2 플로팅 게이트;
    상기 제2 플로팅 게이트의 제2 에지에 접속되고, 제2 경사에지를 가지며, 전도성 재료로 이루어지고, 상기 절연구조 위에 놓이며, 상기 제1 스페이서로부터 전기적으로 절연되는 제2 스페이서; 및
    상기 제1 및 제2 플로팅 게이트와 상기 절연구조 위에 놓이는 금속층
    을 더 포함하고,
    상기 제2 경사에지는 65°미만의 각도를 형성하여 절연구조 위에 놓이는 금속층의 일부분에 보이드가 실질적으로 발생하지 않는
    비휘발성 메모리 장치.
  18. 제17항에 있어서,
    상기 제1 및 제2 플로팅 게이트와 상기 제1 및 제2 스페이서는 폴리실리콘인
    비휘발성 메모리 장치.
  19. 제17항에 있어서,
    상기 금속층은 텅스텐 또는 알루미늄을 포함하는
    비휘발성 메모리 장치.
  20. 절연구조 및 기판의 제1 및 제2 영역 위에 제1 폴리실리콘층을 형성하는 단계 -상기 제1 및 제2 영역은 절연구조에 의해 정의됨-;
    상기 제1 폴리실리콘층 위에 유전층을 형성하는 단계;
    절연구조의 일부분을 노출시키기 위해 상기 제1 폴리실리콘층과 유전층을 에칭하는 단계 -상기 에칭 단계는 상기 제1영역에 관련된 제1 에지와 상기 제2영역에 관련된 제2 에지를 정의함-;
    상기 절연구조의 노출부분 위에 제2 폴리실리콘층을 형성하는 단계 -상기 제2 폴리실리콘층은 상기 제1 및 제2 에지와 콘택됨-;
    상기 제1 에지에 결합된 제1 스페이서 및 상기 제2 에지에 결합된 제2 스페이서를 형성하기 위해 상기 제2 폴리실리콘층을 에칭하는 단계;
    상기 제1 및 제2 스페이서와 상기 제1 폴리실리콘층 위에 폴리간(interpoly) 유전층을 형성하는 단계;
    상기 폴리간 유전층 위에 제3 폴리실리콘층을 형성하는 단계; 및
    상기 제3 폴리실리콘층 위에 금속층을 형성하는 단계
    를 포함하는 비휘발성 메모리 장치의 제조방법.
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