JP2024070248A - 不揮発性メモリ装置およびその製造方法 - Google Patents

不揮発性メモリ装置およびその製造方法 Download PDF

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Abstract

【課題】記憶されたデータをより効率的に消去することができる、不揮発性メモリ装置およびその製造方法を提供する。【解決手段】不揮発性メモリ装置は、少なくとも１つのメモリセルを含み、メモリセルは、基板と、選択ゲートと、制御ゲートと、浮遊ゲートと、消去ゲートとを含む。選択ゲートは、基板に配置され、制御ゲートは基板に、選択ゲートから側部方向に離間して配置される。制御ゲートは非垂直面を含む。浮遊ゲートは、垂直部と水平部とを含む。垂直部は、選択ゲートと制御ゲートとの間に配置され、制御ゲートから側部方向に離間した第１上部先端を含む。水平部は基板と制御ゲートとの間に配置され、水平部は制御ゲートから側部方向および垂直方向に離間した側部先端を含む。消去ゲートは、制御ゲートの非垂直面と、浮遊ゲートの垂直部および／または水平部の先端とを覆う。【選択図】図３

Description

発明の詳細な説明
（背景技術）
（１．技術分野）
本発明は半導体装置に関し、特に、不揮発性メモリ装置およびその製造方法に関する。
（２．従来技術の説明）
不揮発性メモリは、例えば、データの記憶、読み出し、消去などの動作を繰り返し行うことができ、不揮発性メモリのシャットダウン後に記憶されたデータが失われることがないため、パーソナルコンピュータや電子機器に広く適用されている。
従来の不揮発性メモリの構造は、トンネル酸化物層、浮遊ゲート、結合誘電体層、制御ゲートを順に含むスタックゲート構造を有する。このようなフラッシュメモリ装置に対してプログラムまたは消去動作を行う場合、ソース領域、ドレイン領域、制御ゲートにそれぞれ適切な電圧を印加して、浮遊ゲートに電子を注入したり、浮遊ゲートから電子を引き抜いたりする。
不揮発性メモリのプログラムおよび消去動作において、浮遊ゲートと制御ゲートとの間のより大きなゲート結合率（ＧＣＲ）は一般的に、動作のためにより低い動作電圧が必要なことを意味し、それによって、フラッシュメモリの動作速度および効率が著しく増加する。しかしながら、プログラムまたは消去動作中に、電子は、浮遊ゲートの下に配置されたトンネル酸化物層を通して浮遊ゲートに注入されるか、または、浮遊ゲートから引き出されなければならず、これは、しばしば、トンネル酸化物層の構造を損傷させ、したがって、メモリ装置の信頼性を低下させる。
メモリ装置の信頼性を高めるために、消去ゲートが採用され、メモリ装置に組み込まれ、消去ゲートに正の電圧を印加することによって浮遊ゲートから電子を引き出すことができる。このように、浮遊ゲートの電子は、浮遊ゲートの下に配置されたトンネリング酸化物層よりも浮遊ゲート上に配置されたトンネリング酸化物層を介して引き出されるので、メモリ装置の信頼性がさらに向上する。
記憶されたデータをより効率的に消去することができる高効率のメモリ装置に対する需要が増加するにつれて、改善されたメモリ装置およびその製造方法を提供する必要性が依然として存在する。
（先行技術文献）
（特許文献１）米国特許第２０２１－０４０８１１９ Ａ１号明細書
（発明の概要）
本発明は、不揮発性メモリ装置および不揮発性メモリ装置の製造方法を提供する。不揮発性メモリ装置は、記憶されたデータをより効率的に消去することができる。
本開示の一実施形態によれば、不揮発性メモリ装置は少なくとも１つのメモリセルを含み、メモリセルは、基板と、選択ゲートと、制御ゲートと、浮遊ゲートと、消去ゲートとを含む。前記選択ゲートは、前記基板に配置され、前記制御ゲートは前記基板に、前記選択ゲートから側部方向に離間して配置される。前記制御ゲートは非垂直面を含む。前記浮遊ゲートは、垂直部と水平部とを含む。前記垂直部は、前記選択ゲートと前記制御ゲートとの間に配置され、前記制御ゲートから側部方向に離間した第１上部先端を含む。前記水平部は前記基板と前記制御ゲートとの間に配置され、前記水平部は前記制御ゲートから側部方向および垂直方向に離間した側部先端を含む。前記消去ゲートは、前記制御ゲートの前記非垂直面と、前記浮遊ゲートの前記垂直部および／または前記水平部の先端とを覆う。
本開示の一実施形態によれば、不揮発性メモリ装置を製造するための方法は、基板を提供する工程と、前記基板に選択ゲートを形成する工程と、前記基板および前記選択ゲート上に一致導電層を形成する工程と、前記選択ゲートおよび前記基板の側壁を覆う制御ゲートを形成する工程と、前記制御ゲートは非垂直面を含み、前記制御ゲートを形成する工程と、前記制御ゲートから露出された前記一致導電層をエッチングする工程と、前記浮遊ゲートは、前記選択ゲートと前記制御ゲートとの間に配置された垂直部と、前記基板と前記制御ゲートとの間に配置された水平部とを含み、前記垂直部および前記水平部の両方は先端を含み、前記制御ゲートの前記非垂直面だけでなく、前記Ｌ字形浮遊ゲートの前記垂直部および前記水平部の前記上部および前記側部先端も覆う消去ゲートを形成する工程とを含む、不揮発性メモリ装置を製造するための方法が提供される。
本発明のこれらおよび他の目的は、様々な図および図面に示される好ましい実施形態の以下の詳細な説明を読んだ後に、当業者には明らかになることは間違いない。
（図面の簡単な説明）
図面は、本発明のさらなる理解を与えるために添付されており、本明細書に組み込まれ、本明細書の一部の構成要素とする。図面は、本発明の実施形態を示し、説明と共に、本発明の原理を説明するのに役立つ。
図１は、本開示の一実施形態に係る不揮発性メモリ装置の概略上面図である。
図２は、本開示の一実施形態に係る、図１の線Ａ－Ａ´、線Ｂ－Ｂ´、および線Ｃ－Ｃ´に対応する不揮発性メモリ装置の概略断面図である。
図３は、本開示の一実施形態に係る、図１の線Ａ－Ａ´に対応する多様な不揮発性メモリ装置の概略断面図である。
図４は、本開示の別の実施形態に係る、図１の線Ａ－Ａ´に対応する多様な不揮発性メモリ装置の概略断面図である。
図５～図１１は、本発明の一実施形態に係る、図１および図４の不揮発性メモリ装置の製造方法の製造段階における概略的な断面図である。
（詳細な説明）
以下の開示は、本開示の異なる特徴を実施するための多くの異なる実施形態または実施例を提供する。以下では、本開示を簡略化するために、構成要素および構成の具体例を説明する。これらは、もちろん、単なる例であり、限定を意図するものではない。例えば、以下の説明における第１の特徴の形成は第１および第２の特徴が直接接触して形成される実施形態を含むことができ、第１および第２の特徴が直接接触しないように、第１および第２の特徴の間に追加の特徴が形成され得る実施形態も含むことができる。加えて、本開示は、様々な例において参照番号および／または文字を繰り返すことができる。この反復は簡単かつ明確にするためのものであり、それ自体、論じられる様々な実施形態および／または構成の間の関係を指示するものではない。
さらに、「真下」、「下」、「下部」、「アンダー」、「上」、「オーバー」、「上方」、「さらに上」、「底」、「上部」などの空間的に相対的な用語は、本明細書では説明を容易にするために、図に示されるように、１つの要素または特徴と別の要素または特徴との関係を説明するために使用され得る。空間的に相対的な用語は、図に示される方位に加えて、使用または動作中の装置の異なる方位を包含することが意図される。例えば、図中の装置がひっくり返される場合、他の要素または特徴の「下」および／または「アンダー」として説明される要素は、他の要素または特徴の「上方」および／または「オーバー」に向けられる。装置は、他の方位（９０度回転されるか、または他の方位）であってもよく、本明細書で使用される空間的に相対的な記述子は同様に、それに応じて解釈されてもよい。
本開示は特定の実施形態に関して説明されるが、本明細書に添付される特許請求の範囲によって定義される本開示の原理は本明細書に説明される本開示の具体的に説明される実施形態を超えて明らかに適用され得る。さらに、本開示の説明では、本開示の発明の態様を不明瞭にしないために、いくつかの詳細が除外されている。省略された詳細は、当業者の知識の範囲内である。
図１は、本開示の一実施形態に係る不揮発性メモリ装置の概略上面図である。図１を参照すると、不揮発性メモリ装置１００＿１は、第１、第２、第３、および第４メモリセル領域、１１０、１１２、１１４、１１６にそれぞれ収容された４つのメモリセルのような少なくとも１つのメモリセルを含むＮＯＲフラッシュメモリ装置であり得る。第１メモリセル領域１１０および第２メモリセル領域１１２の構造は互いに鏡像を有し、第３メモリセル領域１１４および第４メモリセル領域１１６の構造は互いに鏡像を有する。本開示の一実施形態によれば、不揮発性メモリ装置１００＿１は４つ以上のメモリセルを含み、これらのメモリセルは多数の行および列を有するアレイに配列され得る。
図１を参照すると、不揮発性メモリ装置は、基板２００および分離構造体１０２を含む。基板２００は、シリコン基板またはＳＯＩ（ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ）基板などの半導体基板であり得るが、これに限定されない。分離構造体１０２は、絶縁材料で作ることができ、メモリセルの活性領域１０３を画定するために使用される。
メモリセルの各々は、分離構造体１０２によって画定された活性領域１０３内に配置されたソース領域２２２およびドレイン領域２４４を含む。ソース領域２２２およびドレイン領域２４４は、ｎ型またはｐ型などの同じ導電型のドープ領域とすることができる。ソース領域２２２およびドレイン領域２４４の導電型は、基板２００の導電型とは異なるか、またはソース領域２２２およびドレイン領域２４４を収容するために使用されるドープされたウェル（図示せず）の導電型とは異なる。ソース領域２２２は活性領域１０３の一端に配置され、ドレイン領域２４４は活性領域１０３の他端に配置される。本開示のいくつかの実施形態によれば、ソース領域２２２は、Ｙ方向に沿って延在し、同じ列のメモリセルによって共有される連続領域である。
各メモリセルは、基板２００上に配置され、ドレイン領域２４４に隣接する選択ゲート２０６をさらに含むことができる。選択ゲート２０４はＹ方向に沿って延在し、同じ列に位置するメモリセルによって共有され得る。選択ゲート２０４はポリシリコンまたは金属などの導電性材料から作製することができ、選択ゲート２０４は、ワード線の下に配置されたメモリセルのチャネル領域をオン／オフするように構成されたワード線として働くことができる。したがって、同じ列のメモリセルのチャネル領域を同時にオンまたはオフにすることができる。
選択ゲート２０４を他の導電性構成要素から絶縁するために、誘電体スペーサ２１２を選択ゲート２０４の側壁上に配置することができる。誘電体スペーサ２１２は、選択ゲート２０４の各側壁に配置された単層、二層、または多層のスペーサであってもよいが、これに限定されない。
各メモリセルはまた、基板２００上に配置されソース領域２２２に隣接する浮遊ゲート２２４を含む。したがって、浮遊ゲート２２４は選択ゲート２０４の一方の側に配置され、ドレイン領域２４４は選択ゲート２０４の他方の側に配置される。浮遊ゲート２２４は、ポリシリコンまたは他の半導体などの導電性材料から作製される。浮遊ゲート２２４は、浮遊ゲート２２４に蓄積された電荷が隣接する浮遊ゲート２２４間で直接伝達されないように、互いに離間されている。浮遊ゲート２２４は互いに離間されているので、浮遊ゲート２２４の各々は独立してプログラムまたは消去され、それによって、状態「１」または状態「０」などの各メモリセルの状態を決定することができる。図２の断面図に示すように、各浮遊ゲート２２４は、垂直部および水平部を有するＬ字型の浮遊ゲートである。浮遊ゲート２２４の詳細な構造については、図２に対応する記載で説明する。
各メモリセルはまた、基板２００上に配置され、ソース領域２２２に隣接する制御ゲート２４０を含む。制御ゲート２４０は、Ｙ方向に沿って延在し、同じカラムに位置するメモリセルによって共有され得る。したがって、浮遊ゲート２２４は、同じカラムにある制御ゲート２４０で覆うことができる。また、浮遊ゲート２２４は、垂直部および水平部を有するＬ字型の浮遊ゲートであり、浮遊ゲート２２４の水平部のみ制御ゲート２４０で覆われ、浮遊ゲート２２４の垂直部は、制御ゲート２４０で覆われない。制御ゲート２４０は、ポリシリコンまたは金属などの導電性材料から作製することができ、制御ゲート２４０は、チャネルから浮遊ゲート２２４に注入されるホットキャリア（例えば、電子）を作製するように構成される。
不揮発性メモリ装置１００は、Ｙ方向に沿って延在する消去ゲート２３６をさらに含む。さらに、消去ゲート２３６は、第１メモリセル領域１１０から第２メモリセル領域１１２まで延在する連続層とすることができ、第１メモリセル領域１１０と第２メモリセル領域１１２との間の境界における間隙（同じ行における２つの隣接する浮遊ゲート２２４間の間隙など）を充填する。したがって、消去ゲート２３６は、第１メモリセル領域１１０および第２メモリセル領域１１２内の少なくとも２つの浮遊ゲート２２４および２つの制御ゲート２４０を覆うことができる。不揮発性メモリ１００の消去動作において、消去ゲート２３６がバイアスされ、浮遊ゲート２２４に蓄積された電子が、主に浮遊ゲート２２４の水平部（図示せず）の先端（隅部と呼称する）を通って引き出される。
図２は、本開示の一実施形態に係る、図１の線Ａ－Ａ´、線Ｂ－Ｂ´、および線Ｃ－Ｃ´に対応する不揮発性メモリ装置の概略断面図である。図２の図Ａ－Ａ´を参照すると、浮遊ゲート２２４は、垂直部２２４＿１、水平部２２４＿２、および隅部（図示せず）を有するＬ字形浮遊ゲートである。隅部は浮遊ゲートの下隅部であり、垂直部２２４＿１および水平部２２４＿２の両方に接続されている。浮遊ゲート２２４の垂直部２２４＿１は、選択ゲート２０４と制御ゲート２４０との間に配置され、水平部２２４＿２の水平部２２４＿２は、基板２００と制御ゲート２４０との間に配置され、浮遊ゲート２２４の水平部２２４＿１は、制御ゲート２４０から側部方向（例えば、Ｘ方向）に離間した側部先端２２６ａを含む。浮遊ゲート２２４の垂直部２２４＿１の上端は、選択ゲート２０４の上端よりも高い。また、浮遊ゲート２２４の垂直部２２４＿１は、２つの第１上部先端２２８ａと、２つの第１側壁とをさらに含む。第１上部先端２２８ａは互いに対向し、第１方向、例えばＸ方向に沿って配置されている。第１側壁は互いに対向し、第１方向、例えばＸ方向に沿って配置され、第１側壁２３０は浮遊ゲート２２４の垂直部２２４＿１の第１上部先端２２８ａにそれぞれ接続される。
図２の図ＡＡ´を参照すると、制御ゲート２４０は、傾斜面または湾曲面などの非垂直面２４６を含む。非垂直面２４６は、凸面であってよい。制御ゲート２４０の底面は、浮遊ゲート２２４の垂直部２２４＿１の上面よりも低い。
図２の図ＡＡ´を参照すると、消去ゲート２３６は、第１メモリセル領域１１０から第２メモリセル領域１１２に延在する連続層である。消去ゲート２３６は、制御ゲート２４０の非垂直面２４６、浮遊ゲート２２４の水平部２２４＿２の側部先端２２６ａ、および浮遊ゲート２２４の垂直部２２４＿１の上面を覆う。消去ゲート２３６は制御ゲート２４０の非垂直面２４６を部分的に覆い、したがって、消去ゲート２３６の底面の一部は、湾曲面である。
消去動作において、浮遊ゲート２２４に蓄積された電子は、垂直部２２４＿１の第１上部先端２２８ａからだけでなく、水平部２２４＿２の側部先端２２６ａからも引き出され得る。これにより、浮遊ゲート２２４に蓄積された電子は、より効果的に放電され得る。
図２の図ＡＡ´を参照すると、不揮発性メモリ装置１００は、制御ゲート２４０と浮遊ゲート２２４との間に配置された結合誘電体層２３８をさらに含む。結合誘電体層２３８はＬ字型の結合誘電体層であり、結合誘電体層２３８はシリコン酸化物／窒化ケイ素／シリコン酸化物を含む複合誘電体層であるが、これに限定されない。
図２の図ＡＡ´を参照すると、不揮発性メモリ装置１００は、消去ゲート２３６と浮遊ゲート２２４との間、および消去ゲート２３６と制御ゲート２４０との間に配置された消去ゲート誘電体層２３４をさらに含む。消去ゲート誘電体層２３４は、誘電体層から作製することができ、その誘電体層は、Ｆｏｗｌｅｒ－Ｎｏｒｄｈｅｉｍ（ＦＮ）トンネリングメカニズムによって、浮遊ゲート２２４に最初に蓄積された電子が消去ゲート誘電体層２３４を通過することを可能にする。
図２の図ＡＡ´を参照すると、浮遊ゲート誘電体層２１８は、少なくとも基板２００と浮遊ゲート２２４との間に配置される。浮遊ゲート誘電体層２１８の材料は例えば、酸化シリコンまたは他の層である。プログラミング動作中、ホットエレクトロンは浮遊ゲート誘電体層２１８を通過し、浮遊ゲート２２４に蓄積することが可能である。
図２の図ＢＢ´を参照すると、制御ゲート２４０および消去ゲート２３６は、分離構造体１０２に配置され得る。したがって、制御ゲート２４０は、消去ゲート２３６と分離構造体１０２との間に配置することができる。また、図ＢＢ´に示す分離構造体１０２は、浮遊ゲート２２４で覆われていない。
図２の図ＣＣ´を参照すると、浮遊ゲート２２４の垂直部２２４＿１は互いに対向し、第１方向とは異なる第２方向、例えばＹ方向に沿って配置された第２上部先端２２８ｂおよび第２側壁２３０をさらに含む。消去ゲート２３６は第２方向に沿って延在し、浮遊ゲート２２４の垂直部２２４＿１の第２上部先端２２８ｂおよび第２側壁２３０を覆う。また、第２側壁２３０の下部を結合誘電体層２３８で覆うことができ、第２側壁２３０の上部を消去ゲート誘電体層２３４で覆うことができる。制御ゲート２４０が存在するため、浮遊ゲート２２４の第２側壁２３０を越えて延在する消去ゲート２３６の底面は、分離構造体１０２から離間している。
図３は、本発明の一実施形態に係る図１の線Ａ－Ａ´に対応する不揮発性メモリ装置の概略断面図である。図３に示される構造は、図２の図ＡＡ´に示される構造の拡大断面図と見なすことができる。図３を参照すると、浮遊ゲート２２４は、垂直部２２４＿１、水平部２２４＿２、および隅部２２４＿３を含むＬ字型である。
垂直部２２４＿１の上面２２５＿１は、垂直部２２４＿１の第１上部先端２２８ａをより鋭くする凹面を含む。これにより、浮遊ゲート２２４に最初に蓄積された電子が、浮遊ゲート２２４の垂直部２２４＿１の第１上部先端２２８ａからより効果的に引き出され得る。
水平部２２４＿２は、制御ゲート２４０から露出する突出部２３２を含む。突出部２３２の上隅部は、制御ゲート２４０から側部方向および垂直方向に離間された側部先端２２６ａに対応する。浮遊ゲート２２４の側部先端２２６ａは、結合誘電体層２３８の薄層で覆うことができる。例えば、浮遊ゲート２２４の側部先端２２６ａを覆う結合誘電体層２３８の厚さは約５オングストローム～３０オングストロームでよいが、これに限定されない。浮遊ゲート２２４に蓄積された電荷をより効率的に消去するために、側部先端２２６ａは、いかなる結合誘電体層２３８によっても覆われなくてもよい。したがって、側部先端２２６ａは、消去ゲート誘電体層２３４と直接接触している。
隅部２２４＿３は浮遊ゲート２２４の下隅部であり、制御ゲート２４０から側部方向に離間している。
結合誘電体層２３８もＬ字型であり、垂直部２３８＿１と水平部２３８＿２とを含む。結合誘電体層２３８の垂直部２３８＿１は、制御ゲート２４０と浮遊ゲート２２４の垂直部２２４＿１との間に配置される。結合誘電体層２３８の垂直部２３８＿１は、湾曲した輪郭を有する上面２３９＿１を含む。水平部２３８＿２は、制御ゲート２４０と浮遊ゲート２２４の水平部２２４＿２との間に配置され、結合誘電体層２３８の水平部２３８＿２の端部２４２は制御ゲート２４０の下から延在し、制御ゲート２４０から露出される。結合誘電体層２３８の水平部２３８＿２の端部２４２は、制御ゲート２４０から露出した非垂直側壁２３９＿２を含む。非垂直側壁２３９＿２は、消去ゲート誘電体層２３４と直接接触する凹面である。
消去ゲート２３６は、第１メモリセル領域１１０と第２メモリセル領域１１２との境界の間隙に充填されている。結合誘電体層２３８の端部２４２の非垂直側壁２３９＿２は凹面を有するので、消去ゲート２３６の一部は、結合誘電体層２３８の端部２４２の非垂直側壁２３９＿２に向かって延在する突出部２５０を、対応して有することができる。突出部２５０は、浮遊ゲート２２４の水平部２２４＿２の側部先端２２６ａを覆うことができ、これにより、消去ゲート２３６が浮遊ゲート２２４の側部先端２２６ａの周りに部分的に巻き付く。これにより、浮遊ゲート２２４に最初に蓄積されていた電子が、より効果的に水平部２２４＿２の側部先端２２６ａから引き出され得る。
誘電体スペーサ２１２は、選択ゲート２０４と浮遊ゲート２２４の垂直部２２４＿１との間に配置され、誘電体スペーサ２１２は浮遊ゲート２２４の垂直部２２４＿１の上面２２５＿１よりも低い湾曲上面２１３を含む。
図４は、本発明の他の実施例による不揮発性メモリ装置を示す概略断面図である。揮発性メモリ装置２１０、２２０、２３０は、図３に示される揮発性メモリ装置１００に類似しており、主な違いは、消去ゲートの構成である。
不揮発性メモリ装置２１０において、不揮発性メモリ装置２１０は、Ｙ方向に沿って延在し、互いに分離された第１消去ゲート２５６ａおよび第２消去ゲート２５６ｂを含む。第１消去ゲート２５６ａは浮遊ゲート２２４の水平部２２４＿２の側部先端２２６ａを覆い、第２消去ゲート２５６ｂは、浮遊ゲート２２４の垂直部２２４＿１の上面を覆う。消去動作中、第１消去ゲート２５６ａは第１電圧でバイアスされるように構成され、第２消去ゲート２５６ｂは第１電圧とは異なる第２電圧でバイアスされるように構成される。これにより、第１電圧と第２電圧の値を個々に調整することで、浮遊ゲート２２４に蓄積された電子をより効果的に放電させることができる。
揮発性メモリ装置２２０について、揮発性メモリ装置２２０は揮発性メモリ装置２１０に類似しているが、浮遊ゲート２２４の垂直部２２４＿１の上面が他の消去ゲートに覆われないように、第２消去ゲート２５６ｂは省略される。
揮発性メモリ装置２３０について、揮発性メモリ装置２３０は、揮発性メモリ装置２２０に類似しているが、第１消去ゲート２５６ａは平坦な上平面を含み、第１消去ゲート２５６ａの高さは、選択ゲート２０４の高さよりも最大で２０％高い。第１消去ゲート２５６ａの高さは、選択ゲート２０４の高さよりもはるかに高くないので、不揮発性メモリ装置２３０はデジタル回路において、ＭＯＳＦＥＴなどの他の半導体デバイスと容易に集積することができる。これにより、半導体装置の製造プロセスを大幅に調整することなく、不揮発性メモリ装置２３０およびデジタル回路内の半導体装置を同時に製造することができる。
図５～図１１は、本発明の一実施形態に係る図１～図３の不揮発性メモリ装置の製造方法の種々の段階における断面図である。図５～図１１において、図ＡＡ´は、図１の線Ａ－Ａ´に対応する。
図５を参照すると、この製造段階で形成される構造は、少なくとも１つの基板２００と、少なくとも１つの積層構造体３００と、誘電体スペーサ２１２と、浮遊ゲート誘電体層２１８とを含む。
本開示の一実施形態によれば、基板２００は、ｐ型またはｎ型などの適切な導電型を有する半導体基板であってもよい。基板２００の組成は、ケイ素、ゲルマニウム、窒化ガリウム、または他の適切な半導体材料を含んでもよいが、これらに限定されない。
少なくとも１つの積層構造体３００が基板２００上にある。例えば、２つの積層構造体３００が、基板２００上に配置され、互いに側部方向に離間されている。各積層構造体３００は、ゲート誘電体層２０２と、選択ゲート２０４と、犠牲層２０８とを含み、順に積層されている。選択ゲート２０４は、導電性材料で作られ、選択ゲート２０４は適切な電圧でバイアスされると、選択ゲート２０４の下にある基板２００内のキャリアチャネル（チャネル領域と呼称する）のオン／オフを切り替えるように構成される。犠牲層２０８は積層構造体３００内の最上層であり、選択ゲート２０４に消去ゲートを形成する後続のプロセスの前に除去されるように構成される一時層である。一実施形態において、図５に示される製造段階で形成される選択ゲート２０４は、図１および図２に示される選択ゲート２０４のパターンとは異なるパターンを有する導電層でよい。したがって、図５に示す選択ゲート２０４が、図１および図２に示す選択ゲート２０４とは異なる輪郭を有する場合、選択ゲート２０４は、以下の製造プロセスにおいて図１および図２に示す選択ゲート２０４になるように、さらにパターニングされてよい。
誘電体スペーサ２１２は、積層構造体３００の側壁に形成される。誘電体スペーサ２１２の材料は例えば、シリコン酸化物／窒化ケイ素／シリコン酸化物または窒化ケイ素／シリコン酸化物である。
浮遊ゲート誘電体層２１８は、基板２００上で、少なくとも積層構造体３００の間に、またはさらに積層構造体３００の両側に形成される。浮遊ゲート誘電体層２１８の材料は、例えば、酸化シリコン、またはトンネル効果によってホットエレクトロンが通過することを可能にする他の層である。浮遊ゲート誘電体層２１８の形成方法は、例えば、熱酸化法または熱蒸着法であるが、これに限定されない。
図６を参照すると、一致導電層２５４が基板２００および選択ゲート２０４に形成され、一致導電層２５４は、その下の構造の形状に適合する。一致導電層の材料は、例えば、ドープポリシリコン、ポリサイド、または他の適切な導電性材料である。導電層の材料がドープポリシリコンのとき、その形成方法は、例えば、アンドープポリシリコン層が化学気相成長法により形成された後にイオン注入工程を実行する方法、または、インサイチュドーパント注入法による化学気相成長法を実行する方法を含む。
次いで、一致導電層をエッチングするために、フォトリソグラフィおよびエッチングプロセスが実行される。その結果、上面視において互いに分離されている複数の導電性ストライプ（図示せず）を形成するために、導電層がパターニングされている。各導電性ストライプは、Ｘ方向に沿って、少なくとも第１メモリセル領域１１０および第２メモリセル領域１１２内に延在することができる。
図７を参照すると、一致導電層２５４を覆う結合誘電体層２５８が基板２００上に形成される。一致導電層２５４は、上面視においてストライプ形状であるので、結合誘電体層２５８は一致導電層２５４の上面だけでなく、一致導電層２５４の側壁（図示せず）も覆う。結合誘電体層２５８は、シリコン酸化物／窒化ケイ素／シリコン酸化物を含む複合誘電体層とすることができるが、これに限定されない。
次に、制御ゲート層２６０が、結合誘電体層２５８上に配置される。制御ゲート層２６０が下にある構造の形状に適合し得るように、制御ゲート層２６０の厚さは適切に制御されることができる。制御ゲート層２６０はポリシリコンまたは金属などの導電性材料で形成することができるが、これに限定されない。
次に、図８を参照すると、異方性エッチングプロセスによって制御ゲート層２６０がエッチングされ、積層構造体３００の側壁に制御ゲート２４０を形成する。制御ゲート２４０は、非垂直面２４６を有する自己整合構造であり、したがって、フォトリソグラフィプロセスを使用する必要がない。制御ゲート２４０の形成後、第１メモリセル領域１１０および第２メモリセル領域１１２のそれぞれにおける制御ゲート２４０は、Ｘ方向において互いに側部方向に分離され得る。さらに、制御ゲート２４０の形成後、積層構造体３００の上に配置された結合誘電体層２５８の一部を制御ゲート２４０から露出させることができる。
図９を参照すると、制御ゲート層２６０をエッチングマスクとして用いることにより、結合誘電体層に異方性エッチング工程が実行され、垂直部２３８＿１と水平部２３８＿２とを含むＬ字型構造の結合誘電体層２３８を形成する。
エッチング方法およびエッチングのタイプまたは比率を適切に制御することによって、垂直部２３８＿１の上面２３９＿１は、制御ゲート２４０の上部先端よりも低い、平面または凹面になり得る。さらに、結合誘電体層２３８の水平部２３８＿２の端部２４２は、制御ゲート２４０の下から延在することができ、制御ゲート２４０から部分的に露出される。結合誘電体層２３８の水平部２３８＿２の端部２４２は、制御ゲート２４０から延在して露出する非垂直側壁２３９＿２を含む。垂直部２３８＿１および水平部２３８＿２を含む結合誘電体層２３８を形成した後、第１メモリセル領域１１０と第２メモリセル領域１１２との境界に位置する一致導電層２５４の一部を露出させることができる。
その後、図１０を参照すると、制御ゲート２４０および結合誘電体層２３８をエッチングマスクとして用いて、一致導電層２５４がエッチングされることで、浮遊ゲート２２４を形成する。浮遊ゲート２２４は、垂直部２２４＿１と水平部２２４＿２とを含むＬ字型構造である。制御ゲート２４０および結合誘電体層２３８をエッチングマスクとして使用することによって、浮遊ゲート２２４の形状を画定するために追加のフォトリソグラフィプロセスを実行する必要がない。浮遊ゲート２２４の水平部２２４＿２は、制御ゲート２４０で覆われていない側部先端２２６ａを含む。さらに、浮遊ゲート２２４の形成中に、制御ゲート２４０の一部を同時にエッチングすることができ、制御ゲート２４０の高さをわずかに低減することができる。しかしながら、エッチングプロセス中に制御ゲート２４０のサイズが縮小されたとしても、結合誘電体層２３８の組成が浮遊ゲート２２４の組成と異なるので、結合誘電体層２３８のサイズはそれほど縮小されない。浮遊ゲート２２４の形成後、浮遊ゲート誘電体層２１８もまたエッチングされ、第１メモリセル領域１１０と第２メモリセル領域１１２との間の境界において基板２００を露出させることもできる。
図１１を参照すると、２つのドレイン領域２４４などの少なくとも１つのドレイン領域２４４が、選択ゲート２０４の側面に形成され得る。ドレイン領域２４４は、第１メモリセル領域１１０および第２メモリセル領域１１２にそれぞれ配置され、後続の製造プロセスにおいて、ビアまたはコンタクトを介して電気的に接続される。さらに、ソース領域２２２は、制御ゲート２２０間の基板２００に同時に形成することができる。
ドレイン領域２４４およびソース領域の形成方法は、例えば、イオン注入プロセスを含む。注入されたドーパントは、装置の設計に従って決定される、ｎ型またはｐ型ドーパントでよい。ソース領域２２２およびドレイン領域２４４のドーパントおよびドーピング濃度は、同じでもよく、異なってもよい。
次いで、消去ゲート誘電体層２３４が、選択ゲート２０４、浮遊ゲート２２４、および制御ゲート２４０に一致するように形成される。
その後、図１～図４に示した構造と同様の不揮発性メモリ装置を得るために、消去ゲートおよびほかの構成が形成されてよい。
当業者は、本発明の開示を有しながら、装置および方法の、多数の修正および変更が実施されうることを容易に理解するのであろう。したがって、上記の開示は、添付の特許請求の範囲によってのみ限定されると解釈されるべきである。
本開示の一実施形態に係る不揮発性メモリ装置の概略上面図である。 本開示の一実施形態に係る、図１の線Ａ－Ａ´、線Ｂ－Ｂ´、および線Ｃ－Ｃ´に対応する不揮発性メモリ装置の概略断面図である。 本開示の一実施形態に係る、図１の線Ａ－Ａ´に対応する多様な不揮発性メモリ装置の概略断面図である。 本開示の別の実施形態に係る、図１の線Ａ－Ａ´に対応する多様な不揮発性メモリ装置の概略断面図である。 本発明の一実施形態に係る、図１および図４の不揮発性メモリ装置の製造方法の製造段階における概略的な断面図である。 本発明の一実施形態に係る、図１および図４の不揮発性メモリ装置の製造方法の製造段階における概略的な断面図である。 本発明の一実施形態に係る、図１および図４の不揮発性メモリ装置の製造方法の製造段階における概略的な断面図である。 本発明の一実施形態に係る、図１および図４の不揮発性メモリ装置の製造方法の製造段階における概略的な断面図である。 本発明の一実施形態に係る、図１および図４の不揮発性メモリ装置の製造方法の製造段階における概略的な断面図である。 本発明の一実施形態に係る、図１および図４の不揮発性メモリ装置の製造方法の製造段階における概略的な断面図である。 本発明の一実施形態に係る、図１および図４の不揮発性メモリ装置の製造方法の製造段階における概略的な断面図である。
発明の詳細な説明
（背景技術）
（１．技術分野）
本発明は半導体装置に関し、特に、不揮発性メモリ装置およびその製造方法に関する。
（２．従来技術の説明）
不揮発性メモリは、例えば、データの記憶、読み出し、消去などの動作を繰り返し行うことができ、不揮発性メモリのシャットダウン後に記憶されたデータが失われることがないため、パーソナルコンピュータや電子機器に広く適用されている。
従来の不揮発性メモリの構造は、トンネル酸化物層、浮遊ゲート、結合誘電体層、制御ゲートを順に含むスタックゲート構造を有する。このようなフラッシュメモリ装置に対してプログラムまたは消去動作を行う場合、ソース領域、ドレイン領域、制御ゲートにそれぞれ適切な電圧を印加して、浮遊ゲートに電子を注入したり、浮遊ゲートから電子を引き抜いたりする。
不揮発性メモリのプログラムおよび消去動作において、浮遊ゲートと制御ゲートとの間のより大きなゲート結合率（ＧＣＲ）は一般的に、動作のためにより低い動作電圧が必要なことを意味し、それによって、フラッシュメモリの動作速度および効率が著しく増加する。しかしながら、プログラムまたは消去動作中に、電子は、浮遊ゲートの下に配置されたトンネル酸化物層を通して浮遊ゲートに注入されるか、または、浮遊ゲートから引き出されなければならず、これは、しばしば、トンネル酸化物層の構造を損傷させ、したがって、メモリ装置の信頼性を低下させる。
メモリ装置の信頼性を高めるために、消去ゲートが採用され、メモリ装置に組み込まれ、消去ゲートに正の電圧を印加することによって浮遊ゲートから電子を引き出すことができる。このように、浮遊ゲートの電子は、浮遊ゲートの下に配置されたトンネリング酸化物層よりも浮遊ゲート上に配置されたトンネリング酸化物層を介して引き出されるので、メモリ装置の信頼性がさらに向上する。
記憶されたデータをより効率的に消去することができる高効率のメモリ装置に対する需要が増加するにつれて、改善されたメモリ装置およびその製造方法を提供する必要性が依然として存在する。
（先行技術文献）
（特許文献１）米国特許出願公開第２０２１－０４０８１１９ Ａ１号明細書
（特許文献２）米国特許出願公開第２０１４／００４２３８３ Ａ１号明細書
（特許文献３）米国特許出願公開第２０１２／０２９５４１３ Ａ１号明細書
（特許文献４）米国特許出願公開第２０１３／０１１２９３５ Ａ１号明細書
（特許文献５）ロシア特許公報第２ ２９７ ６２５ Ｃ１号明細書
（特許文献６）米国特許出願公開第２０１６／０３３６４１５ Ａ１号明細書
（特許文献７）米国特許出願公開第２０１６／０３６５３５０ Ａ１号明細書
（特許文献８）米国特許出願公開第２０１３／００２６５５２ Ａ１号明細書
（特許文献９）米国特許出願公開第２０１６／０３５８９２８ Ａ１号明細書
（特許文献１０）台湾特許公報第２０２１１４１７４ Ａ号明細書
（特許文献１１）台湾特許公報第２０１６４４０３７ Ａ号明細書
（特許文献１２）台湾特許公報第２０１６３３３１９ Ａ号明細書
（特許文献１３）台湾特許公報第２０１８３９７７０ Ａ号明細書
（特許文献１４）米国特許出願公開第２０１３／０３１３６２６ Ａ１号明細書
（特許文献１５）米国特許出願公開第２０２１／０３８４２０５ Ａ１号明細書
（特許文献１６）米国特許出願公開第２０１７／００４０３３４ Ａ１号明細書
（特許文献１７）米国特許出願公開第２００４／００４１２０２ Ａ１号明細書
（特許文献１８）米国特許出願公開第２００６／０２０５１３６ Ａ１号明細書
（特許文献１９）米国特許出願公開第２０１１／０２８１４２７ Ａ１号明細書
（特許文献２０）米国特許出願公開第２００５／０２６９６２４ Ａ１号明細書
（特許文献２１）米国特許出願公開第２００３／０１６２３４７ Ａ１号明細書
（特許文献２２）ロシア特許公報第２ ２１６ ８２１ Ｃ２号明細書
（発明の概要）
本発明は、不揮発性メモリ装置および不揮発性メモリ装置の製造方法を提供する。不揮発性メモリ装置は、記憶されたデータをより効率的に消去することができる。
本開示の一実施形態によれば、不揮発性メモリ装置は少なくとも１つのメモリセルを含み、メモリセルは、基板と、選択ゲートと、制御ゲートと、浮遊ゲートと、消去ゲートとを含む。前記選択ゲートは、前記基板に配置され、前記制御ゲートは前記基板に、前記選択ゲートから側部方向に離間して配置される。前記制御ゲートは非垂直面を含む。前記浮遊ゲートは、垂直部と水平部とを含む。前記垂直部は、前記選択ゲートと前記制御ゲートとの間に配置され、前記制御ゲートから側部方向に離間した第１上部先端を含む。前記水平部は前記基板と前記制御ゲートとの間に配置され、前記水平部は前記制御ゲートから側部方向および垂直方向に離間した側部先端を含む。前記消去ゲートは、前記制御ゲートの前記非垂直面と、前記浮遊ゲートの前記垂直部および／または前記水平部の先端とを覆う。
本開示の一実施形態によれば、不揮発性メモリ装置を製造するための方法は、基板を提供する工程と、前記基板に選択ゲートを形成する工程と、前記基板および前記選択ゲート上に一致導電層を形成する工程と、前記選択ゲートおよび前記基板の側壁を覆う制御ゲートを形成する工程と、前記制御ゲートは非垂直面を含み、前記制御ゲートを形成する工程と、前記制御ゲートから露出された前記一致導電層をエッチングする工程と、前記浮遊ゲートは、前記選択ゲートと前記制御ゲートとの間に配置された垂直部と、前記基板と前記制御ゲートとの間に配置された水平部とを含み、前記垂直部および前記水平部の両方は先端を含み、前記制御ゲートの前記非垂直面だけでなく、前記Ｌ字形浮遊ゲートの前記垂直部および前記水平部の前記上部および前記側部先端も覆う消去ゲートを形成する工程とを含む、不揮発性メモリ装置を製造するための方法が提供される。
本発明のこれらおよび他の目的は、様々な図および図面に示される好ましい実施形態の以下の詳細な説明を読んだ後に、当業者には明らかになることは間違いない。
（図面の簡単な説明）
図面は、本発明のさらなる理解を与えるために添付されており、本明細書に組み込まれ、本明細書の一部の構成要素とする。図面は、本発明の実施形態を示し、説明と共に、本発明の原理を説明するのに役立つ。
図１は、本開示の一実施形態に係る不揮発性メモリ装置の概略上面図である。
図２は、本開示の一実施形態に係る、図１の線Ａ－Ａ´、線Ｂ－Ｂ´、および線Ｃ－Ｃ´に対応する不揮発性メモリ装置の概略断面図である。
図３は、本開示の一実施形態に係る、図１の線Ａ－Ａ´に対応する多様な不揮発性メモリ装置の概略断面図である。
図４は、本開示の別の実施形態に係る、図１の線Ａ－Ａ´に対応する多様な不揮発性メモリ装置の概略断面図である。
図５～図１１は、本発明の一実施形態に係る、図１および図４の不揮発性メモリ装置の製造方法の製造段階における概略的な断面図である。
（詳細な説明）
以下の開示は、本開示の異なる特徴を実施するための多くの異なる実施形態または実施例を提供する。以下では、本開示を簡略化するために、構成要素および構成の具体例を説明する。これらは、もちろん、単なる例であり、限定を意図するものではない。例えば、以下の説明における第１の特徴の形成は第１および第２の特徴が直接接触して形成される実施形態を含むことができ、第１および第２の特徴が直接接触しないように、第１および第２の特徴の間に追加の特徴が形成され得る実施形態も含むことができる。加えて、本開示は、様々な例において参照番号および／または文字を繰り返すことができる。この反復は簡単かつ明確にするためのものであり、それ自体、論じられる様々な実施形態および／または構成の間の関係を指示するものではない。
さらに、「真下」、「下」、「下部」、「アンダー」、「上」、「オーバー」、「上方」、「さらに上」、「底」、「上部」などの空間的に相対的な用語は、本明細書では説明を容易にするために、図に示されるように、１つの要素または特徴と別の要素または特徴との関係を説明するために使用され得る。空間的に相対的な用語は、図に示される方位に加えて、使用または動作中の装置の異なる方位を包含することが意図される。例えば、図中の装置がひっくり返される場合、他の要素または特徴の「下」および／または「アンダー」として説明される要素は、他の要素または特徴の「上方」および／または「オーバー」に向けられる。装置は、他の方位（９０度回転されるか、または他の方位）であってもよく、本明細書で使用される空間的に相対的な記述子は同様に、それに応じて解釈されてもよい。
本開示は特定の実施形態に関して説明されるが、本明細書に添付される特許請求の範囲によって定義される本開示の原理は本明細書に説明される本開示の具体的に説明される実施形態を超えて明らかに適用され得る。さらに、本開示の説明では、本開示の発明の態様を不明瞭にしないために、いくつかの詳細が除外されている。省略された詳細は、当業者の知識の範囲内である。
図１は、本開示の一実施形態に係る不揮発性メモリ装置の概略上面図である。図１を参照すると、不揮発性メモリ装置１００＿１は、第１、第２、第３、および第４メモリセル領域、１１０、１１２、１１４、１１６にそれぞれ収容された４つのメモリセルのような少なくとも１つのメモリセルを含むＮＯＲフラッシュメモリ装置であり得る。第１メモリセル領域１１０および第２メモリセル領域１１２の構造は互いに鏡像を有し、第３メモリセル領域１１４および第４メモリセル領域１１６の構造は互いに鏡像を有する。本開示の一実施形態によれば、不揮発性メモリ装置１００＿１は４つ以上のメモリセルを含み、これらのメモリセルは多数の行および列を有するアレイに配列され得る。
図１を参照すると、不揮発性メモリ装置は、基板２００および分離構造体１０２を含む。基板２００は、シリコン基板またはＳＯＩ（ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ）基板などの半導体基板であり得るが、これに限定されない。分離構造体１０２は、絶縁材料で作ることができ、メモリセルの活性領域１０３を画定するために使用される。
メモリセルの各々は、分離構造体１０２によって画定された活性領域１０３内に配置されたソース領域２２２およびドレイン領域２４４を含む。ソース領域２２２およびドレイン領域２４４は、ｎ型またはｐ型などの同じ導電型のドープ領域とすることができる。ソース領域２２２およびドレイン領域２４４の導電型は、基板２００の導電型とは異なるか、またはソース領域２２２およびドレイン領域２４４を収容するために使用されるドープされたウェル（図示せず）の導電型とは異なる。ソース領域２２２は活性領域１０３の一端に配置され、ドレイン領域２４４は活性領域１０３の他端に配置される。本開示のいくつかの実施形態によれば、ソース領域２２２は、Ｙ方向に沿って延在し、同じ列のメモリセルによって共有される連続領域である。
各メモリセルは、基板２００上に配置され、ドレイン領域２４４に隣接する選択ゲート２０６をさらに含むことができる。選択ゲート２０４はＹ方向に沿って延在し、同じ列に位置するメモリセルによって共有され得る。選択ゲート２０４はポリシリコンまたは金属などの導電性材料から作製することができ、選択ゲート２０４は、ワード線の下に配置されたメモリセルのチャネル領域をオン／オフするように構成されたワード線として働くことができる。したがって、同じ列のメモリセルのチャネル領域を同時にオンまたはオフにすることができる。
選択ゲート２０４を他の導電性構成要素から絶縁するために、誘電体スペーサ２１２を選択ゲート２０４の側壁上に配置することができる。誘電体スペーサ２１２は、選択ゲート２０４の各側壁に配置された単層、二層、または多層のスペーサであってもよいが、これに限定されない。
各メモリセルはまた、基板２００上に配置されソース領域２２２に隣接する浮遊ゲート２２４を含む。したがって、浮遊ゲート２２４は選択ゲート２０４の一方の側に配置され、ドレイン領域２４４は選択ゲート２０４の他方の側に配置される。浮遊ゲート２２４は、ポリシリコンまたは他の半導体などの導電性材料から作製される。浮遊ゲート２２４は、浮遊ゲート２２４に蓄積された電荷が隣接する浮遊ゲート２２４間で直接伝達されないように、互いに離間されている。浮遊ゲート２２４は互いに離間されているので、浮遊ゲート２２４の各々は独立してプログラムまたは消去され、それによって、状態「１」または状態「０」などの各メモリセルの状態を決定することができる。図２の断面図に示すように、各浮遊ゲート２２４は、垂直部および水平部を有するＬ字型の浮遊ゲートである。浮遊ゲート２２４の詳細な構造については、図２に対応する記載で説明する。
各メモリセルはまた、基板２００上に配置され、ソース領域２２２に隣接する制御ゲート２４０を含む。制御ゲート２４０は、Ｙ方向に沿って延在し、同じカラムに位置するメモリセルによって共有され得る。したがって、浮遊ゲート２２４は、同じカラムにある制御ゲート２４０で覆うことができる。また、浮遊ゲート２２４は、垂直部および水平部を有するＬ字型の浮遊ゲートであり、浮遊ゲート２２４の水平部のみ制御ゲート２４０で覆われ、浮遊ゲート２２４の垂直部は、制御ゲート２４０で覆われない。制御ゲート２４０は、ポリシリコンまたは金属などの導電性材料から作製することができ、制御ゲート２４０は、チャネルから浮遊ゲート２２４に注入されるホットキャリア（例えば、電子）を作製するように構成される。
不揮発性メモリ装置１００は、Ｙ方向に沿って延在する消去ゲート２３６をさらに含む。さらに、消去ゲート２３６は、第１メモリセル領域１１０から第２メモリセル領域１１２まで延在する連続層とすることができ、第１メモリセル領域１１０と第２メモリセル領域１１２との間の境界における間隙（同じ行における２つの隣接する浮遊ゲート２２４間の間隙など）を充填する。したがって、消去ゲート２３６は、第１メモリセル領域１１０および第２メモリセル領域１１２内の少なくとも２つの浮遊ゲート２２４および２つの制御ゲート２４０を覆うことができる。不揮発性メモリ１００の消去動作において、消去ゲート２３６がバイアスされ、浮遊ゲート２２４に蓄積された電子が、主に浮遊ゲート２２４の水平部（図示せず）の先端（隅部と呼称する）を通って引き出される。
図２は、本開示の一実施形態に係る、図１の線Ａ－Ａ´、線Ｂ－Ｂ´、および線Ｃ－Ｃ´に対応する不揮発性メモリ装置の概略断面図である。図２の図Ａ－Ａ´を参照すると、浮遊ゲート２２４は、垂直部２２４＿１、水平部２２４＿２、および隅部（図示せず）を有するＬ字形浮遊ゲートである。隅部は浮遊ゲートの下隅部であり、垂直部２２４＿１および水平部２２４＿２の両方に接続されている。浮遊ゲート２２４の垂直部２２４＿１は、選択ゲート２０４と制御ゲート２４０との間に配置され、水平部２２４＿２の水平部２２４＿２は、基板２００と制御ゲート２４０との間に配置され、浮遊ゲート２２４の水平部２２４＿１は、制御ゲート２４０から側部方向（例えば、Ｘ方向）に離間した側部先端２２６ａを含む。浮遊ゲート２２４の垂直部２２４＿１の上端は、選択ゲート２０４の上端よりも高い。また、浮遊ゲート２２４の垂直部２２４＿１は、２つの第１上部先端２２８ａと、２つの第１側壁とをさらに含む。第１上部先端２２８ａは互いに対向し、第１方向、例えばＸ方向に沿って配置されている。第１側壁は互いに対向し、第１方向、例えばＸ方向に沿って配置され、第１側壁２３０は浮遊ゲート２２４の垂直部２２４＿１の第１上部先端２２８ａにそれぞれ接続される。
図２の図ＡＡ´を参照すると、制御ゲート２４０は、傾斜面または湾曲面などの非垂直面２４６を含む。非垂直面２４６は、凸面であってよい。制御ゲート２４０の底面は、浮遊ゲート２２４の垂直部２２４＿１の上面よりも低い。
図２の図ＡＡ´を参照すると、消去ゲート２３６は、第１メモリセル領域１１０から第２メモリセル領域１１２に延在する連続層である。消去ゲート２３６は、制御ゲート２４０の非垂直面２４６、浮遊ゲート２２４の水平部２２４＿２の側部先端２２６ａ、および浮遊ゲート２２４の垂直部２２４＿１の上面を覆う。消去ゲート２３６は制御ゲート２４０の非垂直面２４６を部分的に覆い、したがって、消去ゲート２３６の底面の一部は、湾曲面である。
消去動作において、浮遊ゲート２２４に蓄積された電子は、垂直部２２４＿１の第１上部先端２２８ａからだけでなく、水平部２２４＿２の側部先端２２６ａからも引き出され得る。これにより、浮遊ゲート２２４に蓄積された電子は、より効果的に放電され得る。
図２の図ＡＡ´を参照すると、不揮発性メモリ装置１００は、制御ゲート２４０と浮遊ゲート２２４との間に配置された結合誘電体層２３８をさらに含む。結合誘電体層２３８はＬ字型の結合誘電体層であり、結合誘電体層２３８はシリコン酸化物／窒化ケイ素／シリコン酸化物を含む複合誘電体層であるが、これに限定されない。
図２の図ＡＡ´を参照すると、不揮発性メモリ装置１００は、消去ゲート２３６と浮遊ゲート２２４との間、および消去ゲート２３６と制御ゲート２４０との間に配置された消去ゲート誘電体層２３４をさらに含む。消去ゲート誘電体層２３４は、誘電体層から作製することができ、その誘電体層は、Ｆｏｗｌｅｒ－Ｎｏｒｄｈｅｉｍ（ＦＮ）トンネリングメカニズムによって、浮遊ゲート２２４に最初に蓄積された電子が消去ゲート誘電体層２３４を通過することを可能にする。
図２の図ＡＡ´を参照すると、浮遊ゲート誘電体層２１８は、少なくとも基板２００と浮遊ゲート２２４との間に配置される。浮遊ゲート誘電体層２１８の材料は例えば、酸化シリコンまたは他の層である。プログラミング動作中、ホットエレクトロンは浮遊ゲート誘電体層２１８を通過し、浮遊ゲート２２４に蓄積することが可能である。
図２の図ＢＢ´を参照すると、制御ゲート２４０および消去ゲート２３６は、分離構造体１０２に配置され得る。したがって、制御ゲート２４０は、消去ゲート２３６と分離構造体１０２との間に配置することができる。また、図ＢＢ´に示す分離構造体１０２は、浮遊ゲート２２４で覆われていない。
図２の図ＣＣ´を参照すると、浮遊ゲート２２４の垂直部２２４＿１は互いに対向し、第１方向とは異なる第２方向、例えばＹ方向に沿って配置された第２上部先端２２８ｂおよび第２側壁２３０をさらに含む。消去ゲート２３６は第２方向に沿って延在し、浮遊ゲート２２４の垂直部２２４＿１の第２上部先端２２８ｂおよび第２側壁２３０を覆う。また、第２側壁２３０の下部を結合誘電体層２３８で覆うことができ、第２側壁２３０の上部を消去ゲート誘電体層２３４で覆うことができる。制御ゲート２４０が存在するため、浮遊ゲート２２４の第２側壁２３０を越えて延在する消去ゲート２３６の底面は、分離構造体１０２から離間している。
図３は、本発明の一実施形態に係る図１の線Ａ－Ａ´に対応する不揮発性メモリ装置の概略断面図である。図３に示される構造は、図２の図ＡＡ´に示される構造の拡大断面図と見なすことができる。図３を参照すると、浮遊ゲート２２４は、垂直部２２４＿１、水平部２２４＿２、および隅部２２４＿３を含むＬ字型である。
垂直部２２４＿１の上面２２５＿１は、垂直部２２４＿１の第１上部先端２２８ａをより鋭くする凹面を含む。これにより、浮遊ゲート２２４に最初に蓄積された電子が、浮遊ゲート２２４の垂直部２２４＿１の第１上部先端２２８ａからより効果的に引き出され得る。
水平部２２４＿２は、制御ゲート２４０から露出する突出部２３２を含む。突出部２３２の上隅部は、制御ゲート２４０から側部方向および垂直方向に離間された側部先端２２６ａに対応する。浮遊ゲート２２４の側部先端２２６ａは、結合誘電体層２３８の薄層で覆うことができる。例えば、浮遊ゲート２２４の側部先端２２６ａを覆う結合誘電体層２３８の厚さは約５オングストローム～３０オングストロームでよいが、これに限定されない。浮遊ゲート２２４に蓄積された電荷をより効率的に消去するために、側部先端２２６ａは、いかなる結合誘電体層２３８によっても覆われなくてもよい。したがって、側部先端２２６ａは、消去ゲート誘電体層２３４と直接接触している。
隅部２２４＿３は浮遊ゲート２２４の下隅部であり、制御ゲート２４０から側部方向に離間している。
結合誘電体層２３８もＬ字型であり、垂直部２３８＿１と水平部２３８＿２とを含む。結合誘電体層２３８の垂直部２３８＿１は、制御ゲート２４０と浮遊ゲート２２４の垂直部２２４＿１との間に配置される。結合誘電体層２３８の垂直部２３８＿１は、湾曲した輪郭を有する上面２３９＿１を含む。水平部２３８＿２は、制御ゲート２４０と浮遊ゲート２２４の水平部２２４＿２との間に配置され、結合誘電体層２３８の水平部２３８＿２の端部２４２は制御ゲート２４０の下から延在し、制御ゲート２４０から露出される。結合誘電体層２３８の水平部２３８＿２の端部２４２は、制御ゲート２４０から露出した非垂直側壁２３９＿２を含む。非垂直側壁２３９＿２は、消去ゲート誘電体層２３４と直接接触する凹面である。
消去ゲート２３６は、第１メモリセル領域１１０と第２メモリセル領域１１２との境界の間隙に充填されている。結合誘電体層２３８の端部２４２の非垂直側壁２３９＿２は凹面を有するので、消去ゲート２３６の一部は、結合誘電体層２３８の端部２４２の非垂直側壁２３９＿２に向かって延在する突出部２５０を、対応して有することができる。突出部２５０は、浮遊ゲート２２４の水平部２２４＿２の側部先端２２６ａを覆うことができ、これにより、消去ゲート２３６が浮遊ゲート２２４の側部先端２２６ａの周りに部分的に巻き付く。これにより、浮遊ゲート２２４に最初に蓄積されていた電子が、より効果的に水平部２２４＿２の側部先端２２６ａから引き出され得る。
誘電体スペーサ２１２は、選択ゲート２０４と浮遊ゲート２２４の垂直部２２４＿１との間に配置され、誘電体スペーサ２１２は浮遊ゲート２２４の垂直部２２４＿１の上面２２５＿１よりも低い湾曲上面２１３を含む。
図４は、本発明の他の実施例による不揮発性メモリ装置を示す概略断面図である。揮発性メモリ装置２１０、２２０、２３０は、図３に示される揮発性メモリ装置１００に類似しており、主な違いは、消去ゲートの構成である。
不揮発性メモリ装置２１０において、不揮発性メモリ装置２１０は、Ｙ方向に沿って延在し、互いに分離された第１消去ゲート２５６ａおよび第２消去ゲート２５６ｂを含む。第１消去ゲート２５６ａは浮遊ゲート２２４の水平部２２４＿２の側部先端２２６ａを覆い、第２消去ゲート２５６ｂは、浮遊ゲート２２４の垂直部２２４＿１の上面を覆う。消去動作中、第１消去ゲート２５６ａは第１電圧でバイアスされるように構成され、第２消去ゲート２５６ｂは第１電圧とは異なる第２電圧でバイアスされるように構成される。これにより、第１電圧と第２電圧の値を個々に調整することで、浮遊ゲート２２４に蓄積された電子をより効果的に放電させることができる。
揮発性メモリ装置２２０について、揮発性メモリ装置２２０は揮発性メモリ装置２１０に類似しているが、浮遊ゲート２２４の垂直部２２４＿１の上面が他の消去ゲートに覆われないように、第２消去ゲート２５６ｂは省略される。
揮発性メモリ装置２３０について、揮発性メモリ装置２３０は、揮発性メモリ装置２２０に類似しているが、第１消去ゲート２５６ａは平坦な上平面を含み、第１消去ゲート２５６ａの高さは、選択ゲート２０４の高さよりも最大で２０％高い。第１消去ゲート２５６ａの高さは、選択ゲート２０４の高さよりもはるかに高くないので、不揮発性メモリ装置２３０はデジタル回路において、ＭＯＳＦＥＴなどの他の半導体デバイスと容易に集積することができる。これにより、半導体装置の製造プロセスを大幅に調整することなく、不揮発性メモリ装置２３０およびデジタル回路内の半導体装置を同時に製造することができる。
図５～図１１は、本発明の一実施形態に係る図１～図３の不揮発性メモリ装置の製造方法の種々の段階における断面図である。図５～図１１において、図ＡＡ´は、図１の線Ａ－Ａ´に対応する。
図５を参照すると、この製造段階で形成される構造は、少なくとも１つの基板２００と、少なくとも１つの積層構造体３００と、誘電体スペーサ２１２と、浮遊ゲート誘電体層２１８とを含む。
本開示の一実施形態によれば、基板２００は、ｐ型またはｎ型などの適切な導電型を有する半導体基板であってもよい。基板２００の組成は、ケイ素、ゲルマニウム、窒化ガリウム、または他の適切な半導体材料を含んでもよいが、これらに限定されない。
少なくとも１つの積層構造体３００が基板２００上にある。例えば、２つの積層構造体３００が、基板２００上に配置され、互いに側部方向に離間されている。各積層構造体３００は、ゲート誘電体層２０２と、選択ゲート２０４と、犠牲層２０８とを含み、順に積層されている。選択ゲート２０４は、導電性材料で作られ、選択ゲート２０４は適切な電圧でバイアスされると、選択ゲート２０４の下にある基板２００内のキャリアチャネル（チャネル領域と呼称する）のオン／オフを切り替えるように構成される。犠牲層２０８は積層構造体３００内の最上層であり、選択ゲート２０４に消去ゲートを形成する後続のプロセスの前に除去されるように構成される一時層である。一実施形態において、図５に示される製造段階で形成される選択ゲート２０４は、図１および図２に示される選択ゲート２０４のパターンとは異なるパターンを有する導電層でよい。したがって、図５に示す選択ゲート２０４が、図１および図２に示す選択ゲート２０４とは異なる輪郭を有する場合、選択ゲート２０４は、以下の製造プロセスにおいて図１および図２に示す選択ゲート２０４になるように、さらにパターニングされてよい。
誘電体スペーサ２１２は、積層構造体３００の側壁に形成される。誘電体スペーサ２１２の材料は例えば、シリコン酸化物／窒化ケイ素／シリコン酸化物または窒化ケイ素／シリコン酸化物である。
浮遊ゲート誘電体層２１８は、基板２００上で、少なくとも積層構造体３００の間に、またはさらに積層構造体３００の両側に形成される。浮遊ゲート誘電体層２１８の材料は、例えば、酸化シリコン、またはトンネル効果によってホットエレクトロンが通過することを可能にする他の層である。浮遊ゲート誘電体層２１８の形成方法は、例えば、熱酸化法または熱蒸着法であるが、これに限定されない。
図６を参照すると、一致導電層２５４が基板２００および選択ゲート２０４に形成され、一致導電層２５４は、その下の構造の形状に適合する。一致導電層の材料は、例えば、ドープポリシリコン、ポリサイド、または他の適切な導電性材料である。導電層の材料がドープポリシリコンのとき、その形成方法は、例えば、アンドープポリシリコン層が化学気相成長法により形成された後にイオン注入工程を実行する方法、または、インサイチュドーパント注入法による化学気相成長法を実行する方法を含む。
次いで、一致導電層をエッチングするために、フォトリソグラフィおよびエッチングプロセスが実行される。その結果、上面視において互いに分離されている複数の導電性ストライプ（図示せず）を形成するために、導電層がパターニングされている。各導電性ストライプは、Ｘ方向に沿って、少なくとも第１メモリセル領域１１０および第２メモリセル領域１１２内に延在することができる。
図７を参照すると、一致導電層２５４を覆う結合誘電体層２５８が基板２００上に形成される。一致導電層２５４は、上面視においてストライプ形状であるので、結合誘電体層２５８は一致導電層２５４の上面だけでなく、一致導電層２５４の側壁（図示せず）も覆う。結合誘電体層２５８は、シリコン酸化物／窒化ケイ素／シリコン酸化物を含む複合誘電体層とすることができるが、これに限定されない。
次に、制御ゲート層２６０が、結合誘電体層２５８上に配置される。制御ゲート層２６０が下にある構造の形状に適合し得るように、制御ゲート層２６０の厚さは適切に制御されることができる。制御ゲート層２６０はポリシリコンまたは金属などの導電性材料で形成することができるが、これに限定されない。
次に、図８を参照すると、異方性エッチングプロセスによって制御ゲート層２６０がエッチングされ、積層構造体３００の側壁に制御ゲート２４０を形成する。制御ゲート２４０は、非垂直面２４６を有する自己整合構造であり、したがって、フォトリソグラフィプロセスを使用する必要がない。制御ゲート２４０の形成後、第１メモリセル領域１１０および第２メモリセル領域１１２のそれぞれにおける制御ゲート２４０は、Ｘ方向において互いに側部方向に分離され得る。さらに、制御ゲート２４０の形成後、積層構造体３００の上に配置された結合誘電体層２５８の一部を制御ゲート２４０から露出させることができる。
図９を参照すると、制御ゲート層２６０をエッチングマスクとして用いることにより、結合誘電体層に異方性エッチング工程が実行され、垂直部２３８＿１と水平部２３８＿２とを含むＬ字型構造の結合誘電体層２３８を形成する。
エッチング方法およびエッチングのタイプまたは比率を適切に制御することによって、垂直部２３８＿１の上面２３９＿１は、制御ゲート２４０の上部先端よりも低い、平面または凹面になり得る。さらに、結合誘電体層２３８の水平部２３８＿２の端部２４２は、制御ゲート２４０の下から延在することができ、制御ゲート２４０から部分的に露出される。結合誘電体層２３８の水平部２３８＿２の端部２４２は、制御ゲート２４０から延在して露出する非垂直側壁２３９＿２を含む。垂直部２３８＿１および水平部２３８＿２を含む結合誘電体層２３８を形成した後、第１メモリセル領域１１０と第２メモリセル領域１１２との境界に位置する一致導電層２５４の一部を露出させることができる。
その後、図１０を参照すると、制御ゲート２４０および結合誘電体層２３８をエッチングマスクとして用いて、一致導電層２５４がエッチングされることで、浮遊ゲート２２４を形成する。浮遊ゲート２２４は、垂直部２２４＿１と水平部２２４＿２とを含むＬ字型構造である。制御ゲート２４０および結合誘電体層２３８をエッチングマスクとして使用することによって、浮遊ゲート２２４の形状を画定するために追加のフォトリソグラフィプロセスを実行する必要がない。浮遊ゲート２２４の水平部２２４＿２は、制御ゲート２４０で覆われていない側部先端２２６ａを含む。さらに、浮遊ゲート２２４の形成中に、制御ゲート２４０の一部を同時にエッチングすることができ、制御ゲート２４０の高さをわずかに低減することができる。しかしながら、エッチングプロセス中に制御ゲート２４０のサイズが縮小されたとしても、結合誘電体層２３８の組成が浮遊ゲート２２４の組成と異なるので、結合誘電体層２３８のサイズはそれほど縮小されない。浮遊ゲート２２４の形成後、浮遊ゲート誘電体層２１８もまたエッチングされ、第１メモリセル領域１１０と第２メモリセル領域１１２との間の境界において基板２００を露出させることもできる。
図１１を参照すると、２つのドレイン領域２４４などの少なくとも１つのドレイン領域２４４が、選択ゲート２０４の側面に形成され得る。ドレイン領域２４４は、第１メモリセル領域１１０および第２メモリセル領域１１２にそれぞれ配置され、後続の製造プロセスにおいて、ビアまたはコンタクトを介して電気的に接続される。さらに、ソース領域２２２は、制御ゲート２２０間の基板２００に同時に形成することができる。
ドレイン領域２４４およびソース領域の形成方法は、例えば、イオン注入プロセスを含む。注入されたドーパントは、装置の設計に従って決定される、ｎ型またはｐ型ドーパントでよい。ソース領域２２２およびドレイン領域２４４のドーパントおよびドーピング濃度は、同じでもよく、異なってもよい。
次いで、消去ゲート誘電体層２３４が、選択ゲート２０４、浮遊ゲート２２４、および制御ゲート２４０に一致するように形成される。
その後、図１～図４に示した構造と同様の不揮発性メモリ装置を得るために、消去ゲートおよびほかの構成が形成されてよい。
当業者は、本発明の開示を有しながら、装置および方法の、多数の修正および変更が実施されうることを容易に理解するのであろう。したがって、上記の開示は、添付の特許請求の範囲によってのみ限定されると解釈されるべきである。
本開示の一実施形態に係る不揮発性メモリ装置の概略上面図である。 本開示の一実施形態に係る、図１の線Ａ－Ａ´、線Ｂ－Ｂ´、および線Ｃ－Ｃ´に対応する不揮発性メモリ装置の概略断面図である。 本開示の一実施形態に係る、図１の線Ａ－Ａ´に対応する多様な不揮発性メモリ装置の概略断面図である。 本開示の別の実施形態に係る、図１の線Ａ－Ａ´に対応する多様な不揮発性メモリ装置の概略断面図である。 本発明の一実施形態に係る、図１および図４の不揮発性メモリ装置の製造方法の製造段階における概略的な断面図である。 本発明の一実施形態に係る、図１および図４の不揮発性メモリ装置の製造方法の製造段階における概略的な断面図である。 本発明の一実施形態に係る、図１および図４の不揮発性メモリ装置の製造方法の製造段階における概略的な断面図である。 本発明の一実施形態に係る、図１および図４の不揮発性メモリ装置の製造方法の製造段階における概略的な断面図である。 本発明の一実施形態に係る、図１および図４の不揮発性メモリ装置の製造方法の製造段階における概略的な断面図である。 本発明の一実施形態に係る、図１および図４の不揮発性メモリ装置の製造方法の製造段階における概略的な断面図である。 本発明の一実施形態に係る、図１および図４の不揮発性メモリ装置の製造方法の製造段階における概略的な断面図である。

Claims (21)

  1. 少なくとも１つのメモリセルを含み、
    前記少なくとも１つのメモリセルは、
    基板と、
    前記基板に配置された選択ゲートと、
    前記基板に配置され、前記選択ゲートから側部方向に離間され、非垂直面を含む制御ゲートと、
    前記基板に配置された浮遊ゲートであって、
    前記選択ゲートと前記制御ゲートとの間に配置され、前記制御ゲートから側部方向に離間された第１上部先端を含む垂直部と、
    前記基板と前記制御ゲートとの間に配置され、前記制御ゲートから側部方向および垂直方向に離間された側部先端を含む水平部と、を含む浮遊ゲートと、
    前記制御ゲートの前記非垂直面と、前記浮遊ゲートの前記水平部の前記側部先端とを覆う消去ゲートと、を含んでいる、不揮発性メモリ装置。
  2. 前記制御ゲートの前記非垂直面は、傾斜面または湾曲面を含んでいる、請求項１に記載の不揮発性メモリ装置。
  3. 前記制御ゲートの底面は、前記浮遊ゲートの前記垂直部の上面より低い、請求項１に記載の不揮発性メモリ装置。
  4. 前記浮遊ゲートの前記垂直部の前記第１上部先端は、前記選択ゲートの上面よりも高い、請求項１に記載の不揮発性メモリ装置。
  5. 前記浮遊ゲートは、前記浮遊ゲートの下隅に隅部をさらに含み、前記隅部は、前記制御ゲートから側部方向に離間されている、請求項１に記載の不揮発性メモリ装置。
  6. 前記浮遊ゲートの前記垂直部は、
    互いに対向し、第１方向に沿って配列された２つの第１上部先端と、
    互いに対向し、前記第１方向に沿って配列され、前記２つの第１上部先端にそれぞれ接続された２つの第１側壁と、
    互いに対向し、前記第１方向とは異なる第２方向に沿って配列された２つの第２側壁と、をさらに含み、
    前記制御ゲートは、前記第２方向に沿って延伸し、前記浮遊ゲートの前記垂直部の前記２つの第２側壁を覆う、請求項１に記載の不揮発性メモリ装置。
  7. 前記消去ゲートは上平面を含み、前記消去ゲートの高さは、前記選択ゲートの高さよりも最大で２０％高い、請求項１に記載の不揮発性メモリ装置。
  8. 前記消去ゲートは、前記浮遊ゲートの前記垂直部の上面をさらに覆う、請求項１に記載の不揮発性メモリ装置。
  9. 前記消去ゲートから側部方向に離間され、前記浮遊ゲートの前記垂直部の上面を覆うさらなる消去ゲートをさらに含む、請求項１に記載の不揮発性メモリ装置。
  10. 前記消去ゲートは第１電圧でバイアスされるように構成され、前記さらなる消去ゲートは前記第１電圧とは異なる第２電圧でバイアスされるように構成される、請求項９に記載の不揮発性メモリ装置。
  11. 前記制御ゲートと前記浮遊ゲートとの間に配置される結合誘電体層をさらに含み、
    前記結合誘電体層は、
    前記制御ゲートと、前記浮遊ゲートの垂直部との間に配置された垂直部と、
    前記制御ゲートと、前記浮遊ゲートの水平部との間に配置された水平部と、を含み、
    前記結合誘電体層の前記水平部の一部は、前記制御ゲートの下から延在し、前記制御ゲートから露出している、請求項１に記載の不揮発性メモリ装置。
  12. 前記結合誘電体層の前記水平部は、前記制御ゲートから露出された非垂直側壁を含む、請求項１１に記載の不揮発性メモリ装置。
  13. 前記選択ゲートと前記浮遊ゲートの前記垂直部との間に配置された誘電体スペーサをさらに含み、前記誘電体スペーサは、前記浮遊ゲートの前記垂直部の上面よりも低い湾曲上面を含む、請求項１に記載の不揮発性メモリ装置。
  14. 前記少なくとも１つのメモリセルは、第１メモリセルおよび第２メモリセルを含み、
    前記第１メモリセルおよび前記第２メモリセルの各々は、前記選択ゲート、前記浮遊ゲートおよび前記制御ゲートを含み、
    前記不揮発性メモリ装置は、前記第１メモリセルおよび前記第２メモリセルによって共有されるソース領域をさらに含み、
    前記ソース領域は、前記消去ゲートによって覆われている、請求項１に記載の不揮発性メモリ装置。
  15. 前記第１メモリセルおよび前記第２メモリセルは、互いに鏡像を有する、請求項１４に記載の不揮発性メモリ装置。
  16. 前記消去ゲートは、前記第１メモリセルと前記第２メモリセルとの前記制御ゲートの間隙に充填されることを特徴とする、請求項１４に記載の不揮発性メモリ装置。
  17. 不揮発性メモリ装置の製造方法は、
    基板を提供する工程と、
    前記基板に選択ゲートを形成する工程と、
    前記基板および前記選択ゲートに一致導電層を形成する工程と、
    前記選択ゲートの側壁および前記一致導電層を覆い、非垂直面を含む制御ゲートを形成する工程と、
    前記制御ゲートから露出され前記一致導電層をエッチングする工程と、
    これにより浮遊ゲートを形成し、
    前記浮遊ゲートは、
    前記選択ゲートと前記制御ゲートとの間に配置された垂直部と、
    前記基板と前記制御ゲートとの間に配置され、側部先端を含む水平部と、を含み、
    前記制御ゲートの前記非垂直面と、前記浮遊ゲートの前記水平部の前記側部先端と、を覆う消去ゲートを形成する工程と、を含む、不揮発性メモリ装置の製造方法。
  18. 前記制御ゲートを形成する前に、前記一致導電層を覆う結合誘電体層を形成する工程と、
    前記制御ゲートを形成した後、前記制御ゲートから露出した前記結合誘電体層をエッチングする工程と、
    これにより前記一致導電層の一部を露出させ、
    前記結合誘電体層から露出した前記一致導電層の前記一部をエッチングする工程と、をさらに含み、
    これにより前記浮遊ゲートを形成する、請求項１７に記載の不揮発性メモリ装置の製造方法。
  19. 前記一致導電層をエッチングする工程において、前記結合誘電体層は、
    前記制御ゲートと前記選択ゲートとの間に配置された垂直部と、
    前記制御ゲートと前記基板との間に配置された水平部と、を含み、
    前記結合誘電体層の前記水平部の一部は、前記制御ゲートの下から延在し、前記制御ゲートから露出している、請求項１８に記載の不揮発性メモリ装置の製造方法。
  20. 前記一致導電層をエッチングする工程において、前記結合誘電体層の前記水平部は、前記制御ゲートから露出された非垂直側壁を含む、請求項１９に記載の不揮発性メモリ装置の製造方法。
  21. 前記消去ゲートを形成する工程においてさらなる消去ゲートを同時に形成する工程をさらに含み、
    さらなる前記消去ゲートは、前記選択ゲートから側部方向に離間され、前記浮遊ゲートの前記垂直部の上面を覆う、請求項１７に記載の不揮発性メモリ装置の製造方法。
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