JP2005223340A - 自己整列スプリットゲート型の不揮発性半導体メモリ素子、及びその製造方法 - Google Patents

自己整列スプリットゲート型の不揮発性半導体メモリ素子、及びその製造方法 Download PDF

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Abstract

【課題】 自己整列されたフローティングゲートとコントロールゲート構造とを有する不揮発性スプリットゲート型メモリセルと、かかるメモリセルについて、このスプリットゲート素子の相対的長さと分離についてより向上した大きさ制御を可能にする製造工程を提供する。
【解決手段】 各コントロールゲート１２０は、関連したフローティングゲート１０４ａの少なくとも一部上に延長される凸部を含み、この凸部の大きさは、除去されて中間絶縁構造内に凹領域を形成する第１犠牲ポリシリコンスペーサ１１４により決定される。次に、ポリシリコンスペーサ１１４としてこのコントロールゲート１２０を中間絶縁構造に隣接して形成し、このスペーサ部が凹領域に延長されてこの凸部の寸法と間隔、及びスプリットゲート電極の上部を分離させるインターポリ酸化物の厚さを決定することによって、性能向上と製造の容易性とを提供する。
【選択図】 図１

Description

本発明は、スプリットゲート型メモリセル及びこのメモリセルを含む半導体素子に係り、特にフローティングゲートとコントロールゲートとが自己整列され、コントロールゲートの少なくとも一部がフローティングゲートとオーバーラップされるスプリットゲート型メモリセル、及びこのスプリットゲート型メモリセルの製造方法に関する。
該当チャンネル領域の性能を変化させるために充填するフローティングゲート、及びコントロールゲートを利用する半導体メモリセルは、多様な形態で製造される。このようなメモリセルは、不揮発性メモリアレイ及び素子を形成するために使用し、これによって電力の消費または頻繁なリフレッシュがなくても、保存されたデータを比較的長時間に保持できる。このような装置は、特に長時間に電力を得られないか、または頻繁に妨害される装置で、または少ない電力消耗が要求されるバッテリ依存装置で有用である。
その結果、このようなタイプの装置は、携帯用通信装置、マイクロプロセッサまたはマイクロコンピュータチップに挿入されているメモリブロック、そして音楽及び／または画像データを保存するために広く使用するメモリのような装置で頻繁に発見される。フローティングゲートメモリセルは、スプリットゲート型または積層されたゲート型構造でも配置されることができ、単一装置上にこの２つの構造の組み合わせを含むこともできる。
スプリットゲート型メモリセルトランジスタは、従来のフラッシュメモリより、バイト動作（８ビット記録／削除）、約１μＡの比較的低いプログラミング電流、セレクトトランジスタとして使われるコントロールゲートとの干渉についての高い抵抗性、及びホットキャリアー注射を利用することによって得られる高速性などの幾つかの利点を提供する。一方、スプリットゲート型メモリセルトランジスタは、対応するフラッシュセルよりさらに大きいサイズと、それに対応するＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングインジェクションを利用するＥＥＰＲＯＭよりさらに低い耐久性などの幾つかの短所を有する。
米国特許出願第２００２／００３４８４６号 米国特許第６，３２９，６８５号 米国特許第６，３６２，０４８号 米国特許第６，４２９，４７２号 米国特許第６，４８６，５０８号 米国特許第６，５２４，９１５号 米国特許第６，５６２，６７３号 米国特許第６，５８９，８４２号
フローティングゲートメモリセルアレイの製造と関連した問題点は、ソース、ドレイン、コントロールゲート及びフローティングゲートを含む多様な機能性素子の配置にあった。集積度向上のためのデザインルールがこのような多様な素子の大きさ及び間隔を減少させることによって、正確かつ制御可能な整列の必要性は増加する。多様なメモリ素子の適切な相対的整列及び方向性は、生産性の向上、性能偏差の減少、最終半導体製品の信頼度の向上につながる。
自己整列は、半導体製造分野の公知技術であって、これにより、例えば所定の工程シーケンスの結果として、ＣＭＯＳゲート電極及び隣接ソース／ドレイン領域などの特定素子が相互自動に整列され、多重フォトリソグラフィパターン整列についての依存必要性を避けることができる。
スプリットゲート型メモリセル状において、コントロールゲート電界効果トランジスタ（ＦＥＴ）は、ソース側のインジェクションセルについてのプログラミングインジェクション効率を決定するのに重要な役割を行う。コントロールゲート長Ｌｅｇ（ＷＬ（ｗｏｒｄ−ｌｉｎｅ）ポリ長ともいう）、即ち、チャンネル領域上に配置されたコントロールまたは選択ゲート長についての優秀な工程制御は、コントロールゲート装置の完全なターンオフを提供し、ミラーセルのプログラミングの間の干渉または撹乱可能性を減少させることができる。
スプリットゲート型メモリセルの製造に関する問題点は、対となるコントロールゲート長及び位置の不一致である可能性がある。図１に示したように、２つのコントロールゲートは、共通ソース領域の一側上に、ソース領域と対応するドレイン領域との間のチャンネル部上へ配置される。もし、コントロールゲート長Ｌｃｇ１とＬｃｇ２とが実質的に同一でなければ、ソースとドレインとの間を流れる電流の量が相異なり、その結果、２つのミラーセルの動作が相異なるようになる。
データは、充電（プログラム）されるか、または放電（削除）される時のフローティングゲート１０４ａの状態についての関数であって、それぞれのトランジスタを通じて流れる電流の変化を利用して、このようなスプリットゲート型メモリセル内に保存されることができる。充電（プログラム）動作の間に、例えば基板をグラウンドである０Ｖ近所に維持したままで共通ソースに相対的に高電圧、例えば８〜１２Ｖを、対応するコントロールゲート１２０に中間電圧、例えば１〜３Ｖを、そして対応するドレイン１２６に相対的に低電圧、例えば０〜０．５Ｖを印加することによって、電子をフローティングゲート１０４ａに注入できる。フローティングゲート１０４ａは、それによるチャンネルホット電子注入（Ｃｈａｎｎｅｌ Ｈｏｔ Ｅｌｅｔｒｏｎ Ｉｎｊｅｃｔｉｏｎ：ＣＨＥＩ）メカニズムによって電子を蓄積することによって、トランジスタの有効しきい電圧Ｖｔｈは一般的に約３Ｖ以上のレベルまで増加する。
逆に、放電（削除）動作の間に、例えば、共通ソース１１６、対応するドレイン１２６及び基板１００をグラウンドである０Ｖ、またはその近所に維持させたままでコントロールゲート１２０に相対的に高電圧、例えば８〜１２Ｖを印加することによってフローティングゲート１０４ａから電子を回収できる。フローティングゲート１０４ａが、それによるＦ−Ｎトンネリングメカニズムによってその蓄積された電子を放電させれば、トランジスタの有効しきい電圧であるＶｔｈが一般的に約１Ｖ未満に減少し、さらには０Ｖ未満のレベルまで減少できる。
一旦、プログラムされるかまたは削除された場合、図１で示したように、コントロールゲート１２０に約２Ｖの読み取り電圧を印加し、ドレイン１２６に約１Ｖを印加し、ソース１１６と基板１００とをグラウンドである０Ｖ、またはその近くに維持することによってスプリットゲートメモリを読み取ることができる。読み取られる時、フローティングゲートが充電されれば、Ｖｔｈは読み取り電圧を十分に超過してトランジスタが“オフ”となる。逆に、読み取られる時、フローティングゲートが放電されれば、Ｖｔｈは十分に読み取り電圧未満となってトランジスタが“オン”となることを保証する。周知のように、最終半導体製品についての性能要求を考慮して選択したスプリットゲート型トランジスタ素子の大きさとドーピングとは、このようなトランジスタを動作させるために必要な電圧及び電流の正確な範囲を決定する。
図１に示したように、スプリットゲート型メモリセルは、共通ソース領域１１６の対向面上にフローティングゲート１０４ａ及び対応するコントロールゲート１２０が配置され、絶縁材料により互いに分離される構造を有する。また、フローティングゲート１０４ａは、外部電流ソースから周囲の絶縁材料によって電気的に孤立される。
フローティングゲート１０４ａとコントロールゲート１２０との実質的に垂直な部分の間の絶縁材料２００は、ゲート間絶縁層、トンネリング絶縁体またはトンネリング酸化膜と称することができる。フローティングゲート１０４ａと基板１００との間の絶縁材料２０４は、カップリング絶縁体またはカップリング酸化膜と称することができる。類似して、コントロールゲート１２０と基板１００との間の絶縁材料２０６は、ゲート絶縁体またはゲート酸化膜と称することができる。
例えば、絶縁材料２０４及び２０６は、製造工程中に他の段階で形成でき、それにより組成及び／または厚さにおいて多少差がありえる。フローティングゲート１０４ａの上部側とコントロールゲート１２０との間の絶縁材料２０２は、インターポリ酸化膜（ｉｎｔｅｒｐｏｌｙ ｏｘｉｄ：ＩＰＯ）と称することができる。
これらの絶縁領域２００、２０２、２０４、２０６のそれぞれは、順次にスプリットゲート型トランジスタのための総キャパシタンスＣｔｏｔに寄与する関連キャパシタンス、即ち、Ｃｔｕｎ、ＣＩＰＯ、Ｃｃ、Ｃｇを有する。これらのキャパシタンスは、充電（プログラム）動作の間に順次にホット電荷を生成し、それをフローティングゲートに向かわせる電界を生成するように、フローティングゲート１０４ａに印加される電圧に影響を与えることもできる。一般的に、プログラム段階の間に、フローティングゲート１０４ａに誘導された電圧Ｖｆｇは、方程式１によって共通ソースに印加された電圧Ｖｓに対応する。
Ｖｆｇ＝Ｖｓ＊（Ｃｃ／Ｃｔｏｔ） … （式１）
したがって、Ｃｃ／Ｃｔｏｔの大きさは、スプリットゲート型トランジスタを設計する時に考慮せねばならない因子である。Ｃｃ／Ｃｔｏｔがより高い値を有するほどフローティングゲートに誘導される電圧がより高くなり、トランジスタの電子インジェクション（プログラム）効率が増加される。
同様に、放電（削除）動作の間に、電子はトンネル絶縁層２００及び／またはＩＰＯ２０２を通じたＦ−Ｎトンネリングにより、フローティングゲートからコントロールゲートに動く。この場合、一般的に、フローティングゲート１０４ａに誘導された電圧Ｖｆｇは、次式２によってコントロールゲートに印加された電圧Ｖｃｇに対応する。
Ｖｆｇ＝Ｖｃｇ＊（（Ｃｔｏｔ−ＣＩＰＯ−Ｃｇ）／Ｃｔｏｔ） … 式２
したがって、向上した性能のために、ＣＩＰＯを増加させてフローティングゲート上の有効電圧Ｖｆｇを減少させることが望ましい。放電動作の間のＶｆｇの減少は、電子放電（削除）効率だけでなくメモリセルの耐久性に影響を及ぼす。さらに、Ｆ−Ｎトンネリングメカニズムを利用する場合に、トンネル電流は絶縁層内の電子トラップにより減少されるので、装置の性能を劣化させる。この劣化は、フローティングゲートの有効電圧を増加させることによって多少抑制できる。
また、トンネリングとＩＰＯとが有するフローティングゲートの挙動についてのキャパシタンスの寄与分Ｃｔｕｎ及びＣＩＰＯ間の関係は、次式３によってカップリング比率αで表現できる。
α＝（（Ｃｔｕｎ＋ＣＩＰＯ）／Ｃｔｏｔ） … （式３）
特許文献１ないし８には、所定の製造工程と、それによるフローティングゲート構造とが示されて説明されており、参照としてその全文がこれに含まれている。
本発明は、上記事情に鑑みてなされてものであり、自己整列されたフローティングゲートとコントロールゲート構造とを有する不揮発性スプリットゲート型メモリセルと、かかるメモリセルについて、このスプリットゲート素子の相対的長さと分離についてより向上した大きさ制御を可能にする製造工程を提供する。
本発明によるスプリットゲート型トランジスタの実施例は、コントロールゲート及びフローティングゲートの自己整列を提供し、トンネリング及びＩＰＯについての制御を向上させる。これらの工程及び構造的向上は、向上したプログラム／削除効率、耐久性及び装置間の均一性といえる。
本発明によるスプリットゲート型トランジスタを形成する実施例は、基板上に第１絶縁層を形成する段階、第１絶縁層上に第１半導体層を形成する段階、第１半導体層上に第２絶縁層を形成する段階、第２絶縁層上に第３絶縁層を形成する段階、第３絶縁層をパターニング及びエッチングして実質的に垂直な側壁を有し、第２絶縁層の一部を露出させる開口を形成する段階、第１半導体層の一部を酸化させて半導体酸化物層を形成する段階、第２半導体層を蒸着する段階、非等方エッチングを利用して前記第２半導体層をエッチングして、開口の側壁に隣接するスペーサを形成し、半導体酸化物層の一部を露出させる段階、半導体酸化物層の露出された一部をエッチングして、第１絶縁層の一部を露出させる段階、第４絶縁層を、開口を充填するのに十分の厚さで蒸着する段階、第４絶縁層の上部を除去して第３絶縁層の表面を露出させ、実質的に平坦な表面を形成する段階、スペーサを実質的に維持しつつ、第３絶縁層を除去してベース構造を形成する段階、ベース構造をエッチングマスクとして使用して、第１半導体層をエッチングして第１絶縁層を露出させ、フローティングゲート構造を形成する段階、フローティングゲート構造上に絶縁層を形成する段階、ベース構造の表面に実質的に順応する第３半導体層を蒸着する段階、第３半導体層をエッチングして、それぞれが対を成すが該当フローティングゲート構造から絶縁され、それぞれの一部が少なくとも部分的に該当フローティングゲート構造の上部に配置されるように、ベース構造の側壁に隣接するコントロールゲート構造を形成する段階、第４絶縁層を蒸着してコントロールゲート構造を絶縁する段階を順次に含む。
また、不揮発性スプリットゲート型メモリセルを製造する実施例を開示しており、この実施例は、基板上に第１絶縁層を形成する段階、第１絶縁層上に第１半導体層を形成する段階、第１半導体層上に第２絶縁層を形成する段階、第２絶縁層上に第３絶縁層を形成する段階、第３絶縁層をパターニング及びエッチングして、実質的に垂直な側壁を有し、第２絶縁層の一部を露出させる開口を形成する段階、第１半導体層の一部を酸化させて半導体酸化物層を形成する段階、側壁材料層を蒸着する段階、非等方エッチングを利用して側壁材料層をエッチングして、開口の側壁に隣接するスペーサを形成し、半導体酸化物層の一部を露出させる段階、半導体酸化物層の露出された部分をエッチングして、第１半導体層の一部を露出させる段階、第１半導体層の露出された部分をエッチングして、第１絶縁層の一部を露出させる段階、第１絶縁層の露出された部分を通じてドーパント種を注入して、基板の一部にソース領域を形成する段階、開口を充填するのに十分の厚さで第４絶縁層を蒸着する段階、第４絶縁層の上部を除去して、第３絶縁層の表面を露出させて実質的に平坦な表面を形成する段階、第３絶縁層及びスペーサを除去して、凹領域を含む側壁を有する絶縁体構造を形成する段階、第２絶縁層を除去する段階、半導体酸化物層の残存部を利用して第１半導体層をエッチングして、第１絶縁層を露出させて第１導電体要素を形成する段階、第１導電体要素上に第５絶縁層を形成する段階、絶縁体構造の表面に実質的に順応し、側壁の凹領域を充填する第２半導体層を蒸着する段階、第２半導体層をエッチングして、それぞれが対を成してその一部が該当第１導電体要素の上部に配置される半導体スペーサを絶縁体構造の側壁に隣接するように形成し、第１絶縁層の一部を露出させる段階、第１絶縁層の露出部を通じてドーパント種を注入して、基板内にドレイン領域を形成する段階、第２導電体要素を絶縁させる絶縁層を形成し、ソース領域、ドレイン領域、及び前記第２導電体要素に独立された電気的接続を提供する段階を順次に含む。
また、実施例えば補償フローティングゲート及びコントロールゲートを形成する方法を開示しており、本方法は、凹領域及び凸領域を有する側壁表面を備え、この凸領域が凹領域の下部に配置される絶縁体構造を形成する段階、エッチマスクとして絶縁体構造の凸領域を利用して、半導体層をエッチングしてフローティングゲート構造を形成する段階、フローティングゲート上に絶縁層を形成して、凹領域を含む側面を有する中間絶縁体構造を形成する段階、及び側面に順応し、フローティングゲート構造の一部上に延長された凸部を含むコントロールゲート構造を中間絶縁体構造に隣接して形成する段階を含む。
本発明による製造工程の実施例は、第１ポリシリコンスペーサ１１４ａ、フローティングゲート１０４ａ上の絶縁層、及びコントロールゲート構造１２０の形成を制御することによって、コントロールゲートとフローティングゲートとの間に配置された絶縁材料だけでなく、フローティングゲート１０４ａとコントロールゲート１２０との相対的な大きさ及び位置についての制御をより向上させる。この向上した制御は、自己整列構造と結合して、より一貫された性能と向上した効率とを有するスプリットゲート型メモリ装置を形成する方法を提供する。さらに、ゲート構造の相対的な大きさについての向上した制御は、プログラム／削除効率の増加と向上した耐久性とを有する装置の生産を可能にする。
以下、本発明によるスプリットゲート型トランジスタ構造、及びこのようなスプリットゲート型トランジスタ構造の製造方法についての実施例を、添付された図面を参照してさらに詳細に説明する。しかし、周知のように、本発明は複数の他の形態で実施でき、以下に開示された実施例に限定されるものと解釈されてはならず、かえって、これらの実施例は本開示を完全にするために提供されたものであり、当業者に本発明の思想を完全に伝達する。
図面は、以下でさらに詳細に説明しようとする本発明の実施例の理解を助けるためのものであり、不当に本発明を制限するものと解釈されてはならない。特に、図面に示された多様な素子の相対的間隔、大きさ及び寸法は、実際のスケールではなく、より明確な説明のために、誇張、減縮されるか、または変形されることもある。また、当業者は、例えばフォトレジストパターン及び多層金属配線構造を含む半導体装置の製造時に一般的に使われる所定の層を省略して単純化し、明確性を向上させ、図面の数を減少させたということが分かる。
以下で使われたように、他の層または基板“上に”または“上へ”と説明された層または構造は、参照された層または基板に直接的に形成されるか、または積層される必要はなく、一つ以上の中間層を含むと理解せねばならない。類似して、層または構造が他の層または表面の“下部に”あると説明する場合には、層または構造が必ずしも参照された層または表面の下部に直接的に配置されるものではなく、一つ以上の中間層を含むことができると理解せねばならない。したがって、“隣接した”及び“傍の”という用語も、相対的な方向を説明するものと理解せねばならず、中間層または材料を含んでいると理解せねばならない。
図２Ａ〜図２Ｍは、本発明による工程の実施例を示す。図２Ａに示したように、例えばＰ型シリコンである半導体基板１００を備え、例えばその上にシリコン酸化物として、一般的に約５０〜１５０Åの厚さを有する第１絶縁層１０２を基板の酸化または蒸着工程により形成する。半導体基板１００とは、たとえば、半導体ウエハであり、ｐ型半導体ウエハである。次に、第１ポリシリコン層（第１半導体層）１０４は、一般的に５００〜１５００Åの厚さを有し、第１絶縁層上に形成される。意図的に、第１ポリシリコン層１０４は、フローティングポリまたはＦポリとも称することができる。次に、第２絶縁層１０６は、一般的に約３０〜１００Åの厚さを有する薄いシリコン酸化物層であり、例えば、第１ポリシリコン層の一部を酸化させることによって、第１ポリシリコン層１０４上に形成する。
第３絶縁層１０８は、例えば、約２０００〜３０００Åの厚さを有するシリコン窒化物層であり、一般的に低圧ＣＶＤ（ＬＰＣＶＤ）、プラズマ強化ＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ：ＰＥＣＶＤ）のような化学気象蒸着（ＣＶＤ）や、他の適切な蒸着工程を利用して第２絶縁層１０６上に形成する。次に、第３絶縁層１０８上にフォトレジスト層（図示せず）を形成し、露光及び現像して第３絶縁層の一部を露出させるフォトレジストパターンを形成する。次に、第３絶縁層１０８の露出部をエッチングして、第２絶縁層１０６の一部を露出させる開口またはトレンチ１１０を形成する。例えば、望ましくは、利用されたエッチング工程は、例えば第２絶縁層１０６についての第３絶縁層１０８に対して１０以上の比較的高選択比を有する。
図２Ｂに示したように、第２絶縁層１０６の露出部と、さらに詳細にはポリシリコン層１０４の下部とは、追加的な酸化工程を経て、トレンチ１１０内に露出された第３絶縁層１０８のエッジの下部に延長され、減少された厚さを有する一定の鳥のくちばし（ｂｉｒｄ’ｓ ｂｅａｋ）状の領域を含むＦポリ酸化物領域１１２（半導体酸化物層）を含む。一般的にＦポリ酸化物１１２は、約５００〜１５００Åの厚さを有し、酸化する間にＦポリ厚さの半分以上を消耗できる。なお、第１ポリシリコン層１０４の厚さは、該第１ポリシリコン層１０４上の露出された部分上に形成されたＦポリ酸化物領域１１２の厚さの少なくとも約９０％以上、約１１０％未満である。また、Ｆポリ酸化物領域１１２の下部にある第１ポリシリコン層１０４の厚さは、蒸着された状態の他の第１ポリシリコン層１０４の厚さの少なくとも４０％以上である。 次に、図２Ｃに示したように、第３絶縁層１０８及びＦポリ酸化物１１２上に、一般的に順応する第２ポリシリコン層１１４（第２半導体層、側壁材料層）を蒸着する。第２ポリシリコン層１１４は、一般的に約１５００〜３０００Åの厚さを有する。
次に、図２Ｄに示したように、この第２ポリシリコン層１１４は、反応性イオンエッチング（ＲＩＥ）のような非等方性エッチング工程を経て、トレンチ１１０の側面に隣接するポリシリコンスペーサ１１４ａを形成する。ポリシリコンスペーサ１１４ａは、一般的に約０．１５〜０．２５μｍの底部幅ｗで特性分析を行え、Ｆポリ酸化物１１２の周辺部を被覆する。トレンチ１１０の中央部内に形成されたポリシリコン層１１４の部分は、スペーサ形成中に除去され、Ｆポリ酸化物１１２の一部を露出させる。
次に、図２Ｅに示したように、Ｆポリ酸化物１１２の露出部を除去して、Ｆポリ酸化物１１２がスペーサ１１４ａの下部に残存するようにＦポリ１０４の一部を露出させる。
次に、図２Ｆに示したように、Ｆポリ１０４の露出部を除去して、第１絶縁層１０２の一部を除去できる。また、Ｆポリ１０４の露出部を除去するために利用されるエッチング工程は、トレンチ１１０の側壁に隣接する減少されたポリシリコンスペーサ１１４ｂを形成する特徴がある。露出されたポリシリコン領域１０４、１１４ａ及び第１絶縁層１０２についてのエッチング選択度と、第１絶縁層の相対的な厚さとは、このエッチング工程でポリシリコンスペーサ１１４ａがどの程度除去されるか、そして底部幅ｗがどの程度減少するかを決定する。最終底部幅ｗは、０．１μｍ台である可能性がある。
図２Ｆに示したように、一旦Ｆポリの露出部が除去されれば、約４０ＫｅＶのエネルギで約１０１５イオン／ｃｍ２の次数を有するドーズで、ｎ型ドーパント、例えばＡｓまたはＰのようなドーパント種を基板に注入させて、トランジスタ用共通ソース領域１１６を形成する。
次に、図２Ｇに示したように、ソース注入を完成した後には、基板上に厚いシリコン酸化物層（図示せず：第４絶縁層）を蒸着する。このシリコン酸化物層は、トレンチ１１０を完全に充填できるように十分な厚さを有せねばならず、１５，０００Å程度に厚い可能性がある。次に、一般的に化学的機械的研磨（ＣＭＰ）工程を利用してこのシリコン酸化物層の上部を除去して、第３絶縁層１０８の上部表面を露出させて実質的に平坦な表面を形成する。シリコン酸化物の残存部は、トレンチ１１０を完全に充填させる孤立された酸化物構造１１８（第４絶縁層）を形成する。
図２Ｈに示したように、酸化物構造１１８を形成した後に、第３絶縁層１０８を除去する。第３絶縁層１０８がシリコン窒化物である実施例において、一般的に１５０℃以上の熱い燐酸（Ｈ３ＰＯ３）水溶液を含む湿式エッチング工程を利用して除去できる。一旦、第３絶縁層１０８が除去されれば、減少されたポリシリコンスペーサ１１４ｂは露出されて、水酸化アンモニウム（ＮＨ４ＯＨ）の水溶液を含む湿式エッチング工程を利用して除去できる。これによる構造（ベース構造）の露出部は、酸化物構造１１８及び第２絶縁層１０６の残存部を含む。
次に、図２Ｉに示したように、一般的にＦポリ層１０４の一部を露出させるように、湿式エッチングまたは乾式エッチングを利用して第２絶縁層１０６の残存部を除去する。エッチング組成によって、減少されたポリシリコンスペーサ１１４ｂの除去と関連して第２絶縁層１０６の残存部を除去できる。第２絶縁層１０６の残存部を除去した後に、エッチングマスクとして酸化物構造１１８を利用して、Ｆポリ層１０４の露出部をエッチングして第１絶縁層１０２を露出させる。Ｆポリ層１０４の残存部は、フローティングゲート構造１０４ａ（第１導電体要素）となる。
次に、図２Ｊに示したように、熱酸化及び／またはＣＶＤ工程を通じて酸化物構造１１８の露出表面とフローティングゲート構造１０４ａ上に、一般的に約５０〜１５０Åの厚さを有する絶縁酸化物層（第５絶縁層）を形成してフローティングゲート構造を絶縁させ、ゲート酸化膜を形成する。次に、基板上に約２０００〜４０００Åの厚さで第３ポリシリコン層（図示せず：第３半導体層）を蒸着し、ＲＩＥのような非等方性エッチバック工程を経て、酸化物構造１１８に隣接するコントロールゲート構造１２０（第２導電体要素）を形成する。また、ワードラインポリシリコンとも称するコントロールゲート構造１２０は、トンネリング酸化物２００から延長して、基板１００のチャンネル領域に渡って底部長Ｌと特徴付けることができる。この底部長Ｌは、蒸着されたポリシリコン層の厚さ、エッチング化学及び過剰エッチング程度により調節され、寸法制御を可能にする。一般的な底部長Ｌは、約０．２０〜０．３５μｍの範囲である。
図２Ｋに示したように、基板１００内に注入マスクとして酸化物構造１１８とコントロールゲート構造１２０とを使用して、若干ドーピングされた低濃度ドレイン（ＬＤＤ）領域１２２を形成できる。共通ソース領域のように、ＬＤＤ領域１２２（第１ドーズ）は、一般的にＮ−ドレイン領域を形成する約１０１３イオン／ｃｍ２の減少されたドーズ、約４０ＫｅＶのエネルギでＡｓ及び／またはＰである一つ以上のｎ型ドーパント（第１ドーパント種）を注入して形成できる。
ＬＤＤ領域１２２を形成した後には、図２Ｌに示したように、基板上に酸化物層（図示せず）を蒸着して、ＲＩＥのような非等方性エッチバック工程を経て、コントロールゲート１２０の側面に隣接する酸化物スペーサ（第６絶縁層）１２４を形成する。注入マスクとして酸化物構造１１８、コントロールゲート構造１２０、及び酸化物スペーサ１２４を利用して、基板に一般的にＡｓまたはＰであるｎ型ドーパント（第２ドーパント種）の追加的な過剰注入を行ってＮ＋ドレイン領域１２６（第２ドーズ）を形成でき、一般的に共通ソース領域を形成するために使用する注入エネルギとドーズとの組み合わせに相応する組み合わせを利用する。このような高濃度のドレイン領域は、Ｎ＋ビットラインジャンクションとも称する。ＬＤＤ領域１２２へのドーパントの注入量は、Ｎ＋ドレイン領域１２６へのドーパントの注入量に対して、１／２５以下である。
図２Ｍに示したように、Ｎ＋ドレイン領域１２６の形成後に、基板上に一般的に約１０，０００〜１５，０００Åの厚さを有するＣＶＤ酸化物である厚い酸化物層１２８を形成する。この酸化物層１２８は、ＣＭＰ工程を利用して平坦化させて、パターニングにさらに適した表面を提供する。次に、酸化物層１２８上にフォトレジスト層（図示せず）を形成し、露光及び現像して、酸化物層の一部を露出させる接続パターンを形成する。次に、酸化物層１２８の露出部をエッチングして、ソース領域１１６、ドレイン領域１２６（図示せず）及びコントロールゲート１２０（図示せず）に延長される接続開口を形成する。フォトレジストパターンを除去した後に、一般的にＴｉ及びＴｉＮの組み合わせを含む初期バリヤー金属を含む一つ以上の導電性材料で接続開口を充填し、Ｗのような他の金属層を蒸着して残りの接続開口を充填した後、ＣＭＰ工程により金属側の上部を除去して下地素子に電気的接続を提供する接続プラグ１３０を形成する。例えば、タングステンを利用した工程は、約２０００〜３０００Åの厚さを有するＷ層の蒸着を含み、次に、タングステンＣＭＰ工程を行って厚い酸化物１２８の上部表面を露出させ、接続開口部内にＷプラグを形成する。
以上のようにして、スプリットゲート型トランジスタが形成される。ここで、フローティングゲート１０４ａは、断面積Ａｆを有し、コントロールゲート１２０は、断面積Ａｃ及び凸部を有する。凸部は、ソース領域１１６方向にフローティングゲートの外部上に延長され、Ａｆ対Ａｃの比は、約１：２〜１：１０である。
フローティングゲート１０４ａは、ゲート長Ｌｆを有し、コントロールゲート１２０の凸部は、フローティングゲート１０４ａ上に距離Ｌｐほど延長され、ＬｐとＬｆとの比は、約２：３〜１：５である。
また、コントロールゲート１２０の凸部の下部の底面は、厚さＴＩＰＯを有するインターポリ酸化物によりフローティングゲート１０４ａ電極から分離されている。また、コントロールゲート１２０の凸部以外の部分（非凸部）の下部は、厚さＴｔｕｎを有するトンネリング酸化物によりフローティングゲート１０４ａから分離された実質的に垂直な表面を含む。コントロールゲート１２０の非凸部の下部は、誘電体層からなるゲート酸化物部分によってＬＤＤ１２２から分離された実質的に水平な表面を含み、前記ゲート酸化物はＴｇの厚さを有する。フローティングゲート１０４ａの下部は、誘電体層からなる厚さＴｃのカップリング酸化物部分により前記チャンネル領域から分離された実質的に垂直な表面を含む。このスプリットゲート型セル構造において、ＴＩＰＯ＞Ｔｔｕｎ、ＴＩＰＯ＞Ｔｃ及びＴＩＰＯ＞Ｔｇの関係が満足される。
ＴｃとＴｇとの比は、約３：１〜１：３であることが好ましい。さらに好ましくは、ＴｃとＴｇとの比は、約１：１である。
導電性材料で接続開口を充填した後に、基板上に、例えばアルミニウムまたはアルミニウム合金の他の金属層を形成する。次に、金属配線層１３２を形成するために、この金属層をパターニングしてエッチングする。周知のように、必要であるか、または望ましい場合、層間絶縁体（図示せず）を蒸着し、金属配線からなる第１層１３２へのバイアスを開口させ、導電性ビアプラグ（図示せず）及び金属配線（図示せず）からなる第２層を形成することによって、追加的な金属配線層（図示せず）を形成できる。
実施例を参照して本発明を説明したが、本発明はこれに限定されず、当業者が特許請求の範囲で定義された本発明の思想と範囲とを逸脱せずに、特に、多様な層の組成と相対的厚さに関連した多様な変形形態の存在を認識できるということは自明である。
本発明は、コントロールゲートが共通ソース領域に対して対称なミラー対を有するスープレットゲート型メモリセル構造で、コントロールゲートの相対的な大きさ及び位置についての正確な制御に使われることができる。
本発明による実施例であって、スプリットゲート型トランジスタの垂直断面部を示す図面である。 図１に示したスプリットゲート型トランジスタを製造する方法における、所定の工程段階を示す垂直断面部を示す図面である。 図２Ａに続く工程段階を示す垂直断面部を示す図面である。 図２Ｂに続く工程段階を示す垂直断面部を示す図面である。 図２Ｃに続く工程段階を示す垂直断面部を示す図面である。 図２Ｄに続く工程段階を示す垂直断面部を示す図面である。 図２Ｅに続く工程段階を示す垂直断面部を示す図面である。 図２Ｆに続く工程段階を示す垂直断面部を示す図面である。 図２Ｇに続く工程段階を示す垂直断面部を示す図面である。 図２Ｈに続く工程段階を示す垂直断面部を示す図面である。 図２Ｉに続く工程段階を示す垂直断面部を示す図面である。 図２Ｊに続く工程段階を示す垂直断面部を示す図面である。 図２Ｋに続く工程段階を示す垂直断面部を示す図面である。 図２Ｌに続く工程段階を示す垂直断面部を示す図面である。
符号の説明
１００ 基板、
１０４ａ フローティングゲート、
１１６ ソース領域、
１２０ コントロールゲート、
１２２ ＬＤＤ領域、
１２６ ドレイン、
１２８ 酸化物層、
１３２ 金属配線層、
２００、２０２、２０４、２０６ 絶縁材料。

Claims (35)

  1. ａ）凹領域、及びその凹領域の下部に配置された凸領域がある側壁を有する絶縁構造を形成する段階と、
    ｂ）前記絶縁構造の凸領域をエッチングマスクとして利用して、半導体層をエッチングしてフローティングゲート構造を形成する段階と、
    ｃ）前記フローティングゲート構造上に絶縁層を形成して、前記フローティングゲート構造を統合し、凹領域を含む側面を有する中間絶縁構造を形成する段階と、
    ｄ）前記中間絶縁構造に隣接し、前記側面に順応しつつ、前記フローティングゲート構造の一部上に延長される突出領域を含むコントロールゲート構造を形成する段階と、を順次に含むことを特徴とするスプリットゲート型トランジスタの製造方法。
  2. 前記絶縁構造を形成する前に、基板内に共通ソース領域を形成する段階と、
    前記コントロールゲート構造を形成した後に、前記基板内にドレイン領域を形成する段階と、
    前記ドレイン領域を形成した後に、厚い絶縁層を形成する段階と、
    前記厚い絶縁層を通じて複数の接続開口を形成して、電気的接続が前記共通ソース、前記ドレイン及び前記コントロールゲート構造に独立的に行われる段階と、をさらに含むことを特徴とする請求項１に記載のスプリットゲート型トランジスタの製造方法。
  3. 前記接続開口内にＴｉ層を蒸着する段階と、
    前記接続開口内のＴｉ層上にＴｉＮ層を蒸着する段階と、
    前記接続開口内のＴｉＮ層上にＷ層を蒸着する段階と、
    前記基板を平坦化して前記厚い絶縁層の表面を露出させて、前記接続開口を充填するタングステンプラグを形成する段階と、をさらに含むことを特徴とする請求項２に記載のスプリットゲート型トランジスタの製造方法。
  4. 前記凹領域を形成する段階は、
    窒化物層内に形成されたトレンチに、トレンチ壁に隣接して形成されるように犠牲ポリシリコンスペーサを形成する段階と、
    シリコン酸化物で前記トレンチの残余部を充填し、前記シリコン酸化物を平坦化して前記窒化物層の上部表面を露出させる段階と、
    前記窒化物層を除去する段階と、
    前記ポリシリコンスペーサを除去して前記絶縁構造を形成する段階と、をさらに含むことを特徴とする請求項２に記載のスプリットゲート型トランジスタの製造方法。
  5. 前記凸領域を形成する段階は、
    窒化物層にトレンチを形成する段階と、
    前記窒化物層の下部に形成されたポリシリコン層の一部を酸化させて、前記窒化物層の周辺部の下に延長されるシリコン酸化物層を形成する段階と、
    前記トレンチの残余部をシリコン酸化物で充填し、前記シリコン酸化物を平坦化して前記窒化物層の上部表面を露出させる段階と、
    前記窒化物層を除去する段階と、
    前記窒化物層の下部に形成されたシリコン酸化物パッド層を除去する段階と、を含むことを特徴とする請求項２に記載のスプリットゲート型トランジスタの製造方法。
  6. 前記凸領域を形成する段階は、
    テーパ状の薄い末端部を含み、
    前記フローティングゲート構造の上部表面は前記凸領域の下部表面に順応し、前記薄い末端部は対応してフローティングゲートの厚さを増加させ、前記フローティングゲート構造上に上向きの突出領域を形成することを特徴とする請求項５に記載のスプリットゲート型トランジスタの製造方法。
  7. ａ）基板上に、実質的に垂直な側壁を有し、半導体層上に形成された絶縁層の一部を露出させるトレンチを含むマスクパターンを形成する段階と、
    ｂ）前記側壁に隣接する第１ポリシリコンスペーサを形成する段階と、
    ｃ）前記絶縁層の露出部及び前記絶縁層の下部に形成された半導体層の一部を除去することによって、第１ポリシリコンスペーサの一部を除去して減少されたポリシリコンスペーサを形成し、拡張されたトレンチを形成する段階と、
    ｄ）前記拡張されたトレンチをシリコン酸化物で充電する段階と、
    ｅ）前記マスクパターン及び前記減少されたポリシリコンスペーサを除去して、凹領域とその凹領域の下部に配置された凸領域とをそれぞれ含む側壁を有する酸化物構造を形成する段階と、
    ｆ）前記酸化物構造をエッチングマスクで使用して半導体層の一部を除去することによって、前記凸領域の下部に配置されたフローティングゲート構造を形成する段階と、
    ｇ）前記フローティングゲートを取り囲む絶縁構造を形成する段階と、
    ｈ）前記凹領域に延長して、該当フローティングゲート構造上に少なくとも一部分が延長されるコントロールゲート構造を、前記酸化物構造の側壁に隣接して形成する段階と、を順次に含むことを特徴とするスプリットゲート型トランジスタの製造方法。
  8. 前記基板は、基板上に形成された第１絶縁層、前記第１絶縁層上に形成された第１半導体層、前記第１半導体層上に形成された第２絶縁層、及び前記第２絶縁層上に形成された第３絶縁層を含み、
    前記第３絶縁層がパターニングされ、エッチングされてマスクパターンを形成し、
    半導体酸化物層が形成されるように、前記第１半導体層の一部を酸化させて前記絶縁層が形成され、
    ポリシリコン層を蒸着し、非等方エッチングを利用してポリシリコン層をエッチングし、前記第１ポリシリコンスペーサが形成されることを特徴とする請求項７に記載のスプリットゲート型トランジスタの製造方法。
  9. 実質的に前記酸化物構造の表面に順応し、前記凹領域を充填する前記第２半導体層を蒸着して前記コントロールゲート構造が形成される段階と、
    前記第２半導体層を非等方エッチングして、前記酸化物構造の側壁に隣接する半導体スペーサを形成する段階と、を含むことを特徴とする請求項８に記載のスプリットゲート型トランジスタの製造方法。
  10. 前記基板は半導体ウエハであり、前記第１絶縁層はシリコン酸化物であり、前記第１半導体層はポリシリコンであり、前記第２絶縁層はシリコン酸化物であり、前記第３絶縁層はシリコン窒化物であり、前記半導体酸化層はシリコン酸化物であり、前記第２半導体層はポリシリコンであることを特徴とする請求項８に記載のスプリットゲート型トランジスタの製造方法。
  11. 前記半導体ウエハはｐ型ウエハであり、前記第１絶縁層は約５０〜１５０Åの厚さを有するシリコン酸化物であり、前記第１半導体層は約５００〜１５００Åの厚さを有するポリシリコンであり、前記第２絶縁層は約３０〜１００Åの厚さを有するシリコン酸化物であり、前記第３絶縁層は約２０００〜３０００Åの厚さを有するシリコン窒化物であり、前記半導体酸化物層は約５００〜１５００Åの厚さを有するシリコン酸化物であり、前記第１ポリシリコンスペーサを形成するために使用するポリシリコン層は約１５００〜３０００Åの厚さを有し、前記第２半導体層は約２０００〜４０００Åの厚さを有することを特徴とする請求項１０に記載のスプリットゲート型トランジスタの製造方法。
  12. 蒸着された状態の前記第１半導体層の厚さは、前記第１半導体層上に形成された前記半導体酸化物層の厚さの少なくとも約９０％以上、約１１０％未満であることを特徴とする請求項１１に記載のスプリットゲート型トランジスタの製造方法。
  13. 前記半導体酸化物層の下部に配置された前記第１半導体層の一部の厚さは、蒸着された状態の前記第１半導体層の厚さの少なくとも約４０％以上であることを特徴とする請求項９に記載のスプリットゲート型トランジスタの製造方法。
  14. ａ）基板上に第１絶縁層を形成する段階と、
    ｂ）前記第１絶縁層上に第１半導体層を形成する段階と、
    ｃ）前記第１半導体層上に第２絶縁層を形成する段階と、
    ｄ）前記第２絶縁層上に第３絶縁層を形成する段階と、
    ｅ）前記第３絶縁層をパターニングしてエッチングして、実質的に垂直な側壁を有し、前記第２絶縁層の一部を露出させる開口を形成する段階と、
    ｆ）前記第１半導体層の一部を酸化させて半導体酸化物層を形成する段階と、
    ｇ）第２半導体層を蒸着する段階と、
    ｈ）非等方エッチングを利用して前記第２半導体層をエッチングして、前記開口の側壁に隣接するスペーサを形成し、前記半導体酸化物層の一部を露出させる段階と、
    ｉ）前記半導体酸化物層の露出された一部をエッチングして、前記第１半導体層の一部を露出させる段階と、
    ｊ）前記第１半導体層の露出された一部をエッチングして、前記第１絶縁層の一部を露出させる段階と、
    ｋ）第４絶縁層を、前記開口を充填する厚さで蒸着する段階と、
    ｌ）前記第４絶縁層の上部を除去して前記第３絶縁層の表面を露出させ、実質的に平坦な表面を形成する段階と、
    ｍ）前記スペーサを実質的に維持しつつ、前記第３絶縁層を除去してベース構造を形成する段階と、
    ｎ）前記第２絶縁層を除去する段階と、
    ｏ）前記ベース構造をエッチングマスクとして使用して、前記第１半導体層をエッチングして前記第１絶縁層を露出させ、フローティングゲート構造を形成する段階と、
    ｐ）前記フローティングゲート構造上に絶縁層を形成する段階と、
    ｑ）前記ベース構造の表面に実質的に順応する第３半導体層を蒸着する段階と、
    ｒ）前記第３半導体層をエッチングして、それぞれが対を成し、該当フローティングゲート構造から絶縁され、それぞれのコントロールゲートの一部が該当フローティングゲート構造に少なくとも部分的に重なっているコントロールゲート構造を前記ベース構造の側壁に隣接して形成する段階と、
    ｓ）第４絶縁層を蒸着して前記コントロールゲート構造を絶縁する段階を含むことを特徴とするスプリットゲート型トランジスタの製造方法。
  15. 前記基板は半導体ウエハであり、前記第１絶縁層はシリコン酸化物であり、前記第１半導体層はポリシリコンであり、前記第２絶縁層はシリコン酸化物であり、前記第３絶縁層はシリコン窒化物であり、前記半導体酸化物層はシリコン酸化物層であり、前記第２半導体層はポリシリコンであり、前記第４絶縁層はシリコン酸化物であり、前記第３半導体層はポリシリコンであることを特徴とする請求項１４に記載のスプリットゲート型トランジスタの製造方法。
  16. 前記半導体ウエハはｐ型ウエハであり、前記第１絶縁層は約５０〜１５０Åの厚さを有するシリコン酸化物であり、前記第１半導体層は約５００〜１５００Åの厚さを有するポリシリコンであり、前記第２絶縁層は約３０〜１００Åの厚さを有するシリコン酸化物であり、前記第３絶縁層は約２０００〜３０００Åの厚さを有するシリコン窒化物であり、前記半導体酸化物層は約５００〜１５００Åの厚さを有するシリコン酸化物であり、前記第２半導体層は約１５００〜３０００Åの厚さを有するポリシリコンであり、前記第４絶縁層は約１５，０００Åの厚さを有するシリコン酸化物であり、前記第３半導体層は約２０００〜４０００Åの厚さを有するポリシリコンであることを特徴とする請求項１５に記載のスプリットゲート型トランジスタの製造方法。
  17. 蒸着された状態の前記第１半導体層の厚さは、前記第１半導体層の露出された部分上に形成された前記半導体酸化物層の厚さの少なくとも約９０％以上、約１１０％未満である。ことを特徴とする請求項１５に記載のスプリットゲート型トランジスタの製造方法。
  18. 前記半導体酸化物層の下部にある前記第１半導体層の一部の厚さは、蒸着された状態の前記第１半導体層の厚さの少なくとも約４０％以上であることを特徴とする請求項１５に記載のスプリットゲート型トランジスタの製造方法。
  19. ａ）基板上に第１絶縁層を形成する段階と、
    ｂ）前記第１絶縁層上に第１半導体層を形成する段階と、
    ｃ）前記第１半導体層上に第２絶縁層を形成する段階と、
    ｄ）前記第２絶縁層上に第３絶縁層を形成する段階と、
    ｅ）前記第３絶縁層をパターニングしてエッチングして、実質的に垂直な側壁を有し、前記第２絶縁層の一部を露出させる開口を形成する段階と、
    ｆ）前記第１半導体層の一部を酸化させて半導体酸化物層を形成する段階と、
    ｇ）側壁材料層を蒸着する段階と、
    ｈ）非等方エッチングを利用して前記側壁材料層をエッチングして、前記開口の側壁に隣接するスペーサを形成し、前記半導体酸化物層の一部を露出させる段階と、
    ｉ）前記半導体酸化物層の露出された部分をエッチングして、前記第１半導体層の一部を露出させる段階と、
    ｊ）前記第１半導体層の露出された部分をエッチングして、前記第１絶縁層の一部を露出させる段階と、
    ｋ）前記第１絶縁層の露出された部分を通じてドーパントを注入して、前記基板の一部にソース領域を形成する段階と、
    ｌ）前記開口を充填するのに十分の厚さで第４絶縁層を蒸着する段階と、
    ｍ）前記第４絶縁層の上部を除去して、前記第３絶縁層の表面を露出させて実質的に平坦な表面を形成する段階と、
    ｎ）前記第３絶縁層と前記スペーサとを除去して、凹領域を含む側壁を有する絶縁体構造を形成する段階と、
    ｏ）前記第２絶縁層を除去する段階と、
    ｐ）前記半導体酸化物層の残存部を利用して前記第１半導体層をエッチングして、前記第１絶縁層を露出させて第１導電体要素を形成する段階と、
    ｑ）前記第１導電体要素上に第５絶縁層を形成する段階と、
    ｒ）前記絶縁体構造の表面に実質的に順応し、前記側壁の凹領域を充填する第２半導体層を蒸着する段階と、
    ｓ）前記第２半導体要素をエッチングして、前記絶縁体構造の側壁に隣接し、それぞれが対を成して該当第１導電体要素を部分的に重ねる半導体スペーサを形成し、前記第１絶縁層の一部を露出させる段階と、
    ｔ）前記第１絶縁層の露出部を通じてドーパント種を注入して、前記基板にドレイン領域を形成する段階と、
    ｕ）第６絶縁層を蒸着して、前記第２導電体要素を絶縁する段階と、
    ｖ）ソース領域、ドレイン領域、及び前記第２導電体要素に独立された電気的接続を提供する段階を含むことを特徴とする不揮発性スプリットゲート型メモリセルの製造方法。
  20. ｋ）前記第１半導体層の露出部をエッチングして前記第１絶縁層の一部を露出させる段階は、前記第１スペーサの一部も除去することによって、減少された前記第１スペーサを形成することを特徴とする請求項１９に記載の不揮発性スプリットゲート型メモリセルの製造方法。
  21. ｋ）前記第１半導体層の露出部をエッチングする段階は、前記第１スペーサのベース幅を制御するように選択される過剰エッチング期間を含むことを特徴とする請求項１９に記載の不揮発性スプリットゲート型メモリセルの製造方法。
  22. 前記第２導電体要素は、前記第１スペーサのベース幅を制御して調節されるオーバーラップ長ほど第１導電体要素を重ねることを特徴とする請求項２１に記載の不揮発性スプリットゲート型メモリセルの製造方法。
  23. ｓ）前記第２半導体層をエッチングして前記半導体スペーサを形成する段階は、前記半導体スペーサのベース幅を制御するために選択される過剰エッチング期間を含むことを特徴とする請求項１９に記載の不揮発性スプリットゲート型メモリセルの製造方法。
  24. 一般的にソース領域とドレイン領域との間に延長され、前記第１導電体要素と前記第２導電体要素との下部にある基板の表面領域は、チャンネル長を有するチャンネル領域として機能を行い、
    前記チャンネル長は、前記半導体スペーサのベース幅を制御して設定されることを特徴とする請求項２３に記載の不揮発性スプリットゲート型メモリセルの製造方法。
  25. ｔ）前記基板内に前記第１絶縁層の露出部を通じてドーパント種を注入して、ドレイン領域を形成する段階は、
    ｔ１）前記第１絶縁層の露出部を通じて第１ドーパント種を注入して、前記基板内の弱くドーピングされたドレイン領域を形成する段階、
    ｔ２）第２側壁材料層を蒸着する段階、
    ｔ３）非等方エッチングを利用して前記第２側壁材料層をエッチングして、前記第１絶縁層の露出部を減少させるように半導体スペーサの側壁に隣接する第２スペーサを形成する段階、
    ｔ４）前記第１絶縁層の縮少された露出部を通じて第２ドーパント種を注入して、ドレイン領域を完成する段階を含むことを特徴とする請求項１９に記載の不揮発性スプリットゲート型メモリセルの製造方法。
  26. 前記第１ドーパント種はｎ型ドーパントであり、第１ドーズに注入され、前記第２ドーパント種はｎ型ドーパントであり、第２ドーズに注入され、前記第１ドーズへの注入量は、前記第２ドーズへの注入量に対して１／２５以下であることを特徴とする請求項２５に記載の不揮発性スプリットゲート型メモリセルの製造方法。
  27. 基板と、
    前記基板内に形成された共通ソース領域と、
    前記基板内に形成され、チャンネル領域によって前記ソース領域から分離されたドレイン領域と、
    前記チャンネル領域上に形成された誘電体層と、
    前記ソース領域に隣接したチャンネル領域の第１部分の上部に、前記誘電体層上に配置されたフローティングゲート電極と、
    前記ドレイン領域に隣接したチャンネル領域の第２部分の上部にある前記誘電体層上に配置され、前記フローティングゲート電極とコントロールゲート電極とがチャンネル領域を制御可能にするコントロールゲート電極とを含み、
    前記コントロールゲート電極の凸部は、フローティングゲート電極の隣接部上に延長され、前記凸部は上部及び下部を含み、前記上部は実質的に垂直な表面を備え、前記フローティングゲート電極上に第１距離ほど延長され、下部は実質的に非垂直な表面を備え、前記フローティングゲート電極上に第２距離ほど延長され、前記第１距離は前記第２距離より小さいスプリットゲート型セル構造を含むことを特徴とする半導体メモリセル。
  28. 前記コントロールゲート電極の凸部の下部の底面は、厚さＴＩＰＯを有するインターポリ酸化物により前記フローティングゲート電極から分離され、
    前記コントロールゲート電極の非凸部の下部は、厚さＴｔｕｎを有するトンネリング酸化物により前記フローティングゲート電極から分離された実質的に垂直な表面を含み、
    前記コントロールゲート電極の非凸部の下部は、誘電体層からなるゲート酸化物部分によって前記チャンネル領域から分離された実質的に水平な表面を含み、前記ゲート酸化物はＴｇの厚さを有し、
    前記フローティングゲート電極の下部は、誘電体層からなる厚さＴｃのカップリング酸化物部分により前記チャンネル領域から分離された実質的に垂直な表面を含み、
    ＴＩＰＯ＞Ｔｔｕｎ、ＴＩＰＯ＞Ｔｃ及びＴＩＰＯ＞Ｔｇの関係を満足するスプリットゲート型セル構造を含むことを特徴とする請求項２７に記載の半導体メモリセル。
  29. 前記フローティングゲート電極は、前記コントロールゲート電極に隣接するフローティングゲート電極の一部からの上向き凸部を含み、前記凸部は、前記インターポリ酸化膜内に延長される不揮発性スプリットゲート型セル構造を含むことを特徴とする請求項２７に記載の半導体メモリセル。
  30. 基板と、
    前記基板内に配置されたソース、ドレイン、及び前記ソースとドレインとの間に配置されたチャンネルと、
    前記基板上に配置されたゲート絶縁層と、
    前記ゲート絶縁層上に形成され、前記ソース及び前記チャンネルの第１部分を被覆するフローティングゲートと、
    前記フローティングゲートの上部表面上に形成されたインターポリ酸化物層と、
    前記フローティングゲートの側面上に形成されたトンネル酸化物層と、
    前記ゲート絶縁層上に形成され、前記フローティングゲートの外部、前記ドレインの周辺部、及び前記チャンネルの第２部分を被覆し、前記インターポリ酸化物層及び前記トンネル酸化物層により、前記フローティングゲートから分離されて絶縁されたコントロールゲートを含むスプリットゲート型トランジスタ構造を備えるメモリセルを含むことを特徴とする半導体装置。
  31. 前記フローティングゲートは、断面積Ａｆを有し、
    前記コントロールゲートは、断面積Ａｃ及び凸部を有し、
    前記凸部は、前記ソース領域方向に前記フローティングゲートの外部上に延長され、
    前記Ａｆ対Ａｃの比は、約１：２〜１：１０であるスプリットゲート型トランジスタ構造を備えるメモリセルを含むことを特徴とする請求項３０に記載の半導体装置。
  32. 前記フローティングゲートは、ゲート長Ｌｆを有し、
    前記コントロールゲートの凸部は、前記フローティングゲート上に距離Ｌｐほど延長され、ＬｐとＬｆとの比は、約２：３〜１：５であるスプリットゲート型トランジスタ構造を備えるメモリセルを含むことを特徴とする請求項３１に記載の半導体装置。
  33. 前記コントロールゲートの凸部の下部表面は、厚さＴＩＰＯを有するインターポリ酸化物によって前記フローティングゲートから分離され、
    前記コントロールゲートの非凸部の下部は、厚さＴｔｕｎを有するトンネリング酸化物により前記フローティングゲートから分離された実質的に垂直な表面を含み、
    前記コントロールゲートの非凸部の底部は、厚さＴｇを有するゲート酸化物によって前記チャンネル間の第２部分から分離された実質的に水平な表面を含み、前記ゲート酸化物は厚さＴｇであり、
    前記フローティングゲートの下部は、厚さＴｃを有するカップリング酸化物により前記チャンネルの第１部分から分離された実質的に水平な表面を含み、前記カップリング酸化物は厚さＴｃを有し、
    ＴＩＰＯ＞Ｔｔｕｎ、ＴＩＰＯ＞Ｔｃ及びＴＩＰＯ＞Ｔｇを満足するスプリットゲート型トランジスタ構造を備えるメモリセルを含むことを特徴とする請求項３１に記載の半導体装置。
  34. 前記Ｔｃと前記Ｔｇとの比は、約３：１〜１：３であるスプリットゲート型トランジスタ構造を備えるメモリセルを含むことを特徴とする請求項３３に記載の半導体装置。
  35. 前記Ｔｃと前記Ｔｇとの比は、約１：１であるスプリットゲート型トランジスタ構造を備えるメモリセルを含むことを特徴とする請求項３４に記載の半導体装置。
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