CN113517179B - 自对准图形工艺方法 - Google Patents

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Abstract

本发明提供一种自对准图形工艺方法，涉及半导体制造技术领域，用于解决微小图案制作过程中，易造成尺寸失效和结构坍塌的问题，该工艺方法包括：在目标层上形成第一硬掩膜层、图案化的牺牲层和第二硬掩膜层，形成第一牺牲图案，第一牺牲图案中第二硬掩膜层的侧壁形成凹坑；在第一硬掩膜层和各第一牺牲图案上形成第一侧墙材料层，第一侧墙材料层具有嵌设在凹坑内的侧墙延伸部；去除部分第一侧墙材料层，保留各第一牺牲图案侧壁上的第一侧墙材料层；去除各第一牺牲图案中的牺牲层形成多个第一侧墙图案；将各第一侧墙图案转移以在目标层上形成目标图案。本发明用于改善制作微小图案时造成的尺寸失效和结构坍塌的问题。

Description

自对准图形工艺方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种自对准图形工艺方法。
背景技术
在半导体器件制作工艺中，一些微小结构的制造，需要在半导体基底或者基底上形成的介质层等目标层中，利用光刻及刻蚀等制作工艺，形成具有精确尺寸的微小图案。
为达此目的，在传统的半导体技术中，在目标层之上形成掩膜层，以便先在该掩膜层中形成这些微小图案，随后将该图案转移至目标层。而随着集成电路的复杂化，这些微小图案的尺寸不断减小，而自对准双重图形技术(Self-Aligned Double Pattern，SADP)或自对准四重图形技术(Self-Aligned Quadruple Pattern，SAQP)是实现更小尺寸的图形的关键技术之一，以实现优异线宽和节距控制效果而被广泛应用于半导体器件的制造中。
然而，采用自对准图形技术，在目标层中形成微小图案的过程中，随着线宽尺寸的缩小容易造成微小图案的尺寸失效和结构坍塌的问题。
发明内容
鉴于上述问题，本发明实施例提供一种自对准图形工艺方法，用于改善采用自对准图形工艺方法加工微小图案时造成的尺寸失效和结构坍塌的问题，能够提高形成的微小图案的结构稳定性。
为了实现上述目的，本发明实施例提供如下技术方案：
本发明实施例提供一种自对准图形工艺方法，其包括：在目标层上依次形成层叠设置的第一硬掩膜层、第二硬掩膜层和牺牲层，所述第二硬掩膜层相对所述第一硬掩膜层具有高刻蚀选择比；图案化所述牺牲层和所述第二硬掩膜层，形成多个第一牺牲图案，各所述第一牺牲图案中所述第二硬掩膜层的侧壁形成有向第二硬掩膜层内凹陷的凹坑；在所述第一硬掩膜层和各所述第一牺牲图案上形成第一侧墙材料层，所述第一侧墙材料层具有嵌设在所述凹坑内的侧墙延伸部；去除所述第一牺牲图案顶部的所述第一侧墙材料层，以及去除位于相邻两个所述第一牺牲图案之间且位于所述第一硬掩膜层顶部的所述第一侧墙材料层，保留各所述第一牺牲图案侧壁上的所述第一侧墙材料层；去除各所述第一牺牲图案中的所述牺牲层，暴露各所述第一牺牲图案中的第二硬掩膜层，形成多个第一侧墙图案；将各所述第一侧墙图案转移至所述第一硬掩膜层，并去除所述第一侧墙图案；以所述第一硬掩膜层作为掩膜，图案化所述目标层，以在所述目标层上形成目标图案。
如上所述的自对准图形工艺方法中，所述第二硬掩膜层和所述第一硬掩膜层的刻蚀选择比为2:1～10:1。
侧墙材料层，保留各所述第一牺牲图案侧壁上的所述第一侧墙材料层；去除各所述第一牺牲图案中的所述牺牲层，暴露各所述第一牺牲图案中的第二硬掩膜层，形成多个第一侧墙图案；将各所述第一侧墙图案转移至所述第一硬掩膜层，并去除所述第一侧墙图案；以所述第一硬掩膜层作为掩膜，图案化所述目标层，以在所述目标层上形成目标图案。
如上所述的自对准图形工艺方法中，所述第二硬掩膜层和所述第一硬掩膜层的刻蚀选择比为2:1～10:1。
如上所述的自对准图形工艺方法中，所述第一硬掩膜层为氮氧化硅层，且含氧量大于含氮量。
如上所述的自对准图形工艺方法中，所述第二硬掩膜层为氮氧化硅层，且所述第一硬掩膜层的含氮量大于含氧量。
如上所述的自对准图形工艺方法中，所述第一硬掩膜层的厚度大于第二硬掩膜层的厚度。
如上所述的自对准图形工艺方法中，所述第一硬掩膜层的厚度为40～60nm；所述第二硬掩膜层的厚度为20～30nm。
如上所述的自对准图形工艺方法中，所述第一硬掩膜层的厚度大于第二硬掩膜层的厚度。
如上所述的自对准图形工艺方法中，所述第一硬掩膜层的厚度为40～60nm；所述第二硬掩膜层的厚度为20～30nm。
如上所述的自对准图形工艺方法中，所述凹坑位于各所述第一牺牲图案中所述第二硬掩膜层的相对两侧；以垂直于所述目标层和所述凹坑的平面为截面，所述凹坑的截面形状为弧形。
如上所述的自对准图形工艺方法中，各所述凹坑为位于各所述第一牺牲图案中所述第二硬掩膜层的相对两侧的凹槽。
如上所述的自对准图形工艺方法中，图案化所述牺牲层和所述第二硬掩膜层，形成多个第一牺牲图案的具体步骤包括：在所述牺牲层上依次形成层叠设置的第三掩膜层和图案化的光刻胶层；以图案化的所述光刻胶层为掩膜，去除所述第三掩膜层、所述牺牲层和所述第二硬掩膜层，保留与图案化的所述光刻胶层相对应的所述第三掩膜层、所述牺牲层和所述第二硬掩膜层；去除图案化的所述光刻胶层和所述第三掩膜层，形成图案化的牺牲层和第二硬掩膜层。
如上所述的自对准图形工艺方法中，图案化的光刻胶层采用如下步骤形成：在所述第三掩膜层上形成光刻胶层；图案化所述光刻胶层，形成图案化的光刻胶层。
如上所述的自对准图形工艺方法中，所述第一侧墙材料层为氧化硅层。
如上所述的自对准图形工艺方法中，在目标层上依次形成层叠设置的第一硬掩膜层、第二硬掩膜层和牺牲层的步骤，包括：在目标层上沉积形成第一硬掩膜层；在所述第一硬掩膜层上沉积形成第二硬掩膜层；在所述第二硬掩膜层上沉积形成牺牲层。
如上所述的自对准图形工艺方法中，将各所述第一侧墙图案转移至所述第一硬掩膜层，并去除所述第一侧墙图案，具体包括：以各所述第一侧墙图案为掩膜，去除所述第一硬掩膜层，保留与各所述第一侧墙图案相对应的所述第一硬掩膜层；去除所述第一侧墙图案，形成图案化的所述第一硬掩膜层，图案化的所述第一硬掩膜层形成多个第二牺牲图案。
如上所述的自对准图形工艺方法中，图案化的所述第一硬掩膜层形成多个第二牺牲图案之后，还包括：在所述目标层和各所述第二牺牲图案上形成第二侧墙材料层；去除所述第二牺牲图案顶部的所述第二侧墙材料层，以及去除位于相邻两个所述第二牺牲图案之间且位于所述目标层顶部的所述第二侧墙材料层，保留各所述第二牺牲图案侧壁上的所述第二侧墙材料层；去除各所述第二牺牲图案，保留各所述第二牺牲图案侧壁上的所述第二侧墙材料层，形成多个第二侧墙图案；以各所述第二侧墙图案为掩膜，图案化所述目标层；去除各所述第二侧墙图案，在所述目标层上形成目标图案。
如上所述的自对准图形工艺方法中，所述目标层上的目标图案为字线沟槽、位线沟槽、电容插塞、电容孔中的一者。
与相关技术相比，本发明实施例提供的自对准图形工艺方法，具有如下优点：
本发明实施例提供的自对准图形工艺的方法包括：在目标层上依次形成层叠设置的第一硬掩膜层、第二硬掩膜层和牺牲层，第二硬掩膜层相对第一硬掩膜层具有高刻蚀选择比；图案化牺牲层和第二硬掩膜层，形成多个第一牺牲图案，各第一牺牲图案中第二硬掩膜层的侧壁形成有向第二硬掩膜层内凹陷的凹坑；在第一硬掩膜层和各第一牺牲图案上形成第一侧墙材料层，第一侧墙材料层具有嵌设在凹坑内的侧墙延伸部；去除第一牺牲图案顶部的第一侧墙材料层，以及去除位于相邻两个第一牺牲图案之间且位于第一硬掩膜层顶部的第一侧墙材料层，保留各第一牺牲图案侧壁上的第一侧墙材料层；去除各第一牺牲图案中的牺牲层，暴露各第一牺牲图案中的第二硬掩膜层，形成多个第一侧墙图案；将各第一侧墙图案转移至第一硬掩膜层，并去除第一侧墙图案；以第一硬掩膜层作为掩膜，图案化目标层，以在目标层上形成目标图案。通过使第二硬掩膜层相对第一硬掩膜层具有高刻蚀选择比，这样，第二硬掩膜层的刻蚀速率远大于第一硬掩膜层的刻蚀速率，从而可以避免图案化牺牲层和第二硬掩膜层时第一硬掩膜层被刻蚀，另外，在各第一牺牲图案中的第二硬掩膜层的侧壁部分被刻蚀形成向第二硬掩膜层内凹陷的凹坑，形成的侧墙材料层具有嵌设在凹坑内的侧墙延伸部，侧墙延伸部以及牺牲图案中的第二硬掩膜层对形成的第一侧墙图案进行支撑，提高第一侧墙图案的稳定可靠性，从而能够提高通过将第一侧墙图案转移在目标层上形成的目标图案的精度以及稳定可靠性，避免形成的目标图案发生尺寸失效或结构坍塌的问题。
除了上面所描述的本发明实施例解决的技术问题、构成技术方案的技术特征以及由这些技术方案的技术特征所带来的有益效果外，本发明实施例提供的自对准图形工艺方法所能解决的其他技术问题、技术方案中包含的其他技术特征以及这些技术特征带来的有益效果，将在具体实施方式中作出进一步详细的说明。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为相关技术中形成多个牺牲图案的剖面示意图；
图2为相关技术中在硬掩膜层和各牺牲图案上形成侧墙材料层的剖面示意图；
图3为相关技术中形成侧墙图案的剖面示意图；
图4为本发明实施例提供的自对准图形工艺方法的流程图；
图5为本发明实施例中形成图案化的光刻胶层的剖面示意图；
图6为本发明实施例中形成第一牺牲图案的剖面示意图；
图7为本发明实施例中在第一牺牲图案上形成第一侧墙材料层的剖面示意图；
图8为本发明实施例中去除第一牺牲图案顶部的第一侧墙材料层以及去除位于两个第一牺牲图案之间的第一硬掩膜层上的第一侧墙材料层的剖面示意图；
图9为本发明实施例中去除第一牺牲图案中的牺牲层，形成第一侧墙图案的剖面示意图；
图10为本发明实施例中以第一侧墙图案为掩膜，图案化第一硬掩膜层的剖面示意图；
图11为本发明实施例中以图案化的第一硬掩膜层为掩膜，图案化目标层，在目标层上形成目标图案的剖面示意图；
图12为本发明实施例中以图案化的第一掩膜层为第二牺牲图案，并在第二牺牲图案上形成第二侧墙材料层的剖面示意图；
图13为本发明实施例中去除第二牺牲图案顶部的第二侧墙材料层以及去除位于两个第二牺牲图案之间的目标层上的第二侧墙材料层的剖面示意图；
图14为本发明实施例中去除第二牺牲图案，形成第二侧墙图案的剖面示意图；
图15为本发明实施例中以第二侧墙图案为掩膜，在目标层上形成目标图案的剖面示意图。
附图标记：
100-目标层； 110-目标图案；
200-第一硬掩膜层； 210-沟槽；
300-第二硬掩膜层； 310-凹坑；
400-牺牲层； 500-第一牺牲图案；
600-第一侧墙材料层； 610-侧墙延伸部；
620-第一侧墙图案； 700-第三掩膜层；
800-光刻胶层； 900-第二侧墙材料层；
910-第二侧墙图案。
具体实施方式
相关技术中，参见图1至图3所示，自对准图形工艺方法包括以下步骤：在目标层100上依次形成层叠设置的第一硬掩膜层200、牺牲层400和光刻胶层800，图案化光刻胶层800；以图案化的光刻胶层800为掩膜，去除部分牺牲层400，暴露第一硬掩膜层200，第一硬掩膜层200上保留的牺牲层400形成多个牺牲图案，在第一硬掩膜层200和牺牲图案上形成第一侧墙材料层600；去除牺牲图案顶部的第一侧墙材料层600，以及去除位于相邻两个第一牺牲图案500之间且位于第一硬掩膜层200顶部的第一侧墙材料层600，保留各牺牲图案侧壁上的第一侧墙材料层600；去除各牺牲图案中的牺牲层400，暴露各牺牲图案中的第一硬掩膜层200，形成多个第一侧墙图案620；继续图案化第一硬掩膜层200以及目标层100，以在目标层100上形成目标图案110。其中，第一硬掩膜层200为氮氧化硅(SiON)层，牺牲层400为旋涂炭(SOC)层。
由于第一硬掩膜层200与牺牲层400具有相同的材质，因此，在去除牺牲图案中的牺牲层400时，没有被牺牲图案覆盖的第一硬掩膜层200的表面也会被部分刻蚀，当牺牲图案中的牺牲层400被完全去除后，没有被牺牲图案覆盖的第一硬掩膜层200的表面因部分被刻蚀而形成多个沟槽210，且沟槽210的轮廓为不规则的轮廓形状，这样，会导致形成的第一侧墙图案620的稳定可靠性比较差，甚至容易发生坍塌；当进一步将形成的第一侧墙图案620进行转移，图案化第一硬掩膜层200以及目标层100时，在形成目标图案110的工艺过程中误差会累计叠加，从而导致形成的目标图案110的精度低且稳定可靠性差，进而造成形成的目标图案110的尺寸失效或结构坍塌的问题。
为了解决上述问题，本发明实施例提供一种自对准图形工艺方法，通过使第二硬掩膜层相对第一硬掩膜层具有高刻蚀选择比，这样，第二硬掩膜层的刻蚀速率远大于第一硬掩膜层的刻蚀速率，从而可以避免图案化牺牲层和第二硬掩膜层时第一硬掩膜层被刻蚀，另外，在各第一牺牲图案中的第二硬掩膜层的侧壁部分被刻蚀形成向第二硬掩膜层内凹陷的凹坑，形成的侧墙材料层具有嵌设在凹坑内的侧墙延伸部，侧墙延伸部以及牺牲图案中的第二硬掩膜层对形成的第一侧墙图案进行支撑，提高第一侧墙图案的稳定可靠性，从而能够提高通过将第一侧墙图案转移在目标层上形成的目标图案的精度以及稳定可靠性，避免形成的目标图案发生尺寸失效或结构坍塌的问题。
为了使本发明实施例的上述目的、特征和优点能够更加明显易懂，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其它实施例，均属于本发明保护的范围。
参见图4所示，本发明实施例提供的自对准图形工艺方法，具体可以包括以下步骤：
步骤S101：在目标层上依次形成层叠设置的第一硬掩膜层、第二硬掩膜层和牺牲层，第二硬掩膜层相对第一硬掩膜层具有高刻蚀选择比。
其中，目标层可以是基底、也可以是形成在基底上的介质层等，对此，本实施例不做具体限制。
基底可以为硅(Si)基底，基底还可以为锗(Ge)基底、绝缘体上硅(Silicon onInsulator，简称SOI)基底、锗化硅(SiGe)基底、碳化硅(SiC)基底或者氮化镓(GaN)基底等。而介质层可以是介电材料层或者其他膜层，具体根据半导体器件的结构而变化。
在一些实施例中，参见图5所示，可采用化学气相沉积、原子层沉积等工艺在目标层100上沉积形成第一硬掩膜层200；在形成的一硬掩膜层上通过沉积形成第二硬掩膜层300；在形成的第二硬掩膜层300上通过沉积形成牺牲层400。
其中，第二硬掩膜层300相对第一硬掩膜层200具有高刻蚀选择比，需要说明的，刻蚀选择比指的是被刻蚀材料的刻蚀速率与另一材料的刻蚀速率的比值，可以理解的是，刻蚀选择比指的是在同一刻蚀条件下一种材料与另一种材料相对刻蚀速率快多少。例如，高刻蚀选择比可以只刻蚀想要去除的那一层材料，一个高刻蚀选择比的刻蚀工艺可以达到不刻蚀速率比较慢的那一层材料(即刻蚀到刻蚀速率比较低的那一侧时停止刻蚀)的效果。
在本实施例中，第一硬掩膜层200可以是氮氧化硅层，且第一硬掩膜层200的含氧量大于含氮量，即第一硬掩膜层200可以理解为富氧层。而第二硬掩膜层300也是可以是氮氧化硅层，且第二硬掩膜层300的含氮量大于含氧量，即第二硬掩膜层300可以理解为富氮层。由于第二硬掩膜层300相对第一硬掩膜层200具有高刻蚀选择比，因此，第二硬掩膜层300的刻蚀速率比第一硬掩膜层200的刻蚀速率快，例如，当刻蚀第二硬掩膜层300时，第一硬掩膜层200可以不被刻蚀。
通过将第二硬掩膜层300相对第一硬掩膜层200设置为具有高刻蚀选择比，这样，可以避免在刻蚀第二硬掩膜层300时第一硬掩膜层200的上表面被刻蚀，导致在第一硬掩膜层200的上表面上形成沟槽210的问题。
在一些可选的实施例中，第二硬掩膜层300与第一硬掩膜层200的刻蚀选择比可以为2:1～10：1之间，例如，当第二硬掩膜层300与第一硬掩膜层200的刻蚀选择比为2：1时，则说明第二硬掩膜层300的刻蚀速率是第一硬掩膜层200的刻蚀速率的2倍；而当第二硬掩膜层300与第一硬掩膜层200的刻蚀选择比为10：1时，则说明第二硬掩膜层300的刻蚀速率是第一硬掩膜层200的刻蚀速率的10倍，以实现在刻蚀第二硬掩膜层300时，第一硬膜层的表面不被刻蚀的目的。
牺牲层400可以是通过旋涂的方式形成在第二硬掩膜层300上的旋涂炭层等。
在一些实施例中，第一硬掩膜层200的厚度大于第二硬掩膜层300的厚度，其中，第一硬掩膜层200的厚度可以为40～60nm；而第二硬掩膜层300的厚度可以为20～30nm。
步骤S102：图案化牺牲层和第二硬掩膜层，形成多个第一牺牲图案，各第一牺牲图案中第二硬掩膜层的侧壁形成有向第二硬掩膜层内凹陷的凹坑。
参见图6所示，通过刻蚀等方式图案化牺牲层400和第二硬掩膜层300，形成多个第一牺牲图案500，由于第二硬掩膜层300相对第一硬掩膜层200具有高刻蚀选择比，因此，当刻蚀到第一硬掩膜层200的表面时会停止刻蚀，这样，可以避免在刻蚀牺牲层400和第二硬掩膜层300时，第一硬掩膜层200的上表面的部分材料被去除的问题。
采用异向刻蚀的方式刻蚀第二硬掩膜层300时，在各第一牺牲图案500中的第二硬掩膜层300的侧壁上会形成向第二硬掩膜层300内凹的凹坑310。
需要说明的是，在各第一牺牲图案500中第二硬掩膜层300的相对两侧均会形成向第二硬掩膜层300内凹的凹坑310。
其中，以垂直于目标层100和凹坑310的平面为截面，凹坑310的截面形状可以为弧形，例如，圆弧形凹坑310等。
在一些实施例中，各凹坑310为形成在各第一牺牲图案500中第二硬掩膜层300的相对两侧的侧壁上的凹槽，例如，圆弧性的凹槽、椭圆形凹槽等。
在一些实施例中，图案化牺牲层400和第二硬掩膜层300，形成多个第一牺牲图案500的具体步骤包括：
继续参见图5所示，在牺牲层400上可以通过化学沉积等方式形成第三掩膜层700，并在第三掩膜层700上形成光刻胶层800，图案化光刻胶层800，在第三掩膜层700上形成图案化的光刻胶层800。
其中，光刻胶层800可以为苯酚-甲醛聚合物，光可以改变光刻胶的化学结构，光刻胶被曝光的部分或者光刻胶未被曝光的部分可以通过化学溶剂去掉。
以图案化的光刻胶层800为掩膜，通过刻蚀的方式依次去除没有被图案化的光刻胶层800覆盖的第三掩膜层700、牺牲层400和第二硬掩膜层300，保留被图案化的光刻性覆盖的第三掩膜层700、牺牲层400和第二硬掩膜层300。
通过刻蚀的方式去除图案化的光刻胶层800和第三掩膜层700，形成如图6所示的图案化的牺牲层400和第二硬掩层。
步骤S103：在第一硬掩膜层和各第一牺牲图案上形成第一侧墙材料层，第一侧墙材料层具有嵌设在凹坑内的侧墙延伸部。
参见图7所示，在第一硬掩膜层200和各第一牺牲图案500上形成第一侧墙材料层600，第一侧墙材料会填充各第一牺牲图案500中第二硬掩膜层300侧壁上向第二硬掩膜层300内凹陷的凹坑310，以形成第一侧墙材料层600嵌设在凹坑310内的侧墙延伸部610，形成的侧墙延伸部610相当于支撑第一侧墙材料层600的加强筋，用于提高第一侧墙材料层600的支撑强度，从而提高第一侧墙材料的稳定可靠性。
其中，第一侧墙材料层600可以是通过化学沉积等方式形成在第一硬掩膜层200和各第一牺牲图案500上，且第一侧墙材料层600可以是氧化硅层。
步骤S104：去除第一牺牲图案顶部的第一侧墙材料层，以及去除位于相邻两个第一牺牲图案之间且位于第一硬掩膜层顶部的第一侧墙材料层，保留各第一牺牲图案侧壁上的第一侧墙材料层。
参见图8所示，采用各向异性的无阻挡式干法刻蚀工艺，选择性地去除第一牺牲图案500顶部的第一侧墙材料层600，同步去除位于相邻两个第一牺牲图案500之间且位于第一硬掩膜层200顶部的第一侧墙材料层600，即去除第一牺牲图案500以及第一牺牲图案500上的第一侧墙材料层600未覆盖的第一硬掩膜层200上沿水平方向的第一侧墙材料层600，保留各第一牺牲图案500侧墙上的第一侧墙材料层600。
步骤S105：去除各第一牺牲图案中的牺牲层，暴露各第一牺牲图案中的第二硬掩膜层，形成多个第一侧墙图案。
参见图9所示，去除各第一牺牲图案500中的牺牲层400后，暴露各第一牺牲图案500中的第二硬掩膜层300，形成多个第一侧墙图案620。
通过第一牺牲图案500中保留的第二硬掩膜层300能够对第一侧墙图案620进行支撑，而嵌设在凹坑310中的侧墙延伸部610能够提供第一侧墙图案620自身的支撑强度，从而提高了第一侧墙图案620的稳定可靠性。
步骤S106：将各第一侧墙图案转移至第一硬掩膜层，并去除第一侧墙图案。
步骤S107：以第一硬掩膜层作为掩膜，图案化目标层，以在目标层上形成目标图案。
由于目标层100上的目标图案110是通过转移第一侧墙图案620而形成的，因此，通过提高第一侧墙图案620的稳定可靠性和精度，以达到提高目标图案110的稳定可靠性以及精度的目标，避免因精度低而造成的尺寸失效或稳定可靠性差而导致的结构坍塌的问题。
其中，目标图案110可以是字线沟槽210、位线沟槽210、电容插塞或者电容孔等，半导体器件中，各沟槽210或孔均可通过上述实施例提供的自对准图形工艺方法形成，对此，本实施例不做具体限制。
本发明实施例提供的自对准图形工艺的方法，通过使第二硬掩膜层300相对第一硬掩膜层200具有高刻蚀选择比，这样，第二硬掩膜层300的刻蚀速率远大于第一硬掩膜层200的刻蚀速率，从而可以避免图案化牺牲层400和第二硬掩膜层300时第一硬掩膜层200被刻蚀，另外，在各第一牺牲图案500中的第二硬掩膜层300的侧壁部分被刻蚀形成向第二硬掩膜层300内凹陷的凹坑310，形成的侧墙材料层具有嵌设在凹坑310内的侧墙延伸部610，侧墙延伸部610以及牺牲图案中的第二硬掩膜层300对形成的第一侧墙图案620进行支撑，提高第一侧墙图案620的稳定可靠性，从而能够提高通过将第一侧墙图案620转移在目标层100上形成的目标图案110的精度以及稳定可靠性，避免形成的目标图案110发生尺寸失效或结构坍塌的问题。
在一种可选的实施例中，将各第一侧墙图案620转移至第一硬掩膜层200，并去除第一侧墙图案620具体可以包括：
参见图9和图10所示，以各第一侧墙图案620为掩膜，去除没有被第一侧墙图案620覆盖的第一硬掩膜层200，保留被各第一侧墙图案620覆盖的第一硬掩膜层200；去除第一侧墙图案620，形成图案化的第一硬掩膜层200。
参见图11，所示，形成图案化的第一硬掩膜层200之后，以第一硬掩膜层200为掩膜，去除未被图案化的第一硬掩膜层200覆盖的目标层100，保留被图案化的第一硬掩膜层200覆盖的目标层100，在目标层100上形成目标图案110。
在另一种可选的实施例中，将第一侧墙图案620转移至第一硬掩膜层200，并去除第一侧墙图案620，具体可以包括：
以各第一侧墙图案620为掩膜，去除没有被第一侧墙图案620覆盖的第一硬掩膜层200，保留被各第一侧墙图案620覆盖的第一硬掩膜层200；去除第一侧墙图案620，形成图案化的第一硬掩膜层200，以图案化的第一硬掩膜层200为第二牺牲图案。
以图案化的第一硬掩膜层200为第二牺牲图案之后，还包括：
参见图12所示，在目标层100和各第二牺牲图案上形成第二侧墙材料层900。其中，第一侧墙材料层600和第二侧墙材料层900的材质可以相同。
参见图13所示，去除第二牺牲图案顶部的第二侧墙材料层900，同步去除位于相邻两个第二牺牲图案之间且位于目标层100顶部的第二侧墙材料层900，保留各第二牺牲图案侧壁上的第二侧墙材料层900。
参见图14所示，去除各第二牺牲图案，保留各第二牺牲图案侧壁上的第二侧墙材料层900，形成多个第二侧墙图案910，以各第二侧墙图案910为掩膜，图案化目标层100。
参见图15所示，去除各第二侧墙图案910，在目标层100上形成目标图案110。
通过本发明实施例提供的上述工艺，可以进一步实现更小尺寸的目标图案110的制作，且能够提高目标图案110的图形化精度，提高目标图案110的稳定可靠性。
本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
在本说明书的描述中，参考术“一个实施方式”、“一些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (15)

1.一种自对准图形工艺方法，其特征在于，包括以下步骤：
在目标层上依次形成层叠设置的第一硬掩膜层、第二硬掩膜层和牺牲层，所述第二硬掩膜层相对所述第一硬掩膜层具有高刻蚀选择比；
图案化所述牺牲层和所述第二硬掩膜层，形成多个第一牺牲图案，各所述第一牺牲图案中所述第二硬掩膜层的侧壁形成有向第二硬掩膜层内凹陷的凹坑；
在所述第一硬掩膜层和各所述第一牺牲图案上形成第一侧墙材料层，所述第一侧墙材料层具有嵌设在所述凹坑内的侧墙延伸部；
去除所述第一牺牲图案顶部的所述第一侧墙材料层，以及去除位于相邻两个所述第一牺牲图案之间且位于所述第一硬掩膜层顶部的所述第一侧墙材料层，保留各所述第一牺牲图案侧壁上的所述第一侧墙材料层；
去除各所述第一牺牲图案中的所述牺牲层，暴露各所述第一牺牲图案中的第二硬掩膜层，形成多个第一侧墙图案；
将各所述第一侧墙图案转移至所述第一硬掩膜层，并去除所述第一侧墙图案；
以所述第一硬掩膜层作为掩膜，图案化所述目标层，以在所述目标层上形成目标图案。
2.根据权利要求1所述的自对准图形工艺方法，其特征在于，所述第二硬掩膜层与所述第一硬掩膜层的刻蚀选择比为2:1～10:1。
3.根据权利要求2所述的自对准图形工艺方法，其特征在于，所述第一硬掩膜层为氮氧化硅层，且含氧量大于含氮量。
4.根据权利要求3所述的自对准图形工艺方法，其特征在于，所述第二硬掩膜层为氮氧化硅层，且所述第一硬掩膜层的含氮量大于含氧量。
5.根据权利要求1至4中任一项所述的自对准图形工艺方法，其特征在于，所述第一硬掩膜层的厚度大于第二硬掩膜层的厚度。
6.根据权利要求5所述的自对准图形工艺方法，其特征在于，所述第一硬掩膜层的厚度为40～60nm；所述第二硬掩膜层的厚度为20～30nm。
7.根据权利要求1至4中任一项所述的自对准图形工艺方法，其特征在于，所述凹坑位于各所述第一牺牲图案中所述第二硬掩膜层的相对两侧；以垂直于所述目标层和所述凹坑的平面为截面，所述凹坑的截面形状为弧形。
8.根据权利要求7所述的自对准图形工艺方法，其特征在于，各所述凹坑为位于各所述第一牺牲图案中所述第二硬掩膜层的相对两侧的凹槽。
9.根据权利要求1所述的自对准图形工艺方法，其特征在于，图案化所述牺牲层和所述第二硬掩膜层，形成多个第一牺牲图案的具体步骤包括：
在所述牺牲层上依次形成层叠设置的第三掩膜层和图案化的光刻胶层；
以图案化的所述光刻胶层为掩膜，去除所述第三掩膜层、所述牺牲层和所述第二硬掩膜层，保留与图案化的所述光刻胶层相对应的所述第三掩膜层、所述牺牲层和所述第二硬掩膜层；
去除图案化的所述光刻胶层和所述第三掩膜层，形成图案化的牺牲层和第二硬掩膜层。
10.根据权利要求9所述的自对准图形工艺方法，其特征在于，图案化的光刻胶层采用如下步骤形成：
在所述第三掩膜层上形成光刻胶层；
图案化所述光刻胶层，形成图案化的光刻胶层。
11.根据权利要求1至4中任一项所述的自对准图形工艺方法，其特征在于，所述第一侧墙材料层为氧化硅层。
12.根据权利要求1所述的自对准图形工艺方法，其特征在于，在目标层上依次形成层叠设置的第一硬掩膜层、第二硬掩膜层和牺牲层的步骤，包括：
在目标层上沉积形成第一硬掩膜层；
在所述第一硬掩膜层上沉积形成第二硬掩膜层；
在所述第二硬掩膜层上沉积形成牺牲层。
13.根据权利要求1所述的自对准图形工艺方法，其特征在于，将各所述第一侧墙图案转移至所述第一硬掩膜层，并去除所述第一侧墙图案，具体包括：
以各所述第一侧墙图案为掩膜，去除所述第一硬掩膜层，保留与各所述第一侧墙图案相对应的所述第一硬掩膜层；
去除所述第一侧墙图案，形成图案化的所述第一硬掩膜层，图案化的所述第一硬掩膜层形成多个第二牺牲图案。
14.根据权利要求13所述的自对准图形工艺方法，其特征在于，图案化的所述第一硬掩膜层形成多个第二牺牲图案之后，还包括：
在所述目标层和各所述第二牺牲图案上形成第二侧墙材料层；
去除所述第二牺牲图案顶部的所述第二侧墙材料层，以及去除位于相邻两个所述第二牺牲图案之间且位于所述目标层顶部的所述第二侧墙材料层，保留各所述第二牺牲图案侧壁上的所述第二侧墙材料层；
去除各所述第二牺牲图案，保留各所述第二牺牲图案侧壁上的所述第二侧墙材料层，形成多个第二侧墙图案；
以各所述第二侧墙图案为掩膜，图案化所述目标层；
去除各所述第二侧墙图案，在所述目标层上形成目标图案。
15.根据权利要求14所述的自对准图形工艺方法，其特征在于，所述目标层上的目标图案为字线沟槽、位线沟槽、电容插塞、电容孔中的一者。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050079233A (ko) * 2004-02-04 2005-08-09 삼성전자주식회사 스플릿 게이트형 비휘발성 반도체 메모리 소자 및 그제조방법
CN103715080A (zh) * 2012-09-29 2014-04-09 中芯国际集成电路制造(上海)有限公司 自对准双重图形的形成方法
CN103794476A (zh) * 2012-10-30 2014-05-14 中芯国际集成电路制造(上海)有限公司 自对准三重图形的形成方法
CN105304474A (zh) * 2015-09-22 2016-02-03 上海华力微电子有限公司 一种多重图形化掩膜层的形成方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6434841B2 (ja) * 2015-03-30 2018-12-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050079233A (ko) * 2004-02-04 2005-08-09 삼성전자주식회사 스플릿 게이트형 비휘발성 반도체 메모리 소자 및 그제조방법
CN103715080A (zh) * 2012-09-29 2014-04-09 中芯国际集成电路制造(上海)有限公司 自对准双重图形的形成方法
CN103794476A (zh) * 2012-10-30 2014-05-14 中芯国际集成电路制造(上海)有限公司 自对准三重图形的形成方法
CN105304474A (zh) * 2015-09-22 2016-02-03 上海华力微电子有限公司 一种多重图形化掩膜层的形成方法

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