CN103794476A - 自对准三重图形的形成方法 - Google Patents
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Abstract
一种自对准三重图形的形成方法，包括：提供待刻蚀层，待刻蚀层表面具有分立的第一牺牲层；在待刻蚀层表面以及第一牺牲层的侧壁和顶部形成第二牺牲薄膜、以及第二牺牲薄膜表面的第一侧墙层；平坦化第二牺牲薄膜和第一侧墙层，直至暴露出第一牺牲层的顶部表面，第一侧墙层形成第一侧墙，第二牺牲薄膜形成第二牺牲层，第二牺牲层和第一侧墙的顶部表面与第一牺牲层的顶部表面齐平；在平坦化工艺之后，去除第一牺牲层；去除第一牺牲层之后，在第二牺牲层和第一侧墙两侧的待刻蚀层表面形成第二侧墙；以第一侧墙和第二侧墙为掩膜，干法刻蚀第二牺牲层，直至暴露出待刻蚀层表面为止。所形成的自对准三重图形的尺寸较小，且形成工艺简单。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种自对准三重图形的形成方法。
背景技术
随着半导体技术的不断进步，半导体器件的工艺节点正不断减小。然而，由于受到现有的光刻工艺精度的限制，以现有的光刻工艺形成的掩膜图形难以满足半导体器件持续减小特征尺寸的需求，遏制了半导体技术的发展。
为了在现有的光刻工艺的基础上，能够进一步缩小半导体器件的尺寸，现有技术提出了一种双重图形化工艺。其中，尤其以自对准双重图形化（Self-Aligned Double Patterning，SADP）工艺因其工艺简单而被广泛应用。
图1至图4是现有技术的以自对准双重图化工艺形成掩膜，并进行刻蚀过程的剖面结构示意图，包括：
请参考图1，提供待刻蚀层100，所述待刻蚀层100表面具有牺牲层101，所述牺牲层101采用现有的光刻工艺形成。
请参考图2，在所述牺牲层101两侧的待刻蚀层100表面形成掩膜侧墙103。
请参考图3，形成掩膜侧墙103后，去除所述牺牲层101（如图2所示）。
请参考图4，去除牺牲层101（如图2所示）后，以所述掩膜侧墙103为掩膜，刻蚀所述待刻蚀层100，形成沟槽。
然而，以现有技术的自对准双重图化工艺形成的掩膜，其尺寸仍然受到限制，无法进一步减小。
更多双重图形化工艺请参考公开号为US 2007/0148968A1的美国专利文件。
发明内容
本发明解决的问题是提供一种自对准三重图形的形成方法，使所形成的自对准图形掩膜的尺寸进一步减小。
为解决上述问题，本发明提供一种自对准三重图形的形成方法，包括：提供待刻蚀层，所述待刻蚀层表面具有分立的第一牺牲层；在所述待刻蚀层和第一牺牲层表面形成第二牺牲薄膜、以及所述第二牺牲薄膜表面的第一侧墙层；平坦化所述第二牺牲薄膜和第一侧墙层，直至暴露出第一牺牲层的顶部表面，所述第一侧墙层形成第一侧墙，所述第二牺牲薄膜形成第二牺牲层，所述第二牺牲层和第一侧墙的顶部表面与所述第一牺牲层的顶部表面齐平；在所述平坦化工艺之后，去除所述第一牺牲层；去除所述第一牺牲层之后，在所述第二牺牲层和第一侧墙两侧的待刻蚀层表面形成第二侧墙；以第一侧墙和第二侧墙为掩膜，干法刻蚀所述第二牺牲层，直至暴露出待刻蚀层表面为止。
可选地，所述第一牺牲层的材料为氮化硅。
可选地，所述第一牺牲层的形成方法为：在所述待刻蚀层表面沉积牺牲薄膜；在所述牺牲薄膜表面形成光刻胶层，所述光刻胶层定义出第一牺牲层的对应位置及形状；以所述光刻胶层为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述牺牲薄膜，直至暴露出待刻蚀层为止。
可选地，所述第二牺牲层的材料为多晶硅。
可选地，所述第二牺牲薄膜的形成工艺为原子层沉积工艺。
可选地，所述第二牺牲薄膜的厚度为相邻第一牺牲层之间距离的三分之一。
可选地，所述第一侧墙和第二侧墙的材料为氧化硅。
可选地，所述第一侧墙层的形成工艺为化学气相沉积工艺。
可选地，所述第二侧墙的形成工艺为：在所述待刻蚀层、第二牺牲层和第一侧墙表面沉积第二侧墙层；回刻蚀所述第二侧墙层，直至暴露出第二牺牲层和第一侧墙的顶部表面。
可选地，所述去除所述第一牺牲层的工艺为湿法刻蚀工艺。
可选地，干法刻蚀所述第二牺牲层的工艺为各向异性的干法刻蚀工艺。
可选地，还包括：位于所述待刻蚀层表面的掩膜层；所述第一牺牲层、第二牺牲薄膜和第二侧墙形成于所述掩膜层表面。
可选地，所述掩膜层的材料为氮化硅。
可选地，还包括：缓冲层；所述第一牺牲层、第二牺牲薄膜和第二侧墙形成于所述缓冲层表面。
可选地，所述缓冲层的材料为氮氧化硅。
可选地，还包括：提供半导体衬底，所述待刻蚀层位于所述半导体衬底表面。
可选地，还包括：所述半导体衬底和待刻蚀层之间具有介质层和器件层中的一层或多层重叠。
可选地，所述待刻蚀层为半导体衬底。
与现有技术相比，本发明的技术方案具有以下优点：
在待刻蚀层和第一牺牲层表面形成第二牺牲薄膜、以及第二牺牲薄膜表面的第一侧墙层；平坦化第二牺牲薄膜和第一侧墙层以形成第二牺牲层和第一侧墙层，使所述第二牺牲层和第一侧墙层顶部表面与第一牺牲层齐平；再去除所述第一牺牲层后，在所述第二牺牲层和第一侧墙两侧的待刻蚀层表面形成第二侧墙；所述第一侧墙和第二侧墙作为刻蚀工艺的掩膜，由于在仅能够形成单个第一牺牲层的范围内，形成一个第一侧墙和两个第二侧墙，因此以所述第一侧墙和第二侧墙作为刻蚀掩膜能够使刻蚀形成的半导体结构的尺寸进一步缩小；而且，所述第一侧墙采用自对准工艺形成于第一牺牲层之间，第二侧墙采用自对准工艺形成于第一侧墙和第二牺牲层两侧，因此仅需所述第一牺牲层的位置及特征尺寸精确，即可保证所述第一侧墙和第二侧墙的位置及特征尺寸精确；以所形成的为掩膜进行刻蚀，所形成的半导体结构的特征尺寸进一步减小；此外，所述第一侧墙和第二侧墙的形成工艺简单，仅需采用两次自对准工艺即可形成第一侧墙和第二侧墙，同时能够保证所形成的第一侧墙和第二侧墙的尺寸精确、容易控制。
附图说明
图1至图4是现有技术的以自对准双重图化工艺形成掩膜，并进行刻蚀过程的剖面结构示意图；
图5至图11是本发明的实施例所述的自对准三重图形形成过程的剖面结构示意图。
具体实施方式
如背景技术所述，以现有技术的自对准三重图化工艺形成的掩膜，其尺寸仍然受到限制，无法进一步减小。
经过本发明的发明人研究，请继续参考图2，现有的自对准双重图化工艺所形成的掩膜为：在现有的光刻工艺仅能在形成单个牺牲层101的范围内，于所述牺牲层101两侧分别形成掩膜侧墙103；其中，所述牺牲层101的尺寸受到现有光刻工艺精确度的限制，其尺寸无法进一步缩小；当在所述牺牲层101两侧形成掩膜侧墙103时，即在现有形成单个牺牲层101的范围内形成双倍数量的掩膜侧墙103，因此所述掩膜侧墙103相对于现有采用光刻工艺形成的牺牲层101的尺寸进一步缩小；有利于进一步减小所形成的半导体器件的特征尺寸，进而促进半导体器件的集成化。
然而，由于现有的自对准双重图化工艺仅能在原有形成单个牺牲层101的范围内形成双倍数量的掩膜侧墙103，因此所述掩膜侧墙103虽然相对于牺牲层101的尺寸有所减小，但所减小的尺寸有限，无法进一步满足现有半导体制造工艺的集成化需求。
因此，为了进一步减小用于刻蚀工艺的掩膜尺寸，以提高所形成的半导体器件的特征尺寸，以提高集成度，本发明的发明人进一步研究，提出了一种新的自对准三重图形化工艺：在第一牺牲层和待刻蚀层表面依次形成第二牺牲薄膜和第一侧墙层，平坦化所述第二牺牲薄膜和第一侧墙层，使所形成的第二牺牲层和第一侧墙的顶部表面与所述第一牺牲层的顶部表面齐平；在平坦化之后，去除第一牺牲层，并在第二牺牲层和第一侧墙两侧形成第二侧墙；即在原有仅能够形成单个第一牺牲层的尺寸范围内，能够形成三倍数量的刻蚀掩膜，包括两个第二侧墙以及一个第一侧墙，因此，所述第一侧墙和第二侧墙的尺寸均小于采用现有光刻工艺形成的第一牺牲层的尺寸；以所述第一侧墙和第二侧墙为掩膜进行刻蚀时，所形成的半导体结构的特征尺寸能够进一步减小，有利于减小所形成的半导体器件的特征尺寸，提高集成度；而且，由于所述第一牺牲层的尺寸受到现有的光刻工艺精度限制无法发进一步缩小尺寸，而所述第一侧墙采用自对准工艺形成于相邻第一牺牲层之间，第二侧墙采用自对准工艺形成于第二牺牲层和第一侧墙两侧，因此所形成的第一侧墙和第二侧墙的尺寸不必受到光刻精度的限制，依旧能够保持精确。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
图5至图11是本发明的实施例所述的自对准三重图形形成过程的剖面结构示意图。
请参考图5，提供待刻蚀层200，所述待刻蚀层200表面具有掩膜层201，所述掩膜层201表面具有缓冲层202，所述缓冲层202表面具有分立的第一牺牲层203。
所述待刻蚀层200用于在后续工艺中进行刻蚀，并在刻蚀后作为半导体器件的一部分；因此，后续工艺需要采用自对准工艺在所述待刻蚀层200表面形成用于刻蚀工艺的掩膜。
在本实施例中，所述待刻蚀层200为半导体衬底，所述半导体衬底用于为后续工艺提供工作平台；所述半导体衬底为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅（SOI）衬底、绝缘体上锗（GOI）衬底、玻璃衬底或III-V族化合物衬底（例如氮化硅或砷化镓等）。
在另一实施例中，所述待刻蚀层200形成于半导体衬底（未示出）表面，所述半导体衬底用于为后续工艺提供工作平台；所述待刻蚀层200的材料为氧化硅、氮化硅、氮氧化硅、多晶硅、硅锗、低K介质材料、高K介质材料、无定形碳、金属中的一种或多种。
需要说明的是，所述待刻蚀层200和半导体衬底之间还能够具有介质层和器件层中的一层或多层重叠；其中，所述介质层用于使各层器件层之间电隔离，材料包括：氧化硅、氮化硅、氮氧化硅、多晶硅、低K介质材料和高K介质材料中的一种或多种；所述器件层用于形成半导体器件中的部分结构，材料包括：金属、多晶硅、无定形碳、硅锗或碳化硅中的一种或多种。
在本实施例中，所述待刻蚀层200表面具有掩膜层201，所述掩膜层201表面具有缓冲层202，所述掩膜层201的材料为氮化硅，所述缓冲层202的材料为氮氧化硅。
所述缓冲层202在后续形成第二侧墙以及去除第一牺牲层时，保护所述掩膜层201表面不被损伤，从而保证后续以所形成的第一侧墙和第二侧墙为掩膜刻蚀所述掩膜层201时，所述掩膜层201的表面保持齐平，使所述刻蚀工艺容易控制，避免产生过刻蚀或刻蚀不充分的问题，进而使所形成的半导体器件的性能稳定，特征尺寸精确。
此外，在后续工艺中，以所形成的第一侧墙和第二侧墙刻蚀所述掩膜层201后，经过刻蚀的掩膜层201的图形与第一侧墙和第二侧墙的图形一致，即所述掩膜层201将所述第一侧墙和第二侧墙的图形完全复制；又由于所述掩膜层201的材料为氮化硅，氮化硅具有一定硬度，而刻蚀后的掩膜层图形的侧壁均相对于待刻蚀层200表面垂直，因此，以刻蚀后的掩膜层201作为掩膜，刻蚀所述待刻蚀层200所得到图形更为精确，所述刻蚀工艺更容易控制，从而使所形成的半导体器件的特征尺寸精确且保持统一，有利于使半导体器件的性能更为稳定。
在其他实施例中，所述待刻蚀层200表面具有掩膜层201和缓冲层202中的一层，或在所述待刻蚀层200表面直接形成第一牺牲层203，则该实施例能够简化工艺，并节约成本。
所述第一牺牲层203的材料为氮化硅，由于所述氮化硅相对于缓冲层202的材料氮氧化硅具有刻蚀选择性，因此，在后续去除所述第一牺牲层203时，所述缓冲层202能够保护掩膜层201不受损伤；所述第一牺牲层203定义了后续形成的第一侧墙和第二侧墙的位置及尺寸；所述第一侧墙形成与相邻第一牺牲层203之间；而且，由于后续形成的第一侧墙的宽度尺寸为：相邻第一牺牲层203、与后续形成的第二牺牲薄膜厚度的两倍的差值，因此，通过调整所述第一牺牲层203之间的距离以及后续形成的第二牺牲薄膜的厚度，能够调整所形成的第一侧墙的宽度；此外，后续所形成的第二侧墙位于所述第一牺牲层203的位置，因此所述第一牺牲层203的宽度确定了所述第二侧墙的宽度，所形成的第二侧墙宽度的两倍小于所述第一牺牲层203的宽度。
所述第一牺牲层203的形成方法为：在所述待刻蚀层200表面沉积牺牲薄膜；在所述牺牲薄膜表面形成光刻胶层，所述光刻胶层定义出第一牺牲层203的对应位置及形状；以所述光刻胶层为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述牺牲薄膜，直至暴露出待刻蚀层为止。
所述第一牺牲层203的宽度，以及相邻第一牺牲层203之间的距离受到现有光刻工艺精确度的限制，无法进一步减小；若采用所述第一牺牲层203作为刻蚀工艺的掩膜，会使所形成的半导体器件的特征尺寸过大，不利于所形成的半导体器件的集成化；因此，本实施例在后续工艺采用自对准工艺，在现有光刻工艺仅能形成单个第一牺牲层203的范围内，形成一个第一侧墙和两个第二侧墙，所形成的第一侧墙和第二侧墙的尺寸减小；以所述第一侧墙和第二侧墙作为刻蚀掩膜，能够缩小半导体器件的特征尺寸。
请参考图6，在所述待刻蚀层200表面、以及第一牺牲层203的侧壁和顶部表面形成第二牺牲薄膜204、以及所述第二牺牲薄膜204表面的第一侧墙层205。
所述第二牺牲薄膜204用于在后续形成第二牺牲层，材料为多晶硅，所述第二牺牲薄膜204的材料相对于缓冲层202、第一牺牲层203以及后续形成的第一侧墙层205的材料均具有刻蚀选择性；从而在后续去除第一牺牲层203时，由所述第二牺牲薄膜204形成的第二牺牲层204受到损伤较小；而后续刻蚀所述第二牺牲层时，由所述第一侧墙层205形成的第一侧墙受到的损伤较小；而且，由于多晶硅具有较高的硬度，有利于后续采用沉积和回刻蚀工艺在第一侧墙和第二牺牲层两侧形成第二侧墙。
所述第二牺牲薄膜204的形成工艺为原子层沉积工艺，所述原子层沉积工艺能够形成厚度较薄的第二牺牲薄膜204，有利于后续在相邻第一牺牲层203之间形成第二牺牲层和第一侧墙，所述第二牺牲薄膜204的厚度为相邻第一牺牲层之间距离的三分之一；而且，后续所形成的第一侧墙的宽度由所述第一牺牲层203之间的距离、以及所述第二牺牲薄膜204的厚度决定，具体的，相邻第一牺牲层203之间的距离与第二牺牲薄膜204厚度的两倍的差值即为所形成的第一侧墙的宽度尺寸。
所述第一侧墙层205用于在后续形成第一侧墙；所述第一侧墙层205的材料为氧化硅，氧化硅相对于第二牺牲表面204的多晶硅材料具有刻蚀选择性较高，因此在后续去除第二牺牲层时，不会损伤后续形成的第一侧墙，从而使以所述第一侧墙为掩膜刻蚀形成的图形的形貌优良；所述第一侧墙层205的形成工艺为：采用化学气相沉积工艺在所述第二牺牲薄膜204表面形成第一侧墙层205，直至所述第一侧墙层205的表面不低于第一牺牲层203的顶部表面，从而使后续平坦化工艺之后所形成的第一侧墙的高度与第一牺牲层203相同。
请参考图7，平坦化所述第二牺牲薄膜204和第一侧墙层205，直至暴露出第一牺牲层203的顶部表面，所述第一侧墙层205形成第一侧墙205a，所述第二牺牲薄膜204形成第二牺牲层204a，所述第二牺牲层204a和第一侧墙205a的顶部表面与所述第一牺牲层203的顶部表面齐平。
所述平坦化工艺为化学机械抛光工艺，所述第一牺牲层203作为抛光停止层，所述化学机械抛光工艺停止于第一牺牲层203顶部。
平坦化之后，由第一侧墙层205所形成的第一侧墙205a位于相邻第一牺牲层203之间，且所述第一侧墙205a与缓冲层202之间具有第二牺牲层204a；所述第一侧墙205a的宽度由相邻第一牺牲层203之间的距离、减去第二牺牲层204a厚度两倍的差决定，从而能够通过调整所述第一牺牲层203之间的距离以及第二牺牲层204a的厚度控制所形成的第一侧墙205a的宽度；所述第一侧墙层205a的高度与第一牺牲层203的高度相同，且所述第一牺牲层203为平坦化形成第一侧墙205a时的停止层，因此能够通过调整所述第一牺牲层203的高度控制所述第一侧墙层205a的高度；所形成的第一侧墙205a的位置以及尺寸均容易控制，进而使所形成的半导体器件的特征尺寸容易控制；此外，所述第一侧墙205a的尺寸较以光刻工艺形成的第一牺牲层203的尺寸小，而且无需受到光刻工艺精确度的限制，以所述第一侧墙205a作为刻蚀掩膜，能够使所形成的半导体器件的特征尺寸进一步缩小。
请参考图8，在所述平坦化工艺之后，去除所述第一牺牲层203（如图7所示）。
所述去除第一牺牲层203的工艺为湿法刻蚀工艺，由于所述第一牺牲层203的材料为氮化硅，因此，所述湿法工艺的刻蚀液包括磷酸；采用湿法刻蚀工艺能够彻底且快速地去除所述第一牺牲层203；而且，由于所述第一牺牲层的材料为氮化硅，相对于第二牺牲层204a的多晶硅材料、第一侧墙205a的氧化硅材料和缓冲层202氮氧化硅材料均具有刻蚀选择性，因此在去除所述第一牺牲层203时，不会损伤所述第二牺牲层204a和第一侧墙205a；去除所述第一牺牲层203之后，所述第一牺牲层203的位置用于形成第二侧墙。
请参考图9，去除所述第一牺牲层203（如图7所示）之后，在所述缓冲层202、第二牺牲层204a和第一侧墙205a表面形成第二侧墙层206。
所述第二侧墙层206用于后续在第二牺牲层204a和第一侧墙205a两侧形成第二侧墙；所述第二侧墙层206的材料为氧化硅，由于氧化硅相对于缓冲层202的材料、以及第二牺牲层204a的材料均具有刻蚀选择性，因此后续能够采用回刻蚀工艺形成第二侧墙，且在去除第二牺牲层204a时，不会损伤后续所形成的第二侧墙；所述第二侧墙层206的形成工艺为沉积工艺，较佳的是化学气相沉积工艺，所述第二侧墙层206的厚度决定了后续形成的第二侧墙的宽度。
形成所述第二侧墙层206的工艺为本领域技术人员所熟知，不应过于限定，在此不做赘述。
请参考图10，回刻蚀所述第二侧墙层206，直至暴露出第二牺牲层204a和第一侧墙205a的顶部表面，在所述第二牺牲层204a和第一侧墙205a两侧的缓冲层202表面形成第二侧墙206a。
所述回刻蚀工艺为各向异性的干法刻蚀工艺，刻蚀气体包括CHF3；由于所述各向异性的干法刻蚀工艺使刻蚀气体离子向第二侧墙层206表面垂直轰击，因此能够去除第一牺牲层201顶部表面、以及缓冲层202表面的第二侧墙层206；而且，由于位于所述第二牺牲层204a侧壁表面的第二侧墙层206与所述刻蚀气体离子的运动方向平行，因此所述刻蚀气体难以轰击去除位于所述第二牺牲层204a侧壁表面的第二侧墙层206，从而使位于所述第二牺牲层204a侧壁的第二侧墙层206被保留，形成第二侧墙206a。
所述第二侧墙206a形成于原第一牺牲层203（如图7所示）的位置，且原形成第一牺牲层203的位置能够形成两个第二侧墙206a；而且，在原相邻第一牺牲层203的位置，形成有一个第一侧墙205a；其中，由于所述第一牺牲层203由现有的光刻工艺以及刻蚀工艺形成，因此所述第一牺牲层203的尺寸、以及相邻第一牺牲层203之间的距离受到现有光刻工艺以及刻蚀工艺精确度的限制，无法进一步缩小，从而限制了所形成的半导体器件的集成化发展；而在本实施例中，能够在原来仅能够形成单个第一牺牲层203的区域范围内，形成两个第二侧墙206a和一个第一侧墙205a；当以所述第一侧墙205a和第二侧墙206a作为刻蚀掩膜时，即在原仅能形成单个第一牺牲层203的区域范围内，形成三倍数量的刻蚀掩膜，使刻蚀掩膜的尺寸进一步减小，刻蚀形成的图形尺寸减小；而且所述第一侧墙205a和第二侧墙206a的尺寸能够通过沉积工艺具体控制，因此以所述第一侧墙205a和第二侧墙206a作为刻蚀掩膜刻蚀待刻蚀层200，不仅能够使刻蚀图形的尺寸进一步减小，而且使所形成的图形精确统一，从而使所形成的半导体器件的特征尺寸精确统一。
请参考图11，以第一侧墙205a和第二侧墙206a为掩膜，干法刻蚀所述第二牺牲层204a，直至暴露出待刻蚀层200表面为止。
所述干法刻蚀所述第二牺牲层204a的工艺为各向异性的干法刻蚀工艺，刻蚀气体包括Cl2和HBr中的一种或两种；在本实施例中，由于所述待刻蚀层200表面具有缓冲层202和掩膜层201，因此在刻蚀所述第二牺牲层204a之后，继续采用所述各向异性的干法刻蚀工艺刻蚀所述缓冲层202和掩膜层201直至暴露出所述待刻蚀层200表面；其中，所述缓冲层202保护所述掩膜层201在之前的各道工艺中免受损伤，从而使刻蚀所述掩膜层201的工艺更易控制；而刻蚀所述掩膜层201之后，所述掩膜层201的图形与第一侧墙204a和第二侧墙206a相同，即所述掩膜层201将所述第一侧墙204a和第二侧墙206a的图形完全复制，使所述掩膜层201在后续工艺中能够作为刻蚀掩膜；所述掩膜层201的材料为氮化硅，具有一定硬度，作为刻蚀掩膜时容易保持图形不变；而且，刻蚀后的掩膜层201的侧壁相对于待刻蚀层200的表面垂直，因此沿所述掩膜层201的侧壁刻蚀所述待刻蚀层200形成的图形边界的形貌良好；因此，所形成的半导体器件的形貌良好，特征尺寸精确统一。
本实施例中，由于所述第一牺牲层通过光刻工艺形成，因此所述第一牺牲层受到光刻工艺精确度的限制，其尺寸进一步缩小；因此，本实施例中，在相邻第一牺牲层之间的缓冲层表面依次形成第二牺牲层和第一侧墙后，去除所述第一牺牲层；再于所述第二牺牲层和第一侧墙两侧的缓冲层表面形成第二侧墙；在仅形成有单个第一牺牲层的区域范围内，能够形成两个第二侧墙和一个第一侧墙，即所形成的第一侧墙和第二侧墙的总数量是所述第一牺牲层的三倍；而且，所述第一侧墙和第二侧墙的位置及尺寸能够通过沉积、刻蚀或平坦化工艺具体调整；因此，所形成的半导体器件的特征尺寸进一步缩小，且特征尺寸精确统一，易于控制。
综上所述，在待刻蚀层和第一牺牲层表面形成第二牺牲薄膜、以及第二牺牲薄膜表面的第一侧墙层；平坦化第二牺牲薄膜和第一侧墙层以形成第二牺牲层和第一侧墙层，使所述第二牺牲层和第一侧墙层顶部表面与第一牺牲层齐平；再去除所述第一牺牲层后，在所述第二牺牲层和第一侧墙两侧的待刻蚀层表面形成第二侧墙；所述第一侧墙和第二侧墙作为刻蚀工艺的掩膜，由于在仅能够形成单个第一牺牲层的范围内，形成一个第一侧墙和两个第二侧墙，因此以所述第一侧墙和第二侧墙作为刻蚀掩膜能够使刻蚀形成的半导体结构的尺寸进一步缩小；而且，所述第一侧墙采用自对准工艺形成于第一牺牲层之间，第二侧墙采用自对准工艺形成于第一侧墙和第二牺牲层两侧，因此仅需所述第一牺牲层的位置及特征尺寸精确，即可保证所述第一侧墙和第二侧墙的位置及特征尺寸精确；以所形成的为掩膜进行刻蚀，所形成的半导体结构的特征尺寸进一步减小；此外，所述第一侧墙和第二侧墙的形成工艺简单，仅需采用两次自对准工艺即可形成第一侧墙和第二侧墙，同时能够保证所形成的第一侧墙和第二侧墙的尺寸精确、容易控制。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (18)
1.一种自对准三重图形的形成方法，其特征在于，包括：
提供待刻蚀层，所述待刻蚀层表面具有分立的第一牺牲层；
在所述待刻蚀层表面、以及第一牺牲层的侧壁和顶部表面形成第二牺牲薄膜、以及所述第二牺牲薄膜表面的第一侧墙层；
平坦化所述第二牺牲薄膜和第一侧墙层，直至暴露出第一牺牲层的顶部表面，所述第一侧墙层形成第一侧墙，所述第二牺牲薄膜形成第二牺牲层，所述第二牺牲层和第一侧墙的顶部表面与所述第一牺牲层的顶部表面齐平；
在所述平坦化工艺之后，去除所述第一牺牲层；
去除所述第一牺牲层之后，在所述第二牺牲层和第一侧墙两侧的待刻蚀层表面形成第二侧墙；
以第一侧墙和第二侧墙为掩膜，干法刻蚀所述第二牺牲层，直至暴露出待刻蚀层表面为止。
2.如权利要求1所述自对准三重图形的形成方法，其特征在于，所述第一牺牲层的材料为氮化硅。
3.如权利要求1所述自对准三重图形的形成方法，其特征在于，所述第一牺牲层的形成方法为：在所述待刻蚀层表面沉积牺牲薄膜；在所述牺牲薄膜表面形成光刻胶层，所述光刻胶层定义出第一牺牲层的对应位置及形状；以所述光刻胶层为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述牺牲薄膜，直至暴露出待刻蚀层为止。
4.如权利要求1所述自对准三重图形的形成方法，其特征在于，所述第二牺牲层的材料为多晶硅。
5.如权利要求4所述自对准三重图形的形成方法，其特征在于，所述第二牺牲薄膜的形成工艺为原子层沉积工艺。
6.如权利要求1所述自对准三重图形的形成方法，其特征在于，所述第二牺牲薄膜的厚度为相邻第一牺牲层之间距离的三分之一。
7.如权利要求1所述自对准三重图形的形成方法，其特征在于，所述第一侧墙和第二侧墙的材料为氧化硅。
8.如权利要求1所述自对准三重图形的形成方法，其特征在于，所述第一侧墙层的形成工艺为化学气相沉积工艺。
9.如权利要求1所述自对准三重图形的形成方法，其特征在于，所述第二侧墙的形成工艺为：在所述待刻蚀层、第二牺牲层和第一侧墙表面沉积第二侧墙层；回刻蚀所述第二侧墙层，直至暴露出第二牺牲层和第一侧墙的顶部表面。
10.如权利要求1所述自对准三重图形的形成方法，其特征在于，所述去除所述第一牺牲层的工艺为湿法刻蚀工艺。
11.如权利要求1所述自对准三重图形的形成方法，其特征在于，干法刻蚀所述第二牺牲层的工艺为各向异性的干法刻蚀工艺。
12.如权利要求1所述自对准三重图形的形成方法，其特征在于，还包括：位于所述待刻蚀层表面的掩膜层；所述第一牺牲层、第二牺牲薄膜和第二侧墙形成于所述掩膜层表面。
13.如权利要求12所述自对准三重图形的形成方法，其特征在于，所述掩膜层的材料为氮化硅。
14.如权利要求1所述自对准三重图形的形成方法，其特征在于，还包括：缓冲层；所述第一牺牲层、第二牺牲薄膜和第二侧墙形成于所述缓冲层表面。
15.如权利要求14所述自对准三重图形的形成方法，其特征在于，所述缓冲层的材料为氮氧化硅。
16.如权利要求1所述自对准三重图形的形成方法，其特征在于，还包括：提供半导体衬底，所述待刻蚀层位于所述半导体衬底表面。
17.如权利要求16所述自对准三重图形的形成方法，其特征在于，还包括：所述半导体衬底和待刻蚀层之间具有介质层和器件层中的一层或多层重叠。
18.如权利要求1所述自对准三重图形的形成方法，其特征在于，所述待刻蚀层为半导体衬底。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |