CN103632978A - 半导体结构的形成方法 - Google Patents
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Abstract
一种半导体结构的形成方法，包括：提供半导体衬底，表面具有第一鳍部和第二鳍部，所述第一鳍部和第二鳍部顶部具有硬掩膜层；在第一鳍部和第二鳍部两侧沟槽内形成绝缘层，所述绝缘层低于第一鳍部和第二鳍部；在绝缘层表面形成侧墙，所述侧墙覆盖硬掩膜层和第一鳍、第二鳍部的侧壁所述侧墙高度与硬掩膜层顶面齐平；去除第一鳍部顶部的硬掩膜层，暴露出第一鳍部的顶面，所述顶面与第一鳍部两侧侧墙形成沟槽；在第一鳍部顶部的沟槽内进行选择性外延，形成第三鳍部，所述第三鳍部高度与第一鳍部高度不同。所述半导体结构的形成方法可以在衬底上形多个具有不同高度的鳍部，有利于根据需要来调整鳍式场效应晶体管的总的沟道宽度，提高电路的性能。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体结构的形成方法。
背景技术
众所周知，晶体管是集成电路中的关键元件。为了提高晶体管的工作速度，需要提高晶体管的驱动电流。又由于晶体管的驱动电流正比于晶体管的栅极宽度，要提高驱动电流，需要增加栅极宽度。但是，增加栅极宽度与半导体本身尺寸的按比例缩小相冲突，于是发展出了鳍式场效应晶体管(FinFET)。
图1示出了现有技术的一种鳍式场效应晶体管的立体结构示意图。如图1所示，包括：半导体衬底10，所述半导体衬底10上形成有凸出的鳍部14，鳍部14一般是通过对半导体衬底10刻蚀后得到的；介质层11，覆盖所述半导体衬底10的表面以及鳍部14的侧壁的一部分；栅极结构12，横跨在所述鳍部14上，覆盖所述鳍部14的顶部和侧壁，栅极结构12包括栅介质层（未示出）和位于栅介质层上的栅电极（未示出）。对于Fin FET，鳍部14的顶部以及两侧的侧壁与栅极结构12相接触的部分都成为沟道区，即具有多个栅，有利于增大驱动电流，改善器件性能。由于现有技术中，在形成鳍部后就直接在衬底和鳍部上形成栅极结构，由于现有工艺的局限例如光刻分辨率的限制，很难在FinFET的尺寸上获得技术节点的突破，晶体管的性能也有待进一步的提高。
更多关于鳍式场效应晶体管的结构及形成方法请参考专利号为“US7868380B2”的美国专利。
目前形成的FinFET器件中大多在一个芯片上所有的鳍式场效应晶体管都具有相同的鳍部高度，从而具有相同的沟道宽度。然而在一个芯片的实际的电路中，不同的电路的性能不同，需要的晶体管的性能也不同。所以，在一个芯片上形成不同高度的鳍部将有利于根据需要来调整电路的性能。
发明内容
本发明解决的问题是提供了一种半导体结构的形成方法，所述方法可以在一个芯片上形成多个具有不同高度的鳍部，工艺简单，能够有效地调节晶体管的性能以满足实际需要。
为解决上述问题，本发明提出了一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底表面具有第一区域和第二区域，所述第一区域表面具有第一鳍部，所述第二区域表面具有第二鳍部，所述第一鳍部顶部具有第一硬掩膜层，所述第二鳍部顶部具有第二硬掩膜层；在第一鳍部和第二鳍部两侧沟槽内形成绝缘层，所述绝缘层高度低于第一鳍部和第二鳍部的高度；在绝缘层表面形成侧墙，所述侧墙分别覆盖第一硬掩膜层和第一鳍部的侧壁以及第二硬掩膜层和第二鳍部的侧壁，所述侧墙高度与第一硬掩膜层和第二硬掩膜层顶面齐平；去除第一鳍部顶部的第一硬掩膜层，暴露出第一鳍部的顶面，所述顶面与第一鳍部两侧侧墙形成沟槽；在第一鳍部顶部的沟槽内进行选择性外延，形成第三鳍部，所述第三鳍部高度与第一鳍部高度不同。
优选的，所述第一硬掩膜层和第二硬掩膜层的材料包括SiN、SiON、SiO2或无定形碳。
优选的，所述绝缘层的材料包括SiO2、SiN或SiON。
优选的，所述第一鳍部和第二鳍部的形成工艺是反应离子刻蚀。
优选的，形成所述绝缘层的方法包括：在沟槽内填充满绝缘介质；用化学机械研磨的方法使绝缘介质与第一硬掩膜层和第二硬掩膜层齐平；回刻蚀所述绝缘介质，形成高度低于第一鳍部和第二鳍部的绝缘层。
优选的，所述侧墙的材料包括SiON、SiO2、SiCN或BN。
优选的，在去除所述第一鳍部顶部的硬掩膜层之前，在第二区域表面形成覆盖层。
优选的，还包括，去除第二鳍部顶部的第二硬掩膜层，暴露出第二鳍部的顶面，所述顶面与第二鳍部两侧侧墙形成沟槽；在第二鳍部顶部的沟槽内进行选择性外延形成第四鳍部，所述第四鳍部高度与第二鳍部高度不同。
优选的，在去除所述第二鳍部顶部的第二硬掩膜层之前，在第一区域表面形成覆盖层。
优选的，所述覆盖层的材料是光刻胶。
优选的，在第一鳍部或第二鳍部顶部的沟槽内进行选择性外延的方法还包括：回刻去除侧墙顶部的外延层。
优选的，去除所述侧墙顶部的外延层之后，继续刻蚀沟槽内的外延层分别形成第三鳍部和第四鳍部，所述第三鳍部和第四鳍部的高度不同且都不超过两侧侧墙的高度。
优选的，形成栅极结构，所述栅极结构位于绝缘层表面并且横跨所述第三鳍部与第二鳍部；在所述第三鳍部与第二鳍部两端分别形成源极和漏极，所述源极和漏极位于栅极结构的两侧。
优选的，形成栅极结构，所述栅极结构位于绝缘层表面并且横跨所述第三鳍部与第四鳍部；在所述第三鳍部与第四鳍部两端分别形成源极和漏极，所述源极和漏极位于栅极结构的两侧。
与现有技术相比，本发明具有以下优点：
本发明的技术方案，在刻蚀形成鳍部的工艺基础上，利用鳍部顶部的硬掩膜层的厚度，调整不同鳍部之间的高度差，所述不同高度的鳍部之间的高度差不超过硬掩膜层的厚度，并且可以通过调整硬掩膜层的厚度来控制需要形成的较高鳍部的高度。由于本发明的技术方案在形成相同高度的鳍部的方法基础上，形成具有不同高度的鳍部，采用的工艺与现有的技术兼容且简便。
本发明的技术方案，在鳍部及其顶部的硬掩膜层的侧壁形成侧墙，去除硬掩膜层之后，鳍部的顶面和两侧侧墙之间形成沟槽，沟槽的宽度和高度即为鳍部的宽度和侧墙高出鳍部顶面的高度。在沟槽内进行选择性外延生长，由于侧墙的存在，将外延层限制在沟槽内部生长，从而增加了鳍部的高度，鳍部所增加的高度受到所述沟槽高度的限制，所形成的鳍部高度不超过其两侧侧墙的高度。所以本发明的技术方案利用简单的刻蚀和外延工艺就将鳍部顶部硬掩膜层的厚度，转化成鳍部顶部外延生长的高度。
进一步的，由于本发明中形成侧墙的材料选择范围较广，并且可以根据需要对侧墙材料进行优化，例如采用退火等工艺，减少侧墙内部的缺陷。一方面可以提高后续外延生长形成的鳍部与侧墙接触面之间的界面质量，减少鳍部的缺陷，另一方面可以降低最初形成鳍部的刻蚀工艺对鳍部表面造成的损伤，从而减少后续形成的晶体管的漏电流，提高晶体管的稳定性。本发明的技术方案所采用的工艺，在调整鳍部的高度以及改善鳍部表面平整度的方面具有很高的灵活性。
进一步的，本发明的技术方案，可以分别调整衬底上多个鳍部的高度。通过覆盖层的位置，限定不需要改变高度的鳍部。对未被覆盖区域的鳍部，去除其顶部的硬掩膜层后进行外延沉积后形成多个不同高度的鳍部。
本发明技术方案，在形成不同高度鳍部的基础上，形成的鳍式场效应晶体管。可以根据电路的需要调整场效应晶体管的总沟道宽度，提高器件的性能。
附图说明
图1是本发明现有技术的鳍式场效应管的立体结构示意图；
图2至图10是本发明的实施例形成半导体结构的示意图。
具体实施方式
如背景技术中所述，现有技术中在一个芯片上形成具有相同高度的鳍式场效应晶体管的方法，不能满足实际电路设计中不同功能的电路对晶体管不同性能的需要。
在现有的形成不同高度的鳍部的方法中，不同高度的鳍部之间的高度差较难控制，工艺步骤也较复杂，对鳍式场效应晶体管的沟道宽度的调整仍然需要进一步的提高。
为了解决上述问题，本发明的实施例提出了一种半导体结构的形成方法。所述半导体结构具有不同的高度的鳍部。在现有技术形成的相同高度的鳍部基础上，对不需要改变高度的鳍部进行遮蔽后，在需要调整高度的鳍部顶部利用外延生长工艺增加鳍部的高度，并且可以通过进一步的回刻工艺对所述鳍部的高度进行进一步的调整。形成不同高度的鳍部之后，进一步形成鳍式场效应晶体管。所述鳍式场效应晶体管具有多个鳍部，通过调整鳍部的高度来调整晶体管总的沟道宽度，来满足实际电路的需要。本发明采用的工艺简单，可以对鳍部的高度进行较为准确的调整。
下面结合附图，通过具体实施例，对本发明的技术方案进行清楚、完整的描述，显然，所描述的实施例仅仅是本发明的可实施方式的一部分，而不是其全部。根据所述实施例，本领域的普通技术人员在无需创造性劳动的前提下可获得的所有其它实施方式，都属于本发明的保护范围。
具体的，请参考图2至图10，图2至图10是本发明的实施例半导体结构的形成过程的剖面示意图。
请参考图2，提供衬底100，在衬底100上第一硬掩膜层101a和第二硬掩膜层101b。。
所述衬底100的材料包括硅、锗、锗化硅、砷化镓等半导体材料，可以是体材料也可以是复合结构如绝缘体上硅。本实施例中，采用的衬底是体硅。所述衬底100为后续工艺提供平台。所述衬底具有第一区域001和第二区域002。
首先在衬底表面沉积一层硬掩膜层，本实施例采用的硬掩膜层的材料是氮化硅。之后采用光刻工艺形成第一硬掩膜层101a和第二硬掩膜层101b。所述第一硬掩膜层101a和第二硬掩膜层101b限定了后续刻蚀工艺中形成的鳍部的位置和形状。所述第一硬掩膜层101a和第二硬掩膜层101b的厚度为后续形成的不同高度的鳍部之间的最大高度差。本实施例中，后续形成的不同高度的鳍部之间的高度差即为第一硬掩膜层101a和第二硬掩膜层101b的厚度。所述第一硬掩膜层101a和第二硬掩膜层101b的材料包括SiN、SiON、SiO2或无定形碳。
请参考图3，以第一硬掩膜层101a和第二硬掩膜层101b为掩膜，对衬底100进行刻蚀，形成第一鳍部102和第二鳍部103。
具体的，本实施例采用反应离子刻蚀的工艺，对衬底100进行刻蚀，在第一区域001形成的第一鳍部102，在第二区域002形成第二鳍部103，所述第一鳍部102和第二鳍部103具有相同的高度。第一鳍部102顶部具有第一硬掩膜层101a，第二鳍部顶部具有第二硬掩膜层101b。在本发明的其他实施例中，也可以采用干法刻蚀、湿法刻蚀或者两者结合的刻蚀方法，形成所述第一鳍部102和第二鳍部103。
请参考图4，进行浅沟道填充和回刻工艺，在衬底表面及第一鳍部102和第二鳍部103两侧的沟槽内形成绝缘层104。
具体的，本实施例中，采用化学沉积工艺对第一鳍部102和第二鳍部103两侧沟槽内进行绝缘介质的填充，所述绝缘介质材料包括SiO2、SiN或SiON。本实施例中，在对绝缘介质进行回刻之前，先采用化学机械研磨的方法将沟槽外部多余的绝缘介质平坦化，其中第一硬掩膜层101a和第二硬掩膜层101b充当研磨的终止层。随后，通过回刻工艺，在沟槽内形成绝缘层104，所述绝缘层104的高度低于第一鳍部102和第二鳍部103的高度。
请参考图5，在第一区域001和第二区域002表面的绝缘层上形成侧墙105和106，所述侧墙分别覆盖第一硬掩膜层101a和第一鳍部102的侧壁以及第二硬掩膜层101b和第二鳍部103的侧壁，所述侧墙105和106的高度与第一硬掩膜层101a和第二硬掩膜层101b的顶面齐平；
具体的，所述侧墙105和侧墙106的材料包括SiON、SiO2、SiCN或BN。本发明的实施例中采用的是SiON。
形成所述侧墙的工艺为：首先在绝缘层104表面、第一硬掩膜层101a和第二硬掩膜层101b顶面与侧壁以及第一鳍部102和第二鳍部103的侧壁沉积一层SiON层，然后通过各相异性离子刻蚀去除绝缘层104和第一硬掩膜层101a与第二硬掩膜层101b顶面的SiON，形成覆盖鳍部与硬掩膜层侧面的侧墙105和106，所述侧墙105和106与第一硬掩膜层101a和第二硬掩膜层101b齐平。所述侧墙105和106对第一鳍部102和第二鳍部103的侧壁形成保护。
请参考图6，在第二区域002表面形成覆盖层107，所述覆盖层覆盖第二区域002的绝缘层以及第二硬掩膜层101b的顶面和侧墙103的表面。
具体的，本实施例中，所述覆盖层107的材料是光刻胶，容易在后续工艺中被去除。在本发明的其他实施例中，也可以采用氮化硅等材料，后续在通过刻蚀工艺去除。覆盖层107在后续工艺中保护其所覆盖的结构。在本实施例中，被所述覆盖层107覆盖的第二鳍部103在后续工艺中高度不发生改变。
请参考图7，去除第一鳍部102顶部的第一硬掩膜层101a（如图6所述）。
具体的，本发明实施例中采用湿法刻蚀的方法，将第一鳍部102顶部的第一硬掩膜层101a（如图6所述）完全去除，直到暴露出第一鳍部102的顶面。在本发明的其他实施例中，也可以采用其他合适的干法或者湿法刻蚀工艺来去除所述第一硬掩膜层101a（如图6所述）。本实施例中，去除所述第一硬掩膜层101a（如图6所述）之后，在第一鳍部102顶面及其两侧的侧墙105之间形成沟槽。所述沟槽的宽度为第一鳍部的宽度，所述沟槽的高度即为第一硬掩膜层101a（如图6所述）的厚度。在去除硬掩膜层101a（如图6所述）之后，将覆盖层107（如图6所述）去除。
请参考图8，在第一鳍部顶部的沟槽内进行选择性外延，形成第三鳍部102a。
具体的，在暴露的第一鳍部102的顶部沟槽内用选择性外延生长工艺使第一鳍部102的高度得到增加。本实施例中，由于第一鳍部102的材料是硅，所以用外延工艺沉积硅填充第一鳍部102顶部的沟槽。在本发明的其他实施例中，根据鳍部材料的不同，选择相应的外延沉积材料。侧墙105限制了外延生长的范围，将外延层限制在沟槽内。当填充满沟槽后，利用回刻工艺将侧墙顶部多余的硅去除，形成相对较高的第三鳍部102a。第三鳍部102a的高度与原第一鳍部102相比，高度得到增加，所增加的高度即为第一硬掩膜层101a（如图6所述）的厚度。在本发明的其他实施例中，可以对该第三鳍部102a进行进一步的回刻来降低鳍部的高度，也可以通过控制选择性外延的生长高度在不超过侧墙顶部的高度范围内对最终形成的鳍部高度进行调整。所述第三鳍部102a高度大于第二鳍部高度103，两者之间的高度差即为第一硬掩膜层101a的厚度。
在本发明的其他实施例中，也可以再利用本实施例中的方法调整第二鳍部的高度，形成第四鳍部。将第一区域001表面形成覆盖层之后，去除第二鳍部103顶部的第二硬掩膜层101b，暴露出第二鳍部103的顶面，所述顶面与两侧侧墙106形成沟槽。在所述沟槽内进行选择性填充，形成第四鳍部。
在本发明的其他实施例中，衬底上具有一个或多个相同高度的鳍部，所述鳍部顶部均有硬掩膜层，侧壁具有侧墙。覆盖其中的一个或多个鳍部及其硬掩膜层，去除未被覆盖的鳍部顶部的硬掩膜层，在鳍顶部形成沟槽，通过外延生长改变鳍部的高度，最终可以在衬底上形成多个不同高度的鳍部。
在本发明的其他实施例中，可以根据需要多次的进行本实施例中的方法，灵活调整衬底上不同鳍部的高度，以满足实际电路的要求。
请参考图9，去除侧墙105、106和第二硬掩膜层101b。
具体的，确定好鳍部102a的高度之后，分别去除侧墙105（如图8所述）和侧墙106（如图8所述），以及第二鳍部103顶部的第二硬掩膜层101b（如图8所述），最终在衬底上形成了相对高的第三鳍部102a和相对短的第二鳍部103。
请参考图10，在所述第三鳍部102a和第二鳍部103表面形成栅极结构。
所述栅极结构位于绝缘层103表面、且横跨所述鳍部102a和第二鳍部103。所述栅极结构包括位于所述鳍部102a和第二鳍部103表面的栅介质层108和覆盖所述栅介质层108的栅电极层109。所述栅介质层108的材料为绝缘材料，例如SiO2、SiON或高K介质。所述栅电极层109的材料为多晶硅或金属。以所述栅极结构为掩膜，在所述栅极结构两侧的鳍部内掺杂形成源/漏极（未示出）。
本发明的实施例，通过去除硬掩膜层101a（如图6所示），在第一鳍部102顶面和侧墙105之间形成沟槽，从而将第一硬掩膜层的厚度转化为第一鳍部102顶部外延生长的最大高度。通过调整硬掩膜层的高度以及外延生长或回刻工艺能够很灵活的调整鳍部的高度，从而进一步的调整后续形成的鳍式场效应晶体管的总的沟道宽度，以满足实际电路工作中的需要。
由于侧墙的材料选择范围较广，并且可以对其材料进行进一步的优化或处理，例如退火等，提高形成的侧壁的表面质量，这样在后续外延生长的过程中形成的鳍部表面质量也会得到提高，从而减少例如错位、空穴等缺陷；同样后续对侧墙进行去除的时候，也会相应减少对鳍部的损伤。后续在鳍部表面形成栅极结构之后，栅介质层与鳍部之间的界面质量较高，从而能有效减少漏电流的产生，提高晶体管的稳定性。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (14)
1.一种半导体结构的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底表面具有第一区域和第二区域，所述第一区域表面具有第一鳍部，所述第二区域表面具有第二鳍部，所述第一鳍部顶部具有第一硬掩膜层，所述第二鳍部顶部具有第二硬掩膜层；
在第一鳍部和第二鳍部两侧沟槽内形成绝缘层，所述绝缘层高度低于第一鳍部和第二鳍部的高度；
在绝缘层表面形成侧墙，所述侧墙分别覆盖第一硬掩膜层和第一鳍部的侧壁以及第二硬掩膜层和第二鳍部的侧壁，所述侧墙高度与第一硬掩膜层和第二硬掩膜层顶面齐平；
去除第一鳍部顶部的第一硬掩膜层，暴露出第一鳍部的顶面，所述顶面与第一鳍部两侧侧墙形成沟槽；
在第一鳍部顶部的沟槽内进行选择性外延，形成第三鳍部，所述第三鳍部高度与第一鳍部高度不同。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第一硬掩膜层和第二硬掩膜层的材料包括SiN、SiON、SiO2或无定形碳。
3.根据权利要求1所述的形成半导体结构的方法，其特征在于，所述绝缘层的材料包括SiO2、SiN或SiON。
4.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第一鳍部和第二鳍部的形成工艺是反应离子刻蚀。
5.根据权利要求1所述的半导体结构的形成方法，其特征在于，形成所述绝缘层的方法包括：在沟槽内填充满绝缘介质；用化学机械研磨的方法使绝缘介质与第一硬掩膜层和第二硬掩膜层齐平；回刻蚀所述绝缘介质，形成高度低于第一鳍部和第二鳍部的绝缘层。
6.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述侧墙的材料包括SiON、SiO2、SiCN或BN。
7.根据权利要求1所述的半导体结构的形成方法，其特征在于，在去除所述第一鳍部顶部的第一硬掩膜层之前，在第二区域表面形成覆盖层。
8.根据权利要求1所述的半导体结构的形成方法，其特征在于，还包括，去除第二鳍部顶部的第二硬掩膜层，暴露出第二鳍部的顶面，所述顶面与第二鳍部两侧侧墙形成沟槽；在第二鳍部顶部的沟槽内进行选择性外延形成第四鳍部，所述第四鳍部高度与第二鳍部高度不同。
9.根据权利要求8所述的半导体结构的形成方法，其特征在于，在去除所述第二鳍部顶部的第二硬掩膜层之前，在第一区域表面形成覆盖层。
10.根据权利要求7或9所述的半导体结构的形成方法，其特征在于，所述覆盖层的材料是光刻胶。
11.根据权利要求7或9所述的半导体结构的形成方法，其特征在于，在第一鳍部或第二鳍部顶部的沟槽内进行选择性外延的方法还包括：回刻去除侧墙顶部的外延层。
12.根据权利要求7或9所述的半导体结构的形成方法，其特征在于，还包括：去除所述侧墙顶部的外延层之后，继续刻蚀沟槽内的外延层分别形成第三鳍部和第四鳍部，所述第三鳍部和第四鳍部的高度不同且都不超过两侧侧墙的高度。
13.根据权利要求1所述的半导体结构的形成方法，其特征在于，还包括：形成栅极结构，所述栅极结构位于绝缘层表面并且横跨所述第三鳍部与第二鳍部；在所述第三鳍部与第二鳍部两端分别形成源极和漏极，所述源极和漏极位于栅极结构的两侧。
14.根据权利要求12所述的半导体结构的形成方法，其特征在于，还包括：形成栅极结构，所述栅极结构位于绝缘层表面并且横跨所述第三鳍部与第四鳍部；在所述第三鳍部与第四鳍部两端分别形成源极和漏极，所述源极和漏极位于栅极结构的两侧。
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Cited By (3)
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|---|---|---|---|---|
| CN109671778A (zh) * | 2017-10-16 | 2019-04-23 | 中芯国际集成电路制造(上海)有限公司 | 鳍式半导体器件及其形成方法 |
| CN113394272A (zh) * | 2020-03-13 | 2021-09-14 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN113421853A (zh) * | 2021-06-25 | 2021-09-21 | 长江存储科技有限责任公司 | 一种半导体结构及其制备方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6835618B1 (en) * | 2003-08-05 | 2004-12-28 | Advanced Micro Devices, Inc. | Epitaxially grown fin for FinFET |
| US20080096334A1 (en) * | 2006-10-20 | 2008-04-24 | Oki Electric Industry Co., Ltd. | Semiconductor device manufacturing method and semiconductor device using the same |
| CN101183664A (zh) * | 2006-11-14 | 2008-05-21 | 国际商业机器公司 | 半导体结构及制造多个鳍片场效应晶体管的方法 |
| CN101779284A (zh) * | 2007-08-30 | 2010-07-14 | 英特尔公司 | 用于制造不同高度的相邻硅鳍的方法 |
-
2012
- 2012-08-29 CN CN201210313474.2A patent/CN103632978B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6835618B1 (en) * | 2003-08-05 | 2004-12-28 | Advanced Micro Devices, Inc. | Epitaxially grown fin for FinFET |
| US20080096334A1 (en) * | 2006-10-20 | 2008-04-24 | Oki Electric Industry Co., Ltd. | Semiconductor device manufacturing method and semiconductor device using the same |
| CN101183664A (zh) * | 2006-11-14 | 2008-05-21 | 国际商业机器公司 | 半导体结构及制造多个鳍片场效应晶体管的方法 |
| CN101779284A (zh) * | 2007-08-30 | 2010-07-14 | 英特尔公司 | 用于制造不同高度的相邻硅鳍的方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109671778A (zh) * | 2017-10-16 | 2019-04-23 | 中芯国际集成电路制造(上海)有限公司 | 鳍式半导体器件及其形成方法 |
| CN109671778B (zh) * | 2017-10-16 | 2022-01-11 | 中芯国际集成电路制造(上海)有限公司 | 鳍式半导体器件及其形成方法 |
| CN113394272A (zh) * | 2020-03-13 | 2021-09-14 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN113421853A (zh) * | 2021-06-25 | 2021-09-21 | 长江存储科技有限责任公司 | 一种半导体结构及其制备方法 |
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