CN109671778A - 鳍式半导体器件及其形成方法 - Google Patents
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Abstract
一种鳍式半导体器件及其形成方法，所述方法包括以下步骤：提供半导体衬底；在所述半导体衬底的表面形成多个鳍部掩膜侧墙，所述多个鳍部掩膜侧墙依次编号，其中，编号为奇数的奇数掩膜侧墙具有第一宽度，编号为偶数的偶数掩膜侧墙具有第二宽度，所述第一宽度与第二宽度不同；以所述鳍部掩膜侧墙为掩膜，在所述半导体衬底的表面刻蚀形成凸出的鳍部，所述鳍部包括对应于所述奇数掩膜侧墙的奇数鳍部以及对应于所述偶数掩膜侧墙的偶数鳍部。本发明方案可以使奇数鳍部的宽度与偶数鳍部的宽度不同，从而满足不同功能器件的需求。
Description
技术领域
本发明涉及半导体制造领域，尤其是涉及一种鳍式半导体器件及其形成方法。
背景技术
随着半导体技术的发展，传统的平面式的MOS晶体管对沟道电流的控制能力变弱，造成严重的漏电流。鳍式场效应晶体管(Fin Field Effect Transistor，FinFET)是一种新兴的多栅器件，它一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁的栅极结构，位于栅极结构两侧的鳍部中的源漏掺杂区。
为了满足不同功能器件的需求，需要形成不同宽度的鳍部。
例如在根据FinFET形成的一种静态随机存储器(Static Random Access Memory，SRAM)中，需要获得不同的奇数鳍部的宽度与偶数鳍部的宽度，以对所述SRAM的性能参数进行调整。
因此，亟需一种获得不同的奇数鳍部的宽度与偶数鳍部的宽度的方法。
发明内容
本发明解决的技术问题是提供一种鳍式半导体器件及其形成方法，可以使奇数鳍部的宽度与偶数鳍部的宽度不同，从而满足不同功能器件的需求。
为解决上述技术问题，本发明实施例提供一种鳍式半导体器件的形成方法，包括以下步骤：提供半导体衬底；在所述半导体衬底的表面形成多个鳍部掩膜侧墙，所述多个鳍部掩膜侧墙依次编号，其中，编号为奇数的奇数掩膜侧墙具有第一宽度，编号为偶数的偶数掩膜侧墙具有第二宽度，所述第一宽度与第二宽度不同；以所述鳍部掩膜侧墙为掩膜，在所述半导体衬底的表面刻蚀形成凸出的鳍部，所述鳍部包括对应于所述奇数掩膜侧墙的奇数鳍部以及对应于所述偶数掩膜侧墙的偶数鳍部。
可选的，在所述半导体衬底的表面形成多个鳍部掩膜侧墙包括：在所述半导体衬底的表面形成多个心轴；在所述心轴周围形成侧墙；向所述侧墙进行第一倾斜角度离子注入，以在所述心轴一侧的侧墙内形成第一掺杂区；对所述侧墙进行刻蚀以在每个心轴的两侧形成所述鳍部掩膜侧墙，其中，对所述第一掺杂区的刻蚀速率大于其他部分的刻蚀速率；去除所述心轴。
可选的，向所述侧墙进行第一倾斜角度离子注入的注入参数包括：掺杂离子选自四价离子、惰性离子、氩离子以及氮离子；注入角度为1度至30度。
可选的，所述掺杂离子为锗离子。
可选的，对所述侧墙进行刻蚀以在每个心轴的两侧形成鳍部掩膜侧墙包括：采用各向异性的干法刻蚀对所述侧墙进行刻蚀。
可选的，在所述半导体衬底的表面形成多个鳍部掩膜侧墙包括：在所述半导体衬底的表面形成多个心轴，所述心轴的顶部覆盖有硬掩膜层；向所述心轴以及所述硬掩膜层进行第二倾斜角度离子注入，以在所述心轴一侧的内部形成第二掺杂区；对所述心轴进行刻蚀以形成窄心轴，其中，对所述第二掺杂区的刻蚀速率大于其他部分的刻蚀速率，以使所述窄心轴一侧的硬掩膜层下方具有空隙；在所述窄心轴以及所述硬掩膜层的周围形成侧墙，所述侧墙填充所述空隙；去除所述硬掩膜层以及所述窄心轴，所述侧墙作为所述鳍部掩膜侧墙。
可选的，向所述心轴以及所述硬掩膜层进行第二倾斜角度离子注入的注入参数包括：掺杂离子选自四价离子、惰性离子、氩离子以及氮离子；注入角度为1度至30度。
可选的，所述鳍式半导体器件包括静态随机存储器。
可选的，所述静态随机存储器包括上拉晶体管以及传输晶体管，所述上拉晶体管包括至少一个上拉鳍部，所述传输晶体管包括第一传输鳍部以及第二传输鳍部；其中，所述上拉鳍部与所述第一传输鳍部为所述奇数鳍部；所述第二传输鳍部为所述偶数鳍部。
可选的，所述静态随机存储器包括上拉晶体管以及传输晶体管，所述上拉晶体管包括至少一个上拉鳍部，所述传输晶体管包括第一传输鳍部以及第二传输鳍部；其中，所述第一传输鳍部为所述奇数鳍部；所述上拉鳍部与所述第二传输鳍部为所述偶数鳍部。
为解决上述技术问题，本发明实施例提供一种鳍式半导体器件，包括：半导体衬底；多个鳍部掩膜侧墙，在所述半导体衬底的表面，所述多个鳍部掩膜侧墙依次编号，其中，编号为奇数的奇数掩膜侧墙具有第一宽度，编号为偶数的偶数掩膜侧墙具有第二宽度，所述第一宽度与第二宽度不同；凸出的鳍部，以所述鳍部掩膜侧墙为掩膜，在所述半导体衬底的表面刻蚀形成的，所述鳍部包括对应于所述奇数掩膜侧墙的奇数鳍部以及对应于所述偶数掩膜侧墙的偶数鳍部。
可选的，所述鳍式半导体器件包括静态随机存储器。
可选的，所述静态随机存储器包括上拉晶体管以及传输晶体管，所述上拉晶体管包括至少一个上拉鳍部，所述传输晶体管包括第一传输鳍部以及第二传输鳍部；其中，所述上拉鳍部与所述第一传输鳍部为所述奇数鳍部；所述第二传输鳍部为所述偶数鳍部。
可选的，所述静态随机存储器包括上拉晶体管以及传输晶体管，所述上拉晶体管包括至少一个上拉鳍部，所述传输晶体管包括第一传输鳍部以及第二传输鳍部；其中，所述第一传输鳍部为所述奇数鳍部；所述上拉鳍部与所述第二传输鳍部为所述偶数鳍部。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
在本发明实施例中，提供半导体衬底；在所述半导体衬底的表面形成多个鳍部掩膜侧墙，所述多个鳍部掩膜侧墙依次编号，其中，编号为奇数的奇数掩膜侧墙具有第一宽度，编号为偶数的偶数掩膜侧墙具有第二宽度，所述第一宽度与第二宽度不同；以所述鳍部掩膜侧墙为掩膜，在所述半导体衬底的表面刻蚀形成凸出的鳍部，所述鳍部包括对应于所述奇数掩膜侧墙的奇数鳍部以及对应于所述偶数掩膜侧墙的偶数鳍部。采用本发明实施例的方案，通过形成多个鳍部掩膜侧墙，并且对所述多个鳍部掩膜侧墙依次编号，编号为奇数的奇数掩膜侧墙与编号为偶数的偶数掩膜侧墙分别具有一定的宽度，且两者宽度不同，进而以所述鳍部掩膜侧墙为掩膜形成奇数鳍部以及偶数鳍部，可以使奇数鳍部的宽度与偶数鳍部的宽度不同，从而满足不同功能器件的需求。
进一步，在本发明实施例中，通过形成心轴以及在所述心轴周围的侧墙，进而向所述侧墙进行第一倾斜角度离子注入以及刻蚀，可以使对所述第一掺杂区的刻蚀速率大于其他部分的刻蚀速率，从而使包含有所述第一掺杂区的鳍部掩膜侧墙的宽度小于所述心轴的另一侧的鳍部掩膜侧墙的宽度，从而满足使奇数鳍部的宽度与偶数鳍部的宽度不同的需求。
进一步，在本发明实施例中，通过形成心轴以及覆盖所述心轴顶部的硬掩膜层，并且向所述心轴以及所述硬掩膜层进行第二倾斜角度离子注入及刻蚀，可以使得对所述第二掺杂区的刻蚀速率大于其他部分的刻蚀速率，以使所述窄心轴一侧的硬掩膜层下方具有空隙，进而在所述窄心轴以及所述硬掩膜层的周围形成侧墙，使第二掺杂区一侧的侧墙宽度大于所述窄心轴另一侧的侧墙宽度，从而满足奇数鳍部的宽度与偶数鳍部的宽度不同的需求。
进一步，在本发明实施例中，所述鳍式半导体器件可以包括SRAM，通过把所述奇数鳍部的宽度调整为大于或小于所述偶数鳍部的宽度，可以调整传输晶体管与上拉晶体管的饱和电流的比值，而不影响下拉晶体管与传输晶体管的饱和电流的比值，从而在调整该SRAM的Gamma参数时，不对Beta参数产生影响，以满足该SRAM器件对写入性能与读取性能的改善需求。
附图说明
图1是本发明实施例中一种鳍式半导体器件的形成方法的流程图；
图2至图7是本发明实施例中另一种鳍式半导体器件的形成方法中各步骤对应的器件剖面结构示意图；
图8至图13是本发明实施例中又一种鳍式半导体器件的形成方法中各步骤对应的器件剖面结构示意图；
图14至图16是本发明实施例中一种静态随机存储器的形成方法中各步骤对应的器件结构顶视图。
具体实施方式
如前所述，在现有技术中，为了满足不同功能器件的需求，亟需一种获得不同的奇数鳍部的宽度与偶数鳍部的宽度的方法。例如在根据FinFET形成的一种SRAM中，需要获得不同的奇数鳍部的宽度与偶数鳍部的宽度，以对所述SRAM的性能参数进行调整。
在本发明实施例中，提供半导体衬底；在所述半导体衬底的表面形成多个鳍部掩膜侧墙，所述多个鳍部掩膜侧墙依次编号，其中，编号为奇数的奇数掩膜侧墙具有第一宽度，编号为偶数的偶数掩膜侧墙具有第二宽度，所述第一宽度与第二宽度不同；以所述鳍部掩膜侧墙为掩膜，在所述半导体衬底的表面刻蚀形成凸出的鳍部，所述鳍部包括对应于所述奇数掩膜侧墙的奇数鳍部以及对应于所述偶数掩膜侧墙的偶数鳍部。采用本发明实施例的方案，通过形成多个鳍部掩膜侧墙，并且对所述多个鳍部掩膜侧墙依次编号，编号为奇数的奇数掩膜侧墙与编号为偶数的偶数掩膜侧墙分别具有一定的宽度，且两者宽度不同，进而以所述鳍部掩膜侧墙为掩膜形成奇数鳍部以及偶数鳍部，可以使奇数鳍部的宽度与偶数鳍部的宽度不同，从而满足不同功能器件的需求。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参照图1，图1是本发明实施例中一种鳍式半导体器件的形成方法的流程图。所述鳍式半导体器件的形成方法可以包括步骤S11至步骤S13：
步骤S11：提供半导体衬底；
步骤S12：在所述半导体衬底的表面形成多个鳍部掩膜侧墙，所述多个鳍部掩膜侧墙依次编号，其中，编号为奇数的奇数掩膜侧墙具有第一宽度，编号为偶数的偶数掩膜侧墙具有第二宽度，所述第一宽度与第二宽度不同；
步骤S13：以所述鳍部掩膜侧墙为掩膜，在所述半导体衬底的表面刻蚀形成凸出的鳍部，所述鳍部包括对应于所述奇数掩膜侧墙的奇数鳍部以及对应于所述偶数掩膜侧墙的偶数鳍部。
下面结合图2至图7对上述各个步骤进行说明。
图2至图7是本发明实施例中另一种鳍式半导体器件的形成方法中各步骤对应的器件剖面结构示意图。
参照图2，提供半导体衬底100，在所述半导体衬底100的表面形成多个心轴(Mandrel)130。
在本发明实施例中，所述半导体衬底100为硅衬底。在其他实施例中，所述半导体衬底100的材料还可以为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述半导体衬底100还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底。
所述心轴130的材料可以包括无定型碳(Amorphous Carbon，a-C)或者无定型硅(Amorphous Silicon，a-Si)。
其中，形成所述心轴130的步骤可以包括：在半导体衬底100的表面形成心轴层(Mandrel Layer)，形成覆盖所述心轴层的光刻胶层，以所述光刻胶层为掩膜对所述心轴层进行刻蚀，以形成所述多个心轴130。
在本发明实施例的另一种具体实施方式中，还可以在所述半导体衬底100的表面形成硬掩膜层，以对所述半导体衬底100的表面进行保护。
参照图3，在所述心轴130周围形成侧墙120。
在本发明实施例中，所述侧墙120的材料可以包括氮化硅(SiN)。
具体地，在所述心轴130周围形成侧墙120的步骤可以包括：在半导体衬底100以及心轴130的表面淀积侧墙层，对所述侧墙层进行各向异性刻蚀，以去除所述心轴130的顶部的侧墙层，以及心轴130旁超过预定宽度以外的侧墙层，从而在所述心轴130周围形成侧墙120。
其中，所述预定宽度可以根据具体的工艺确定，例如可以为标准工艺中侧墙120的厚度。所述预定宽度的方向可以为平行于器件的载流子的流动方向。
参照图4，向所述侧墙120进行第一倾斜角度离子注入，以在所述心轴130一侧的侧墙120内形成第一掺杂区122。
在本发明实施例中，向所述侧墙120进行第一倾斜角度离子注入的注入参数可以包括：掺杂离子选自四价离子、惰性离子(例如，氩(Ar)离子)以及氮(N)离子。
具体地，注入掺杂离子有助于在第一掺杂区122内产生物理损伤，破坏所述侧墙120的自身离子之间形成的共价键，进而使得对所述第一掺杂区122的刻蚀速率大于侧墙120其他部分的刻蚀速率。
优选地，所述掺杂离子可以为所述四价离子中的锗(Ge)离子。
具体而言，注入锗离子不仅会在第一掺杂区122内产生物理损伤，所述锗离子还可以与侧墙120中的硅离子发生化学反应形成SiGe，而在现有的各向异性地刻蚀SiN的标准步骤中，存在有针对SiGe的刻蚀剂，也即在刻蚀SiGe的过程中，降低对SiN的影响。因此，采用锗离子作为掺杂离子，有助于在后续刻蚀工艺中，提高对第一掺杂区122与侧墙120的其他部分的刻蚀比。
进一步地，向所述侧墙进行第一倾斜角度离子注入的注入参数可以包括：注入角度可以为1度至30度。
可以理解的是，注入角度不应当过小，过小则难以在侧墙120内形成足够厚度的第一掺杂区122，导致后续奇数鳍部与偶数鳍部的厚度差异过小；注入角度不应当过大，过大则容易受到相邻心轴130的侧墙120的遮挡，影响侧墙120底部的离子注入量。
优选地，作为一个非限制性的例子，所述注入角度可以为7度至11度。
优选地，所述注入角度在所述半导体衬底100的表面的投影方向垂直于所述心轴130的方向。
需要指出的是，所述心轴130的一侧可以为多个心轴130的相同侧，例如为图4示出的右侧，从而在多个心轴130右侧的侧墙内形成第一掺杂区122。
在下文中，除非特别指出，否则在心轴的左侧的侧墙均用于指示奇数侧墙，在心轴的右侧的侧墙均用于指示偶数侧墙。
参照图5，对所述侧墙120进行刻蚀以在每个心轴130的两侧形成奇数掩膜侧墙123以及偶数掩膜侧墙124。其中，奇数掩膜侧墙123具有第一宽度，偶数掩膜侧墙124具有第二宽度。
具体地，可以采用各向异性的干法刻蚀对所述侧墙进行刻蚀。
在具体实施中，由于注入掺杂离子有助于使得对所述第一掺杂区122的刻蚀速率大于侧墙120其他部分的刻蚀速率，因此刻蚀之后奇数掩膜侧墙123的第一宽度大于偶数掩膜侧墙124的第二宽度。
其中，所述宽度的方向平行于器件的载流子的流动方向。
需要指出的是，在本发明实施例的另一种具体实施方式中，可以在淀积侧墙层之后，先向所述侧墙层进行第一倾斜角度离子注入，以在所述心轴130一侧的侧墙层内形成第一掺杂区，然后对所述侧墙层进行各向异性地刻蚀以在每个心轴的两侧形成奇数掩膜侧墙以及偶数掩膜侧墙。与图5示出的具体实施方式相比，由于所述侧墙层的厚度较厚，需要注入更高剂量的掺杂离子，以使得在刻蚀之后形成的奇数掩膜侧墙以及偶数掩膜侧墙具有适用的宽度差。
采用上述另一种具体实施方式，有助于减少一次各向异性地刻蚀，提高生产效率。
对所述侧墙层进行各向异性刻蚀，以去除所述心轴130的顶部的侧墙层，以及在相邻心轴130之间的半导体衬底100表面的部分侧墙层，从而在所述心轴130周围形成侧墙120。
参照图6，去除所述心轴130。
具体地，可以采用现有常规的去除心轴130的方法，在本发明实施例中，对于去除心轴130的具体实施方式不作限制。
参照图7，以所述奇数掩膜侧墙123(参照图6)以及偶数掩膜侧墙124(参照图6)为掩膜，在所述半导体衬底100的表面刻蚀形成凸出的鳍部，所述鳍部可以包括对应于所述奇数掩膜侧墙123的奇数鳍部143以及对应于所述偶数掩膜侧墙124的偶数鳍部144。
由于奇数掩膜侧墙123的第一宽度大于偶数掩膜侧墙124的第二宽度，因此奇数鳍部143的宽度大于偶数鳍部144的宽度。
在本发明实施例中，通过形成心轴以及在所述心轴周围的侧墙，进而向所述侧墙进行第一倾斜角度离子注入以及刻蚀，可以使对所述第一掺杂区的刻蚀速率大于其他部分的刻蚀速率，从而使包含有所述第一掺杂区的鳍部掩膜侧墙的宽度小于所述心轴的另一侧的鳍部掩膜侧墙的宽度，从而满足使奇数鳍部的宽度与偶数鳍部的宽度不同的需求，进而满足不同功能器件的需求。
图8至图13是本发明实施例中又一种鳍式半导体器件的形成方法中各步骤对应的器件剖面结构示意图。
参照图8，在所述半导体衬底200的表面形成多个心轴230，所述心轴230的顶部覆盖有硬掩膜层210。
在本实施例中，所述硬掩膜层210的材料可以为氮化硅。
参照图9，向所述心轴230以及所述硬掩膜层210进行第二倾斜角度离子注入，以在所述心轴230一侧的内部形成第二掺杂区220。
其中，向所述心轴以及所述硬掩膜层进行第二倾斜角度离子注入的注入参数可以包括：掺杂离子可以选自四价离子、惰性离子、氩离子以及氮离子；注入角度可以为1度至30度。
优选地，所述掺杂离子可以为四价离子中的锗离子。
优选地，作为一个非限制性的例子，所述注入角度可以为7度至11度。
参照图10，对所述心轴230进行刻蚀以形成窄心轴232，其中，对所述第二掺杂区220(参照图9)的刻蚀速率大于其他部分的刻蚀速率，以使所述窄心轴232一侧的硬掩膜层下方具有空隙。
在具体实施中，可以采用四甲基氢氧化铵(TMAH)为刻蚀剂，对所述心轴230进行刻蚀以形成窄心轴232。
其中，所述窄心轴232的一侧可以为多个窄心轴232的相同侧，例如为图10示出的右侧，从而在多个窄心轴232右侧的硬掩膜层下方形成空隙。
参照图11，在所述窄心轴232以及所述硬掩膜层210的周围形成侧墙，所述侧墙可以包括奇数侧墙221以及偶数侧墙222，所述偶数侧墙222填充所述空隙。
在本发明实施例中，所述侧墙的材料可以包括氮化硅(SiN)。
具体地，在所述窄心轴232以及所述硬掩膜层210的周围形成侧墙的步骤可以包括：在半导体衬底200、心轴230以及硬掩膜层210的表面淀积侧墙层，对所述侧墙层进行各向异性刻蚀，以去除所述硬掩膜层210的顶部的侧墙层，以及在相邻窄心轴232之间的半导体衬底100表面的部分侧墙层，从而在所述窄心轴232以及所述硬掩膜层210周围形成侧墙。
参照图12，去除所述硬掩膜层210以及所述窄心轴232，所述奇数侧墙221作为所述鳍部掩膜侧墙中的奇数掩膜侧墙，所述偶数侧墙222作为所述鳍部掩膜侧墙中的偶数掩膜侧墙。
参照图13，以所述奇数掩膜侧墙221(参照图12)以及偶数掩膜侧墙222(参照图12)为掩膜，在所述半导体衬底200的表面刻蚀形成凸出的鳍部，所述鳍部可以包括对应于所述奇数掩膜侧墙221的奇数鳍部241以及对应于所述偶数掩膜侧墙222的偶数鳍部242。
由于奇数掩膜侧墙221的第一宽度大于偶数掩膜侧墙222的第二宽度，因此奇数鳍部241的宽度大于偶数鳍部242的宽度。
在具体实施中，有关图8至图13示出的又一种鳍式半导体器件的形成方法的更多详细内容请参照图1至图7示出的鳍式半导体器件的形成方法的描述进行执行，此处不再赘述。
在本发明实施例中，通过形成心轴以及覆盖所述心轴顶部的硬掩膜层，并且向所述心轴以及所述硬掩膜层进行第二倾斜角度离子注入及刻蚀，可以使得对所述第二掺杂区的刻蚀速率大于其他部分的刻蚀速率，以使所述窄心轴一侧的硬掩膜层下方具有空隙，进而在所述窄心轴以及所述硬掩膜层的周围形成侧墙，使第二掺杂区一侧的侧墙宽度大于所述窄心轴另一侧的侧墙宽度，从而满足奇数鳍部的宽度与偶数鳍部的宽度不同的需求。
在本发明实施例中，通过形成多个鳍部掩膜侧墙，并且对所述多个鳍部掩膜侧墙依次编号，编号为奇数的奇数掩膜侧墙与编号为偶数的偶数掩膜侧墙分别具有一定的宽度，且两者宽度不同，进而以所述鳍部掩膜侧墙为掩膜形成奇数鳍部以及偶数鳍部，可以使奇数鳍部的宽度与偶数鳍部的宽度不同，从而满足不同功能器件的需求。
进一步地，所述鳍式半导体器件可以包括静态随机存储器。
图14至图16是本发明实施例中一种静态随机存储器的形成方法中各步骤对应的器件结构顶视图。
参照图14，在半导体衬底的表面形成多个心轴300，在所述心轴300周围形成鳍部掩膜侧墙310。为获取更好的SRAM器件性能，相邻的心轴300之间的间隔往往相等或相近。
参照图15，去除心轴300，并且以所述鳍部掩膜侧墙310为掩膜，在所述半导体衬底的表面刻蚀形成凸出的鳍部311，其中，鳍部311可以包括奇数鳍部313以及偶数鳍部314。
其中，相邻的奇数鳍部313以及偶数鳍部314之间的间距可以固定设置为一个线距(Pitch)。
在具体实施中，可以对所述多个鳍部311依次编号，如图15示出的鳍部311可以包括从第一个鳍部至第十个鳍部。
参照图16，对所述奇数鳍部313以及偶数鳍部314的一部分进行去除(Cut)，以利用所述奇数鳍部313以及偶数鳍部314的其他部分形成所述SRAM的鳍部。
如图16示出的SRAM的鳍部可以包括第二个鳍部322、第三个鳍部323、第五个鳍部325、第七个鳍部327、第九个鳍部329以及第十个鳍部330。
所述SRAM可以包括上拉晶体管331以及传输晶体管332，其中，所述上拉晶体管331可以包括至少一个上拉鳍部(即所述第五个鳍部325)以及第一栅极341；所述传输晶体管可以包括第一传输鳍部(即所述第二个鳍部322或第三个鳍部323)以及第二传输鳍部(即所述第三个鳍部323或第二个鳍部322)。
其中，可以设置所述上拉鳍部325与所述第一传输鳍部323可以为所述奇数鳍部；所述第二传输鳍部322为所述偶数鳍部。
需要指出的是，所述SRAM还可以包括根据第七个鳍部327形成的上拉晶体管，以及根据第九个鳍部329和第十个鳍部330形成的传输晶体管。
因此，还可以设置所述第一传输鳍部为所述奇数鳍部；所述上拉鳍部与所述第二传输鳍部为所述偶数鳍部。
进一步地，所述SRAM还可以包括下拉晶体管333，所述下拉晶体管333可以包括第二个鳍部322、第三个鳍部323以及第二栅极342。
在本发明实施例中，需要获得不同的奇数鳍部的宽度与偶数鳍部的宽度，以对所述SRAM的性能参数进行调整。
具体地，SRAM的性能参数可以包括Gamma参数以及Beta参数，所述Gamma参数以及Beta参数的计算公式如下：
其中，PU_Idsat用于表示上拉晶体管的饱和电流；
PG_Idsat用于表示传输晶体管的饱和电流；
PD_Idsat用于表示下拉晶体管的饱和电流。
在具体实施中，为使所述SRAM获得更好的写入性能，应当提高Gamma值并且降低Beta值；为使所述SRAM获得更好的读取性能，应当降低Gamma值并且提高Beta值。
然而，在现有技术中，由于仅能一起调高或调低所有的鳍部宽度，如果通过调整鳍部宽度对所述SRAM的Gamma参数以及Beta参数进行调整，则Gamma参数以及Beta参数会一起调高或调低，难以满足该SRAM器件对写入性能与读取性能的改善需求。
以图16示出的SRAM为例，由于上拉晶体管仅包括奇数鳍部，因此采用本发明实施例的方案，通过把所述奇数鳍部的宽度调整为大于或小于所述偶数鳍部的宽度，可以调整传输晶体管与上拉晶体管的饱和电流的比值，从而调整该SRAM的Gamma参数，以提高SRAM的性能。
而对应的，由于传输晶体管和下拉晶体管均包括奇数鳍部和偶数鳍部，因此下拉晶体管与传输晶体管的饱和电流的比值不会因调整过而发生变化，也即在调整该SRAM的Gamma参数时，不对Beta参数产生影响。
在本发明实施例中，所述鳍式半导体器件可以包括SRAM，通过把所述奇数鳍部的宽度调整为大于或小于所述偶数鳍部的宽度，可以调整传输晶体管与上拉晶体管的饱和电流的比值，而不影响下拉晶体管与传输晶体管的饱和电流的比值，从而在调整该SRAM的Gamma参数时，不对Beta参数产生影响，以满足该SRAM器件对写入性能与读取性能的改善需求。
在本发明实施例中，还提供了一种鳍式半导体器件，包括：半导体衬底；多个鳍部掩膜侧墙，在所述半导体衬底的表面，所述多个鳍部掩膜侧墙依次编号，其中，编号为奇数的奇数掩膜侧墙具有第一宽度，编号为偶数的偶数掩膜侧墙具有第二宽度，所述第一宽度与第二宽度不同；凸出的鳍部，以所述鳍部掩膜侧墙为掩膜，在所述半导体衬底的表面刻蚀形成的，所述鳍部包括对应于所述奇数掩膜侧墙的奇数鳍部以及对应于所述偶数掩膜侧墙的偶数鳍部。
进一步地，所述鳍式半导体器件包括静态随机存储器。
进一步地，所述静态随机存储器包括上拉晶体管以及传输晶体管，所述上拉晶体管包括至少一个上拉鳍部，所述传输晶体管包括第一传输鳍部以及第二传输鳍部；其中，所述上拉鳍部与所述第一传输鳍部为所述奇数鳍部；所述第二传输鳍部为所述偶数鳍部。
进一步地，所述静态随机存储器包括上拉晶体管以及传输晶体管，所述上拉晶体管包括至少一个上拉鳍部，所述传输晶体管包括第一传输鳍部以及第二传输鳍部；其中，所述第一传输鳍部为所述奇数鳍部；所述上拉鳍部与所述第二传输鳍部为所述偶数鳍部。
关于该鳍式半导体器件的原理、具体实现和有益效果请参照前文及图1至图16示出的关于鳍式半导体器件的形成方法的相关描述，此处不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (14)
1.一种鳍式半导体器件的形成方法，其特征在于，包括以下步骤：
提供半导体衬底；
在所述半导体衬底的表面形成多个鳍部掩膜侧墙，所述多个鳍部掩膜侧墙依次编号，其中，编号为奇数的奇数掩膜侧墙具有第一宽度，编号为偶数的偶数掩膜侧墙具有第二宽度，所述第一宽度与第二宽度不同；
以所述鳍部掩膜侧墙为掩膜，在所述半导体衬底的表面刻蚀形成凸出的鳍部，所述鳍部包括对应于所述奇数掩膜侧墙的奇数鳍部以及对应于所述偶数掩膜侧墙的偶数鳍部。
2.根据权利要求1所述的鳍式半导体器件的形成方法，其特征在于，在所述半导体衬底的表面形成多个鳍部掩膜侧墙包括：
在所述半导体衬底的表面形成多个心轴；
在所述心轴周围形成侧墙；
向所述侧墙进行第一倾斜角度离子注入，以在所述心轴一侧的侧墙内形成第一掺杂区；
对所述侧墙进行刻蚀以在每个心轴的两侧形成所述鳍部掩膜侧墙，其中，对所述第一掺杂区的刻蚀速率大于其他部分的刻蚀速率；
去除所述心轴。
3.根据权利要求2所述的鳍式半导体器件的形成方法，其特征在于，向所述侧墙进行第一倾斜角度离子注入的注入参数包括：
掺杂离子选自四价离子、惰性离子以及氮离子；
注入角度为1度至30度。
4.根据权利要求3所述的鳍式半导体器件的形成方法，其特征在于，所述掺杂离子为锗离子。
5.根据权利要求2所述的鳍式半导体器件的形成方法，其特征在于，对所述侧墙进行刻蚀以在每个心轴的两侧形成鳍部掩膜侧墙包括：
采用各向异性的干法刻蚀对所述侧墙进行刻蚀。
6.根据权利要求1所述的鳍式半导体器件的形成方法，其特征在于，在所述半导体衬底的表面形成多个鳍部掩膜侧墙包括：
在所述半导体衬底的表面形成多个心轴，所述心轴的顶部覆盖有硬掩膜层；
向所述心轴以及所述硬掩膜层进行第二倾斜角度离子注入，以在所述心轴一侧的内部形成第二掺杂区；
对所述心轴进行刻蚀以形成窄心轴，其中，对所述第二掺杂区的刻蚀速率大于其他部分的刻蚀速率，以使所述窄心轴一侧的硬掩膜层下方具有空隙；
在所述窄心轴以及所述硬掩膜层的周围形成侧墙，所述侧墙填充所述空隙；
去除所述硬掩膜层以及所述窄心轴，所述侧墙作为所述鳍部掩膜侧墙。
7.根据权利要求6所述的鳍式半导体器件的形成方法，其特征在于，向所述心轴以及所述硬掩膜层进行第二倾斜角度离子注入的注入参数包括：
掺杂离子选自四价离子、惰性离子以及氮离子；
注入角度为1度至30度。
8.根据权利要求1所述的鳍式半导体器件的形成方法，其特征在于，所述鳍式半导体器件包括静态随机存储器。
9.根据权利要求8所述的鳍式半导体器件的形成方法，其特征在于，所述静态随机存储器包括上拉晶体管以及传输晶体管，所述上拉晶体管包括至少一个上拉鳍部，所述传输晶体管包括第一传输鳍部以及第二传输鳍部；
其中，所述上拉鳍部与所述第一传输鳍部为所述奇数鳍部；所述第二传输鳍部为所述偶数鳍部。
10.根据权利要求8所述的鳍式半导体器件的形成方法，其特征在于，所述静态随机存储器包括上拉晶体管以及传输晶体管，所述上拉晶体管包括至少一个上拉鳍部，所述传输晶体管包括第一传输鳍部以及第二传输鳍部；
其中，所述第一传输鳍部为所述奇数鳍部；所述上拉鳍部与所述第二传输鳍部为所述偶数鳍部。
11.一种鳍式半导体器件，其特征在于，包括：
半导体衬底；
多个鳍部掩膜侧墙，在所述半导体衬底的表面，所述多个鳍部掩膜侧墙依次编号，其中，编号为奇数的奇数掩膜侧墙具有第一宽度，编号为偶数的偶数掩膜侧墙具有第二宽度，所述第一宽度与第二宽度不同；
凸出的鳍部，以所述鳍部掩膜侧墙为掩膜，在所述半导体衬底的表面刻蚀形成的，所述鳍部包括对应于所述奇数掩膜侧墙的奇数鳍部以及对应于所述偶数掩膜侧墙的偶数鳍部。
12.根据权利要求11所述的鳍式半导体器件，其特征在于，所述鳍式半导体器件包括静态随机存储器。
13.根据权利要求12所述的鳍式半导体器件，其特征在于，所述静态随机存储器包括上拉晶体管以及传输晶体管，所述上拉晶体管包括至少一个上拉鳍部，所述传输晶体管包括第一传输鳍部以及第二传输鳍部；
其中，所述上拉鳍部与所述第一传输鳍部为所述奇数鳍部；所述第二传输鳍部为所述偶数鳍部。
14.根据权利要求12所述的鳍式半导体器件，其特征在于，所述静态随机存储器包括上拉晶体管以及传输晶体管，所述上拉晶体管包括至少一个上拉鳍部，所述传输晶体管包括第一传输鳍部以及第二传输鳍部；
其中，所述第一传输鳍部为所述奇数鳍部；所述上拉鳍部与所述第二传输鳍部为所述偶数鳍部。
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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