CN106206298A - 多阶鳍的形成方法及其结构 - Google Patents

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Abstract

本发明提供了一种用于制造具有多阶鳍轮廓的半导体器件的方法，方法包括提供衬底以及在衬底上方形成具有第一间隔件宽度的第一间隔件。在第一蚀刻工艺期间第一间隔件掩蔽衬底的第一部分。通过实例的方式，对衬底实施第一蚀刻工艺以形成第一阶鳍区域，其中，第一阶鳍区域的宽度基本上约等于第一间隔件宽度。在衬底上方形成具有第二间隔件宽度的第二间隔件，其中在第二蚀刻工艺期间第二间隔件和第一阶鳍区域掩蔽衬底的第二部分。在一些实例中，对衬底实施第二蚀刻工艺以形成第二阶鳍区域，其中，第二阶鳍区域的宽度大于第一阶鳍区域的宽度。本发明还涉及多阶鳍的形成方法及其结构。

Description

多阶鳍的形成方法及其结构
技术领域
本发明涉及多阶鳍的形成方法及其结构。
背景技术
电子产业已经经历了对于更小的和更快的电子器件(其能够同时支撑更大数目的更加复杂和精细的功能)的不断增加的需求。因此，在半导体工业中存在制造低成本、高性能和低功率的集成电路(IC)的持续的趋势。到目前为止，对于这些目标大部分已经通过按比例缩小半导体IC尺寸(例如，最小部件尺寸)以及由此改进生产效率和降低相关成本而实现。然而，这种按比例也引入了半导体制造工艺的增加的复杂度。因此，在半导体IC和器件中的持续的进步的实现需要在半导体制造工艺和技术中的类似的进步。
最近，已经引入多栅极器件以通过增加栅极-沟道连接、降低断态电流和降低短沟道效应(SCE)来努力改进栅极控制。已经被引入的一个这样的多栅极器件是鳍式场效应晶体管(FinFET)。FinFET由从衬底延伸的鳍式结构而获得它的名字，该鳍式结构在衬底上形成，并且衬底用于形成FET沟道。FinFET与传统的互补金属氧化物半导体(CMOS)工艺是兼容的，并且FinFET的三维结构允许它们剧烈地缩小同时保持栅极控制并且减轻SCE。然而，FinFET器件的持续的缩小也已导致问题，诸如对于在窄鳍结构上的应变层的布局的难度增加、以及减小的接触接合裕度(landing margin)以及增加的接触电阻。此外，对于具有一步鳍轮廓的FinFET器件，由于锥形的鳍轮廓(例如，靠近鳍的顶部是笔直的并且靠近鳍的底部是圆形的)的不同需求，提供良好控制可以是有挑战性的。虽然两步鳍轮廓可以解决上述问题中的一些，但是两步鳍轮廓的传统的图案化包括使用光刻技术的临界部件的图案化。众所周知，光刻工艺限制于它们的对准精密度，以及使用的设备(例如，光刻步进机)的可重复性。因此，在光刻期间通过临界部件的未对准可以直接影响FinFET临界尺寸(CD)。此外，对准误差会导致降低的器件性能和/或器件故障。因此，现有的技术没有证明在各方面是完全满意的。
发明内容
为了解决现有技术中的问题，根据本发明的一个方面，提供了一种制造半导体器件的方法，包括：在衬底上方形成具有第一间隔件宽度的第一间隔件，其中，在第一蚀刻工艺期间所述第一间隔件掩蔽所述衬底的第一部分以限定第一阶鳍区域；对所述衬底实施所述第一蚀刻工艺以形成所述第一阶鳍区域，其中，所述第一阶鳍区域的宽度基本上约等于所述第一间隔件宽度；在所述衬底上方形成具有第二间隔件宽度的第二间隔件，其中，在第二蚀刻工艺期间所述第二间隔件和所述第一阶鳍区域掩蔽所述衬底的第二部分以限定第二阶鳍区域；以及对所述衬底实施所述第二蚀刻工艺以形成所述第二阶鳍区域，其中，所述第二阶鳍区域的宽度大于所述第一阶鳍区域的宽度。
在上述方法中，其中，形成所述第二间隔件包括在所述第一阶鳍区域的第一侧壁和第二侧壁上形成所述第二间隔件。
在上述方法中，其中，形成所述第二间隔件包括在所述第一阶鳍区域的第一侧壁和第二侧壁上形成所述第二间隔件；其中，所述第二阶鳍区域的宽度基本上约等于所述第一阶鳍区域的宽度和两倍的所述第二间隔件宽度的总和。
在上述方法中，其中，在所述第一阶鳍区域和所述第二阶鳍区域之间的界面处，所述第二阶鳍区域的宽度与所述第一阶鳍区域的宽度的比率大于约1.2。
在上述方法中，其中，所述第一阶鳍区域包括在邻近的鳍之间具有第一间隔的多个第一鳍，并且其中，所述第一阶鳍区域包括在邻近的鳍之间具有第二间隔的多个第二鳍，所述第二间隔与所述第一间隔不同。
在上述方法中，其中，所述第一阶鳍区域包括在邻近的鳍之间具有第一间隔的多个第一鳍，并且其中，所述第一阶鳍区域包括在邻近的鳍之间具有第二间隔的多个第二鳍，所述第二间隔与所述第一间隔不同；其中，所述邻近的鳍之间的所述第一间隔大于约1.5倍的所述邻近的鳍之间的所述第二间隔。
在上述方法中，其中，所述第一阶鳍区域包括在邻近的鳍之间具有第一间隔的多个第一鳍，并且其中，所述第一阶鳍区域包括在邻近的鳍之间具有第二间隔的多个第二鳍，所述第二间隔与所述第一间隔不同；其中，形成所述第二间隔件还包括在所述多个第一鳍和所述多个第二鳍的每个上方形成所述第二间隔件，其中，在所述多个第一鳍的邻近的鳍的侧壁上形成的所述第二间隔件保持物理分离，并且其中，在所述多个第二鳍的邻近的鳍的侧壁上形成的所述第二间隔件物理合并在一起。
根据本发明的另一个方面，提供了一种制造半导体器件的方法，包括：提供衬底，所述衬底包括沉积在所述衬底上方的至少一个介电层；在所述至少一个介电层上形成芯轴，并且在所述芯轴的侧壁上形成具有第一间隔件宽度的成对的第一间隔件；选择性地蚀刻所述芯轴，从而使得所述成对的第一间隔件保留在所述至少一个介电层上；蚀刻所述至少一个介电层和所述衬底以形成成对的第一阶鳍区域，其中，所述第一阶鳍区域的宽度基本上约等于所述第一间隔件宽度；在所述成对的第一阶鳍区域的每个的侧壁上形成具有第二间隔件宽度的第二间隔件；以及蚀刻所述衬底以形成第二阶鳍区域，其中，所述第二阶鳍区域的宽度大于所述第一阶鳍区域的宽度。
在上述方法中，其中，形成所述芯轴还包括形成具有第一芯轴宽度的所述芯轴，所述第一芯轴宽度限定所述成对的第一间隔件之间的第一间隔，其中，所述成对的第一阶鳍区域之间的间隔基本上约等于所述第一间隔，并且其中，形成在所述成对的第一阶鳍区域的每个的侧壁上的所述第二间隔件保持物理分离。
在上述方法中，其中，形成所述芯轴还包括形成具有第一芯轴宽度的所述芯轴，所述第一芯轴宽度限定所述成对的第一间隔件之间的第一间隔，其中，所述成对的第一阶鳍区域之间的间隔基本上约等于所述第一间隔，并且其中，形成在所述成对的第一阶鳍区域的每个的侧壁上的所述第二间隔件保持物理分离；其中，形成所述芯轴还包括形成具有第二芯轴宽度的所述芯轴，所述第二芯轴宽度限定所述成对的第一间隔件之间的第二间隔，所述第二间隔小于的所述第一间隔，其中，所述成对的第一阶鳍区域之间的间隔基本上约等于所述第二间隔，并且其中，形成在所述成对的第一阶鳍区域的每个的侧壁上的所述第二间隔件物理合并在一起。
在上述方法中，还包括形成与所述成对的第一阶鳍区域的每个接触的共同的源极/漏极区域。
在上述方法中，其中，蚀刻所述至少一个介电层和所述衬底以形成所述成对的第一阶鳍区域还包括将所述衬底蚀刻至约20nm至70nm的深度。
在上述方法中，其中，蚀刻所述衬底以形成所述第二阶鳍区域还包括：将所述衬底蚀刻到约10nm至300nm的深度，所述深度是从所述第一阶鳍区域和所述第二阶鳍区域之间的界面处测量的。
在上述方法中，其中，还包括在邻近的所述第二阶鳍区域之间形成隔离区域。
在上述方法中，其中，所述第二阶鳍区域的宽度基本上约等于所述成对的第一阶鳍区域的宽度、两倍的所述第二间隔件宽度和在所述成对的第一阶鳍区域之间的间隔的总和。
根据本发明的又一个方面，提供了一种半导体器件，包括：衬底；多阶鳍的第一阶，形成在所述衬底上方，其中，所述多阶鳍的第一阶具有第一宽度；以及多阶鳍的第二阶，形成在所述第一阶上方，其中，所述多阶鳍的第二阶具有小于所述第一宽度的第二宽度。
在上述半导体器件中，其中，所述多阶鳍的第二阶包括多个鳍元件，并且其中，共同的源极/漏极区域形成为与所述多个鳍元件中的每个接触。
在上述半导体器件中，其中，所述多阶鳍的第二阶包括多个鳍元件，并且其中，共同的源极/漏极区域形成为与所述多个鳍元件中的每个接触；其中，所述多阶鳍的第一阶的宽度限定接触接合宽度，并且其中，所述共同的源极/漏极区域形成在所述接触接合宽度上方。
在上述半导体器件中，其中，在所述第一阶和所述第二阶之间的界面处，所述多阶鳍的第一阶的宽度与所述多阶鳍的第二阶的宽度的比率大于约1.2。
在上述半导体器件中，其中，所述多阶鳍的第一阶包括在邻近的鳍之间具有第一间隔的多个第一鳍元件，其中，所述多阶鳍的第二阶包括在所述邻近的鳍之间具有第二间隔的多个第二鳍元件，所述邻近的鳍之间的有第二间隔与所述邻近的鳍之间的第一间隔不同。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1是根据本发明的一个或多个方面的制造FinFET器件或其部分的方法的流程图；
图2至图13示出了根据图1的方法的一个或多个方面制造的器件200的实施例的截面图；
图14A示出了根据图1的方法的一个或多个步骤制造的器件的自顶向下的视图；
图14B示出了沿着基本上平行于图14A的截面AA’的平面截取的器件的截面图；
图14C示出了沿着基本上平行于图14A的截面BB’的平面截取的器件的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的许多不同的实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下”、“在…之上”、“上”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
也应注意，本发明以多栅极晶体管或鳍式多栅极晶体管(本文称为FinFET器件)的形式呈现实施例。这样的器件可以包括P型金属氧化物半导体FinFET器件或N型金属氧化物半导体FinFET器件。FinFET器件可以是双栅极器件、三栅极器件、块状器件、绝缘体上硅(SOI)器件和/或其他配置。本领域普通技术人员可以认识到可以从本发明的各方面获益的半导体器件的其他实例。例如，本文描述的一些实施例也可以应用于全环栅(GAA)器件、欧米茄栅极(Ω栅极)器件或Pi-栅极(π栅极)器件。
在图1中示出的是制造半导体的方法100，方法100包括在衬底上制造自对准、多阶的鳍。如本文中使用的，术语“自对准”或“自对准工艺”用于描述工艺，通过该工艺已经现有的衬底部件用作掩模以图案化随后的层或部件。例如，传统的自对准栅极工艺包括将晶体管栅极堆叠件用作掩模用于随后在栅极堆叠件的两侧上形成邻近的源极/漏极部件(例如，通过离子注入形成)。随着器件几何尺寸持续按比例缩小，光刻工艺变得越具有挑战性。例如，光刻工艺可以限制于它们的对准精密度，以及使用的设备(例如，光刻步进机)的可重复性。因此，在光刻工艺期间通过临界部件的未对准可以直接影响FinFET临界尺寸(CD)的光刻图案化。本发明的实施例，如以下讨论，在形成FinFET器件中利用一个或多个自对准工艺以减轻与高度缩放的结构和器件的光刻图案化相关的至少一些问题。应当理解，方法100包括具有互补金属氧化物半导体(CMOS)技术工艺流程的特征的步骤，并且因此，本文仅简单描述。在方法100之前、之后和/或期间可以实施额外的步骤。
图2至图13是根据图1的方法100的各个阶段的半导体器件200的实施例的截面图。应当理解，可以通过CMOS技术工艺流程制造半导体器件200的部分，并且因此本文仅简单地描述一些工艺。此外，半导体器件200可以包括各个其他的器件和部件，诸如其他类型的器件，其他类型的器件诸如额外的晶体管、双极结晶体管、电阻器、电容器、感应器、二极管、熔丝、静态随机存取存储器(SRAM)和/或其他逻辑电路等，但是为了更好地理解本发明的发明概念将其简化。在一些实施例中，半导体器件200包括可以互连的多个半导体器件(例如，晶体管)，包括PFET、NFET等。此外，应当注意，方法100的工艺步骤(包括参考图2至图13给出的任何描述)仅是示例性的并且不旨在限制在以下权利要求中所具体叙述的内容之外。
方法100始于框102，其中提供包括硬掩模层的衬底。参照图2的实例，在框102的实施例中，提供衬底202。在一些实施例中，衬底202可以是诸如硅衬底的半导体衬底。衬底202可以包括各个层，包括形成在半导体衬底上的导电或绝缘层。根据本领域已知的设计需求，衬底202可以包括各种掺杂配置。衬底202也可以包括诸如锗(Ge)、碳化硅(SiC)、硅锗(SiGe)或金刚石的其他半导体。可选地，衬底202可以包括化合物半导体和/或合金半导体。通过实例的方式，在一些实施例中，衬底202也可以包括磷化硅(SiP)、碳磷化硅(SiCP)、绝缘体上硅(SOI)结构、SOI上SiGe结构、SOI上Ge结构、Ⅲ-Ⅵ族材料、或任何上述材料的组合。此外，衬底202可以可选地包括外延的层(外延层)、可以被应变以用于性能增强、和/或具有其他合适的增强部件。
如图2的实例中所示，在半导体衬底202上方形成第一介电层204，以及在第一介电层204上方形成第二介电层206。在一些实施例中，第一介电层204包括由合适的介电材料形成的硬掩模(HM)层，合适的介电材料诸如氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、高K介电材料、碳化硅、或它们的组合。在一些实施例中，第二介电层206包括由合适的材料形成的牺牲层，合适的材料诸如多晶Si、无定形Si、SiO2、SiON、Si3N4、高K介电材料或它们的组合。在各个实施例中，第一介电层204和第二介电层206中的每个均可以通过合适的沉积工艺来沉积，诸如化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、热氧化、电子束蒸发或它们的任意组合。
然后方法100进行至框104，其中形成第一间隔件以限定第一阶鳍区域。参照图3的实例，并且在框104的实施例中，在第二介电层206上形成芯轴302、304、306。在各个实施例中，芯轴302、304、306用作用于分别在芯轴302、304、306中的每个的侧壁上形成间隔件302A、304A、306A的暂时的支撑结构。在一些实施例中，芯轴302、304、306通过沉积(例如，通过CVD、ALD、PVD)、图案化、以及蚀刻诸如多晶Si、Ge、SiGe或其他材料的合适的层来形成。在一些实例中，芯轴302、304、306中的每个分别具有宽度W1、W2和W3，其可以配置为以便在随后形成的鳍区域之间提供期望的间隔。在一些实例中，设置在芯轴302、304、306的侧壁上的间隔件302A、304A、306A可以包括诸如氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、高K介电材料、碳化硅、或它们的组合的介电材料。通过实例的方式，间隔件302A、304A、306A可以通过在芯轴302、304、306上方沉积介电材料以及各向异性地回蚀刻介电材料来形成。在一些实施例中，回蚀刻工艺(例如，用于形成间隔件302A、304A、306A)可以包括多步蚀刻工艺以改进蚀刻选择性和提供过蚀刻控制。在一些实例中，间隔件302A、304A、306A中的每个均具有第一间隔件宽度(Ws1)。在一些实施例中，第一间隔件宽度可以在约4nm至约25nm之间。通常，用于芯轴和间隔件中的每个的材料可以选择为使得在芯轴302、304、306和随后形成的间隔件302A、304A、306A之间存在蚀刻选择性。
参照图4的实例，并且在框104的实施例中，选择性地去除芯轴302、304、306(例如，通过湿蚀刻或干蚀刻工艺)，保留间隔件302A、304A、306A。在一些实施例中，在芯轴302、304、306的去除之后，间隔件302A、304A、306A可以用于限定第一阶鳍区域，如以下描述。例如，根据本发明的实施例，由间隔件302A、304A、306A限定的图案可以通过蚀刻下面的层而转印至一个或多个这样的下面的层上(例如，第一和第二介电层204、206)，以形成多个鳍区域的第一鳍区域。
然后，方法100进行至框106，其中蚀刻硬掩模(HM)层以及第一阶鳍区域形成为通过第一间隔件来限定。首先参照图5的实例，并且在框106的实施例中，蚀刻第一和第二介电层204、206(例如，通过湿蚀刻或干蚀刻)。如图所示，间隔件302A、304A、306A用作蚀刻掩模并且由间隔件302A、304A、306A限定的图案被转印至下面的蚀刻的介电层204、206，从而生成第一介电层部分204A和在第一介电层部分204A上的第二介电层部分206A。此后，参照图6的实例，并且在框106的实施例中，蚀刻衬底202(例如，通过湿蚀刻或干蚀刻)以形成多个第一阶鳍区域602，其中间隔件302A、304A、306A用作蚀刻掩模并且由间隔件302A、304A、306A限定的图案被转印至衬底202。在一些实施例中，通过蚀刻衬底202至约20nm至70nm的深度(D1)来形成多个第一阶鳍区域602。在一些实例中，第一阶鳍区域602的每个限定FinFET器件的沟道区域，如以下描述。因此，如图6所示，形成多个鳍堆叠件604，其中多个鳍堆叠件604中的每个包括第一阶鳍区域602、在第一阶鳍区域602上的第一介电层部分204A、在第一介电层部分204A上的第二介电层部分206A、以及在第二介电层部分206A上方的间隔件(例如，间隔件302A、304A、306A中的一个)。此外，在一些实施例中，因为间隔件302A、304A、306A用作掩模以图案化下面的部件，如以上描述，所以多个鳍堆叠件604中的每个具有约等于第一间隔件宽度(Ws1)的鳍宽度。因此，在一些实施例中，多个鳍堆叠件604中的每个具有在约4nm至约25nm之间的鳍宽度。
方法100然后进行至框108，其中形成第二间隔件以限定第二阶鳍区域。参照图7的实例，在框108的一些实施例中，在衬底202上方形成间隔件材料702。具体地，在各个实例中，在多个鳍堆叠件604中的每个上方形成间隔件材料702。在一些实例中，间隔件材料702包括在多个鳍堆叠件604中的每个上方沉积(例如，通过ALD、CVD或PVD)的共形的膜。间隔件材料702，如间隔件302A、304A、306A，可以包括诸如氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、高K介电材料、碳化硅、或它们的组合的介电材料。如图所示，并且在一些实施例中，可以在形成间隔件材料702之前选择性地去除间隔件302A、304A、306A。在一些实例中，间隔件材料702具有第二间隔件宽度(Ws2)。在一些实施例中，第二间隔件宽度可以在约2nm至约15nm之间。因此，在一些实例中，诸如在区域708和区域710中，第一总鳍宽度(WT1)可以限定为单独的鳍堆叠件604的宽度(即，宽度Ws1)和两倍的第二间隔件的宽度(即，2×Ws2)(以说明形成在鳍堆叠件604的每个侧壁上的间隔件材料702)的总和。在一些情况下，当多个鳍堆叠件604的邻近的鳍堆叠件彼此靠近时(例如，如在区域704和区域706中)，然后形成在单独的、相邻的鳍堆叠件上方的间隔件材料702可以合并在一起。在这样的情况下，第二总鳍宽度(WT2)可以限定为鳍堆叠件604的宽度(即，2×Ws1)、两倍的第二间隔件的宽度(即，2×Ws2)(以说明在区域704、706中的鳍堆叠件604的最外部侧壁上形成的间隔件材料702)、以及鳍堆叠件604之间的间距(即，W1、W3)(如通过芯轴302、306限定的并且如以上所描述)的总和。通常，对于N多个单独的、相邻的鳍堆叠件，总鳍宽度(WTN)可以限定为N多个单独的鳍堆叠件604的宽度(即，N×Ws1)、两倍的第二间隔件的宽度(即，2×Ws2)(以说明在N个鳍堆叠件604的最外部侧壁上形成的间隔件材料702)、和N个鳍堆叠件604之间的间距的总和。此外，在一些实施例中，邻近的鳍(在相邻的区域708、710中)之间的间距W2大于邻近的鳍(在区域704或706中)之间的间距W1或W3的约1.5倍。在一些实例中，大约1.5倍的较大的W2间距确保形成在邻近的鳍(例如，在相邻的区域708、710中)的侧壁上的间隔件材料702保持物理分离，同时在如在区域704、706中紧密间隔开(例如，具有间隔W1、W3)的邻近的鳍的侧壁上形成的间隔件材料702(例如，在相邻的区域708、710中)物理合并在一起。在一些实施例中，用于在区域704、706中的相邻的鳍的鳍节距可以小于约35nm。
在框108的又一实施例中，并且参照图8的实例，蚀刻间隔件材料702。在一些实施例中，各向异性地蚀刻间隔件材料702。在各个实例中，间隔件材料702的蚀刻可以包括多步蚀刻工艺以改进蚀刻选择性以及提供过蚀刻控制。在一些实施例中，间隔件材料702的蚀刻去除在每个区域704、706、708、710之间的间隔件材料702，显露下面的衬底材料202。此外，如图8所示，间隔件材料702的蚀刻可以从每个鳍堆叠件604的顶面去除间隔件材料702。具体地，如以下讨论，在形成第二阶鳍区域的准备中实施在每个区域704、706、708、710之间蚀刻间隔件材料702。
然后，方法100进行至框110，其中形成如通过第一阶鳍区域和第二间隔件限定的第二阶鳍区域。参照图9的实例，在框110的实施例中，在衬底202内形成多个沟槽902。在各个实施例中，通过蚀刻(例如，通过湿蚀刻或干蚀刻)衬底202形成多个沟槽902。具体地，蚀刻衬底202以形成多个沟槽902也用于形成多个第二阶鳍区域904。在一些实施例中，可以调整用于形成沟槽902的蚀刻的各向同性以提供第二阶鳍区域904的期望的鳍轮廓(即，鳍角度)。在各个实施例中，在每个区域704、706、708、710中的一个或多个鳍堆叠件604和间隔件材料702(例如，在鳍堆叠件604的侧壁上)用作蚀刻掩模以形成沟槽902。具体地，第二阶鳍区域904的宽度通过如以上描述的第一总鳍宽度(例如，区域708、710中的WT1)、第二总鳍宽度(区域704、706中的WT2)或通常由总鳍宽度(WTN)来限定。在一些实施例中，第二阶鳍区域904的宽度与第一阶鳍区域602的宽度的比率大于约1.2，例如，在第一阶鳍区域和第二阶鳍区域之间的界面905处。在一些实例中，第二阶鳍区域904和第一阶鳍区域602之间的这样的宽度比率提供用于随后的源极/漏极形成的额外的接触接合区域，例如，其帮助减小接触电阻。具体地，在各个实施例中，第二阶鳍区域904的宽度限定接触接合宽度(CW)。本发明的实施例有利地提供宽源极/漏极接触接合宽度(CW)。如以下参考图14C详细所示出和讨论的，通过提供较大的接触接合裕度，在鳍结构上的应变层的布局更加容易并且可以降低源极/漏极的接触电阻。
在一些实施例中，通过将衬底202蚀刻约10nm至300nm的深度(D2)来形成多个沟槽902，以及由此形成多个第二阶鳍区域904。此外，将先前的图案化的部件(即，鳍堆叠件604和间隔件材料702)用作掩模以图案化随后的部件(即，沟槽902和第二阶鳍区域904)，使得能够形成自对准的多阶鳍。可以包括FinFET器件的器件200的制造，使用这样的自对准工艺以减轻与高度缩放的结构和器件的光刻图案化相关的至少一些问题。在框110的又一实施例中，并且参考图10的实例，选择性地去除在每个鳍堆叠件604的侧壁上的间隔件材料702(例如，通过湿或干蚀刻工艺)，保留鳍堆叠件604(包括第一段鳍区域602)和第二段鳍区域904。
然后方法100进行至框112，其中形成隔离区域。在一些实施例中，形成的隔离区域可以包括一个或多个浅沟槽隔离(STI)部件。参照图11的实例，在框112的实施例中，在衬底202上方沉积电介质1102，用电介质1102填充沟槽902并且由于隔离相邻的鳍堆叠件604。在一些实施例中，用于形成隔离区域的电介质1102包括SiO2、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k电介质、其他合适的材料、或它们的组合、和/或其他合适的本领域已知的材料。可以通过CVD、ALD、PVD、或其他合适的工艺沉积在隔离区域的形成中使用的电介质1102。在一些实施例中，退火在隔离区域的形成中使用的电介质1102以改进电介质的质量。在一些实施例中，可以在衬底上和/或衬底内施用场氧化物(field oxide)、LOCOS部件、和/或其他合适的隔离部件。然而，其他实施例也是可能的。例如，在一些实施例中，隔离区域可以包括多层结构，例如，具有一个或多个衬垫层。
在框112的又一实施例中，再次参考图11的实例，例如，通过CMP工艺减薄和平坦化用于形成隔离区域的电介质1102。例如，可以实施CMP工艺以去除过量的电介质1102材料(用于形成隔离区域)并且平坦化半导体器件200的顶面。在一些实施例中，隔离区域配置为隔离鳍有源区域(例如，鳍604)。在一些实施例中，插入鳍604的隔离区域可以包括多层结构，例如，具有一个或多个衬垫层。
然后方法100进行至框114，其中，使隔离区域凹进。在一些实施例中，凹进工艺可以包括干蚀刻工艺、湿蚀刻工艺、和/或它们的组合。参照图12的实例，使每个鳍604A的周围的介电材料1102凹进以横向地暴露第一阶鳍区域602的上部。在一些实施例中，控制凹进深度(例如，通过控制蚀刻时间)以导致暴露的上部的期望的高度‘H’。
在框114的额外的实施例中，从鳍堆叠件604去除第一介电层部分204A和第二介电层部分206A(图11)，保留以上描述的鳍604。在一些实例中，可以在使隔离区域凹进之前实施第一和第二介电层部分204A、206A的去除。在一些情况下，可以在使隔离区域凹进之后实施第一和第二介电层部分204A、206A的去除。在一些实施例中，第一和第二介电层部分204A、206A的去除包括以上描述的硬掩模(HM)层和牺牲层的去除。可以使用合适的蚀刻工艺(例如，干蚀刻或湿蚀刻)实施第一和第二介电层部分204A、206A的去除。在一些实施例中，可以实施CMP工艺以去除第一和第二介电层部分204A、206A以及平坦化半导体器件200的顶面。在任何情况下，图12的实例示出了在使介电材料1102凹进之后(以形成隔离区域(例如，STI隔离区域))并且在第一和第二介电层部分204A、206A的去除之后的半导体器件200。
在一些实施例中，也可以使用离子注入工艺以及采用合适的N型或P型掺杂剂实施阱注入(例如，注入至第一阶鳍区域602和/或第二阶鳍区域904内)。可选地，在一些实施例中，第一阶鳍区域602和/或第二阶鳍区域904可以包括一个或多个外延生长的掺杂的层。在一些实施例中，第一和第二阶鳍区域602、904可以包括N型鳍和P型鳍，其中使用不同的工艺步骤注入N型鳍和P型鳍中的每个。通过实例的方式，N型掺杂剂可以包括砷、磷、锑或其他N型供体材料。在其他实例中，P型掺杂剂可以包括硼、铝、镓、铟或其他P型受体材料。在一些实施例中，N型或P型掺杂剂可以用于实施抗穿通(APT)离子注入至第一阶鳍区域602和/或第二阶鳍区域904内。在一些实例中，其他离子注入工艺也可以实施至第一阶鳍区域602和/或第二阶鳍区域904内，包括阀值电压(Vt)调节注入、光晕注入、阱注入、或其他合适的注入。
应当注意，第一和第二阶鳍区域602、904，类似于衬底202，可以包括硅或其他元素半导体，诸如锗(Ge)、碳化硅(SiC)、硅锗(SiGe)或金刚石。可选地，第一和第二阶鳍区域602、904可以包括化合物半导体和/或合金半导体。通过实例的方式，在一些实施例中，第一和第二阶鳍区域602、904也可以包括磷化硅(SiP)、碳磷化硅(SiCP)、绝缘体上硅(SOI)结构、SOI上SiGe结构、SOI上Ge结构、Ⅲ-Ⅵ族材料、或任何上述材料的组合。此外，第一和第二阶鳍区域602、904可以可选地包括外延的层(外延层)、可以被应变以用于性能增强、和/或具有其他合适的增强部件。
然后，方法100进行至框116，其中形成栅极堆叠件。在框116的实施例中，参考图13，可以在器件200上沉积并且图案化高K/金属栅极堆叠件1302、1304。在一些实施例中，高K/金属栅极堆叠件1302、1304包括形成在第一阶鳍区域602的暴露的部分上方的界面层(其包括FinFET沟道区域)、形成在界面层上方的高K栅极介电层、以及形成在高K栅极介电层上方的金属层。如本文所使用和描述的高K栅极介电层包括具有高介电常数(例如，大于热氧化硅的介电常数(～3.9))的介电材料。在高K/金属栅极堆叠件内使用的金属层可以包括金属、金属合金或金属硅化物。可选地，高K/金属栅极堆叠件1302、1304的形成包括沉积以形成各个栅极材料和一个或多个CMP工艺以去除过量的栅极材料以及由此平坦化半导体器件200的顶面。
在各个实施例中，高K/金属栅极堆叠件1302、1304的界面层可以包括诸如氧化硅(SiO2)、HfSiO、或氮氧化硅(SiON)的介电材料。可以通过化学氧化、热氧化、原子层沉积(ALD)、化学汽相沉积(CVD)、和/或其他合适的方法来形成界面层。高K/金属栅极堆叠件1302、1304的栅极介电层可以包括高K介电层，诸如氧化铪(HfO2)。可选地，高K/金属栅极堆叠件1302、1304的栅极介电层可以包括其他高K电介质，诸如TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba、Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物(SiON)、它们的组合、或其他合适的材料。可以通过ALD、物理汽相沉积(PVD)、CVD、氧化、和/或其他合适的方法来形成高K/金属栅极堆叠件1302、1304的高K栅极介电层。高K/金属栅极堆叠件1302、1304的金属层可以包括单层或可选地多层结构，诸如具有选择的功函数以提高器件性能的金属层(功函金属层)、衬垫层、润湿层、粘附层、金属合金或金属硅化物的各个组合。通过实例的方式，高K/金属栅极堆叠件1302、1304的金属层可以包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、其他合适的金属材料或它们的组合。此外，金属层可以提供N型或P型功函，可以用作晶体管(例如，FinFET)栅电极，以及在至少一些实施例中，金属层114可以包括多晶硅层。在各个实施例中，可以通过ALD、PVD、CVD、电子束蒸发或其他合适的工艺来形成高K/金属栅极堆叠件1302、1304的金属层。此外，高K/金属栅极堆叠件1302、1304的金属层可以形成为分别用于N-FET和P-FET晶体管(其可以使用不同的金属层)。在各个实施例中，可以实施CMP工艺以从高K/金属栅极堆叠件1302、1304的金属层去除过量的金属，以及由此提供高K/金属栅极堆叠件1302、1304的金属层的基本上平坦的顶面。
半导体器件200可以经受进一步的处理以形成本领域已知的各个部件和区域。例如，随后的处理可以形成侧壁间隔件(例如，在高K/金属栅极堆叠件1302、1304上)、源极/漏极部件(例如，外延生长的源极/漏极部件)、蚀刻停止层、层间介电(ILD)层、接触件开口、接触件金属、以及各个接触件/通孔/线、以及在衬底202上的配置为连接各个部件以形成可以包括一个或多个FinFET器件的功能电路的多层互连部件(例如，金属层和层间电介质)。在又一实例中，多层互连件可以包括诸如通孔或接触件的垂直互连件，以及诸如金属线的水平互连件。各个互连部件可以采用各种导电材料，包括铜、钨、和/或硅化物。在一个实例中，镶嵌和/或双镶嵌工艺用于形成铜相关的多层互连结构。此外，在方法100之前、期间和之后可以执行额外的工艺步骤，并且根据方法100的各个实施例可以替代或消除以上描述的一些工艺步骤。
参照图14A至图14C，其中示出了根据方法100的一个或多个步骤制造的FinFET器件1400。具体地，图14A示出了包括多个鳍1402、1404、1406、1408、1410、1412的FinFET器件1400的自顶向下的视图。图14也示出了多个高K/金属栅极堆叠件1414、1416、1418、1420以及多个源极/漏极部件1422、1424、1426。应当理解，根据本文描述的和/或本领域已知的一个或多个方法，在多个鳍的一个或多个上方形成多个高K栅极/金属栅极堆叠件和源极/漏极部件中的每个。此外，鳍沟道区域(即，FinFET沟道区域)设置在高K/金属栅极堆叠件下面的多个鳍的每个内。应当注意，多个鳍1402、1404、1406、1408、1410、1412，多个高K/金属栅极堆叠件1414、1416、1418、1420，以及多个源极/漏极部件1422、1424、1426被示出为仅用于说明的目的。在一些实施例中，可以存在更多或更少的鳍、高K/金属栅极堆叠件或源极/漏极部件中的每个。示出了本文提供的各个实施例的实例，并且并不意在以任何方式限制超出以下权利要求中叙述的语言之外。
如图14A所示，多个鳍1402、1404、1406、1408、1410、1412中的一个或多个可以共用共同的高K/金属栅极堆叠件和/或共同的源极/漏极部件。例如，鳍1402、1404、1406共用共同的高K/金属栅极堆叠件1414，鳍1408、1410、1412共用共同的高K/金属栅极堆叠件1416，鳍1404、1406、1408、1410、1412共用共同的高K/金属栅极堆叠件1420，鳍1404、1406共用共同的源极/漏极部件1424，以及鳍1408、1410、1412共用共同的源极/漏极部件1426。
现参照图14B和图14C，图14B示出了沿着基本上平行于图14A的截面AA’的平面截取的FinFET器件1400的截面图。图14C示出了沿着基本上平行于图14A的截面BB’的平面截取的FinFET器件1400的截面图。在具有阱区域1428、1430、1432的衬底202上形成FinFET器件1400。阱区域1428、1430、1432中的每个可以包括N型或P型阱区域。在一些实施例中，可以通过离子注入、原位外延生长或其他本领域已知的方法来实施把一种或多种掺杂剂合并至每个阱区域1428、1430、1432内。如图14B所示，器件1400可以包括一个或多个多阶鳍元件1434、1436、1438。在各个实施例中，可以根据以上描述的方法100的一个或多个步骤来形成多阶鳍元件1434、1436、1438中的每个。通过实例的方式，多阶鳍元件1434包括形成在第二阶鳍区域1442上方的第一阶鳍区域1440，多阶鳍1436元件包括形成在第二阶鳍区域1446上方的第一阶鳍区域1444，以及多阶鳍元件1438包括形成在第二阶鳍区域1450上方的第一阶鳍区域1448。
在一些实施例中，多阶鳍元件1434、1436、1438中的每个的掺杂可以如以上所描述地和/或可以以类似于掺杂阱区域1428、1430、1432的工艺来实施并且可以包括离子注入、原位掺杂外延生长或本领域已知的其他方法。通常多阶鳍元件1434、1436、1438和阱区域1428、1430、1432的掺杂可以实施用于除了阱掺杂以外的各个目的，诸如以形成掺杂的APT层、以形成掺杂的阀值电压(Vt)调节层、以形成掺杂的光晕层、或以在器件1400内形成其他合适的掺杂层。考虑到阱区域1428和1432包括P型阱区域，而阱区域1430包括N型阱区域，因此仅用于说明的目的。在这样实例中，形成在多阶鳍元件1434和1438中的FinFET器件可以包括N型FinFE，而形成在多阶鳍元件1436中的FinFET器件包括P型FinFET。也可以采用如本领域已知的各种其他掺杂和器件配置。
此外，参照图14B，可以在器件1400上沉积并图案化高K/金属栅极堆叠件，从而使得它们形成在第一阶鳍区域的暴露部分上方。例如，在各个实施例中，FinFET器件1400包括在第一阶鳍区域1440、1444的暴露部分上方形成的高K/金属栅极堆叠件1414，以及在第一阶鳍区域1448的暴露部分上方形成的高K/金属栅极堆叠件1416。如以上所讨论，第一阶鳍区域1440、1444、1448可以包括FinFET沟道区域。类似于参考图13所讨论的实例，高K/金属栅极堆叠件1414、1416(以及栅极堆叠件1418、1420)中的每个均可以包括形成在第一阶鳍区域上方的界面层、形成在界面层上方的高K栅极介电层以及形成在高K栅极介电层上方的金属层。用于每个界面层、高K栅极介电层和金属层的材料，以及这样的层的形成可以类似于以上参考图13描述的那些。在一些实施例中，可以在高K/金属栅极堆叠件1414、1416(以及栅极堆叠件1418、1420)中的每个的侧壁上形成侧壁间隔件。在一些实例中，这样的侧壁间隔件可以包括诸如氧化硅、氮化硅、碳化硅、氮氧化硅或它们的组合的介电材料。
参照图14C，其中示出了沿着基本上平行于图14A的截面BB’的平面截取的FinFET器件1400的截面图。如图所示，FinFET器件1400可以包括形成在第一阶鳍区域1440、1444、1448的暴露部分的每个内、上和/或周围的源极/漏极区域1422、1424、1426。在各个实例中，在邻近器件沟道区域的两侧以及在器件沟道区域(例如，其位于高K/金属栅极堆叠件之下)的两侧上形成诸如源极/漏极区域1422、1424、1426的源极或漏极区域。在一些实施例中，可以外延地生长源极/漏极区域1422、1424、1426。在一些实例中，例如，当邻近的第一阶鳍区域(例如，如在第一阶鳍区域1444、1448中)彼此靠近时，单个共同的源极/漏极区域可以与多个邻近的第一阶鳍区域的每个接触。例如，如图14C所示，共同的源极/漏极区域1424与多个第一阶鳍区域1444中的每个接触，以及共同的源极/漏极区域1426与多个第一阶鳍区域1448中的每个接触。具体地，本发明的实施例提供了一种宽源极/漏极接触接合宽度(CW)。如以上所讨论，接触接合宽度(CW)(或接触接合裕度)可以约等于第二阶鳍区域的总宽度(WT1、WT2、WTN)。通过提供大的接触接合裕度，在鳍结构上的应变层的布局更加容易并且可以降低源极/漏极接触电阻。
参照本文提供的描述，本发明提供了用于形成多阶鳍轮廓的方法和结构，该方法和结构可以避免许多当前加工技术上的缺陷，包括临界部件的未对准、在窄鳍结构上的应变层的布局的困难、以及可以导致增加的接触电阻的窄接触接合裕度等。本发明的实施例有利地提供了一种宽源极/漏极接触接合宽度(CW)，使在鳍结构上的应变层的布局更容易并且能够降低源极/漏极接触电阻。此外，本文公开的实施例提供了一种用于形成第二阶鳍区域(例如，第二阶鳍区域904)的自对准工艺，其通过消除至少一个光刻步骤而降低了成本。此外，本文描述的自对准的鳍形成方法由于更浅的鳍形状(即，第一阶鳍宽度)从而提供容易控制的鳍轮廓(例如，在CD和鳍角度方面)。本文所讨论的实施例也提供用于第二阶鳍线(line)的完全对称的鳍形状。本领域中的技术人员将容易地理解，在不背离本发明的范围的情况下，本文所描述的方法和结构可以应用至各个其他半导体器件以有利地从其他器件实现类似的益处。
因此，本发明的一个实施例描述了一种用于制造具有多阶鳍轮廓的半导体器件(例如，FinFET器件)的方法。在一些实施例中，方法包括提供衬底以及在衬底上方形成具有第一间隔件宽度的第一间隔件。在各个实例中，在第一蚀刻工艺期间第一间隔件掩蔽衬底的第一部分以限定第一阶鳍区域。通过实例的方式，对衬底实施第一蚀刻工艺以形成第一阶鳍区域，其中，第一阶鳍区域的宽度基本上约等于第一间隔件宽度。在一些实施例中，在衬底上方形成具有第二间隔件宽度的第二间隔件，其中在第二蚀刻工艺期间第二间隔件和第一阶鳍区域掩蔽衬底的第二部分以限定第二阶鳍区域。在一些实例中，对衬底实施第二蚀刻工艺以形成第二阶鳍区域，其中，第二阶鳍区域的宽度大于第一阶鳍区域的宽度。
在另一个实施例中，讨论的是一种方法，其中提供衬底，衬底包括沉积在衬底上方的至少一个介电层。在一些实例中，在至少一个介电层上形成芯轴，并且在芯轴的侧壁上形成成对的第一间隔件，每个第一间隔件具有第一间隔件宽度。在各个实例中，选择性地蚀刻芯轴从而使得成对的对第一间隔件保留在至少一个介电层上。在一些实施例中，蚀刻至少一个介电层和衬底以形成成对的第一阶鳍区域，其中第一阶鳍区域的宽度约等于第一间隔件宽度。通过实例的方式，在成对的第一阶鳍区域的每个的侧壁上形成具有第二间隔件宽度的第二间隔件。此后，在各个实施例中，蚀刻衬底以形成第二阶鳍区域，其中第二介电鳍区域的宽度大于第一阶鳍区域的宽度。
在又另一个实施例中，讨论的是一种半导体器件，其包括衬底、在衬底上方形成的多阶鳍的第一阶、以及在第一阶上方形成的多阶鳍的第二阶。多阶鳍的第一阶具有第一宽度。在各个实例中，多阶鳍的第二阶具有小于第一宽度的第二宽度。在一些实施例中，多阶鳍的第二阶包括多个鳍元件，以及共同的源极/漏极区域形成为与多个鳍元件中的每个接触。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种制造半导体器件的方法，包括：
在衬底上方形成具有第一间隔件宽度的第一间隔件，其中，在第一蚀刻工艺期间所述第一间隔件掩蔽所述衬底的第一部分以限定第一阶鳍区域；
对所述衬底实施所述第一蚀刻工艺以形成所述第一阶鳍区域，其中，所述第一阶鳍区域的宽度基本上约等于所述第一间隔件宽度；
在所述衬底上方形成具有第二间隔件宽度的第二间隔件，其中，在第二蚀刻工艺期间所述第二间隔件和所述第一阶鳍区域掩蔽所述衬底的第二部分以限定第二阶鳍区域；以及
对所述衬底实施所述第二蚀刻工艺以形成所述第二阶鳍区域，其中，所述第二阶鳍区域的宽度大于所述第一阶鳍区域的宽度。
2.根据权利要求1所述的方法，其中，形成所述第二间隔件包括在所述第一阶鳍区域的第一侧壁和第二侧壁上形成所述第二间隔件。
3.根据权利要求2所述的方法，其中，所述第二阶鳍区域的宽度基本上约等于所述第一阶鳍区域的宽度和两倍的所述第二间隔件宽度的总和。
4.根据权利要求1所述的方法，其中，在所述第一阶鳍区域和所述第二阶鳍区域之间的界面处，所述第二阶鳍区域的宽度与所述第一阶鳍区域的宽度的比率大于约1.2。
5.根据权利要求1所述的方法，其中，所述第一阶鳍区域包括在邻近的鳍之间具有第一间隔的多个第一鳍，并且其中，所述第一阶鳍区域包括在邻近的鳍之间具有第二间隔的多个第二鳍，所述第二间隔与所述第一间隔不同。
6.根据权利要求5所述的方法，其中，所述邻近的鳍之间的所述第一间隔大于约1.5倍的所述邻近的鳍之间的所述第二间隔。
7.根据权利要求5所述的方法，其中，形成所述第二间隔件还包括在所述多个第一鳍和所述多个第二鳍的每个上方形成所述第二间隔件，其中，在所述多个第一鳍的邻近的鳍的侧壁上形成的所述第二间隔件保持物理分离，并且其中，在所述多个第二鳍的邻近的鳍的侧壁上形成的所述第二间隔件物理合并在一起。
8.一种制造半导体器件的方法，包括：
提供衬底，所述衬底包括沉积在所述衬底上方的至少一个介电层；
在所述至少一个介电层上形成芯轴，并且在所述芯轴的侧壁上形成具有第一间隔件宽度的成对的第一间隔件；
选择性地蚀刻所述芯轴，从而使得所述成对的第一间隔件保留在所述至少一个介电层上；
蚀刻所述至少一个介电层和所述衬底以形成成对的第一阶鳍区域，其中，所述第一阶鳍区域的宽度基本上约等于所述第一间隔件宽度；
在所述成对的第一阶鳍区域的每个的侧壁上形成具有第二间隔件宽度的第二间隔件；以及
蚀刻所述衬底以形成第二阶鳍区域，其中，所述第二阶鳍区域的宽度大于所述第一阶鳍区域的宽度。
9.根据权利要求8所述的方法，其中，形成所述芯轴还包括形成具有第一芯轴宽度的所述芯轴，所述第一芯轴宽度限定所述成对的第一间隔件之间的第一间隔，其中，所述成对的第一阶鳍区域之间的间隔基本上约等于所述第一间隔，并且其中，形成在所述成对的第一阶鳍区域的每个的侧壁上的所述第二间隔件保持物理分离。
10.一种半导体器件，包括：
衬底；
多阶鳍的第一阶，形成在所述衬底上方，其中，所述多阶鳍的第一阶具有第一宽度；以及
多阶鳍的第二阶，形成在所述第一阶上方，其中，所述多阶鳍的第二阶具有小于所述第一宽度的第二宽度。
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