CN109860114A - 鳍式二极管结构及其方法 - Google Patents

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Abstract

一种用于形成鳍式底部二极管的方法和结构包括提供具有多个从其上延伸的鳍的衬底。多个鳍中的每个包括衬底部分和衬底部分上方的外延层部分。第一掺杂层形成在多个鳍中的每个的衬底部分的第一区域的侧壁上。在形成第一掺杂层之后，执行第一退火工艺以在衬底部分的第一区域内形成第一二极管区域。第二掺杂层形成在多个鳍中的每个的衬底部分的第二区域的侧壁上。在形成第二掺杂层之后，执行第二退火工艺以在多个鳍中的每个的衬底部分的第二区域内形成第二二极管区域。本发明的实施例还涉及鳍式二极管结构及其方法。

Description

鳍式二极管结构及其方法
技术领域
本发明的实施例涉及鳍式二极管结构及其方法。
背景技术
电子工业经历了对于更小和更快的能够同时支持更大数量的越来越复杂和精细的功能的电子器件的一直增长的需求。因此，在半导体工业中有持续的趋势来制造低成本、高性能以及低功率的集成电路(IC)。迄今，这些目标通过按比例缩小半导体IC尺寸(例如，最小部件尺寸)大部分达成并且从而改进生产效率并且降低相关的成本。然而，这样的缩小对于半导体制造工艺还引起了增加的复杂性。因此，在半导体IC和器件中的持续的发展的实现需要在半导体制造工艺和技术中的类似的发展。
最近，引进多栅极器件以试图通过增加栅极沟道耦合、减小关闭状态电流以及减少短沟道效应(SCE)来改进栅极控制。引进的一个这样的多栅极器件为鳍式场效应晶体管(FinFET)。FinFET由从衬底延伸的鳍状结构而得名，其中在衬底上形成FinFET，并且鳍状结构用来形成FinFET沟道。FinFET与传统互补金属氧化物半导体(CMOS)工艺兼容，并且它们的三维结构允许其大幅缩放，同时保持栅极控制和减轻的SCE。遗憾的是，在一些情况下，大幅缩放的FinFET在鳍状结构的底部附近还可能遭受过度的泄漏电流。为了试图减小这样的泄漏电流，可执行离子注入工艺以在FinFET器件的鳍状结构的底部附近创建P-N二极管。然而，离子注入工艺可直接促成缺陷的形成、杂质的引入，并且可影响比需要的更广的衬底区域。因此，可能不利地影响FinFET器件性能。
因此，现有的技术没有在所有方面中证明完全令人满意。
发明内容
本发明的实施例提供了一种制造半导体器件的方法，包括：提供具有从衬底延伸的多个鳍的衬底，其中，所述多个鳍中的每个包括衬底部分和位于所述衬底部分上方的外延层部分；在所述多个鳍中的每个的所述衬底部分的第一区域的侧壁上形成第一掺杂层；在形成所述第一掺杂层之后，执行第一退火工艺以在所述多个鳍中的每个的所述衬底部分的所述第一区域内形成第一二极管区域；在所述多个鳍中的每个的所述衬底部分的第二区域的侧壁上形成第二掺杂层；以及在形成所述第二掺杂层之后，执行第二退火工艺以在所述多个鳍中的每个的所述衬底部分的所述第二区域内形成第二二极管区域。
本发明的另一实施例提供了一种制造半导体器件的方法，包括：提供具有第一鳍结构、第二鳍结构以及介于所述第一鳍结构和所述第二鳍结构之间的凹槽的衬底，其中，所述第一鳍结构和所述第二鳍结构中的每个包括第一区域和在所述第一区域上方形成的第二区域；在所述第一鳍结构、所述第二鳍结构中的每个上方以及在介于所述第一鳍结构和所述第二鳍结构之间的凹槽的底面上共形地形成第一掺杂层；在形成所述第一掺杂层之后，在所述凹槽内形成第一氧化物层，并且执行第一回蚀刻工艺以暴露所述第一鳍结构和所述第二鳍结构的第二区域以及所述第一鳍结构和所述第二鳍结构的第一区域的第一部分的侧壁，其中，所述第一掺杂层保持在所述第一鳍结构和所述第二鳍结构的所述第一区域的第二部分的侧壁上；以及在执行所述第一回蚀刻工艺之后，执行第一退火工艺以将来自所述第一掺杂层的第一掺杂剂种类扩散进入所述第一区域的所述第二部分，其中，所述第一区域的所述第二部分限定第一二极管区域。
本发明的又一实施例提供了一种半导体器件，包括：衬底，具有从所述衬底延伸的第一鳍和第二鳍，其中，所述第一鳍和所述第二鳍中的每个包括衬底部分和位于衬底部分上方的外延层部分；以及P-N二极管，形成在所述第一鳍和所述第二鳍中的每个的所述衬底部分内；其中，所述P-N二极管包括所述第一鳍和所述第二鳍中的每个的所述衬底部分的第一区域中的第一掺杂剂种类，其中，所述P-N二极管包括所述第一鳍和所述第二鳍中的每个的所述衬底部分的第二区域中的第二掺杂剂种类，并且其中，所述衬底部分的第一区域和第二区域邻近彼此；以及其中，介于所述第一鳍和所述第二鳍之间的所述衬底的部分保持未由所述第一掺杂剂种类和所述第二掺杂剂种类掺杂。
附图说明
当与附图一起阅读时从如下说明书中可最佳理解本发明的各个方面。应当注意的是，根据工业中的标准实践，不同的部件不一定画为成比例的。事实上，为了讨论的简化，不同部件的尺寸可任意增加或减少。
图1为根据本发明的一个或多个方面的FinFET器件的一个实施例的立体图；
图2为根据一些实施例的形成鳍式底部二极管的方法的流程图；
图3至图12提供根据图2中的方法的在制造和工艺的中间阶段处的器件的截面图；
图13为根据一些实施例的形成鳍式底部二极管的可选方法的流程图；以及
图14至图25提供根据图13中的方法的在制造和工艺的中间阶段处的器件的截面图。
具体实施方式
如下公开提供许多不同的实施例或示例，用于实施提供的主旨的不同特征。组件和设置的具体的示例如下描述以简化本发明。当然这些仅为示例并且并不旨在为限制性的。例如，如下描述中第一部件在第二部件上方的形成可包括第一和第二部件直接接触形成的实施例，并且还可包括在第一和第二部件之间可形成额外的部件的实施例，从而第一和第二部件并不直接接触。另外，本发明在不同示例中可重复参考数字和/字母。该重复是出于简化和清晰的目的并且其本身并不指示出在讨论的不同实施例和/或构造之间的关系。
进一步地，如附图中所示，空间相关词语，诸如“下方”、“下”、“低于”、“上方”、“顶部”以及类似的词语为了说明书的简化在此使用以描述一个元件或部件与另一个元件或部件的关系。空间相关词语旨在包含除了在附图中描绘的方向之外的在使用或操作中器件的不同方向。装置可以其他方式定向(枢转90度或以其他方向)并且在此使用的空间相关描述符号可因此类似地解释。
还应注意的是，本发明呈现了在此称为FinFET器件的多栅极晶体管或鳍式类型多栅极晶体管的形式的实施例。这样的器件可包括P型金属氧化物半导体FinFET器件或N型金属氧化物半导体FinFET器件。FinFET器件可为双栅极器件、三栅极器件、块状器件、绝缘体上硅(SOI)器件和/或其他配置。一般技术人员可领会到可从本发明的各个方面受益的半导体器件的其他示例。例如，在此描述的一些实施例还可应用于全环栅(GAA)器件、Omega栅极(Ω-栅极)器件或Pi栅极(Π-栅极)器件。
参考图1，根据一些实施例，其中示出的为FinFET器件150。通过示例的方式，FinFET器件150包括一个或多个基于鳍的多栅极场效应晶体管(FET)。FinFET器件150包括衬底152、从衬底152延伸的至少一个鳍式元件154、隔离区域156以及设置在鳍式元件154上和周围的栅极结构158。衬底152可为诸如硅衬底的半导体衬底。衬底152可包括各种层，包括在衬底152上形成的导电层或绝缘层。取决于在本领域中已知的设计需要，衬底152可包括不同的掺杂配置。衬底152还可包括诸如镓、碳化硅(SiC)、硅锗(SiGe)或金刚石的其他半导体。可选地，衬底152可包括化合物半导体和/或合金半导体、进一步地，在一些实施例中，衬底152可包括外延层(epi层)，衬底152可以是应变的以用于性能增强，衬底152可包括绝缘体上硅(SOI)结构，和/或衬底152可具有其他适合的增强部件。
类似于衬底152，鳍式元件154可包括一个或多个外延生长层，并且可包含硅或诸如镓的另一种元素半导体；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP和/或GaInAsP的合金半导体；或前述的组合。鳍154可使用包括光刻和蚀刻工艺的适合的工艺制造。光刻工艺可包括上覆衬底(例如，在硅层上)形成光刻层(光刻胶)，将光刻胶曝光成图案，执行曝光后烘烤工艺以及显影光刻胶以形成包括光刻胶的掩模元件。在一些实施例中，可使用电子束(e-beam)光刻工艺执行图案化光刻胶以形成掩模元件。在蚀刻工艺在硅层内形成凹槽的同时，可随后使用掩模元件以保护衬底的区域，从而留下延伸的鳍154。可使用干法蚀刻(例如，化学氧化物去除)、湿法蚀刻和/或其他适合的工艺蚀刻凹槽。还可使用在衬底152上形成鳍154的方法的许多其他实施例。
多个鳍154中的每个还包括源极区域155和漏极区域157，其中源极/漏极区域155、157在鳍154中、上、和/或环绕鳍154形成。源极/漏极区域155、157可在鳍154上方外延生长。另外，晶体管的沟道区域在栅极结构158之下沿基本上与由图1中的截面AA’限定的平面平行的平面设置在鳍154内。在一些实例中，FinFET沟道区域包括硅(Si)和/或诸如锗的高迁移率材料，其与本领域中已知的多种化合物半导体或合金半导体中的任一者一样可外延生长。高迁移率材料包括具有比硅(Si)大的电子和/或空穴迁移率的那些材料，硅在室温(300K)下具有大约1350cm2/V-s的本征电子迁移率并且在室温(300K)下具有大约480cm2/V-s的本征空穴迁移率。
隔离区域156可为浅沟槽隔离(STI)部件。可选地，场氧化物、LOCOS部件和/或其他适合的隔离部件可在衬底152上和/或在衬底152内实现。隔离区域156可由氧化硅、氮化硅、氮氧化硅、掺杂氟硅酸盐玻璃(FSG)、低k电介质、上述的组合、和/或其他本领域中已知的适合的材料组成。在一个实施例中，隔离区域156为STI部件并且通过在衬底152中蚀刻沟槽形成。沟槽可随后用隔离材料填充，之后进行化学机械抛光(CMP)工艺。然而，其他的实施例是可能的。在一些实施例中，隔离区域156可包括多层结构，例如，具有一个或多个衬垫层。
栅极结构158包括栅极堆叠件，栅极堆叠件具有在鳍154的沟道区域上方形成的界面层160、在界面层160上方形成的栅极介电层162以及在栅极介电层162上方形成的金属层164。在一些实施例中，界面层160可包括二氧化硅层(SiO2)或氮氧化硅(SiON)层，其中这样的界面层可通过化学氧化、热氧化、原子层沉积(ALD)、化学气相沉积(CVD)和/或其他适合的方法形成。在一些实施例中，栅极介电层162包括诸如二氧化铪(HfO2)的高k介电层。可选地，高k介电层可包括其他高k电介质，诸如TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物(SiON)、上述的组合或其他适合的材料。在此使用和描述的高k电介质包括具有高介电常数的介电材料，例如，大于热氧化硅的介电常数(3.9)。在其它实施例中，栅极介电层162可包括二氧化硅或其他适合的电介质。栅极介电层162可通过ALD、物理气相沉积(PVD)、CVD、氧化、和/或其他适合的方法形成。在一些实施例中，作为先栅极或后栅极(例如，置换栅极)工艺的部分，可以沉积金属层164。在不同的实施例中，金属层164包括诸如W、Ti、TiN、TiAl、TiAlN、Ta、TaN、WN、Re、Ir、Ru、Mo、Al、Cu、Co、CoSi、Ni、NiSi、上述的组合和/或其他适合的组分的导电层。在一些示例中，金属层164可包括用于N型晶体管的第一金属材料和用于P型晶体管的第二金属材料。因此，FinFET器件150可包括双功函数金属栅极配置。例如，第一金属材料(例如，用于N型器件)可包括具有与衬底导电带的功函数基本匹配或至少与器件150的沟道区域的导电带的功函数基本匹配的的功函数的金属。类似地，第二金属材料(例如，用于P型器件)可包括具有与衬底价带的功函数基本匹配或至少与器件150的沟道区域的价带的功函数基本匹配的功函数的金属。因此，金属层164可提供用于器件150的栅电极，包括N型和P型器件。在一些实施例中，金属层164可选地或另外地包括多晶硅层。在不同的示例中，金属层164可使用PVD、CVD、电子束(e-beam)蒸发和/或其他适合的工艺形成。在一些实施例中，侧壁间隔件在栅极结构158的侧壁上形成。侧壁间隔件可包括诸如氧化硅、氮化硅、碳化硅、氮氧化硅或上述的组合的介电材料。
在各种情况下，大幅缩放的FinFET可遭受过度的泄漏电流，在一些情况下，在鳍状结构的底部附件。在一些示例中，鳍结构的底部附近的泄漏电流的静电控制是具有挑战的，因为鳍结构的底部对于外加电场而言是弱点。这样的电场弱点对于锥形的鳍结构(例如从鳍结构的顶部的较窄宽度至鳍结构的底部的较宽宽度)可变得更弱。为了试图减小这样的泄漏电流，并且在至少一些现有方法中，可执行离子注入工艺以在FinFET器件的鳍状结构的底部附近创建P-N二极管。在操作中，并且在一些情况下，P-N二极管可为反向偏置的，因此减少鳍结构的底部处的泄漏电流。然而，使用离子注入工艺形成这样的P-N二极管可直接促进缺陷的形成、杂质的引入，并且可影响比所需更宽的衬底区域。因此，可能不利地影响FinFET器件性能。因此，现有的方法没有在所有方面中证明完全令人满意。
本发明的实施例提供优于现有领域的益处，尽管应当理解的是，其他实施例可提供不同的益处，并非所有益处需要在此讨论，并且对于所有实施例不需特定的益处。例如，在此讨论的实施例包括形成用于多栅极器件(例如，FinFET器件)和相关结构的二极管的方法。在至少一些实施例中，二极管结构在在单独的鳍结构的底部处形成以有效地降低用于使用单独的鳍结构制造的FinFET器件的泄漏电流。在一些示例中，在此公开的二极管结构可称为“鳍式底部二极管”或“鳍式底部P-N二极管”。另外，并且与一些现有的工艺相比，在此公开的鳍式底部二极管可不使用离子注入工艺(例如，Si衬底预注入工艺)形成，从而避免与离子注入工艺相关的问题。在各个示例中，在此公开的鳍式底部二极管还可根据设置在衬底上的多个鳍中的每个鳍的需要设计和/或调整。本发明的实施例的另外的细节如下提供，并且另外的益处和/或其他益处对于得益于本发明的本领域的技术人员是显而易见的。
现参考图2，示出的为根据一些实施例的形成鳍式底部二极管的方法200。在一些实施例中，方法200可用于制造如下参考图3至图12描述的半导体器件结构300。参考图1中的多栅极器件结构150的如上讨论的一个或多个方面还可应用于方法200和器件结构300。另外，图3至图12提供根据图2中的方法200的一个或多个步骤制造的示例性半导体器件结构300的截面图。
应当理解的是，方法200和/或器件结构300的一部分可通过广泛已知的互补金属氧化物半导体(CMOS)技术工艺流程制造，并且因此一些工艺在此仅简略描述。进一步地，器件结构300可包括各种其他器件和部件，诸如另外的晶体管、双极结型晶体管、电阻器、电容器、二极管、熔丝等等，然而为了本发明的发明构思的更佳理解而简化。进一步地，在一些实施例中，半导体器件结构300包括可以互连的多个半导体器件(例如，晶体管)。
器件结构300可为在集成电路或其部分的工艺期间制造的中间器件，集成电路或其部分可包括静态随机存取存储器(SRAM)和/或其他逻辑电路、诸如电阻器、电容器、和电感器的无源组件以及诸如P沟道场效应晶体管(PFET)、N沟道场效应晶体管(NFET)、金属氧化物半导体场效应晶体管(MOSFET)、互补型金属氧化物半导体(CMOS)晶体管、双极型晶体管、高压晶体管、高频晶体管、其他存储单元或/或上述的组合的有源组件。此外，应当注意的是，包括参考图3至图12给出的任何描述的方法200的工艺步骤仅为示例性的并且并不旨在为限制超出如下权利要求中明确陈述范围。
方法200在块202处开始，提供包括鳍结构的衬底。参考图3，并且在块202的一个实施例中，提供具有衬底302并且包括鳍结构304的器件结构300。在一些实施例中，衬底302可包括Si衬底。在一些情况下，衬底302可基本上与参考图1如上描述的衬底152相同。在一些实施例中，鳍结构304可以以基本上类似于参考图1如上描述的鳍154的方式制造。例如，在一些实施例中，外延层306(例如，诸如Si或Ge外延层)可在衬底302上方形成，并且覆盖层308可在外延层306上方形成。此后，使用光刻工艺和蚀刻工艺的组合，可图案化衬底302、外延层306以及覆盖层308以形成鳍结构304和插入鳍结构304的凹槽305。通过示例的形式，在各个实施例中，鳍结构304中的每个因此包括衬底部分302A、外延层部分306A以及覆盖层部分308A。在各个示例中，器件300的沟道区域(例如，FinFET的沟道区域)可在外延层部分306A内形成。在一些实施例中，覆盖层308并且因此覆盖层部分308A具有大约100至500埃的厚度。在一些情况下，外延层306并且因此外延层部分306A具有大约300至1000埃的厚度。在各个示例中，衬底部分302A具有大约1至2微米的厚度。
方法200随后进行至块204，沉积第一掺杂层。参考图3和图4中的示例，在块204的一个实施例中，掺杂层402沉积在器件300上方。在各个示例中，掺杂层402可包括N型掺杂层或P型掺杂层，例如，取决于要制造的器件300的类型，并且取决于要制造的鳍式底部二极管的类型。在一些实施例中，掺杂层402可包括可通过原子层沉积(ALD)沉积的磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)或硼磷硅酸盐玻璃(BPSG)。在一些情况下，掺杂层402可选地通过旋涂、化学气相沉积(CVD)或通过另一种恰当的方法沉积。在一些实施例中，掺杂层402共形地沉积在鳍结构304中的每个上方，包括在凹槽305内在鳍结构304的侧壁上共形地沉积。在一些实施例中，掺杂层402可具有大约5至20埃的厚度。
方法200随后进行至块206，沉积第一氧化物层。参考图4和图5中的示例，在块206的一个实施例中，氧化物层502沉积在器件300上方。在各个示例中，氧化物层502可包括在器件300上方(包括在掺杂层402上方以及在凹槽305内)沉积的低温氧化物(LTO)。在一些情况下，氧化物层502包括二氧化硅层(SiO2)或其他恰当的LTO。在一些实施例中，氧化物层502包括在小于300摄氏度的温度下沉积的氧化物层。在一些示例中，氧化物层502包括在小于100摄氏度的温度下沉积的氧化物层。在各个实施例中，来自掺杂层402的掺杂剂的固相扩散在氧化物层502的沉积期间不会发生。在一些情况下，氧化物层502通过ALD工艺沉积。可选地，在一些实施例中，氧化物层502可通过CVD或另一种恰当的工艺沉积。在一些示例中，在氧化物层502的沉积之后，可执行化学机械抛光(CMP)工艺以去除过量的材料和平坦化器件300的顶面。在一些实施例中，CMP工艺可在鳍结构304的顶面上停止，并且从而暴露鳍结构304的顶面。在各种情况下，CMP工艺可或可不从鳍结构304的顶面去除掺杂层402。
方法200随后进行至块208，执行第一回蚀刻工艺。参考图5和图6中的示例，在块208的一个实施例中，执行回蚀刻工艺以去除氧化物层502的一部分并且暴露鳍结构304的侧壁的一部分，导致凹陷的氧化物层502A。在各个实施例中，回蚀刻工艺有助于暴露覆盖层部分308A、外延层部分306A的侧面、以及衬底部分302A的一部分，同时衬底部分302A的另一部分(302A’)保持由掺杂层402和凹陷的氧化物层502A覆盖。在一些实施例中，块208的回蚀刻工艺可包括干法蚀刻工艺、湿法蚀刻工艺、或上述的组合。在一些示例中，控制凹陷深度(例如，通过控制蚀刻时间以便产生鳍结构304的暴露的部分的所需高度H。
方法200随后进行至块210，执行第一退火工艺。参考图6和图7中的示例，在块210的一个实施例中，第一退火工艺可在大约450至900℃之间的温度下执行。在一些示例中，可根据在本领域中已知的各种工艺条件和/或器件需求使用其他的退火温度。通过示例的方式，第一退火工艺提供来自掺杂层492的掺杂剂的固相扩散。在一些实施例中，并且由于掺杂层402覆盖衬底部分302A的部分302A’的侧壁以及凹槽305的底面，第一退火工艺导致来自掺杂层402的掺杂剂扩散进入衬底部分302A的部分302A’并且进入衬底302在凹槽305的底部处的掺杂层402之下的部分。换句话说，如图7中所示，第一退火工艺产生掺杂区域702。在各个示例中，并且取决于用于掺杂层402的材料，掺杂区域702可包括N型或P型掺杂区域。另外，应当注意的是，根据不同的实施例，包括在掺杂区域702内的衬底部分302A的部分302A’将形成二极管的N型区域或P型区域中的一者。在一些实施例中，掺杂区域702以及衬底部分302A的部分302A’的掺杂浓度大于大约1x1010原子/cm3至大约1x 1020原子/cm3。
方法200随后进行至块212，沉积第二掺杂层。参考图7和图8中的示例，在块212的一个实施例中，在器件300上方沉积掺杂层802。在各个示例中，掺杂层802可包括N型掺杂层或P型掺杂层，例如，取决于要制造的器件300的类型，并且取决于要制造的鳍式底部二极管的类型。在一些实施例中，掺杂层802可包括可通过原子层沉积(ALD)沉积的磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)或硼磷硅酸盐玻璃(BPSG)。在一些情况下，掺杂层802可选地通过旋涂、化学气相沉积(CVD)或通过另一种恰当的方法沉积。在一些实施例中，掺杂层802共形地沉积在鳍结构304中的每个上方，包括共形地沉积在凹槽305内的鳍结构304的侧壁上以及凹陷的氧化物层502A上。在一些实施例中，掺杂层802可具有大约5至20埃的厚度。
方法200随后进行至块214，第二氧化物层沉积。参考图8和图9中的示例，在块214的一个实施例中，氧化物层902沉积在器件300上方。在不同的示例中，氧化物层902可包括在器件300上方沉积的低温氧化物(LTO)，包括在掺杂层802上方以及在凹槽305内。在一些情况下，氧化物层902包括二氧化硅层(SiO2)或其他恰当的LTO。在一些实施例中，氧化物层902包括在小于300摄氏度的温度下沉积的氧化物层。在一些示例中，氧化物层902包括在小于100摄氏度的温度下沉积的氧化物层。在各个实施例中，来自掺杂层802的掺杂剂的固相扩散在氧化物层902的沉积期间不会发生。在一些情况下，氧化物层902通过ALD工艺沉积。可选地，在一些实施例中，氧化物层902可通过CVD或另一种恰当的工艺沉积。在一些示例中，在氧化物层902的沉积之后，可执行化学机械抛光(CMP)工艺以去除过量的材料并且平坦化器件300的顶面。
方法200随后进行至块216，执行第二回蚀刻工艺。参考图9和图10中的示例，在块216的一个实施例中，执行回蚀刻工艺以去除氧化物层902的一部分并且暴露鳍结构304的侧壁的一部分，产生凹陷的氧化物层902A。在各个实施例中，回蚀刻工艺有助于暴露覆盖层部分308A、外延层部分306A和衬底部分302A的一部分，同时衬底部分302A的另一部分(302A”)保持由掺杂层802和凹陷的氧化物层902A覆盖。可选地，在一些实施例中，第二回蚀刻工艺可不暴露衬底部分302A的一部分。在一些实施例中，块216的回蚀刻工艺可包括干法蚀刻工艺、湿法蚀刻工艺或上述的组合。在一些示例中，控制凹陷深度(例如，通过控制蚀刻时间)以便产生鳍结构304的暴露的部分的所需的高度H’。
方法200随后进行至块218，执行第二退火工艺。参考图10和图11中的示例，在块218的一个实施例中，第二退火工艺可在大约450至900℃的温度下执行。在一些示例中，可根据本领域中已知的各种工艺条件和/或器件需求使用其他退火温度。通过示例的方法，第二退火工艺提供来自掺杂层802的掺杂剂的固相扩散。在一些实施例中，并且由于掺杂层802覆盖衬底部分302A的部分302A”的侧壁，第二退火工艺导致来自掺杂层802的掺杂剂扩散进入衬底部分302A的部分302A”。换句话说，如图11中所示，第二退火工艺产生掺杂区域1102。在各个示例中，并且取决于用于掺杂层802的材料，掺杂区域1102可包括N型或P型掺杂区域。另外，应当注意的是，根据不同的实施例，为掺杂区域1102的一部分的衬底部分302A的部分302A”将形成二极管的N型或P型区域中的一者。在一些实施例中，掺杂区域1102以及衬底部分302A的部分302A”的掺杂浓度大于大约1x1010原子/cm3至大约1x1020原子/cm3。因此，衬底部分302A的掺杂的部分302A’形成二极管的N型或P型区域中的一者，并且衬底部分302A的掺杂部分302A”形成二极管的N型或P型区域中的另一者，在鳍结构304中的每个的底部处有效地形成P-N二极管1104。
方法200随后进行至块220，去除氧化物层和掺杂层的剩余部分。参考图11和图12中的示例，在块220的一个实施例中，执行蚀刻工艺以去除凹陷的氧化物层902A、掺杂层802、凹陷的氧化物层502A以及掺杂层402。因此，块220的蚀刻工艺暴露鳍结构304的侧壁。另外，在一些实施例中，块220的蚀刻工艺暴露鳍结构304中的每个的底部处的P-N二极管1104的侧壁以及在凹槽305的底部处的衬底302的掺杂区域702。在各个实施例中，块220的蚀刻工艺可包括干法蚀刻工艺、湿法蚀刻工艺或上述的组合。在一些实施例中，在块220的蚀刻工艺之后，可形成浅沟槽隔离(STI)部件以将鳍结构304中的每个彼此电隔离。
半导体器件300可经历进一步的工艺以形成本领域中已知的各种部件和区域。例如，随后的工艺可在衬底302上形成栅极堆叠件(例如，高K/金属栅极堆叠件)、侧壁间隔件、源极/漏极部件(例如，外延生长的源极/漏极部件)、蚀刻停止层、层间绝缘(ILD)层、接触开口、接触金属以及各种接触件/通孔/线和多层互连部件(例如，金属层和层间电介质)，构造成连接各个部件以形成可包括一个或多个FinFET器件的功能电路。在进一步的示例中，多层互连可包括诸如通孔或接触件的垂直互连，和诸如金属线的水平互连。各个互连部件可采用包括铜、钨和/或硅化物的各种导电材料。在一个示例中，使用镶嵌工艺和/或双镶嵌工艺以形成铜相关的多层互连结构。此外，根据方法200的不同实施例，另外的工艺步骤可在方法200之前、期间、和之后实施，并且如上描述的一些工艺步骤可替换或省略。
现参考图13，根据一些实施例，示出的为形成鳍式底部二极管的可选方法1300。在一些实施例中，方法1300可用于制造如下参考图14至图25描述的半导体器件结构1400。参考图1中的多栅极器件结构150或参考图3至图12中的半导体器件结构300如上讨论的一个或多个方面还可应用至方法1300和器件结构1400。另外，图14至图25提供根据图13中的方法1300的一个或多个步骤制造的示例性半导体器件结构1400的截面图。
应当理解的是，方法1300和/或器件结构1400的一部分可通过总所周知的互补金属氧化物半导体(CMOS)技术工艺流程制造，并且因此一些工艺在此仅简略描述。另外，方法1300基本上与方法200一样的各个方面也可仅简略讨论。进一步地，器件结构1400可包括不同其他的器件和部件，诸如另外的晶体管、双极结型晶体管、电阻器、电容器、二极管、熔丝等等，然而为了本发明的发明构思的更佳理解而简化。进一步地，在一些实施例中，半导体器件结构1400包括可以互连的多个半导体器件(例如，晶体管)。
器件结构1400可为在集成电路或其部分的工艺期间制造的中间器件，集成电路或其部分可包括静态随机存取存储器(SRAM)和/或其他逻辑电路、诸如电阻器、电容器、和电感器的无源组件以及诸如P沟道场效应晶体管(PFET)、N沟道场效应晶体管(NFET)、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极型晶体管、高压晶体管、高频晶体管、其他存储单元和/或上述的组合的有源组件。此外，应当注意的是，包括参考图14至图25给出的任何描述的方法1300的工艺步骤仅为示例性的并且并不旨在为限制为超出如下权利要求中明确陈述的范围。
方法1300在块1302处开始，提供包括鳍结构的衬底。参考图14，并且在块1302的一个实施例中，提供具有衬底1402并且包括鳍结构1404的器件结构1400。在一些实施例中，衬底1402可包括Si衬底。在一些情况下，衬底1402基本上与参考图1如上讨论的衬底152相同。在一些实施例中，鳍结构1404可以以基本上类似于参考图1如上描述的鳍154的方式制造。例如，在一些实施例中，外延层1406(例如，诸如Si或Ge外延层)可在衬底1402上方形成，并且覆盖层1408可在外延层1406上方形成。此后，使用光刻工艺和蚀刻工艺的组合，可图案化衬底1402、外延层1406以及覆盖层1408以形成鳍结构1404和介于鳍结构1404之间的凹槽1405。通过示例的方式，在各个实施例中，鳍结构1404中的每个因此包括衬底部分1402A、外延层部分1406A以及覆盖层部分1408A。在各个示例中，器件1400的沟道区域(例如，FinFET沟道区域)可形成在外延层部分1406A内。在一些实施例中，覆盖层1408并且因此覆盖层部分1408A具有大约100至500埃的厚度。在一些情况下，外延层1406并且因此外延层部分1406A具有大约300至1000埃的厚度。在各个示例中，衬底部分1402A具有大约1至2微米的厚度。
方法1300随后进行至块1304，沉积第一掺杂层。参考图14和图15中的示例，在块1304的一个实施例中，掺杂层1502沉积在器件1400上方。在各个示例中，掺杂层1502可包括N型掺杂层或P型掺杂层，例如，取决于要制造的器件1400的类型并且取决于要制造的鳍式底部二极管的类型。在一些实施例中，掺杂层1502可包括可通过原子层沉积(ALD)沉积的磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)或硼磷硅酸盐玻璃(BPSG)。在一些情况下，掺杂层1502可选地通过旋涂、化学气相沉积(CVD)或通过另一种恰当的方法沉积。在一些实施例中，掺杂层1502共形地沉积在鳍结构1404中的每个上方，包括共形地沉积在凹槽1405内的鳍结构1404的侧壁上。在一些实施例中，掺杂层1502可具有大约5至20埃的厚度。
方法1300随后进行至块1306，蚀刻第一掺杂层的一部分。参考图15和图16中的示例，在块1306的一个实施例中，执行蚀刻工艺1602以去除设置在鳍结构1404中的每个的顶面上和凹槽1405的底面上的掺杂层1502的部分，同时掺杂层1502保持在鳍结构1404的侧壁上。在一些实施例中，蚀刻工艺1602包括干法蚀刻。因此，与方法200相比，方法1300提供沿凹槽1405的底面的掺杂层的去除。结果是，在随后的退火工艺期间，凹槽1405的底部处的衬底1402的部分将基本保持不被来自掺杂层1502的固相扩散掺杂。
方法1300随后进行至块1308，执行清洁工艺。参考图16和图17中的示例，在块1308的一个实施例中，可执行清洁工艺以清洁器件1400的暴露的表面，诸如覆盖层1408A的顶面、设置在鳍结构1404的侧壁上的掺杂层1502的部分以及沿凹槽1405的底面的衬底1402的暴露部分。在一些实施例中，块1308的清洁工艺可包括标准清洁-1(SC-1)溶液中、标准清洁-2(SC-2)溶液、HF溶液、去离子(DI)水、溶剂或其他恰当的清洁液的湿法清洁。在一些实施例中，湿法清洁液可包括与掺杂层1502反应的特定试剂。例如，当掺杂层1502包括ALD沉积层时，湿法清洁的特定试剂可与ALD前体或分解的ALD前体的暴露配合基反应。在至少一些实施例中，PSG、BSG或BPSG的ALD前体可通过如上描述的诸如SC-1溶液或HF溶液的湿法清洁液蚀刻或清洁。
方法1300随后进行至块1310，沉积第一氧化物层。参考图17和图18中的示例，在块1310的一个实施例中，氧化物层1802沉积在器件1400上方。在各个实施例中，氧化物层1802可包括在器件1400上方和凹槽1405内沉积的低温氧化物(LTO)。在一些情况下，氧化物层1802包括二氧化硅层(SiO2)或其他恰当的LTO。在一些实施例中，氧化物层1802包括在小于300摄氏度的温度下沉积的氧化物层。在一些示例中，氧化物层1802包括在小于100摄氏度的温度下沉积的氧化物层。在各个实施例中，来自掺杂层1502的掺杂剂的固相扩散在氧化物层1802的沉积期间不会发生。在一些情况下，氧化物层1802通过ALD工艺沉积。可选地，在一些实施例中，氧化物层1802可通过CVD或通过另一种恰当的工艺沉积。在一些示例中，在氧化物层1802的沉积之后，可执行化学机械抛光(CMP)工艺以去除过量的材料并且平坦化器件1400的顶面。在一些实施例中，CMP可在包括覆盖层部分1408A的顶面的鳍结构304的顶面上停止并且从而暴露鳍结构304的顶面。
方法1300随后进行至块1312，执行第一回蚀刻工艺。参考图18和图19中的示例，在块1312的一个实施例中，执行回蚀刻工艺以去除氧化物层1802的一部分并且暴露鳍结构1404的侧壁的一部分，产生凹陷的氧化物层1802A。在各个实施例中，回蚀刻工艺有助于暴露覆盖层部分1408A、外延层部分1406A的侧面以及衬底部分1402A的部分，同时衬底部分1402A的另一部分(1402A’)保持由掺杂层1502和凹陷的氧化物层1802A覆盖。在一些实施例中，块1312的回蚀刻工艺可包括干法蚀刻工艺、湿法蚀刻工艺或上述的组合。在一些示例中，控制凹陷深度(例如，通过控制蚀刻时间)以便产生鳍结构1404的暴露的部分的需要的高度J。
方法1300随后进行至块1314，执行第一退火工艺。参考图19和图20中的示例，在块1314的一个实施例中，第一退火工艺可在大约450至900℃的温度下执行。通过示例的方式，第一退火工艺提供来自掺杂层1502的掺杂剂的固相扩散。在一些实施例中，并且由于掺杂层1502覆盖衬底部分1402A的部分1402A’的侧壁，第一退火工艺导致来自掺杂层1502的掺杂剂扩散进入衬底部分1402A的部分1402A’，同时在凹槽1405的底部处的衬底1402的部分将基本保持不被来自掺杂层1502的固相扩散掺杂。换句话说，如20中所示，第一退火工艺产生掺杂区域2002。在各个示例中，并且取决于用于掺杂层1502的材料，掺杂区域2002可包括N型或P型掺杂区域。另外，应当注意的是，根据不同的实施例，为掺杂区域2002的一部分的衬底部分1402A的部分1402A’将形成二极管的N型或P型区域中的一者。在一些实施例中，掺杂区域2002并且因此衬底部分1402A的部分1402A’的掺杂浓度大于大约1x1010原子/cm3至大约1x1020原子/cm3。
方法1300随后进行至块1316，沉积第二掺杂层。参考图20和图21的示例，在块1316的一个实施例中，掺杂层2102沉积在器件1400上方。在各个示例中，掺杂层2102可包括N型掺杂层或P型掺杂层，例如，取决于要制造的器件1400的类型，并且取决于要制造的鳍式底部二极管的类型。在一些实施例中，掺杂层2102可包括可通过原子层沉积(ALD)沉积的磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)或硼磷硅酸盐玻璃(BPSG)。在一些情况下，掺杂层2102可选地通过旋涂、化学气相沉积(CVD)或通过另一种恰当的方法沉积。在一些实施例中，掺杂层2102共形地沉积在鳍结构1404中的每个上方，包括共形地沉积在凹槽1405内的鳍结构1404的侧壁上以及凹陷的氧化物层1802A上。在一些实施例中，掺杂层2102可具有大约5至20埃的厚度。
方法1300随后进行至块1318，沉积第二氧化物层。参考图21和图22中的示例，在块1318的一个实施例中，氧化物层2202沉积在器件1400上方。在各个示例中，氧化物层2202可包括在器件1400上方沉积的低温氧化物(LTO)，包括在掺杂层2102上方并且在凹槽1405内。在一些情况下，氧化物层2202包括二氧化硅层(SiO2)或其他恰当的LTO。在一些实施例中，氧化物层2202包括在小于300摄氏度的温度下沉积的氧化物层。在一些示例中，氧化物层2202包括在小于100摄氏度的温度下沉积的氧化物层。在各个实施例中，来自掺杂层2102的掺杂剂的固相扩散在氧化物层2202的沉积期间不会发生。在一些情况下，氧化物层2202通过ALD高于沉积。可选地，在一些实施例中，氧化物层2202可通过CVD或通过另一种恰当的工艺沉积。在一些示例中，在氧化物层2202的沉积之后，可执行化学机械抛光(CMP)以去除过量的材料并且平坦化器件1400的顶面。
方法1300随后进行至块1320，执行第二回蚀刻工艺。参考图22和图23中的示例，在块1320的一个实施例中，执行回蚀刻工艺以去除氧化物层2202的一部分并且暴露鳍结构1404的侧壁的一部分，产生凹陷的氧化物层2202A。在各个实施例中，回蚀刻工艺有助于暴露覆盖层部分1408A、外延层部分1406A和衬底部分1402A的一部分，同时衬底部分1402A的另一部分(1402A’)保持由掺杂层2102和凹陷的氧化物层2202A覆盖。可选地，在一些实施例中，第二回蚀刻工艺可不暴露衬底部分1402A的一部分。在一些实施例中，块1320的回蚀刻工艺可包括干法蚀刻工艺、湿法蚀刻工艺或上述的组合。在一些示例中，控制凹陷深度(例如，通过控制蚀刻时间)以便产生鳍结构1404的暴露的部分的需要的高度J’。
方法1300随后进行至块1322，执行第二退火工艺。参考图23和图24中的示例，在块1322的一个实施例中，第二退火工艺可在大约450至900℃之间的温度下执行。通过示例的方式，第二退火工艺提供来自掺杂层2102的掺杂剂的固相扩散。在一些实施例中，并且由于掺杂层2102覆盖衬底部分1402A的部分1402A”的侧壁，第二退火工艺导致来自掺杂层2102的掺杂剂扩散进入衬底1402A的部分1402A”。换句话说，如图24中所示，第二退火工艺产生掺杂区域2402。在各个示例中，并且取决于用于掺杂层2102的材料，掺杂区域2402可包括N型或P型掺杂区域。另外，应当注意的是，根据不同的实施例，为掺杂区域2402的一部分的衬底部分1402A的部分1402A”将形成二极管的N型或P型区域中的一者。在一些实施例中，掺杂区域2402并且因此衬底部分1402A的部分1402A”的掺杂浓度大于大约1x1010原子/cm3至大约1x1020原子/cm3。因此，衬底部分1402A的掺杂部分1402A’形成二极管的N型或P型区域中的一者，并且衬底部分1402A的掺杂部分1402A”形成二极管的N型或P型区域中的另一者，在鳍结构1404中的每个的底部处有效地形成P-N二极管2404。
方法1300随后进行至块1324，去除氧化物层和掺杂层的剩余部分。参考图24和图25中的示例，在块1324的一个实施例中，执行蚀刻工艺以去除凹陷的氧化物层2202A、掺杂层2102、凹陷的氧化物层1802A以及掺杂层1502。因此，块1324的蚀刻工艺暴露鳍结构1404的侧壁。另外，在一些实施例中，块1324的蚀刻工艺暴露鳍结构1404中的每个的底部处的P-N二极管2404的侧壁以及凹槽1405的底部处的衬底1402的一部分。在各个实施例中，块1324的蚀刻工艺可包括干法蚀刻工艺、湿法蚀刻工艺或上述的组合。在一些实施例中，在块1324的蚀刻工艺之后，可形成浅沟槽隔离(STI)部件以将鳍结构1404中的每个彼此电隔离。
半导体器件1400可经历进一步工艺以形成本领域中已知的各种部件和区域。例如，随后的工艺可在衬底1402上形成栅极堆叠件(例如，高K/金属栅极堆叠件)、侧壁间隔件、源极/漏极部件(例如，外延生长源极/漏极部件)、蚀刻停止层、层间介电(ILD)层、接触开口、接触金属和各种接触件/通孔/线以及多层互连部件(例如，金属层和层间电介质)，构造成连接各个部件以形成可包括一个或多个FinFET器件的功能电路。在进一步的示例中，多层互连可包括诸如通孔或接触件的垂直互连以及诸如金属线的水平互连。各个互连部件可采用包括铜、钨、和/或硅化物的不同的导电材料。在一个示例中，镶嵌和/或双镶嵌工艺用于形成铜相关多层互连结构。此外，根据方法1300的不同的实施例，另外的工艺步骤可在方法1300之前、期间、之后实施，并且如上描述的一些工艺步骤可替换或省略。
在此描述的不同的实施例提供优于现有技术的若干益处。应当理解的是，并非所有益处需要在此讨论，并且没有特定的益处对于所有的实施例都需要，并且其他实施例可提供不同的益处。作为一个示例，在此讨论的实施例包括针对形成用于多栅极器件(例如，FinFET器件)的鳍式底部二极管和相关结构的方法和结构。在至少一些实施例中，二极管结构在单独的鳍结构的底部处形成以有效降低用于使用单独鳍结构制造的FinFET器件的泄漏电流。另外，并且与一些现有的工艺相比，在此公开的鳍式底部二极管可不使用离子注入工艺(例如，Si衬底预注入工艺)形成，从而避免与离子注入工艺相关的问题。在各个实施例中，还可根据设置在衬底上的多个鳍中的每个鳍的需求设计和/或调整在此公开的鳍式底部二极管。因此，在此公开的不同的实施例提供更加稳健的FinFET器件，其设计为减少至少一些与IC器件的大幅缩放有关的问题。
因此，本发明的一个实施例描述了一种用于制造半导体器件的方法，该半导体器件包括提供具有从衬底延伸的多个鳍的衬底，其中多个鳍中的每个包括衬底部分和位于衬底部分上的外延层部分。在一些实施例中，第一掺杂层形成在多个鳍中的每个的衬底部分的第一区域的侧壁上。在一些情况下，并且在形成第一掺杂层之后，执行第一退火工艺以在多个鳍中的每个的衬底部分的第一区域内形成第一二极管区域。在一些实施例中，第二掺杂层形成在多个鳍中的每个的衬底部分的第二区域的侧壁上。在一些示例中，并且在形成第二掺杂层之后，执行第二退火工艺以在多个鳍中的每个的衬底部分的第二区域内形成第二二极管区域。
在上述方法中，其中，所述多个鳍中的每个包括所述衬底部分、位于所述衬底部分上方的所述外延层部分以及位于所述外延层部分上方的覆盖层部分。
在上述方法中，进一步包括：在所述多个鳍中的每个的所述衬底部分的所述第一区域的侧壁上和在介于所述多个鳍之间的凹槽的底面上形成所述第一掺杂层。
在上述方法中，进一步包括：在形成所述第二掺杂层之前，在介于所述多个鳍之间的凹槽内形成氧化物层，其中，所述氧化物层设置在所述第一掺杂层上方。
在上述方法中，进一步包括：在形成所述第二掺杂层之前，在介于所述多个鳍之间的凹槽内形成氧化物层，其中，所述氧化物层设置在所述第一掺杂层上方，进一步包括：在形成所述氧化物层之后，蚀刻所述凹槽内的所述氧化物层以暴露所述多个鳍中的每个的所述外延层部分和所述衬底部分的所述第二区域的侧面；以及在蚀刻所述氧化物层之后，在所述多个鳍中的每个的所述衬底部分的所述第二区域的暴露的侧面上形成所述第二掺杂层。
在上述方法中，进一步包括：在执行所述第二退火工艺之前，在介于所述多个鳍之间的凹槽内形成氧化物层，其中，所述氧化物层设置在所述第二掺杂层上方。
在上述方法中，进一步包括：在执行所述第二退火工艺之前，在介于所述多个鳍之间的凹槽内形成氧化物层，其中，所述氧化物层设置在所述第二掺杂层上方，进一步包括：在形成所述氧化物层之后，蚀刻所述凹槽内的所述氧化物层以暴露所述多个鳍中的每个的所述外延层部分和所述衬底部分的第三区域的侧面；以及在蚀刻所述氧化物层之后，执行所述第二退火工艺以形成所述第二二极管区域。
在上述方法中，其中，所述第一掺杂层和所述第二掺杂层包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)或硼磷硅酸盐玻璃(BPSG)。
在上述方法中，其中，所述第一掺杂层和所述第二掺杂层包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)或硼磷硅酸盐玻璃(BPSG)，其中，通过原子层沉积(ALD)沉积所述第一掺杂层和所述第二掺杂层。
在上述方法中，其中，通过将来自所述第一掺杂层的第一掺杂剂种类扩散进入所述多个鳍中的每个的所述衬底部分的所述第一区域来形成所述第一二极管区域，并且其中，通过将来自所述第二掺杂层的第二掺杂剂种类扩散进入所述多个鳍中的每个的所述衬底部分的所述第二区域来形成所述第二二极管区域。
在上述方法中，其中，通过将来自所述第一掺杂层的第一掺杂剂种类扩散进入所述多个鳍中的每个的所述衬底部分的所述第一区域来形成所述第一二极管区域，并且其中，通过将来自所述第二掺杂层的第二掺杂剂种类扩散进入所述多个鳍中的每个的所述衬底部分的所述第二区域来形成所述第二二极管区域，其中，所述多个鳍中的每个的所述外延层部分包括FinFET沟道区域。
在另一个示例中，讨论的为一种方法，其中提供具有第一鳍结构、第二鳍结构以及介于第一和第二鳍结构之间的凹槽的衬底。在一些情况下，第一和第二鳍结构中的每个包括第一区域和在第一区域上方形成的第二区域。在各个示例中，第一掺杂层共形地形成在第一鳍结构、第二鳍结构中的每个上方以及介于第一和第二鳍结构之间的凹槽的底面上。在一些示例中，并且在形成第一掺杂层之后，第一氧化物层形成在凹槽内，并且执行第一回蚀刻工艺以暴露第一和第二鳍结构的第二区域和第一和第二鳍结构的第一区域的第一部分的侧壁，其中第一掺杂层保持在第一和第二鳍结构的第一区域的第二部分的侧壁上。在一些实施例中，并且在执行第一回蚀刻工艺之后，执行第一退火工艺以将来自第一掺杂层的第一掺杂剂种类扩散进入第一区域的第二部分，其中第一区域的第二部分限定第一二极管区域。
在上述方法中，进一步包括：在形成所述第一氧化物层之前，从所述第一鳍结构和所述第二鳍结构中的每个的顶面以及从所述凹槽的底面去除所述第一掺杂层；以及在从所述顶面和所述底面去除所述第一掺杂层之后，在所述凹槽内形成所述第一氧化物层。
在上述方法中，进一步包括：在执行所述第一退火工艺之后，在所述第一鳍结构和所述第二鳍结构中的每个上方共形地形成第二掺杂层；以及在形成所述第二掺杂层之后，在所述凹槽内形成第二氧化物层，并且执行第二回蚀刻工艺以暴露所述第一鳍结构和所述第二鳍结构的第二区域和所述第一鳍结构和所述第二鳍结构的第一区域的第三部分的侧壁，其中，所述第二掺杂层保持在所述第一鳍结构和所述第二鳍结构的第一区域的第一部分的侧壁上，以及在执行所述第二回蚀刻工艺之后，执行第二退火工艺以将来自所述第二掺杂层的第二掺杂剂种类扩散进入所述第一区域的第一部分，其中，所述第一区域的第一部分限定第二二极管区域。
在上述方法中，进一步包括：在形成所述第一氧化物层之前，从所述第一鳍结构和所述第二鳍结构中的每个的顶面以及从所述凹槽的底面去除所述第一掺杂层；以及在从所述顶面和所述底面去除所述第一掺杂层之后，在所述凹槽内形成所述第一氧化物层，进一步包括：在从所述顶面和所述底面去除所述第一掺杂层之后，并且在所述凹槽内形成所述第一氧化物层之前，清洁半导体器件的暴露表面。
在上述方法中，进一步包括：在执行所述第一退火工艺之后，在所述第一鳍结构和所述第二鳍结构中的每个上方共形地形成第二掺杂层；以及在形成所述第二掺杂层之后，在所述凹槽内形成第二氧化物层，并且执行第二回蚀刻工艺以暴露所述第一鳍结构和所述第二鳍结构的第二区域和所述第一鳍结构和所述第二鳍结构的第一区域的第三部分的侧壁，其中，所述第二掺杂层保持在所述第一鳍结构和所述第二鳍结构的第一区域的第一部分的侧壁上，以及在执行所述第二回蚀刻工艺之后，执行第二退火工艺以将来自所述第二掺杂层的第二掺杂剂种类扩散进入所述第一区域的第一部分，其中，所述第一区域的第一部分限定第二二极管区域，进一步包括：在执行所述第二退火工艺之后，去除所述第一掺杂层、所述第二掺杂层、所述第一氧化物层以及所述第二氧化物层的剩余部分。
在上述方法中，进一步包括：在执行所述第一退火工艺之后，在所述第一鳍结构和所述第二鳍结构中的每个上方共形地形成第二掺杂层；以及在形成所述第二掺杂层之后，在所述凹槽内形成第二氧化物层，并且执行第二回蚀刻工艺以暴露所述第一鳍结构和所述第二鳍结构的第二区域和所述第一鳍结构和所述第二鳍结构的第一区域的第三部分的侧壁，其中，所述第二掺杂层保持在所述第一鳍结构和所述第二鳍结构的第一区域的第一部分的侧壁上，以及在执行所述第二回蚀刻工艺之后，执行第二退火工艺以将来自所述第二掺杂层的第二掺杂剂种类扩散进入所述第一区域的第一部分，其中，所述第一区域的第一部分限定第二二极管区域，其中，所述第一掺杂层和所述第二掺杂层包括原子层沉积(ALD)沉积的磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)或硼磷硅酸盐玻璃(BPSG)。
在上述方法中，进一步包括：在执行所述第一退火工艺之后，在所述第一鳍结构和所述第二鳍结构中的每个上方共形地形成第二掺杂层；以及在形成所述第二掺杂层之后，在所述凹槽内形成第二氧化物层，并且执行第二回蚀刻工艺以暴露所述第一鳍结构和所述第二鳍结构的第二区域和所述第一鳍结构和所述第二鳍结构的第一区域的第三部分的侧壁，其中，所述第二掺杂层保持在所述第一鳍结构和所述第二鳍结构的第一区域的第一部分的侧壁上，以及在执行所述第二回蚀刻工艺之后，执行第二退火工艺以将来自所述第二掺杂层的第二掺杂剂种类扩散进入所述第一区域的第一部分，其中，所述第一区域的第一部分限定第二二极管区域，其中，所述第一退火工艺和所述第二退火工艺在450至900℃的温度下执行。
在又一个实施例中，讨论的为包括具有从衬底延伸的第一鳍和第二鳍的衬底的半导体器件，其中第一和第二鳍中的每个包括衬底部分和位于衬底部分上方的外延层部分。在一些情况下，半导体器件进一步包括介于第一和第二鳍之间的凹槽、以及在第一和第二鳍中的每个的衬底部分内形成的P-N二极管。在一些实施例中，P-N二极管包括位于第一和第二鳍中的每个的衬底部分的第一区域中的第一掺杂剂种类，P-N二极管包括位于第一和第二鳍中的每个的衬底部分的第二区域中的第二掺杂剂种类，并且衬底部分的第一和第二区域邻近彼此。在一些示例中，设置在凹槽的底面下方的衬底的部分基本上保持未由第一和第二掺杂剂种类掺杂。
在上述半导体器件中，进一步包括在所述第一鳍和所述第二鳍中的每个的所述外延层部分上方形成的覆盖层部分。
前述概括了若干实施例的特征从而本领域中的技术人员可更佳理解本发明的各个方面。本领域中的技术人员应当领会到，可轻易使用本发明作为用于设计或修改用于实施同样目的和/或达到在此介绍的实施例的同样益处的其他工艺和结构的基础。本领域中的技术人员还应理解，这样的等价构造并不背离本发明的主旨和范围，并且在不背离本发明的主旨和范围的前提下，在此可作出不同的修改、代替、和替代。

Claims (10)

1.一种制造半导体器件的方法，包括：
提供具有从衬底延伸的多个鳍的衬底，其中，所述多个鳍中的每个包括衬底部分和位于所述衬底部分上方的外延层部分；
在所述多个鳍中的每个的所述衬底部分的第一区域的侧壁上形成第一掺杂层；
在形成所述第一掺杂层之后，执行第一退火工艺以在所述多个鳍中的每个的所述衬底部分的所述第一区域内形成第一二极管区域；
在所述多个鳍中的每个的所述衬底部分的第二区域的侧壁上形成第二掺杂层；以及
在形成所述第二掺杂层之后，执行第二退火工艺以在所述多个鳍中的每个的所述衬底部分的所述第二区域内形成第二二极管区域。
2.根据权利要求1所述的方法，其中，所述多个鳍中的每个包括所述衬底部分、位于所述衬底部分上方的所述外延层部分以及位于所述外延层部分上方的覆盖层部分。
3.根据权利要求1所述的方法，进一步包括：
在所述多个鳍中的每个的所述衬底部分的所述第一区域的侧壁上和在介于所述多个鳍之间的凹槽的底面上形成所述第一掺杂层。
4.根据权利要求1所述的方法，进一步包括：
在形成所述第二掺杂层之前，在介于所述多个鳍之间的凹槽内形成氧化物层，其中，所述氧化物层设置在所述第一掺杂层上方。
5.根据权利要求4所述的方法，进一步包括：
在形成所述氧化物层之后，蚀刻所述凹槽内的所述氧化物层以暴露所述多个鳍中的每个的所述外延层部分和所述衬底部分的所述第二区域的侧面；以及
在蚀刻所述氧化物层之后，在所述多个鳍中的每个的所述衬底部分的所述第二区域的暴露的侧面上形成所述第二掺杂层。
6.根据权利要求1所述的方法，进一步包括:
在执行所述第二退火工艺之前，在介于所述多个鳍之间的凹槽内形成氧化物层，其中，所述氧化物层设置在所述第二掺杂层上方。
7.根据权利要求6所述的方法，进一步包括：
在形成所述氧化物层之后，蚀刻所述凹槽内的所述氧化物层以暴露所述多个鳍中的每个的所述外延层部分和所述衬底部分的第三区域的侧面；以及
在蚀刻所述氧化物层之后，执行所述第二退火工艺以形成所述第二二极管区域。
8.根据权利要求1所述的方法，其中，所述第一掺杂层和所述第二掺杂层包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)或硼磷硅酸盐玻璃(BPSG)。
9.一种制造半导体器件的方法，包括：
提供具有第一鳍结构、第二鳍结构以及介于所述第一鳍结构和所述第二鳍结构之间的凹槽的衬底，其中，所述第一鳍结构和所述第二鳍结构中的每个包括第一区域和在所述第一区域上方形成的第二区域；
在所述第一鳍结构、所述第二鳍结构中的每个上方以及在介于所述第一鳍结构和所述第二鳍结构之间的凹槽的底面上共形地形成第一掺杂层；
在形成所述第一掺杂层之后，在所述凹槽内形成第一氧化物层，并且执行第一回蚀刻工艺以暴露所述第一鳍结构和所述第二鳍结构的第二区域以及所述第一鳍结构和所述第二鳍结构的第一区域的第一部分的侧壁，其中，所述第一掺杂层保持在所述第一鳍结构和所述第二鳍结构的所述第一区域的第二部分的侧壁上；以及
在执行所述第一回蚀刻工艺之后，执行第一退火工艺以将来自所述第一掺杂层的第一掺杂剂种类扩散进入所述第一区域的所述第二部分，其中，所述第一区域的所述第二部分限定第一二极管区域。
10.一种半导体器件，包括：
衬底，具有从所述衬底延伸的第一鳍和第二鳍，其中，所述第一鳍和所述第二鳍中的每个包括衬底部分和位于衬底部分上方的外延层部分；以及
P-N二极管，形成在所述第一鳍和所述第二鳍中的每个的所述衬底部分内；
其中，所述P-N二极管包括所述第一鳍和所述第二鳍中的每个的所述衬底部分的第一区域中的第一掺杂剂种类，其中，所述P-N二极管包括所述第一鳍和所述第二鳍中的每个的所述衬底部分的第二区域中的第二掺杂剂种类，并且其中，所述衬底部分的第一区域和第二区域邻近彼此；以及
其中，介于所述第一鳍和所述第二鳍之间的所述衬底的部分保持未由所述第一掺杂剂种类和所述第二掺杂剂种类掺杂。
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