DE102018103989A1 - Finnendiodenstruktur und deren Verfahren - Google Patents

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Abstract

Verfahren und Struktur zum Ausbilden einer Finnenbodendiode schließt die Bereitstellung eines Substrats ein, aus dem sich mehrere Finnen erstrecken. Jede der mehreren Finnen enthält einen Substratanteil und einen Epitaxialschichtanteil über dem Substratanteil. Eine erste Dotiersubstanzschicht wird auf Seitenwänden eines ersten Bereichs des Substratanteils von jeder der mehreren Finnen ausgebildet. Nach Ausbilden der ersten Dotiersubstanzschicht wird ein erster Temperprozess ausgeführt, um einen ersten Diodenbereich innerhalb des ersten Bereichs des Substratanteils zu bilden. Eine zweite Dotiersubstanzschicht wird auf Seitenwänden eines zweiten Bereichs des Substratanteils von jeder der mehreren Finnen ausgebildet. Nach Ausbilden der zweiten Dotiersubstanzschicht wird ein zweiter Temperprozess ausgeführt, um einen zweiten Diodenbereich innerhalb des zweiten Bereichs des Substratanteils von jeder der mehreren Finnen auszubilden.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNG
  • Diese Anmeldung beansprucht Begünstigung aufgrund der provisorischen US Anmeldung Nr. 62/592,821 , eingereicht am 30. November 2017, die hier durch Bezugnahme in ihrer Gänze aufgenommen wird.
  • ALLGEMEINER STAND DER TECHNIK
  • Die Elektronikindustrie hat eine ständig steigende Nachfrage nach kleineren und schnelleren elektronischen Geräten erfahren, die gleichzeitig eine größere Anzahl von zunehmend komplexen und anspruchsvollen Funktionen unterstützen können. Dementsprechend besteht ein kontinuierlicher Trend in der Halbleiterindustrie, kostengünstige, leistungsstarke integrierte Schaltungen (ICs) mit geringer Leistungsaufnahme herzustellen. Soweit sind diese Ziele zum großen Teil durch Reduzieren der Halbleiter-IC-Abmessungen (z. B. Mindestkenngröße) und dadurch Verbessern der Produktionseffizienz und Senken damit verbundener Kosten erreicht worden. Eine solche Skalierung hat jedoch zu einer erhöhten Komplexität für den Halbleiterherstellungsprozess geführt. Daher verlangt die Verwirklichung von weiteren Fortschritten bei den Halbleiter-ICs und Vorrichtungen ähnliche Fortschritte bei Halbleiterherstellungsprozessen und -technologie.
  • In letzter Zeit sind Multi-Gate-Vorrichtungen in dem Bemühen eingeführt worden, die Gate-Steuerung durch Erhöhen der Gate-Kanal-Kopplung, Reduzieren des Sperrstroms und Senken von Kurzkanaleffekten (short-channel effects, SCEs) eingeführt worden. Eine solche eingeführte Multi-Gate-Vorrichtung ist der Finne-Feldeffekttransistor (FinFET). Der FinFET bezieht seinen Namen von der finnenförmigen Struktur, die sich von einem Substrat aus erstreckt, auf dem sie ausgebildet ist, und die genutzt wird, um den FET-Kanal zu bilden. FinFETs sind mit herkömmlichen komplementären Metall-Oxid-Halbleiter(CMOS)-Prozessen kompatibel, und ihre dreidimensionale Struktur lässt es zu, dass sie aggressiv skaliert werden, während die Gate-Steuerung aufrechterhalten bleibt und SCEs geschwächt werden. Leider können aggressiv skalierte FinFETs in einigen Fällen ebenfalls unter übermäßigem Leckstrom nahe dem Boden der finnenförmigen Struktur leiden. Im Bemühen, einen solchen Leckstrom abzuschwächen, können Ionenimplantationsprozesse durchgeführt werden, um eine P-N-Diode nahe dem Boden der finnenähnlichen Struktur einer FinFET-Vorrichtung zu erzeugen. Ionenimplantationsprozesse können jedoch direkt zum Ausbilden von Defekten und Einführen von Verunreinigungen führen und können auf eine größere Substratfläche als erwünscht einwirken. Infolgedessen kann die Leistung der FinFET-Vorrichtung beeinträchtigt werden.
  • Daher haben bestehende Techniken sich nicht in jeder Hinsicht als vollkommen zufriedenstellend erwiesen.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden ausführlichen Beschreibung verstanden, wenn sie mit den begleitenden Figuren gelesen werden. Es versteht sich, dass in Übereinstimmung mit der Standardpraxis in der Industrie verschiedene Merkmale nicht maßstabgerecht gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Erörterung willkürlich vergrößert oder reduziert sein.
    • 1 ist eine perspektivische Ansicht einer Ausführungsform einer FinFET-Vorrichtung nach einem oder mehreren Aspekten der vorliegenden Offenbarung;
    • 2 ist ein Ablaufdiagramm eines Verfahrens zum Ausbilden einer Finnenbodendiode nach einigen Ausführungsformen;
    • 3 - 12 liefern Querschnittsansichten einer Vorrichtung auf Zwischenstufen der Herstellung und nach dem Verfahren von 2 bearbeitet;
    • 13 ist ein Ablaufdiagramm eines alternativen Verfahrens zum Ausbilden einer Finnenbodendiode nach einigen Ausführungsformen und
    • 14 - 25 liefern Querschnittsansichten einer Vorrichtung auf Zwischenstufen der Herstellung und nach Verfahren von 13 bearbeitet.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des vorgesehenen Gegenstands. Spezifische Beispiele von Komponenten und Anordnungen werden nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Sie sind natürlich nur Beispiele und sollen nicht einschränkend sein. Beispielsweise kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen einschließen, bei denen das erste und zweite Merkmal in direktem Kontakt ausgebildet sind, und kann ebenfalls Ausführungsformen einschließen, bei denen zusätzliche Merkmale zwischen dem ersten und zweiten Merkmal ausgebildet sein können derart, dass das erste und zweite Merkmal eventuell nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben bei den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Vereinfachung und Klarheit und diktiert an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Ferner können räumlich relative Begriffe wie „unterhalb“, „unten“, „unterer“, „oberhalb“, „oberer“ und dergleichen hier zur einfacheren Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element (anderen Elementen) oder Merkmal (Merkmalen), wie in den Figuren gezeigt, zu beschreiben. Die räumlich relativen Begriffe sollen verschiedene Orientierungen der Vorrichtung bei Anwendung oder in Betrieb zusätzlich zu der in den Figuren veranschaulichten Orientierung umfassen. Die Vorrichtung kann auf andere Weise orientiert sein (90 Grad rotiert oder in anderen Orientierungen), und die hier angewandten räumlich relativen Deskriptoren können ebenfalls entsprechend interpretiert werden.
  • Es wird ebenfalls angemerkt, dass die vorliegende Offenbarung Ausführungsformen in der Form von Multi-Gate-Transistoren oder Finnentyp-Multi-Gate-Transistoren präsentiert, die hierin als FinFET-Vorrichtungen bezeichnet werden. Eine solche Vorrichtung kann eine P-Typ-Metall-Oxid-Halbleiter-FinFET-Vorrichtung oder eine N-Typ-Metall-Oxid-Halbleiter-FinFET-Vorrichtung enthalten. Die FinFET-Vorrichtung kann eine Dual-Gate-Vorrichtung, Tri-Gate-Vorrichtung, Masse-Vorrichtung, Silizium-auf-Isolator(silicon-on-insulator, SOI)-Vorrichtung und/oder eine andere Konfiguration sein. Ein durchschnittlicher Fachmann kann andere Beispiele von Halbleitervorrichtungen erkennen, die aus Aspekten der vorliegenden Offenbarung profitieren können. Zum Beispiel können einige Ausführungsformen wie hierin beschrieben ebenfalls bei Gate-All-Around(GAA)-Vorrichtungen, Omega-Gate (O-Gate)-Vorrichtungen oder Pi-Gate (Π-Gate)-Vorrichtungen angewandt werden.
  • Bezugnehmend auf 1, wird dort eine FinFET-Vorrichtung 150 nach einigen Ausführungsformen veranschaulicht. Beispielhaft enthält die FinFET-Vorrichtung 150 einen oder mehrere Multi-Gate-Feldeffekttransistoren (FETs) auf Finnenbasis. Die FinFET-Vorrichtung 150 enthält ein Substrat 152, mindestens ein Finnenelement 154, das sich vom Substrat 152 aus erstreckt, Isolationsbereiche 156 und eine Gatestruktur 158, die auf und um das Finnenelement 154 herum angeordnet ist. Das Substrat 152 kann ein Halbleitersubstrat wie ein Siliziumsubstrat sein. Das Substrat 152 kann verschiedene Schichten, einschließlich leitfähiger oder isolierender Schichten enthalten, die aus dem Substrat 152 gebildet sind. Das Substrat 152 kann je nach Konstruktionsanforderungen, wie in der Technik bekannt, verschiedene dotierende Konfigurationen enthalten. Das Substrat 152 kann ebenfalls andere Halbleiter wie Germanium, Siliziumkarbid (SiC), Siliziumgermanium (SiGe) oder Diamant enthalten. Alternativ kann das Substrat 152 einen Verbund-Halbleiter und/oder einen Legierungshalbleiter enthalten. Ferner kann bei einigen Ausführungsformen das Substrat 152 eine Epitaxialschicht (Epi-Schicht) enthalten, das Substrat 152 kann zur Leistungserhöhung verspannt werden, das Substrat 152 kann eine Silizium-auf-Isolator (SOI)-Struktur enthalten, und/oder das Substrat 152 kann andere geeignete Verbesserungsmerkmale aufweisen.
  • Das Finnenelement 154 wie das Substrat 152 können eine oder mehrere epitaxial gezüchtete Schichten enthalten und können Silizium oder einen anderen elementaren Halbleiter wie Germanium; einen Verbundhalbleiter, der Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid enthält; einen Legierungshalbleiter, der SiGe, GaAsP, AlInAs, AlGaAs, InGaAs, GaInP und/oder GaInAsp oder Kombinationen davon enthält, umfassen. Die Finnen 154 können unter Anwendung geeigneter Prozesse, einschließlich Fotolithografie- und Ätzprozesse, hergestellt werden. Der Fotolithografieprozess kann das Ausbilden einer lichtundurchlässigen Schicht (Fotolack), die das Substrat überlagert (z. B. auf einer Siliziumschicht), das Belichten des Fotolacks nach einem Muster, das Ausführen von Ausheizprozessen nach Belichtung und das Entwickeln des Fotolacks, um ein Maskierelement zu bilden, das den Fotolack enthält, umfassen. Bei einigen Ausführungsformen kann die Strukturierung des Fotolacks zum Ausbilden des Maskenelements unter Anwendung eines Elektronenstrahl-(E-Strahl)-Lithographieprozesses durchgeführt werden. Das Maskierelement kann dann verwendet werden, um Bereiche des Substrats zu schützen, während ein Ätzprozess Vertiefungen in der Siliziumschicht bildet und dabei eine sich ausdehnende Finne 154 zurücklässt. Die Vertiefungen können unter Anwendung von Trockenätzen (z. B. chemischer Oxidentfernung), Nassätzen und/oder allen anderen geeigneten Prozessen geätzt werden. Zahlreiche weitere Ausführungsformen der Verfahren zum Ausbilden der Finnen 154 auf dem Substrat 152 können ebenfalls angewandt werden.
  • Jede der mehreren Finnen 154 enthält ebenfalls einen Source-Bereich 155 und einen Drain-Bereich 157, wobei die Source/Drain-Bereiche 155, 157 in, auf der Finne 154 oder sie umgebend ausgebildet sind. Die Source/Drain-Bereiche 155, 157 können epitaxial über den Finnen 154 gezüchtet werden. Zusätzlich wird ein Kanalbereich eines Transistors innerhalb der Finne 154 angeordnet, die unter der Gatestruktur 158 entlang einer Ebene liegt, die im Wesentlichen parallel zu einer Ebene ist, die von Anteil AA' in 1B definiert wird. Bei einigen Beispielen enthält der FinFET-Kanalbereich Silizium (Si) und/oder ein Material mit hoher Beweglichkeit wie zum Beispiel Germanium, das epitaxial gezüchtet werden kann, sowie jeder von den mehreren Verbundhalbleitern oder Legierungshalbleitern, wie sie in der Technik bekannt sind. Materialien mit hoher Beweglichkeit umfassen die Materialien mit einer Elektronen- und/oder Löcherbeweglichkeit größer als die von Silizium (Si), das eine inhärente Elektronenbeweglichkeit bei Raumtemperatur (300 K) von ungefähr 1350 cm2/V-s und eine inhärente Löcherbeweglichkeit bei Raumtemperatur (300 K) von ungefähr 480 cm2/V-s aufweist.
  • Die Isolationsbereiche 156 können Flachgrabenisolations(shallow trench isolation, STI)-Merkmale sein. Alternativ kann ein Feldoxid, ein LOCOS-Merkmal und/oder andere geeignete Isoliationsmerkmale auf und/oder innerhalb des Substrats 152 implementiert werden. Die Isolationsbereiche 156 können aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, fluordotiertem Silikatglas (FSG), Low-k-Dielektrikum, Kombinationen davon und/oder einem anderen geeigneten, in der Technik bekannten Material bestehen. Bei einer Ausführungsform sind die Isolationsbereiche 156 STI-Merkmale und werden durch Ätzen von Gräben in das Substrat 152 gebildet. Die Gräben können dann mit Isoliermaterial gefüllt werden, gefolgt von einem chemisch-mechanischen Polierprozess (chemical mechanical polishing (CMP), process). Andere Ausführungsformen sind jedoch möglich. Bei einigen Ausführungsformen können die Isolationsbereiche 156 eine Multi-Schichtstruktur enthalten, die zum Beispiel eine oder mehrere Linerschichten aufweist.
  • Die Gate-Struktur 158 enthält ein Gate-Stack, das eine Schnittstellenschicht 160, die über dem Kanalbereich der Finne 154 ausgebildet ist, eine Gatedielektrikumschicht 162, die über der Schnittstellenschicht 160 ausgebildet ist, und eine Metallschicht 164, die über der Gatedielektrikumschicht 162 ausgebildet ist, aufweist. Bei einigen Ausführungsformen kann die Schnittstellenschicht 160 eine Siliziumoxidschicht (SiO2) oder eine Siliziumoxynitrid (SiON)-Schicht enthalten, wobei die Schnittstellenschicht durch chemische Oxidation, thermische Oxidation, Atomschichtabscheidung (atomic layer deposition, ALD), chemische Dampfphasenabscheidung (chemical vapor deposition, CVD) und/oder ein anderes geeignetes Verfahren gebildet werden kann. Bei einigen Beispielen enthält die Gatedielektrikumschicht 162 eine High-k-Dielektrikumschicht wie Hafniumoxid (HfO2). Alternativ kann die High-k-Dielektrikumschicht andere High-k-Dielektrika wie TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3 (STO), BaTiO3 (BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3 (BST), Al2O3, Si3N4, Oxynitride (SiON), Kombinationen davon oder ein anderes geeignetes Material enthalten. High-k-Gate-Dielektrika, wie sie hierin verwendet und beschrieben werden, umfassen dielektrische Materialien mit einer hohen dielektrischen Konstanten, zum Beispiel höher als die des thermalen Siliziumoxids (~3,9). Bei noch weiteren Ausführungsformen kann die Gate-Dielektrikumschicht 162 Siliziumdioxid oder ein anderes geeignetes Dielektrikum enthalten. Die Gate-Dielektrikumschicht 162 kann durch ALD, physikalische Gasphasenabscheidung (physical vapor deposition, PVD), CVD, Oxidation und/oder andere geeignete Verfahren gebildet werden. Bei einigen Ausführungsformen kann die Metallschicht 164 als Teil eines Gate-First- oder Gate-Last-(z. B. Ersatzgate-)Prozesses abgeschieden werden. Bei verschiedenen Ausführungsformen enthält die Metallschicht 164 eine leitfähige Schicht wie W, Ti, TiN, TiAl, TiAlN, Ta, TaN, WN, Re, Ir, Ru, Mo, Al, Cu, Co, CoSi, Ni, NiSi, Kombinationen davon und/oder andere geeignete Zusammensetzungen. Bei einigen Beispielen kann die Metallschicht 164 ein erstes Metallmaterial für einen N-Typ-Transistor und ein zweites Metallmaterial für einen P-Typ-Transistor enthalten. Daher kann die FinFET-Vorrichtung 150 eine duale Austrittsarbeitmetallgatekonfiguration enthalten. Zum Beispiel kann das erste Metallmaterial (z. B. für N-Typ-Vorrichtungen) Metall enthalten, das eine Austrittsarbeit aufweist, die im Wesentlichen auf eine Austrittsarbeit des Substratleitungsbands ausgerichtet ist oder mindestens im Wesentlichen auf eine Austrittsarbeit des Leitungsbands eines Kanalbereichs der Vorrichtung 150 ausgerichtet ist. Ebenso kann das zweite Metallmaterial (z. B. für P-Typ-Vorrichtungen) Metalle enthalten, die eine Austrittsarbeit aufweisen, die im Wesentlichen mit einer Austrittsarbeit des Substratvalenzbands ausgerichtet ist, oder mindestens im Wesentlichen mit einer Austrittsarbeit des Valenzbands des Kanalbereichs der Vorrichtung 150 ausgerichtet ist. Daher kann die Metallschicht 164 eine Gate-Elektrode für die Vorrichtung 150 liefern, die sowohl N-Typ- als auch P-Typ-Vorrichtungen einschließt. Bei einigen Ausführungsformen kann die Metallschicht 164 alternativ oder zusätzlich eine Polysiliziumschicht enthalten. Bei verschiedenen Beispielen kann die Metallschicht 164 unter Anwendung von PVD, CVD, Elektronenstrahl(E-Strahl)-Verdampfung und/oder eines anderen geeigneten Prozesses gebildet werden. Bei einigen Ausführungsformen werden Seitenwandabstandhalter auf Seitenwänden der Gatestruktur 158 gebildet. Die Seitenwandabstandhalter können ein dielektrisches Material wie Siliziumoxid, Siliziumnitrid, Siliziumkarbid, Siliziumoxynitrid oder Kombinationen davon enthalten.
  • In verschiedenen Fällen können aggressiv skalierte FinFETs manchmal nahe dem Boden der finnenähnlichen Struktur unter übermäßigem Leckstrom leiden. Bei einigen Beispielen ist die elektrostatische Kontrolle des Leckstroms nahe dem Boden einer Finnenstruktur schwierig, da der Boden der Finnenstruktur für ein angelegtes elektrisches Feld eine schwache Stelle sein kann. Eine solche schwache Stelle eines elektrischen Feldes kann für Finnenstrukturen noch schlimmer werden, die zum Beispiel von einer engeren Breite an der Spitze der Finnenstruktur zu einer weiteren Breite am Boden der Finnenstruktur schräg verlaufen. Im Bemühen, einen solchen Leckstrom zu schwächen und bei mindestens einigen gegenwärtigen Verfahren können Implantationsprozesse durchgeführt werden, um eine P-N-Diode nahe dem Boden der finnenähnlichen Struktur einer FinFET-Vorrichtung zu erzeugen. Im Betrieb und in einigen Fällen kann die P-N-Diode in Sperrrichtung gepolt sein und dadurch den Leckstrom am Boden der Finnenstruktur reduzieren. Die Bildung einer solchen P-N-Diode, die Ionenimplantationsprozesse verwendet, kann direkt zur Ausbildung von Defekten, zur Einführung von Verunreinigungen beitragen und auf einen weiteren Substratbereich einwirken als gewünscht. Infolgedessen kann die Leistung der FinFET-Vorrichtung beeinträchtigt werden. Daher sind die bestehenden Verfahren nicht in jeder Hinsicht vollkommen befriedigend gewesen.
  • Ausführungen der vorliegenden Offenbarung ermöglichen Vorteile gegenüber der bestehenden Technik, obwohl es sich versteht, dass andere Ausführungsformen andere Vorteile bieten können, nicht alle Vorteile notwendigerweise hierin besprochen werden, und kein bestimmter Vorteil für alle Ausführungsformen erforderlich ist. Zum Beispiel enthalten hierin besprochene Ausführungsformen Verfahren zum Ausbilden einer Diode einer Multi-Gate-Vorrichtung (z. B. FinFET-Vorrichtung) und verwandter Strukturen. Bei mindestens einigen Ausführungsformen wird eine Diodenstruktur am Boden einer individuellen Finnenstruktur gebildet, um effektiv den Leckstrom für die FinFET-Vorrichtung zu reduzieren, die unter Anwendung der individuellen Finnenstruktur hergestellt wird. Bei einigen Beispielen können die hierin offenbarten Diodenstrukturen als eine „Finnenbodendiode“ oder eine „Finnenboden-P-N-Diode“ bezeichnet werden. Außerdem und im Gegensatz zu einigen bestehenden Prozessen können die hierin offenbarten Finnenbodendioden ohne die Anwendung von Ionenimplantationsprozessen (z. B. einem Si-Substrat-Präimplant-Prozess) gebildet werden, und damit die mit Ionenimplantationsprozessen verbundenen Probleme vermieden werden. Bei verschiedenen Beispielen können die hierin offenbarten Finnenbodendioden ebenfalls für jede Finne von mehreren auf einem Substrat angeordneten Finnen nach Bedarf entworfen und/oder angepasst werden. Zusätzliche Einzelheiten von Ausführungsformen der vorliegenden Offenbarung werden nachstehend geliefert und zusätzliche Vorzüge und/oder andere Vorteile werden den Fachleuten klar werden, die den Vorteil der vorliegenden Offenbarung haben.
  • Nun bezugnehmend auf 2 wird ein Verfahren 200 gezeigt, mit dem eine Finnenbodendiode nach einigen Ausführungsformen gebildet wird. Bei einigen Ausführungsformen kann das Verfahren 200 angewandt werden, um eine Halbleitervorrichtungsstruktur 300 herzustellen, die nachstehend unter Bezugnahme auf 3 - 12 beschrieben wird. Ein oder mehrere zuvor unter Bezugnahme auf die Multi-Gate-Vorrichtungsstruktur 150 von 1 besprochene Aspekte können ebenfalls für das Verfahren 200 und die Vorrichtungsstruktur 300 gelten. Zusätzlich liefern 3 - 12 Querschnittsansichten der beispielhaften Halbleitervorrichtungsstruktur 300, die nach einem oder mehreren Schritten des Verfahrens 200 von 2 hergestellt wird.
  • Es versteht sich, dass Teile des Verfahrens 200 und/oder die Vorrichtungsstruktur 300 nach einem gut bekannten, komplementären Prozessablauf der Metall-Oxid-Halbleiter(CMOS)-Technik hergestellt werden können, und daher werden einige Prozesse hierin nur kurz beschrieben. Ferner kann die Vorrichtungsstruktur 300 verschiedene andere Vorrichtungen und Merkmale enthalten, wie zum Beispiel zusätzliche Transistoren, bipolare Flächentransistoren, Widerstände, Kondensatoren, Dioden, Sicherungen etc., doch sie wird für ein besseres Verständnis der Erfindungsgedanken der vorliegenden Offenbarung vereinfacht. Ferner enthält bei einigen Ausführungsformen die Halbleitervorrichtungsstruktur 300 mehrere Halbleitervorrichtungen (z. B. Transistoren), die miteinander verbunden sein können.
  • Die Vorrichtungsstruktur 300 kann eine Zwischenvorrichtung sein, die während der Verarbeitung einer integrierten Schaltung oder von Teilen davon hergestellt wird, die statischen Speicher mit wahlfreiem Zugriff (static random access memory, SRAM) und /oder andere logische Schaltungen, passive Komponenten wie Widerstände, Kondensatoren und Induktoren und aktive Komponenten wie P-Kanal-Feldeffekttransistoren (PFETs), N-Kanal-FETs (NFETs), Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs), komplementäre Metall-Oxid-Halbleiter(CMOS)-Transistoren, bipolare Transistoren, Hochspannungstransistoren, Hochfrequenztransistoren, andere Speicherzellen und/oder Kombinationen davon umfassen können. Außerdem wird angemerkt, dass die Prozessschritte von Verfahren 200, einschließlich aller unter Bezugnahme auf 3 - 12 gegebenen Beschreibungen, nur beispielhaft sind und über das, was spezifisch in den folgenden Ansprüchen angeführt wird, hinaus nicht einschränkend sein sollen.
  • Verfahren 200 beginnt bei Block 202, wo ein Substrat, das Finnenstrukturen enthält, vorgesehen wird. Unter Bezugnahme auf 3 und in einer Ausführungsform von Block 202, wird eine Vorrichtungsstruktur 300, die ein Substrat 302 aufweist und Finnenstrukturen 304 enthält, vorgesehen. Bei einigen Ausführungsformen kann das Substrat 302 ein Si-Substrat enthalten. In einigen Fällen kann das Substrat 302 im Wesentlichen dasselbe sein wie das Substrat 152, das zuvor unter Bezugnahme auf 1 beschrieben wurde. Bei einigen Ausführungsformen können die Finnenstrukturen 304 auf eine im Wesentlichen gleiche Art und Weise hergestellt werden, wie die oben unter Bezugnahme auf 1 beschriebenen Finnen 154. Zum Beispiel kann bei einigen Ausführungsformen eine Epitaxialschicht 306 (wie z. B. eine Si- oder Ge-Epitaxialschicht) über dem Substrat 302 gebildet werden, und eine Deckschicht 308 kann über der Epitaxialschicht 306 gebildet werden. Danach können unter Anwendung einer Kombination von Fotolithografie- und Ätzprozessen das Substrat 302 die Epitaxialschicht 306 und die Deckschicht 308 strukturiert werden, um die Finnenstrukturen 304 und die Vertiefungen 305 zwischen den Finnenstrukturen 304 zu bilden. Beispielsweise enthält bei verschiedenen Ausführungsformen jede der Finnenstrukturen 304 daher einen Substratanteil 302A, einen Epitaxialschichtanteil 306A und einen Deckschichtanteil 308A. Bei verschiedenen Beispielen kann ein Kanalbereich der Vorrichtung 300 (z. B. ein FinFET-Kanalbereich) innerhalb des Epitaxialschichtanteils 306A ausgebildet sein. Bei einigen Ausführungsformen hat die Deckschicht 308 und daher der Deckschichtanteil 308A eine Dicke von ungefähr 100 - 500 Ångström. In einigen Fällen hat die Epitaxialschicht 306, und daher der Epitaxialschichtanteil 306A, eine Dicke von ungefähr 300 - 1000 Ångström. Bei verschiedenen Beispielen hat der Substratanteil 302A eine Dicke von ungefähr 1 - 2 Mikrometern.
  • Das Verfahren 200 geht dann zu Block 204 über, wo die erste Dotiersubstanzschicht abgeschieden wird. Bezugnehmend auf das Beispiel von 3 und 4 wird in einer Ausführungsform von Block 204 eine Dotiersubstanzschicht 402 über der Vorrichtung 300 abgeschieden. Bei verschiedenen Beispielen kann die Dotiersubstanzschicht 402 zum Beispiel eine N-Typ-Dotiersubstanzschicht oder eine P-Typ-Dotiertsubstanzschicht je nach dem herzustellenden Typ von Vorrichtung 300 und je nach dem herzustellenden Typ der Finnenbodendiode enthalten. Bei einigen Ausführungsformen kann die Dotiersubstanzschicht 402 ein Phosphor-Silikatglas (PSG), Bor-Silikatglas (BSG) oder Bor-Phosphor-Silikatglas (BPSG) enthalten, das durch Atomschichtabscheidung (ALD) abgeschieden werden kann. In einigen Fällen kann die Dotiersubstanzschicht 402 alternativ durch Schleuderbeschichtung, chemische Dampfabscheidung (CVD) oder nach jedem anderen geeigneten Verfahren abgeschieden werden. Bei einigen Ausführungsformen wird die Dotiersubstanzschicht 402 konform über jede der Finnenstrukturen 304, einschließlich konform auf Seitenwänden der Finnenstrukturen 304 innerhalb der Vertiefungen 305, abgeschieden werden. Bei einigen Ausführungsformen kann die Dotiersubstanzschicht 402 eine Dicke von ungefähr 5 - 20 Ängström haben.
  • Das Verfahren 200 geht dann zu Block 206 über, wo eine erste Oxidschicht abgeschieden wird. Bezugnehmend auf das Beispiel von 4 und 5 wird in einer Ausführungsform von Block 206 eine Oxidschicht 502 über der Vorrichtung 300 abgeschieden. Bei verschiedenen Beispielen kann die Oxidschicht 502 ein Niedertemperaturoxid (LTO) über der Vorrichtung 300, einschließlich der Dotiersubstanzschicht 402 und innerhalb der Vertiefungen 305 abscheiden. In einigen Fällen enthält die Oxidschicht 502 eine Siliziumoxidschicht (SiO2) oder eine andere geeignete LTO. Bei einigen Ausführungsformen enthält die Oxidschicht 502 eine Oxidschicht, die bei einer Temperatur von unter 300 Grad Celsius abgeschieden wurde. Bei einigen Beispielen enthält die Oxidschicht 502 eine Oxidschicht, die bei einer Temperatur unter 100 Grad Celsius abgeschieden wurde. Bei verschiedenen Ausführungsformen tritt die Festphasendiffusion von Dotiersubstanzen aus der Dotiersubstanzschicht 402 nicht während der Abscheidung der Oxidschicht 502 ein. In einigen Fällen wird die Oxidschicht 502 durch einen ALD-Prozess abgeschieden. Alternativ kann in einigen Ausführungsformen die Oxidschicht 502 durch CVD oder einen anderen geeigneten Prozess abgeschieden werden. Bei einigen Beispielen kann nach Abscheiden der Oxidschicht 502 ein chemisch-mechanischer Polier(CMP)-Prozess durchgeführt werden, um überschüssiges Material zu entfernen und eine Oberseite der Vorrichtung 300 zu planarisieren. Bei einigen Ausführungsformen kann der CMP-Prozess an einer Oberseite der Finnenstrukturen 304 stoppen und sie daher freilegen. In verschiedenen Fällen kann der CMP-Prozess die Dotiersubstanzschicht 402 von der Oberseite der Finnenstrukturen 304 entfernen oder nicht entfernen.
  • Das Verfahren 200 geht dann zu Block 208 über, wo ein erster Rückätzprozess durchgeführt wird. Bezugnehmend auf das Beispiel von 5 und 6 wird in einer Ausführungsform von Block 208 ein Rückätzprozess durchgeführt, um einen Anteil der Oxidschicht 502 zu entfernen und Anteile der Seitenwände der Finnenstrukturen 304 freizulegen, was zur vertieften Oxidschicht 502A führt. Bei verschiedenen Ausführungsformen dient der Rückätzprozess dazu, Seitenflächen des Deckschichtanteils 308A, den Epitaxialschichtanteil 306A und einen Teil des Substratanteils 302A freizulegen, während ein anderer Teil (302A') des Substratanteils 302A von der Dotiersubstanzschicht 402 und der vertieften Oxidschicht 502A bedeckt bleibt. Bei einigen Ausführungsformen kann der Rückätzprozess von Block 208 einen Trockenätzprozess, einen Nassätzprozess oder eine Kombination davon enthalten. Bei einigen Beispielen wird eine Vertiefungstiefe (z. B. durch Regeln einer Ätzzeit) so eingeregelt, dass eine gewünschte Höhe H des freigelegten Anteils der Finnenstrukturen 304 erhalten wird.
  • Verfahren 200 geht dann zu Block 210 über, wo ein erster Temperprozess durchgeführt wird. Bezugnehmend auf das Beispiel von 6 und 7 kann in einer Ausführungsform von Block 210 ein erster Temperprozess bei einer Temperatur zwischen ungefähr 450 - 900 °C durchgeführt werden. Bei einigen Beispielen können andere Temperaturen in Übereinstimmung mit verschiedenen Prozessbedingungen und/oder Vorrichtungsanforderungen, wie sie in der Technik bekannt sind, angewandt werden. Als Beispiel sorgt der erste Temperprozess für die Festphasendiffusion von Dotiersubstanzen aus der Dotiersubstanzschicht 402. Wenn bei einigen Ausführungsformen die Dotiersubstanzschicht 402 Seitenwände von Teil 302A' des Substratanteils 302A als auch die Bodenfläche der Vertiefungen 305 bedeckt, führt der erste Temperprozess zur Diffusion von Dotiersubstanzen aus der Dotiersubstanzschicht 402 sowohl in Teil 302A' von Substratanteil 302A als auch in einem Anteil von Substrat 302, der unter der Dotiersubstanzschicht 402 am Boden der Vertiefungen 305 liegt. Mit anderen Worten, der erste Temperprozess führt zu einem dotierten Bereich 702, wie in 7 gezeigt wird. Bei verschiedenen Beispielen und je nach dem für die Dotiersubstanzschicht 402 verwendeten Material kann der dotierte Bereich 702 einen dotierten N-Typ- oder P-Typ-Bereich einschließen. Außerdem wird angemerkt, dass der Teil 302A' des Substratanteils 302A, der innerhalb des dotierten Bereichs 702 liegt, einen von den N- oder P-Typ-Bereichen einer Diode nach den verschiedenen Ausführungsformen bilden wird. Bei einigen Ausführungsformen ist eine Dotiersubstanzkonzentration des dotierten Bereichs 702 und daher von Teil 302A' des Substratanteils 302A größer als ungefähr 1 × 1010 Atome/cm3 bis ungefähr 1 × 1020 Atome/cm3.
  • Das Verfahren 200 geht dann zu Block 212 über, wo eine zweite Dotiersubstanzschicht abgeschieden wird. Bezugnehmend auf 7 und 8 wird in einer Ausführungsform von Block 212 eine Dotiersubstanzschicht 802 über der Vorrichtung 300 abgeschieden. Bei verschiedenen Beispielen kann die Dotiersubstanzschicht 802 zum Beispiel eine N-Typ-Dopiersubstanzschicht oder eine P-Typ-Dotiersubstanzschicht je nach dem Typ der herzustellenden Vorrichtung 300 und je nach dem Typ der herzustellenden Finnenbodendiode enthalten. Bei einigen Ausführungsformen kann die Dotiersubstanzschicht 802 Phosphor-Silikatglas (PSG), Bor-Silikatglas (BSG) oder Bor-Phosphor-Silikatglas (BPSG) enthalten, das durch Atomschichtabscheidung (ALD) abgeschieden werden kann. In einigen Fällen kann die Dotiersubstanzschicht 802 alternativ durch Schleuderbeschichtung, chemische Dampfphasenabscheidung (CVD) oder ein anderes geeignetes Verfahren abgeschieden werden. Bei einigen Ausführungsformen wird die Dotiersubstanzschicht 802 konform über jede der Finnenstrukturen 304 abgeschieden, einschließlich konform auf Seitenwänden der Finnenstrukturen 304 innerhalb der Vertiefungen 305 und auf der vertieften Oxidschicht 502A. Bei einigen Ausführungsformen kann die Dotiersubstanzschicht 802 eine Dicke von ungefähr 5 - 20 Ångström aufweisen.
  • Das Verfahren 200 geht dann zu Block 214 über, wo eine zweite Oxidschicht abgeschieden wird. Bezugnehmend auf das Beispiel von 8 und 9 wird in einer Ausführungsform von Block 214 eine Oxidschicht 902 über der Vorrichtung 300 abgeschieden. Bei verschiedenen Beispielen kann die Oxidschicht 902 ein Niedertemperaturoxid (low temperature oxide, LTO) enthalten, das über der Vorrichtung 300, einschließlich über der Dotiersubstanzschicht 802 und innerhalb der Vertiefungen 305, abgeschieden wird. In einigen Fällen enthält die Oxidschicht 902 eine Siliziumoxidschicht (SiO2) oder ein anderes geeignetes LTO. Bei einigen Ausführungsformen enthält die Oxidschicht 902 eine Oxidschicht, die bei einer Temperatur unter 300 Grad Celsius abgeschieden wurde. Bei einigen Beispielen enthält die Oxidschicht 902 eine Oxidschicht, die bei einer Temperatur unter 100 Grad Celsius abgeschieden wurde. Bei verschiedenen Ausführungsformen tritt die Festphasendiffusion von Dotiersubstanzen aus der Dotiersubstanzschicht 802 während der Abscheidung der Oxidschicht 902 nicht ein. In einigen Fällen wird die Oxidschicht 902 durch einen ALD-Prozess abgeschieden. Alternativ kann bei einigen Ausführungsformen die Oxidschicht 902 durch CVD oder einen anderen geeigneten Prozess abgeschieden werden. Bei einigen Beispielen kann nach Abscheidung der Oxidschicht 902 ein chemisch-mechanischer Polier(CMP)-Prozess durchgeführt werden, um überschüssiges Material zu entfernen und eine Oberseite der Vorrichtung 300 zu planarisieren.
  • Das Verfahren 200 geht dann zu Block 216 über, wo ein zweiter Rückätzprozess durchgeführt wird. Bezugnehmend auf das Beispiel von 9 und 10 wird bei einer Ausführungsform von Block 216 ein Rückätzprozess durchgeführt, um einen Teil der Oxidschicht 902 zu entfernen und Teile der Seitenwände der Finnenstrukturen 304 freizulegen, wodurch die vertiefte Oxidschicht 902A entsteht. Bei verschiedenen Ausführungsformen dient der Rückätzprozess dazu, den Deckschichtanteil 308A, den Epitaxialschichtanteil 306A und Teil des Substratanteils 302A freizulegen, während ein anderer Teil (302A'') des Substratanteils 302A durch die Dotiersubstanzschicht 802 und die vertiefte Oxidschicht 902A bedeckt bleibt. Alternativ kann bei einigen Ausführungsformen der zweite Rückätzprozess nicht Teil des Substratanteils 302A freilegen. Bei einigen Ausführungsformen kann der Rückätzprozess von Block 216 einen Trockenätzprozess, einen Nassätzprozess oder eine Kombination davon enthalten. Bei einigen Beispielen wird eine Vertiefungstiefe (z. B. durch Regeln der Ätzzeit) geregelt, um eine gewünschte Höhe H' des freigelegten Anteils der Finnenstrukturen 304 zu erhalten.
  • Das Verfahren 200 geht dann zu Block 218 über, wo ein zweiter Temperprozess ausgeführt wird. Bezugnehmend auf das Beispiel von 10 und 11 kann in einer Ausführungsform von Block 218 ein zweiter Temperprozess bei einer Temperatur zwischen ungefähr 450 - 900 °C ausgeführt werden. Bei einigen Beispielen können andere Tempertemperaturen in Übereinstimmung mit verschiedenen Prozessbedingungen und/oder Vorrichtungsanforderungen wie in der Technik bekannt angewandt werden. Beispielsweise liefert der zweite Temperprozess die Feststoffphasendiffusion von Dotiersubstanzen aus der Dotiersubstanzschicht 802. In einigen Ausführungsformen und da die Dotiersubstanzschicht 802 Seitenwände des Teils 302A'' des Substratanteils 302A abdeckt, führt der zweite Temperprozess zur Diffusion von Dotiersubtanzen aus der Dotiersubstanzschicht 802 in den Teil 302A'' des Substratanteils 302A. Mit anderen Worten, der zweite Temperprozess führt zu dotierten Bereichen 1102, wie in 11 gezeigt. Bei verschiedenen Beispielen und je nach dem für die Dotiersubstanzschicht 802 verwendeten Material können die dotierten Bereiche 1102 einen dotierten N-Typ- oder P-Typ-Bereich enthalten. Außerdem wird angemerkt, dass der Teil 302A'' des Substratanteils 302A, die Teil der dotierten Bereiche 1102 sind, einen der N-Typ- oder P-Typ-Bereiche einer Diode nach den verschiedenen Ausführungsformen bilden wird. Bei einigen Ausführungsformen ist eine Dotiersubstanzkonzentration der dotierten Bereiche 1102 und damit des Teils 302A'' des Substratanteils 302A größer als ungefähr 1 × 1010 Atome/cm3 bis ungefähr 1 × 1020 Atome/cm3. Daher bildet der dotierte Teil 302A' des Substratanteils 302A einen der N- oder P-Typ-Bereiche einer Diode, und der dotierte Bereich 302A'' des Substratanteils 302A bildet den anderen der N- oder P-Typ-Bereiche einer Diode und bildet effektiv eine P-N-Diode 1104 am Boden von jeder der Finnenstrukturen 304.
  • Das Verfahren 200 geht dann zu Block 220 über, wo die übrigen Anteile der Oxid- und Dotiersubstanzschichten entfernt werden. Bezugnehmend auf das Beispiel von 11 und 12 wird in einer Ausführungsform von Block 220 ein Ätzprozess ausgeführt, um die vertiefte Oxidschicht 902A, die Dotiersubstanzschicht 802, die vertiefte Oxidschicht 502A und die Dotiersubstanzschicht 402 zu entfernen. Daher legt der Ätzprozess von Block 220 die Seitenwände der Finnenstrukturen 304 frei. Außerdem legt in einigen Ausführungsformen der Ätzprozess von Block 220 Seitenwände der P-N-Diode 1104 am Boden von jeder der Finnenstrukturen 304 als auch den dotierten Bereich 702 des Substrats 302 am Boden der Vertiefungen 305 frei. Bei verschiedenen Ausführungsformen kann der Ätzprozess von Block 220 einen Trockenätzprozess, einen Nassätzprozess oder eine Kombination davon enthalten. Bei einigen Ausführungsformen können nach dem Ätzprozess von Block 220 Flachgrabenisolations(shallow trench isolation, STI)-Merkmale ausgebildet werden, um alle Finnenstrukturen 304 elektrisch voneinander zu isolieren.
  • Die Halbleitervorrichtung 300 kann eine weitere Verarbeitung erfahren, um verschiedene, in der Technik bekannte Merkmale und Bereiche auszubilden. Zum Beispiel kann eine nachfolgende Bearbeitung Gate-Stacks (z. B. High-k/Metal-Gate-Stacks), Seitenwandabstandhalter, Source-/Drain-Merkmale (z. B. epitaxial gezüchtete Source/Drain-Merkmale), Ätzstoppschicht(en), Zwischenschicht-Dielektrium(ILD)-Schicht(en), Kontaktöffnungen, Kontaktmetall sowie verschiedene Kontakte/Vias (vertikale Zwischenverbindungen)/Leiterbahnen und Mehrschichtzwischenverbindungsmerkmale (z. B. Metallschichten und Zwischenschichtdielektrika) auf dem Substrat 302 ausbilden, die konfiguriert sind, um die verschiedenen Merkmale zu verbinden, um eine Funktionsschaltung zu formen, die eine oder mehrere FinFET-Vorrichtungen einschließt. Im Sinne des Beispiels kann eine Mehrschichtzwischenverbindung vertikale Zwischenverbindungen wie Vias oder Kontakte und horizontale Zwischenverbindungen wie Metallleiterbahnen enthalten. Die verschiedenen Zwischenverbindungsmerkmale können verschiedene leitfähige Materialien wie Kupfer, Wolfram und /oder Silizid enthalten. Bei einem Beispiel wird ein Damascene- und/oder Dual-Damascene-Prozess eingesetzt, um eine kupferbezogene Mehrschicht-Zwischenverbindungsstruktur zu bilden. Außerdem können zusätzliche Prozessschritte vor, während und nach Verfahren 200 implementiert werden, und einige oben beschriebenen Prozessschritte können entsprechend den verschiedenen Ausführungsformen des Verfahrens 200 ersetzt oder eliminiert werden.
  • Nun bezugnehmend auf 13 wird ein alternatives Verfahren 1300 zur Ausbildung einer Finnenbodendiode nach einigen Ausführungsformen gezeigt. Bei einigen Ausführungsformen kann das Verfahren 1300 angewandt werden, um eine Halbleitervorrichtungsstruktur 1400 herzustellen, die nachstehend unter Bezugnahme auf 14 - 25 beschrieben wird. Ein oder mehrere Aspekte, die oben unter Bezugnahme auf die Multi-Gate-Vorrichtungsstruktur 150 von 1 oder unter Bezugnahme auf die Halbleitervorrichtungsstruktur 300 von 3 - 12 besprochen wurde, können ebenfalls für das Verfahren 1300 und die Vorrichtungsstruktur 1400 gelten. Zusätzlich liefern 14 - 25 Querschnittsansichten der beispielhaften Halbleitervorrichtungsstruktur 1400, die nach einem oder mehreren Schritten des Verfahrens 1300 von 13 hergestellt wird.
  • Es versteht sich, dass Teile des Verfahrens 1300 und/oder der Vorrichtungsstruktur 1400 durch einen gut bekannten, komplementären Metall-Oxid-Halbleiter(CMOS)-Technik-Prozessablauf hergestellt werden können, und daher werden einige Prozesse nur kurz hierin beschrieben. Außerdem können Aspekte des Verfahrens 1300, die im Wesentlichen dieselben sind wie bei Verfahren 200 ebenfalls nur kurz besprochen werden. Ferner kann die Vorrichtungsstruktur 1400 verschiedene andere Vorrichtungen und Merkmale einschließen wie zusätzliche Transistoren, bipolare Schichttransistoren, Widerstände, Kondensatoren, Dioden, Sicherungen etc., doch wird sie für ein besseres Verständnis der Erfindungsbegriffe der vorliegenden Offenbarung vereinfacht. Ferner enthält in einigen Ausführungsformen die Halbleitervorrichtungsstruktur 1400 mehrere Halbleitervorrichtungen (z. B. Transistoren), die miteinander verbunden sein können.
  • Die Vorrichtungsstruktur 1400 kann eine Zwischenvorrichtung sein, die während der Verarbeitung einer integrierten Schaltung oder ihrer Teile hergestellt wird, und die einen statischen Speicher mit wahlfreiem Zugriff (SRAM) und oder andere logische Schaltungen, passive Komponenten wie Widerstände, Kondensatoren und Induktoren und aktive Komponenten wie P-Kanal-Feldeffekttransistoren (PFETs), N-Kanal-FETs (NFETs), Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs), komplementäre Metall-Oxid-Halbleiter(CMOS)-Transistoren, bipolare Transistoren, Hochspannungstransistoren, Hochfrequenztransistoren, andere Speicherzellen und/oder Kombinationen davon umfassen kann. Außerdem ist anzumerken, dass die Prozessschritte des Verfahrens 1300, einschließlich aller mit Bezugnahme auf 14 - 25 gegebenen Beschreibungen, nur beispielhaft sind und über das spezifisch in den folgenden Ansprüchen Angeführte hinaus nicht einschränkend sein sollen.
  • Das Verfahren 1300 beginnt bei Block 1302, wo ein Substrat, das Finnenstrukturen enthält, vorgesehen wird. Bezugnehmend auf 14 und in einer Ausführungsform von Block 1302 wird eine Vorrichtungsstruktur 1400 mit einem Substrat 1402 und Finnenstrukturen 1404 vorgesehen. Bei einigen Ausführungsformen kann das Substrat 1402 ein Si-Substrat enthalten. In einigen Fällen kann das Substrat 1402 im Wesentlichen dasselbe sein wie Substrat 152, das oben auf 1 bezugnehmend beschrieben wird. Bei einigen Ausführungsformen können die Finnenstrukturen 1404 auf eine Weise hergestellt werden ähnlich den Finnen 154, die oben auf 1 bezugnehmend beschrieben werden. Zum Beispiel kann in einigen Ausführungsformen eine Epitaxialschicht 1406 (z. B. wie eine Si- oder Ge-Epitaxialschicht) über dem Substrat 1402 gebildet werden, und eine Deckschicht 1408 kann über der Epitaxialschicht 1406 gebildet werden. Danach können unter Anwendung einer Kombination von Fotolithografie und Ätzprozessen das Substrat 1402, die Epitaxialschicht 1406 und die Deckschicht 1408 strukturiert werden, um die Finnenstrukturen 1404 und die Vertiefungen 1405 zu bilden, die zwischen den Finnenstrukturen 1404 liegen. Beispielhaft enthält in verschiedenen Ausführungsformen jede der Finnenstrukturen 1404 daher einen Substratanteil 1402A, einen Epitaxialschichtanteil 1406A und einen Deckschichtanteil 1408A. Bei verschiedenen Beispielen kann ein Kanalbereich der Vorrichtung 1400 (z. B. ein FinFET-Kanalbereich) innerhalb des Epitaxialschichtanteils 1406A gebildet werden. Bei einigen Ausführungsformen hat die Deckschicht 1408 und daher der Deckschichtanteil 1408A eine Dicke von ungefähr 100 - 500 Ångström. In einigen Fällen haben die Epitaxialschicht 1406 und daher der Epitaxialschichtanteil 1406A eine Dicke von ungefähr 300 - 1000 Ångström. Bei verschiedenen Beispielen hat der Substratanteil 1402A eine Dicke von ungefähr 1- 2 Mikrometern.
  • Das Verfahren 1300 geht dann zu Block 1304 über, wo eine erste Dotiersubstanzschicht abgeschieden wird. Bezugnehmend auf das Beispiel von 14 und 15 wird in einer Ausführungsform von Block 1304 eine Dotiersubstanzschicht 1502 über der Vorrichtung 1400 abgeschieden. Bei verschiedenen Beispielen kann die Dotiersubstanzschicht 1502 zum Beispiel eine N-Typ-Dotiersubstanzschicht oder eine P-Typ-Dotiersubstanzschicht je nach dem Typ der herzustellenden Vorrichtung 1400 und je nach dem Typ der herzustellenden Finnenbodendiode enthalten. Bei einigen Ausführungsformen kann die Dotiersubstanzschicht 1502 Phosphor-Silikatglas (PSG), Bor-Silikatglas (BSG) oder Bor-Phosphor-Silikatglas (BPSG) enthalten, die durch Atomschichtabscheidung (ALD) abgeschieden werden können. In einigen Fällen kann die Dotiersubstanzschicht 1502 alternativ durch Schleuderbeschichtung, chemische Dampfphasenabscheidung (CVD) oder ein anderes geeignetes Verfahren abgeschieden werden. Bei einigen Ausführungsformen wird die Dotiersubstanzschicht 1502 konform über jede der Finnenstrukturen 1404, einschließlich konform auf Seitenwänden der Finnenstrukturen 1404 innerhalb der Vertiefungen 1405 abgeschieden. Bei einigen Ausführungsformen kann die Dotiersubstanzschicht 1502 eine Dicke von ungefähr 5 - 20 Ångström aufweisen.
  • Das Verfahren 1300 geht dann zu Block 1306 über, wo ein Anteil der ersten Dotiersubstanzschicht geätzt wird. Bezugnehmend auf das Beispiel von 15 und 16 wird bei einer Ausführungsform von Block 1306 ein Ätzprozess 1602 durchgeführt, um Anteile der Dotiersubstanzschicht 1502, die auf den Oberseiten von jeder der Finnenstrukturen 1404 und auf der Bodenfläche der Vertiefungen 1405 angeordnet sind, zu entfernen, während die Dotiersubstanzschicht 1502 auf Seitenwänden der Finnenstrukturen 1404 verbleibt. Bei einigen Ausführungsformen enthält der Ätzprozess 1602 einen Trockenätzprozess. Im Gegensatz zu dem Verfahren 200 sieht das Verfahren 1300 daher die Entfernung der Dotiersubstanzschicht entlang der Bodenfläche der Vertiefungen 1405 vor. Infolgedessen wird ein Anteil des Substrats 1402 am Boden der Vertiefungen 1405 während eines nachfolgenden Temperprozesses im Wesentlichen undotiert durch die Festphasendiffusion von der Dotiersubstanzschicht 1502 bleiben.
  • Das Verfahren 1300 geht dann zu Block 1308 über, wo ein Reinigungsprozess ausgeführt wird. Bezugnehmend auf das Beispiel von 16 und 17 kann bei einer Ausführungsform von Block 1308 ein Reinigungsprozess ausgeführt werden, um freigelegte Flächen der Vorrichtung 1400 wie zum Beispiel die Oberseite der Deckschicht 1408A, Anteile der Dotiersubstanzschicht 1502, die an den Seitenwänden der Finnenstrukturen 1404 angeordnet sind, und den freigelegten Anteil des Substrats 1402 entlang der Bodenfläche der Vertiefungen 1405 zu reinigen. Bei einigen Ausführungsformen kann der Reinigungsprozess von Block 1308 eine Nassreinigung in einer Standard Clean-1(SC-1)-Lösung, einer Standard Clean-2(SC-2)-Lösung, einer HF-Lösung, entionisiertem (DI) Wasser, einem Lösungsmittel oder einer anderen geeigneten Reinigungslösung enthalten. Bei einigen Ausführungsformen kann die Nassreinigungslösung ein spezifiziertes Reagens enthalten, das mit der Dotiersubstanzschicht 1502 reagiert. Wenn zum Beispiel die Dotiersubstanzschicht 1502 eine ALD-ausgeschiedene Schicht enthält, kann das spezifizierte Reagens der Nassreinigung mit freigelegten Liganden von ALD-Vorläufern oder zersetzten ALD-Vorläufern reagieren. Bei mindestens einigen Ausführungsformen können ALD-Vorläufer von PSG, BSG oder BPSG mit einer oder mehreren der oben beschriebenen nassen Reinigungslösungen wie der SC-1-Lösung oder der Lösung von HF geätzt oder gereinigt werden.
  • Das Verfahren 1300 geht dann zu Block 1310 über, wo eine erste Oxidschicht abgeschieden wird. Bezugnehmend auf das Beispiel von 17 und 18 wird in einer Ausführungsform von Block 1310 eine Oxidschicht 1802 über die Vorrichtung 1400 abgeschieden. Bei verschiedenen Beispielen kann die Oxidschicht 1802 ein Niedertemperaturoxid (low temperature oxide, LTO) enthalten, das über die Vorrichtung 1400 und innerhalb der Vertiefungen 1405 abgeschieden wird. In einigen Fällen enthält die Oxidschicht 1802 eine Siliziumoxidschicht (SiO2) oder ein anderes geeignetes LTO. Bei einigen Ausführungsformen enthält die Oxidschicht 1802 eine Oxidschicht, die bei einer Temperatur unter 300 Grad Celsius abgeschieden wird. Bei einigen Beispielen enthält die Oxidschicht 1802 eine Oxidschicht, die bei einer Temperatur unter 100 Grad Celsius abgeschieden wird. Bei verschiedenen Ausführungsformen tritt keine Festphasendiffusion von Dotiersubstanzen aus der Dotiersubstanzschicht 1502 während der Abscheidung der Oxidschicht 1802 ein. In einigen Fällen wird die Oxidschicht 1802 durch einen ALD-Prozess abgeschieden. Alternativ kann bei einigen Ausführungsformen die Oxidschicht 1802 durch CVD oder einen anderen geeigneten Prozess abgeschieden werden. Bei einigen Beispielen kann nach Abscheidung der Oxidschicht 1802 ein chemisch-mechanischer Polier(CMP)-Prozess durchgeführt werden, um überschüssiges Material zu entfernen und eine Oberseite der Vorrichtung 1400 zu planarisieren. Bei einigen Ausführungsformen kann der CMP-Prozess an einer Oberseite der Finnenstrukturen 304, einschließlich einer Oberseite des Deckschichtanteils 1408A, stoppen und diese damit freilegen.
  • Das Verfahren 1300 geht dann zu Block 1312 über, wo ein erster Rückätzprozess durchgeführt wird. Bezugnehmend auf das Beispiel von 18 und 19 wird bei einer Ausführungsform von Block 1312 ein Rückätzprozess durchgeführt, um einen Anteil der Oxidschicht 1802 zu entfernen und Anteile der Seitenwände der Finnenstrukturen 1404 freizulegen, wodurch eine vertiefte Oxidschicht 1802A entsteht. Bei verschiedenen Ausführungsformen dient der Rückätzprozess dazu, Seitenflächen des Deckschichtanteils 1408A, den Epitaxialschichtanteil 1406A und Teil des Substratanteils 1402A freizulegen, während ein anderer Teil (1402A') des Substratanteils 1402A durch die Dotiersubstanzschicht 1502 und die vertiefte Oxidschicht 1802A bedeckt bleibt. Bei einigen Ausführungsformen kann der Rückätzprozess von Block 1312 einen Trockenätzprozess, einen Nassätzprozess oder eine Kombination davon enthalten. Bei einigen Beispielen wird eine Vertiefungstiefe (z. B. durch Regeln der Ätzzeit) geregelt, um eine gewünschte Höhe J des freigelegten Anteils der Finnenstrukturen 1404 zu erhalten.
  • Das Verfahren 1300 geht dann zu Block 1314 über, wo ein erster Temperprozess durchgeführt wird. Bezugnehmend auf das Beispiel von 19 und 20 kann bei einer Ausführungsform von Block 1314 ein erster Temperprozess bei einer Temperatur zwischen ungefähr 450 - 900 °C durchgeführt werden. Beispielsweise sieht der erste Temperprozess eine Festphasendiffusion von Dotiersubstanzen aus der Dotiersubstanzschicht 1502 vor. Bei einigen Ausführungsformen und weil die Dotiersubstanzschicht 1502 Seitenwände des Teils 1402A' des Substratanteils 1402A bedeckt, führt der erste Temperprozess zur Diffusion von Dotiersubstanzen aus der Dotiersubstanzschicht 1502 in den Teil 1402A' des Substratanteils 1402A, während der Anteil des Substrats 1402 am Boden der Vertiefungen 1405 im Wesentlichen undotiert durch Festphasendiffusion aus der Dotiersubstanzschicht 1502 bleibt. Mit anderen Worten, der erste Temperprozess führt zu dotierten Bereichen 2002, wie in 20 gezeigt. Bei verschiedenen Beispielen und je nach dem für die Dotiersubstanzschicht 1502 verwendeten Material können die dotierten Bereiche 2002 dotierte N-Typ- oder P-Typ-Bereiche enthalten. Außerdem wird angemerkt, dass der Teil 1402A' des Substratanteils 1402A, die Teil der dotierten Bereiche 2002 sind, nach verschiedenen Ausführungsformen einen der N-Typ- oder P-Typ-Bereiche einer Diode bilden wird. Bei einigen Ausführungsformen ist eine Dotiersubstanzkonzentration der dotierten Bereiche 2002 und daher des Teils 1402A' des Substratanteils 1402A größer als ungefähr 1 × 1010 Atome/cm3 bis ungefähr 1 × 1020 Atome/cm3.
  • Das Verfahren 1300 geht dann zu Block 1316 über, wo eine zweite Dotiersubstanzschicht abgeschieden wird. Bezugnehmend auf das Beispiel von 20 und 21 wird bei einer Ausführungsform von Block 1316 eine Dotiersubstanzschicht 2102 über der Vorrichtung 1400 abgeschieden. Bei verschiedenen Beispielen kann die Dotiersubstanzschicht 2102 zum Beispiel eine N-Typ-Dotiersubstanzschicht oder eine P-Typ-Dotiersubstanzschicht je nach dem Typ der herzustellenden Vorrichtung 1400 und je nach dem Typ der herzustellenden Finnenbodendiode enthalten. Bei einigen Ausführungsformen kann die Dotiersubstanzschicht 2102 Phosphor-Silikatglas (PSG), Bor-Silikatglas (BSG) oder Bor-Phosphor-Silikatglas (BPSG) enthalten, das durch Atomschichtabscheidung (ALD) abgeschieden werden kann. In einigen Fällen kann die Dotiersubstanzschicht 2102 alternativ durch Schleuderbeschichtung, chemische Dampfphasenabscheidung (CVD) oder jedes andere geeignete Verfahren abgeschieden werden. Bei einigen Ausführungsformen wird die Dotiersubstanzschicht 2102 konform über jede der Finnenstrukturen 1404, einschließlich konform auf Seitenwände der Finnenstrukturen 1404 innerhalb der Vertiefungen 1405, und auf die vertiefte Oxidschicht 1802A abgeschieden. Bei einigen Ausführungsformen kann die Dotiersubstanzschicht 2102 eine Dicke von ungefähr 5 - 20 Ångström aufweisen.
  • Das Verfahren 1300 geht dann zu Block 1318 über, wo eine zweite Oxidschicht abgeschieden wird. Bezugnehmend auf das Beispiel von 21 und 22 wird bei einer Ausführungsform von Block 1318 eine Oxidschicht 2202 über der Vorrichtung 1400 abgeschieden. Bei verschiedenen Beispielen kann die Oxidschicht 2202 ein Niedertemperaturoxid (LTO) enthalten, das über die Vorrichtung 1400, einschließlich der Dotiersubstanzschicht 2102, und innerhalb der Vertiefungen 1405 abgeschieden wird. In einigen Fällen enthält die Oxidschicht 2202 eine Siliziumoxidschicht (SiO2) oder ein anderes geeignetes LTO. Bei einigen Ausführungsformen enthält die Oxidschicht 2202 eine Oxidschicht, die bei einer Temperatur unter 300 Grad Celsius abgeschieden wird. Bei einigen Beispielen enthält die Oxidschicht 2202 eine Oxidschicht, die bei einer Temperatur unter 100 Grad Celsius abgeschieden wird. Bei verschiedenen Ausführungsformen tritt während der Abscheidung der Oxidschicht 2202 keine Festphasendiffusion von Dotiersubstanzen aus der Dotiersubstanzschicht 2102 ein. In einigen Fällen wird die Oxidschicht 2202 durch einen ALD-Prozess abgeschieden. Alternativ kann bei einigen Ausführungsformen die Oxidschicht 2202 mit CVD oder einem anderen geeigneten Prozess abgeschieden werden. Bei einigen Beispielen kann nach Abscheidung der Oxidschicht 2202 ein chemisch-mechanischer Polier(CMP)-Prozess durchgeführt werden, um überschüssiges Material zu entfernen und eine Oberseite der Vorrichtung 1400 zu planarisieren.
  • Das Verfahren 1300 geht dann zu Block 1320 über, wo ein zweiter Rückätzprozess durchgeführt wird. Bezugnehmend auf das Beispiel von 22 und 23 wird bei einer Ausführungsform von Block 1320 ein Rückätzprozess durchgeführt, um einen Anteil der Oxidschicht 2202 zu entfernen und Anteile der Seitenwände der Finnenstrukturen 1404 freizulegen, wodurch eine vertiefte Oxidschicht 2202A entsteht. Bei verschiedenen Ausführungsformen dient der Rückätzprozess dazu, den Deckschichtanteil 1408A, den Epitaxialschichtanteil 1406A und Teil des Substratanteils 1402A freizulegen, während ein anderer Teil (1402A'') des Substratanteils 1402A von der Dotiersubstanzschicht 2102 und der vertieften Oxidschicht 2202A bedeckt bleibt. Alternativ kann bei einigen Ausführungsformen der zweite Rückätzprozess keinen Teil des Sustratanteils 1402A freilegen. Bei einigen Ausführungsformen kann der Rückätzprozess von Block 1320 einen Trockenätzprozess, einen Nassätzprozess oder eine Kombination davon enthalten. Bei einigen Beispielen wird eine Vertiefungstiefe (z. B. durch Regeln einer Ätzzeit) geregelt, sodass eine gewünschte Höhe J' des freigelegten Anteils der Finnenstrukturen 1404 erhalten wird.
  • Das Verfahren 1300 geht dann zu Block 1322 über, wo ein zweiter Temperprozess durchgeführt wird. Bezugnehmend auf das Beispiel von 23 und 24 kann bei einer Ausführungsform von Block 1322 ein zweiter Temperprozess bei einer Temperatur zwischen ungefähr 450 - 900 °C durchgeführt werden. Beispielsweise sieht der zweite Temperprozess die Festphasendiffusion von Dotiersubstanzen aus der Dotiersubstanzschicht 2102 vor. Bei einigen Ausführungsformen und da die Dotiersubstanzschicht 2102 Seitenwände des Teils 1402A'' des Substratanteils 1402A bedeckt, führt der zweite Temperprozess zur Diffusion von Dotiersubstanzen aus der Dotiertschicht 2102 in den Teil 1402A'' des Substratanteils 1402A. Mit anderen Worten, der zweite Temperprozess führt zu dotierten Bereichen 2402, wie in 24 gezeigt. Bei verschiedenen Beispielen und je nach dem für die Dotiersubstanzschicht 2102 verwendeten Material können die dotierten Bereiche 2402 N-Typ- oder P-Typ-Bereiche enthalten. Zusätzlich wird angemerkt, dass Teil 1402A'' des Substratanteils 1402A, die Teil der dotierten Bereiche 2402 sind, nach verschiedenen Ausführungsformen einen der N- oder P-Typ-Bereiche einer Diode bilden wird. Bei einigen Ausführungsformen ist eine Dotiersubstanzkonzentration der dotierten Bereiche 2402 und daher des Teils 1402A'' des Substratanteils 1402A größer als ungefähr 1 × 1010 Atome/cm3 bis ungefähr 1 × 1020 Atome/cm3. Daher bildet der dotierte Teil 1402A' des Substratanteils 1402A einen der N- oder P-Typ-Bereiche einer Diode, und der dotierte Teil 1402A'' des Substratanteils 1402A bildet den anderen der N- oder P-Typ-Bereiche einer Diode, sodass effektiv eine P-N-Diode 2404 am Boden von jeder der Finnenstrukturen 1404 ausgebildet wird.
  • Das Verfahren 1300 geht dann zu Block 1324 über, wo die verbleibenden Anteile von Oxid- und Dotiersubstanzschichten entfernt werden. Bezugnehmend auf das Beispiel von 24 und 25 wird bei einer Ausführungsform von Block 1324 ein Ätzprozess durchgeführt, um die vertiefte Oxidschicht 2202A, die Dotiersubstanzschicht 2102, die vertiefte Oxidschicht 1802A und die Dotiersubstanzschicht 1502 zu entfernen. Auf diese Weise legt der Ätzprozess von Block 1324 die Seitenwände der Finnensturkturen 1404 frei. Zusätzlich legt bei einigen Ausführungsformen der Ätzprozess von Block 1324 Seitenwände der P-N-Diode 2404 am Boden von jeder der Finnenstrukturen 1404 sowie den Anteil des Substrats 1402 am Boden der Vertiefungen 1405 frei. Bei verschiedenen Ausführungsformen kann der Ätzprozess von Block 1324 einen Trockenätzprozess, einen Nassätzprozess oder eine Kombination davon enthalten. Bei einigen Ausführungsformen können nach dem Ätzprozess von Block 1324 Flachgrabenisolations(STI)-Merkmale ausgebildet werden, um alle Finnenstrukturen 1404 elektrisch voneinander zu isolieren.
  • Die Halbleitervorrichtung 1400 kann weitere Bearbeitung erfahren, um in der Technik bekannte verschiedene Merkmale und Bereiche auszubilden. Zum Beispiel kann eine nachfolgende Bearbeitung Gate-Stacks (z. B. High-k-Metal-Gate-Stacks) Seitenwandabstandhalter, Source/Drain-Merkmale (z. B. epitaxial gezüchtete Source/Drain-Merkmale), Ätzstoppschicht(en), Zwischenschichtdielektrikum(ILD)-Schicht(en), Kontaktöffnungen, Kontaktmetall sowie verschiedene Kontakte/Vias/Leiterbahnen und Multischicht-Verbindungsmerkmale (z. B. Metallschichten und Zwischenschichtdielektrika) auf dem Substrat 1402 bilden, die konfiguriert sind, um die verschiedenen Merkmale zu verbinden und eine Funktionsschaltung zu formen, die eine oder mehrere FinFET-Vorrichtungen einschließen kann. Im Sinne des Beispiels kann eine Multischicht-Zwischenverbindung vertikale Zwischenverbindungen wie Vias oder Kontakte und horizontale Zwischenverbindungen wie Metallleiterbahnen enthalten. Die verschiedenen Zwischenverbindungsmerkmale können verschiedene leitfähige Materialien, einschließlich Kupfer, Wolfram und/oder Silizid, verwenden. Bei einem Beispiel wird ein Damascene- und/oder Dual-Damascene-Prozess angewandt, um eine kupferbezogene Zwischenverbindungsstruktur zu formen. Außerdem können zusätzliche Prozessschritte vor, während und nach dem Verfahren 1300 implementiert werden, und einige, oben beschriebene Prozessschritte können nach verschiedenen Ausführungsformen des Verfahrens 1300 ersetzt oder eliminiert werden.
  • Die hierin beschriebenen verschiedenen Ausführungsformen bieten mehrere Vorteile gegenüber dem Stand der Technik. Es versteht sich, dass nicht alle Vorteile hierin unbedingt besprochen wurden, kein spezieller Vorteil für alle Ausführungsformen notwendig ist, und andere Ausführungsformen verschiedene Vorteile bieten mögen. Als ein Beispiel enthalten die hierin besprochenen Ausführungsformen Verfahren und Strukturen, die darauf ausgerichtet sind, eine Finnenbodendiode für eine Multi-Gate-Vorrichtung (z. B. eine FinFET-Vorrichtung) und verwandte Strukturen zu bilden. Bei mindestens einigen Ausführungsformen wird eine Diodenstruktur am Boden einer individuellen Finnenstruktur gebildet, um effektiv Leckstrom für die FinFET-Vorrichtung zu senken, die unter Anwendung der individuellen Finnenstruktur hergestellt wird. Zusätzlich und im Gegensatz zu einigen bestehenden Prozessen können die hierin offenbarten Finnenbodendioden ohne die Anwendung von Ionenimplantationsprozessen (z. B. einem Si-Substrat-Präimplantationsprozess) gebildet werden und auf diese Weise die mit Ionnenimplantationsprozessen verbundenen Probleme vermieden werden. Bei verschiedenen Beispielen können die hierin offenbarten Finnenbodendioden ebenfalls entworfen und/oder angepasst werden, wie es für jede Finne der mehreren, auf einem Substrat angeordneten Finnen erforderlich ist. Daher liefern die hierin offenbarten verschiedenen Ausführungsformen robustere FinFET-Vorrichtungen, die mindestens einige der mit aggressiver Skalierung von IC-Vorrichtungen verbundenen Probleme mindern sollen.
  • Daher beschrieb eine der Ausführungsformen der vorliegenden Offenbarung ein Verfahren zur Herstellung einer Halbleitervorrichtung, das die Bereitstellung eines Substrats mit mehreren Finnen einschließt, die sich vom Substrat aus erstrecken, wobei jede der mehreren Finnen einen Substratanteil und einen Epitaxialschichtanteil über dem Substratanteil enthält. Bei einigen Ausführungsformen wird eine erste Dotiersubstanzschicht auf Seitenwänden eines ersten Bereichs des Substratanteils von jeder der mehreren Finnen ausgebildet. In einigen Fällen und nach Ausbilden der ersten Dotiersubstanzschicht wird ein erster Temperprozess ausgeführt, um einen ersten Diodenbereich innerhalb des ersten Bereichs des Substratanteils von jeder der mehreren Finnen zu bilden. Bei einigen Ausführungsformen wird eine zweite Dotiersubstanzschicht auf Seitenwänden eines zweiten Bereichs des Substratanteils von jeder der mehreren Finnen gebildet. Bei einigen Beispielen und nach Ausbilden der zweiten Dotiersubstanzschicht wird ein zweiter Temperprozess durchgeführt, um einen zweiten Diodenbereich innerhalb des zweiten Bereichs des Substratanteils von jeder der mehreren Finnen zu bilden.
  • Bei einer anderen der Ausführungsformen wird ein Verfahren besprochen, bei dem ein Substrat vorgesehen wird, das eine erste Finnenstruktur, eine zweite Finnenstruktur und eine Vertiefung, die zwischen der ersten und zweiten Finnenstruktur angeordnet ist, aufweist. In einigen Fällen enthält jede der ersten und zweiten Finnenstrukturen einen ersten Bereich und einen zweiten Bereich, der über dem ersten Bereich ausgebildet ist. Bei verschiedenen Beispielen wird eine erste Dotiersubstanzschicht konform über jeder der ersten Finnenstrukturen, der zweiten Finnenstrukturen und auf einer Bodenfläche der Vertiefung zwischen den ersten und zweiten Finnenstrukturen ausgebildet. Bei einigen Beispielen und nach Ausbilden der ersten Dotiersubstanzschicht wird eine erste Oxidschicht innerhalb der Vertiefung gebildet, und ein erster Rückätzprozess wird durchgeführt, um Seitenwände des zweiten Bereichs der ersten und zweiten Finnenstrukturen und einen ersten Anteil des ersten Bereichs der ersten und zweiten Finnenstrukturen freizulegen, wobei die erste Dotiersubstanzschicht auf Seitenwänden eines zweiten Anteils des ersten Bereichs der ersten und zweiten Finnenstrukturen verbleibt. Bei einigen Ausführungsformen und nach AUSFÜHREN des ersten Rückätzprozesses wird ein erster Temperprozess durchgeführt, um eine erste Dotiersubstanzart aus der ersten Dotiersubstanzschicht in den zweiten Anteil des ersten Bereichs zu diffundieren, wobei der zweite Anteil des ersten Bereichs einen ersten Diodenbereich definiert.
  • Bei noch einer weiteren der Ausführungsformen wird eine Halbleitervorrichtung besprochen, die ein Substrat enthält, das eine erste Finne und eine zweite Finne aufweist, die sich vom Substrat aus erstrecken, wobei jede der ersten und zweiten Finnen einen Substratanteil und einen Epitaxialschichtanteil über dem Substratanteil enthält. In einigen Fällen enthält die Halbleitervorrichtung ferner eine Vertiefung, die zwischen den ersten und zweiten Finnen liegt, und eine P-N-Diode, die innerhalb des Substratanteils von jeder der ersten und zweiten Finnen ausgebildet ist. Bei einigen Ausführungsformen enthält die P-N-Diode eine erste Dotiersubstanzart in einem ersten Bereich des Substratanteils von jeder der ersten und zweiten Finnen, enthält die P-N-Diode eine zweite Dotiersubstanzart in einem zweiten Bereich des Substratanteils von jeder der ersten und zweiten Finnen, und liegen die ersten und zweiten Bereiche des Substratanteils aneinander angrenzend. Bei einigen Beispielen bleibt ein Anteil des Substrats, der unter einer Unterseite der Vertiefung angeordnet ist, im Wesentlichen undotiert durch die erste und zweite Dotiersubstanzart.
  • Das Vorstehende umreißt Merkmale von mehreren Ausführungsformen, sodass Fachleute die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute sollten sich bewusst sein, dass sie ohne weiteres die vorliegende Offenbarung als Basis für Entwurf oder Modifizierung anderer Prozesse und Strukturen verwenden können, um dieselben Zwecke zu verwirklichen und/oder dieselben Vorteile der hier eingeführten Ausführungsformen zu erreichen. Fachleute sollten ebenfalls erkennen, dass solche äquivalente Strukturen nicht von Geist und Schutzbereich der vorliegenden Offenbarung abweichen, und dass sie verschiedene Änderungen, Ersetzungen und Umbildungen ausführen können, ohne sich vom Geist und Schutzbereich der vorliegenden Offenbarung zu entfernen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62592821 [0001]

Claims (21)

  1. WAS BEANSPRUCHT WIRD:
  2. Verfahren zur Herstellung einer Halbleitervorrichtung, umfassend: Bereitstellen eines Substrats mit mehreren Finnen, die sich vom Substrat aus erstrecken, wobei jede der mehreren Finnen einen Substratanteil und einen Epitaxialschichtanteil über dem Substratanteil enthält: Ausbilden einer ersten Dotiersubstanzschicht auf Seitenwänden eines ersten Bereichs des Substratanteils von jeder der mehreren Finnen; nach Ausbilden der ersten Dotiersubstanzschicht Ausführen eines ersten Temperprozesses, um einen ersten Diodenbereich innerhalb des ersten Bereichs des Substratanteils von jeder der mehreren Finnen auszubilden; Ausbilden einer zweiten Dotiersubstanzschicht auf Seitenwänden eines zweiten Bereichs des Substratanteils von jeder der mehreren Finnen und nach Ausbilden der zweiten Dotiersubstanzschicht Ausführen eines zweiten Temperprozesses, um einen zweiten Diodenbereich innerhalb des zweiten Bereichs des Substratanteils von jeder der mehreren Finnen auszubilden.
  3. Verfahren nach Anspruch 1, wobei jede der mehreren Finnen den Substratanteil, den Epitaxialschichtanteil über dem Substratanteil und einen Deckschichtanteil über dem Epitaxialschichtanteil enthält.
  4. Verfahren nach Anspruch 1 oder 2, ferner umfassend: Ausbilden der ersten Dotiersubstanzschicht auf Seitenwänden des ersten Bereichs des Substratanteils von jeder der mehreren Finnen und auf Bodenflächen der Vertiefungen zwischen den mehreren Finnen.
  5. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: vor Ausbilden der zweiten Dotiersubstanzschicht Ausbilden einer Oxidschicht innerhalb von Vertiefungen zwischen den mehreren Finnen, wobei die Oxidschicht über der ersten Dotiersubstanzschicht angeordnet ist.
  6. Verfahren nach Anspruch 4, ferner umfassend: nach Ausbilden der Oxidschicht Ätzen der Oxidschicht innerhalb der Vertiefungen, um Seitenflächen sowohl des Epitaxialschichtanteils als auch des zweiten Bereichs des Substratanteils von jeder der mehreren Finnen freizulegen; und nach Ätzen der Oxidschicht Ausbilden der zweiten Dotiersubstanzschicht auf den freigelegten Seitenflächen des zweiten Bereichs des Substratanteils von jeder der mehreren Finnen.
  7. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: vor Ausführen des zweiten Temperprozesses Ausbilden einer Oxidschicht innerhalb der Vertiefungen zwischen den mehreren Finnen, wobei die Oxidschicht über der zweiten Dotiersubstanzschicht angeordnet ist.
  8. Verfahren nach Anspruch 6, ferner umfassend: nach Ausbilden der Oxidschicht Ätzen der Oxidschicht innerhalb der Vertiefungen, um Seitenflächen sowohl des Epitaxialschichtanteils als auch eines dritten Bereichs des Substratanteils von jeder der mehreren Finnen freizulegen; und nach Ätzen der Oxidschicht Ausführen des zweiten Temperprozesses, um den zweiten Diodenbereich auszubilden.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste Dotiersubstanzschicht und die zweite Dotiersubstanzschicht Phosphorsilikatglas (PSG), Borsilikatglas (BSG) oder Borphosphorsilikatglas (BPSG) enthalten.
  10. Verfahren nach Anspruch 8, wobei die erste Dotiersubstanzschicht und die zweite Dotiersubstanzschicht durch Atomschichtabscheidung (ALD) abgeschieden werden.
  11. Verfahren nach einem der vorhergehenden Ansprüche, wobei der erste Diodenbereich durch Diffusion einer ersten Dotiersubstanzart aus der ersten Dotiersubstanzschicht in den ersten Bereich des Substratanteils von jeder der mehreren Finnen ausgebildet wird, und wobei der zweite Diodenbereich durch Diffusion einer zweiten Dotiersubstanzart aus der zweiten Dotiersubstanzschicht in den zweiten Bereich des Substratanteils von jeder der mehreren Finnen ausgebildet wird.
  12. Verfahren nach Anspruch 10, wobei der Epitaxialschichtanteil von jeder der mehreren Finnen einen FinFET-Kanalbereich enthält.
  13. Verfahren zur Herstellung einer Halbleitervorrichtung, umfassend: Bereitstellen eines Substrats mit einer ersten Finnenstruktur, einer zweiten Finnenstruktur und einer Vertiefung zwischen den ersten und zweiten Finnenstrukturen, wobei jede der ersten und zweiten Finnenstrukturen einen ersten Bereich und einen über dem ersten Bereich ausgebildeten zweiten Bereich enthält; Ausbilden einer ersten Dotiersubstanzschicht konform über jeder der ersten Finnenstruktur, der zweiten Finnenstruktur und auf einer Bodenfläche der Vertiefung zwischen den ersten und zweiten Finnenstrukturen; Nach Ausbilden der ersten Dotiersubstanzschicht Ausbilden einer ersten Oxidschicht innerhalb der Vertiefung und Ausführen eines ersten Rückätzprozesses, um Seitenwände sowohl des zweiten Bereichs der ersten und zweiten Finnenstrukturen als auch eines ersten Anteils des ersten Bereichs der ersten und zweiten Finnenstrukturen freizulegen, wobei die erste Dotiersubstanzschicht auf Seitenwänden eines zweiten Anteils des ersten Bereichs der ersten und zweiten Finnenstrukturen verbleibt; und nach Ausführen des ersten Rückätzprozesses Ausführen eines ersten Temperprozesses, um eine erste Dotiersubstanzart aus der ersten Dotiersubstanzschicht in den zweiten Anteil des ersten Bereichs zu diffundieren, wobei der zweite Anteil des ersten Bereichs einen ersten Diodenbereich definiert.
  14. Verfahren nach Anspruch 12, ferner umfassend: vor Ausbilden der ersten Oxidschicht Entfernen der ersten Dotiersubstanzschicht von Oberseiten von jeder der ersten und zweiten Finnenstrukturen und von der Bodenfläche der Vertiefung und nach Entfernen der ersten Dotiersubstanzschicht von den Oberseiten und von der Bodenfläche Ausbilden der ersten Oxidschicht innerhalb der Vertiefung.
  15. Verfahren nach Anspruch 12 oder 13, ferner umfassend: nach Ausführen des ersten Temperprozesses Ausbilden einer zweiten Dotiersubstanzschicht konform über jeder der ersten und zweiten Finnenstrukturen und nach Ausbilden der zweiten Dotiersubstanzschicht Ausbilden einer zweiten Oxidschicht innerhalb der Vertiefung und Ausführen eines zweiten Rückätzprozesses, um Seitenwände sowohl des zweiten Bereichs der ersten und zweiten Finnenstrukturen als auch eines dritten Anteils des ersten Bereichs der ersten und zweiten Finnenstrukturen freizulegen, wobei die zweite Dotiersubstanzschicht auf Seitenwänden des ersten Anteils des ersten Bereichs der ersten und zweiten Finnenstrukturen verbleibt; und nach Ausführen des zweiten Rückätzprozesses Ausführen eines zweiten Temperprozesses, um eine zweite Dotiersubstanzart aus der zweiten Dotiersubstanzschicht in den ersten Anteil des ersten Bereichs zu diffundieren, wobei der erste Anteil des ersten Bereichs einen zweiten Diodenbereich definiert.
  16. Verfahren nach Anspruch 13 oder 14, ferner umfassend: nach Entfernen der ersten Dotiersubstanzschicht aus den Oberseiten und aus der Unterseite und vor Ausbilden der ersten Oxidschicht innerhalb der Vertiefung Reinigen der freigelegten Flächen der Halbleitervorrichtung.
  17. Verfahren nach Anspruch 14 oder 15, ferner umfassend: nach Ausführen des zweiten Temperprozesses Entfernen der verbleibenden Anteile der ersten Dotiersubstanzschicht, der zweiten Dotiersubstanzschicht, der ersten Oxidschicht und der zweiten Oxidschicht.
  18. Verfahren nach einem der vorhergehenden Ansprüche 14 bis 16, wobei die erste Dotiersubstanzschicht und die zweite Dotiersubstanzschicht durch Atomschichtabscheidung (ALD) abgeschiedenes Phosphorsilikatglas (PSG), Borsilikatglas (BSG) oder Borphosphorsilikatglas (BPSG) enthalten.
  19. Verfahren nach einem der vorhergehenden Ansprüche 14 bis 17, wobei der erste und zweite Temperprozess bei einer Temperatur zwischen ungefähr 450 - 900 °C durchgeführt werden.
  20. Halbleitervorrichtung, umfassend: ein Substrat mit einer ersten Finne und einer zweiten Finne, die sich vom Substrat aus erstrecken, wobei jede der ersten und zweiten Finnen einen Substratanteil und einen Epitaxialschichtanteil über dem Substratanteil enthält; und eine P-N-Diode, die innerhalb des Substratanteils von jeder der ersten und zweiten Finnen ausgebildet ist; wobei die P-N-Diode eine erste Dotiersubstanzart in einem ersten Bereich des Substratanteils von jeder der ersten und zweiten Finnen enthält, wobei die P-N-Diode eine zweite Dotiersubstanzart in einem zweiten Bereich des Substratanteils von jeder der ersten und zweiten Finnen enthält, und wobei die ersten und zweiten Bereiche des Substratanteils aneinander angrenzen; und wobei ein Anteil des Substrats zwischen den ersten und zweiten Finnen im Wesentlichen undotiert durch die erste und zweite Dotiersubstanzart bleibt.
  21. Halbleitervorrichtung nach Anspruch 19, ferner umfassend einen Deckschichtanteil, der über dem Epitaxialschichtanteil von jeder der ersten und zweiten Finnen ausgebildet ist.
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