DE102016113819A1

DE102016113819A1 - Halbleiter-Bauelement und Verfahren zu seiner Herstellung

Info

Publication number: DE102016113819A1
Application number: DE102016113819.3A
Authority: DE
Inventors: Yu-Sheng Wu; Chen Hua TSAI; Hou-Yu Chen; Chia -Wei Soong; Tsao Chih-Pin
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2015-10-28
Filing date: 2016-07-27
Publication date: 2017-05-04
Anticipated expiration: 2036-07-28
Also published as: DE102016113819B4

Abstract

Bei einem Verfahren zur Herstellung eines Halbleiter-Bauelements wird eine dotierte Schicht, die mit einem ersten Dotanden dotiert wird, in einem Substrat hergestellt. Eine Finnenstruktur wird dadurch hergestellt, dass zumindest die Halbleiterschicht und die dotierte Schicht so strukturiert werden, dass die Finnenstruktur einen Kanalbereich, der die Halbleiterschicht umfasst, und einen Wannenbereich aufweist, der die dotierte Schicht umfasst. Eine Trennungsisolierschicht wird so hergestellt, dass der Kanalbereich der Finnenstruktur aus der Trennungsisolierschicht herausragt und der Wannenbereich der Finnenstruktur in die Trennungsisolierschicht eingebettet ist. Über einem Teil der Finnenstruktur und der Trennungsisolierschicht wird eine Gate-Struktur hergestellt. Die Halbleiterschicht umfasst eine dotierte Siliziumschicht und/oder eine undotierte Siliziumschicht.

Description

Querverweis auf verwandte Anmeldungen
Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 62/247.692, die am 28. Oktober 2015 eingereicht wurde und auf deren Inhalt hiermit im Rahmen dieser Anmeldung in vollem Umfang Bezug genommen wird.
Gebiet der Erfindung
Die Erfindung betrifft eine integrierte Halbleiterschaltung, insbesondere ein Halbleiter-Bauelement mit einer Finnenstruktur und ein Verfahren zu seiner Herstellung.
Hintergrund der Erfindung
Da die Halbleiter-Branche in ihrem Streben nach höherer Bauelementdichte, höherer Leistung und niedrigeren Kosten bis in Nanometer-Technologie-Prozessknoten vorangeschritten ist, haben Herausforderungen bei Herstellung und Design zur Entwicklung von dreidimensionalen Konfigurationen geführt, wie etwa eines Finnen-Feldeffekttransistors (FinFET). FinFET-Bauelemente haben normalerweise Halbleiterfinnen oder -grate mit hohen Seitenverhältnissen, in denen Kanal- und Source-/Drain-Bereiche von Transistor-Halbleiter-Bauelementen hergestellt sind. Unter Ausnutzung des Vorzugs des größeren Flächeninhalts der Kanal- und Source-/Drain-Bereiche wird ein Gate über und entlang den Seiten der Finnenstruktur (z. B. durch Umhüllen) hergestellt, um schnellere, zuverlässigere und besser gesteuerte Transistor-Halbleiter-Bauelemente herzustellen.
Kurze Beschreibung der Zeichnungen
Die vorliegende Erfindung lässt sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind und nur der Erläuterung dienen. Vielmehr können der Klarheit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
1 zeigt ein beispielhaftes FET-Halbleiter-Bauelement mit einer Finnenstruktur gemäß einigen Ausführungsformen der vorliegenden Erfindung.
Die 2 bis 13 zeigen beispielhafte aufeinander folgende Schritte zur Herstellung eines FET-Halbleiter-Bauelements mit einer Finnenstruktur gemäß einigen Ausführungsformen der vorliegenden Erfindung.
Die 14 und 15 zeigen beispielhafte Schritte zur Herstellung eines FET-Halbleiter-Bauelements mit einer Finnenstruktur gemäß einigen Ausführungsformen der vorliegenden Erfindung.
Die 16 und 17 zeigen beispielhafte Schritte zur Herstellung eines FET-Halbleiter-Bauelements mit einer Finnenstruktur gemäß einigen Ausführungsformen der vorliegenden Erfindung.
Die 18 und 19 zeigen beispielhafte Schritte zur Herstellung eines FET-Halbleiter-Bauelements mit einer Finnenstruktur gemäß einigen Ausführungsformen der vorliegenden Erfindung.
Die 20 bis 28 zeigen beispielhafte aufeinander folgende Schritte zur Herstellung eines FET-Halbleiter-Bauelements mit einer Finnenstruktur gemäß einigen Ausführungsformen der vorliegenden Erfindung.
29 zeigt ein Beispiel für eine Dotierungskonzentration in verschiedenen Tiefen von Finnenstrukturen.
30 zeigt ein Beispiel für Beziehungen zwischen der Kohlenstoff-Dotierungskonzentration in verschiedenen Tiefen von Finnenstrukturen.
Detaillierte Beschreibung
Es ist zu beachten, dass die nachstehende Beschreibung viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereitstellt. Nachstehend werden spezielle Ausführungsformen oder Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel sind Abmessungen von Elementen nicht auf den angegebenen Bereich von Werten beschränkt, sondern können von Prozessbedingungen und/oder gewünschten Eigenschaften des Bauelements abhängig sein. Darüber hinaus kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt ausgebildet werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so ausgebildet werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Verschiedene Elemente können der Einfachheit und Übersichtlichkeit halber beliebig in unterschiedlichen Maßstäben gezeichnet sein.
Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich”, „unter”, „untere(r)”/„unteres”, „darüber befindlich”, „obere(r)”/oberes” und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in anderen Orientierungen), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden. Darüber hinaus kann der Begriff „hergestellt aus” entweder „weist auf” oder „besteht aus” bedeuten.
Bei einer Ausführungsform der vorliegenden Erfindung hat ein FinFET eine Struktur zum Verhindern, dass Dotierungsstoffe für einen Wannenbereich des FinFET in einen Kanalbereich des FinFET eindiffundieren. Wie in 1 gezeigt ist, weist zum Beispiel ein FinFET-Bauelement 102 einen Wannenbereich 165, eine Sperrschicht 120 und einen Kanalbereich 160 auf, der über dem Wannenbereich 165 angeordnet ist. Bei einer Ausführungsform umfasst die Sperrschicht 120 Siliziumcarbid (SiC) oder eine Si-Verbindung, die Kohlenstoff umfasst. Die Sperrschicht 120 kann über einer Oberfläche eines Substrats 105 epitaxial aufgewachsen werden. Die Sperrschicht 120 kann verhindern, dass Dotierungsstoffe, mit denen der Wannenbereich 165 dotiert ist, während zum Beispiel thermischer Prozesse, die mit der Herstellung des FinFET-Bauelements 102 verbunden sind, in den Kanalbereich 160 eindiffundiert werden. Eine Sperrschicht ist bei einigen Ausführungsformen eine Materialschicht, die epitaxial aufgewachsen wird, aber bei anderen Ausführungsformen weist die Sperrschicht Co-Implantationsdotanden auf, die in das Substrat 105 implantiert sind. Das FinFET-Bauelement 102 weist Finnenstrukturen 10, 12 und 14 auf. Die Anzahl von Finnenstrukturen ist jedoch nicht auf drei beschränkt. Die Anzahl der Finnenstrukturen kann eins, zwei, vier, fünf oder höher sein.
Die 2 bis 13 zeigen beispielhafte aufeinander folgende Schritte zur Herstellung eines FET-Halbleiter-Bauelements mit einer Finnenstruktur gemäß einigen Ausführungsformen der vorliegenden Erfindung. Möglicherweise sind jedoch nicht alle der dargestellten Komponenten erforderlich, und eine oder mehrere Implementierungen können weitere Komponenten haben, die nicht in den Figuren gezeigt sind. Abwandlungen der Anordnung und der Art der Komponenten können vorgenommen werden, ohne von dem Schutzumfang der hier dargelegten Ansprüche abzuweichen. Es können weitere Komponenten, andere Komponenten und/oder weniger Komponenten vorgesehen werden. Darüber hinaus kann die Reihenfolge der Schritte geändert werden.
In 2 wird eine Epitaxialschicht 210 über einer Oberfläche eines Substrats 205 epitaxial aufgewachsen. Die Epitaxialschicht 210 wird anschließend als eine Sperrschicht verwendet und weist ein Material auf, das ein Sperrvermögen für Dotierungsstoffe in einem Wannenbereich hat. Die Epitaxialschicht 210 kann zum Beispiel eine Siliziumverbindung sein, die Kohlenstoff oder Siliziumcarbid (SiC) umfasst. Die Epitaxialschicht 210 kann eine Dicke t in dem Bereich von etwa 2 nm bis etwa 30 nm haben. Bei einigen Ausführungsformen hat die Epitaxialschicht 210 eine Dicke t in dem Bereich von etwa 2 nm bis etwa 10 nm.
Das Substrat 205 ist zum Beispiel ein p-Siliziumsubstrat mit einer Dotierungskonzentration in dem Bereich von etwa 1 × 10¹⁵ cm^–3 bis etwa 1 × 10¹⁸ cm^–3. Bei anderen Ausführungsformen ist das Substrat 205 ein n-Siliziumsubstrat mit einer Dotierungskonzentration in dem Bereich von etwa 1 × 10¹⁵ cm^–3 bis etwa 1 × 10¹⁸ cm^–3 ^. Das Substrat 205 hat bei einigen Ausführungsformen eine (100)-Oberseite.
Alternativ kann das Substrat 205 Folgendes aufweisen: einen weiteren elementaren Halbleiter, wie etwa Germanium; einen Verbindungshalbleiter, der einen Verbindungshalbleiter der Gruppe IV-IV, wie etwa SiC und SiGe, oder einen Verbindungshalbleiter der Gruppe III-V umfasst, wie etwa GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon. Bei einer Ausführungsform ist das Substrat 205 eine Siliziumschicht eines SOI-Substrats (SOI: Silizium auf Isolator). Auch amorphe Substrate, wie etwa amorphes Si oder amorphes SiC, oder ein Isoliermaterial, wie etwa Siliziumoxid, können als das Substrat 205 verwendet werden. Das Substrat 205 kann verschiedene Bereiche haben, die entsprechend mit Dotierungsstoffen (z. B. mit einer p- oder n-Leitfähigkeit) dotiert worden sind.
In 3 werden Dotanden, die auch als Dotierungsionen bezeichnet werden können, in das Substrat 205 implantiert, um eine dotierte Schicht 315 in dem Substrat 205 herzustellen. Bei einigen Ausführungsformen wird ein Ionenimplantationsprozess zum Implantieren der Dotanden in das Substrat 205 verwendet. Die Dotanden können zum Beispiel Bor, Bordifluorid (BF₂), Fluor, Indium oder eine Kombination davon sein, um eine p-Wanne für einen n-FinFET herzustellen, und können Phosphor, Arsen, Fluor oder eine Kombination davon sein, um eine n-Wanne für einen p-FinFET herzustellen. Bei einigen Ausführungsformen wird ein weiterer Ionenimplantationsschritt zum Implantieren eines APT-Implantationsstoffs (APT: anti-punch through; Antidurchschlag) durchgeführt, um einen Durchschlageffekt zu vermeiden. Der APT-Implantationsstoff wird in der Regel zur Steuerung des Volumenfinnen-Kurzkanaleffekts (short channel effect; SCE) verwendet.
Im Anschluss an den Implantationsschritt, der in 3 gezeigt ist, wird ein Glühschritt zum Aktivieren der Dotanden in der dotierten Schicht 315 ausgeführt. Der Glühschritt kann bei einer Temperatur von etwa 800°C bis etwa 1200°C bis zu etwa einer Minute ausgeführt werden. Bei einigen Ausführungsformen wird der Glühschritt bei einer Temperatur von etwa 600°C bis etwa 1100°C für etwa 0,1 s bis etwa 30 s ausgeführt. Der Glühschritt kann bewirken, dass die Dotanden in die Epitaxialschicht 210 eindiffundiert werden, sodass eine dotierte Epitaxialschicht 420 entsteht, die in 4 gezeigt ist. Die dotierte Epitaxialschicht 420 kann die Wannen-Implantationsstoffe (z. B. Bor für eine p-Wanne und Phosphor für eine n-Wanne) und den APT-Implantationsstoff umfassen.
In 5 wird eine Epitaxialschicht 525 über einer Oberfläche der dotierten Epitaxialschicht 420 epitaxial aufgewachsen. Die Epitaxialschicht 525 kann zum Beispiel Silizium, SiC, Material mit einer Verbindung der Gruppe III–V oder ein anderes geeignetes Material sein. Bei einigen Ausführungsformen sind das Substrat 205 und die Epitaxialschicht 525 eine Silizium-, eine Ge- oder eine Epitaxialschicht der Gruppe III–V. Die Epitaxialschicht 525 wird später zum Herstellen einer oder mehrerer Finnenstrukturen verwendet. Die Höhe der Epitaxialschicht 525 liegt bei einigen Ausführungsformen in dem Bereich von etwa 100 nm bis etwa 300 nm und liegt bei anderen Ausführungsformen in dem Bereich von etwa 50 nm bis etwa 100 nm.
Wie in 6 gezeigt ist, können Temperaturen beim epitaxialen Aufwachsen der Epitaxialschicht 525 bewirken, dass einige Dotanden in der dotierten Schicht 315 und der dotierten Epitaxialschicht 420 in die Epitaxialschicht 525 eindiffundiert werden, sodass eine dotierte Schicht 630 in der Epitaxialschicht 525 entsteht. Da jedoch die dotierte Epitaxialschicht 420, die als eine Sperrschicht verwendet wird, zwischen der dotierten Schicht 315 und der Epitaxialschicht 525 angeordnet ist, kann die Menge von Dotierungsstoffen, die in die Epitaxialschicht 525 eindiffundiert werden, minimiert werden. In diesem Zusammenhang kann die dotierte Epitaxialschicht 420 eine Steuerung der Diffusion von Dotanden durch Begrenzung des mit der dotierten Schicht 315 assoziierten Dotierungsprofils ermöglichen, um eine Rückdiffusion der Dotanden aus der dotierten Schicht 315 in die Epitaxialschicht 525 zu reduzieren.
In 7 wird eine Maskenschicht 735 über der Epitaxialschicht 525 hergestellt. Die Maskenschicht 735 kann zum Beispiel eine Kontaktstellen-Oxidschicht und eine Maskenschicht umfassen. Bei einigen Ausführungsformen ist die Kontaktstellen-Oxidschicht eine Siliziumoxidschicht, und die Maskenschicht ist eine Siliziumnitrid(SiN)-Maskenschicht. Die Kontaktstellen-Oxidschicht kann zum Beispiel mittels eines Schritts der thermischen Oxidation hergestellt werden und kann als eine Haftschicht zwischen der Epitaxialschicht 525 und der Siliziumnitrid-Maskenschicht fungieren. Die Siliziumnitrid-Maskenschicht kann mittels einer chemischen Aufdampfung (CVD) hergestellt werden, wie etwa chemische Aufdampfung bei Tiefdruck (low-pressure chemical vapor deposition; LPCVD) oder Plasma-unterstützte chemische Aufdampfung (PECVD). Bei einigen Ausführungsformen liegt die Dicke der Kontaktstellen-Oxidschicht in dem Bereich von etwa 2 nm bis etwa 15 nm, und die Dicke der Siliziumnitrid-Maskenschicht liegt in dem Bereich von etwa 10 nm bis etwa 50 nm.
Wie in 8 gezeigt ist, wird durch Verwenden von Strukturierungsschritten die Maskenschicht 735 zu Maskenstrukturen 835 strukturiert. Die Breite w der einzelnen Maskenstrukturen 835 liegt bei einigen Ausführungsformen in dem Bereich von etwa 5 nm bis etwa 40 nm, oder sie liegt bei anderen Ausführungsformen in dem Bereich von etwa 10 nm bis etwa 30 nm.
Wie in 9 gezeigt ist, werden durch Ausführen eines Grabenätzschritts unter Verwendung der Maskenstrukturen 835 als Ätzmasken die Epitaxialschicht 525, die dotierte Schicht 630 der Epitaxialschicht 525, die dotierte Epitaxialschicht 420 und die dotierte Schicht 315 des Substrats 205 zu Finnenstrukturen 950 strukturiert. Bei einigen Ausführungsformen hat ein unterer Teil der Finnenstrukturen 950 eine gebogene Form 955.
Der Grabenätzschritt kann mittels verschiedener Schritte ausgeführt werden, die einen Trockenätzschritt, einen Nassätzschritt oder eine Kombination aus einem Trockenätzschritt und einem Nassätzschritt umfassen. Für den Trockenätzschritt können fluorhaltige Gase (z. B. CF₄, SF₆, CH₂F₂, CHF₃ und/oder C₄F₈), chlorhaltige Gase (z. B. Cl₂, CHCl₃, CCl₄ und/oder BCl₃), bromhaltige Gase (z. B. HBr und/oder CHBr₃), sauerstoffhaltige Gase, iodhaltige Gase, andere geeignete Gase und/oder Plasmen oder Kombinationen davon verwendet werden.
In 9 sind drei Finnenstrukturen 950 nebeneinander angeordnet. Die Anzahl der Finnenstrukturen ist jedoch nicht auf drei beschränkt. Die Anzahl der Finnenstrukturen kann eins, zwei, vier, fünf oder höher sein. Darüber hinaus können ein oder mehrere Blind-Finnenstrukturen angrenzend an beide Seiten der Finnenstrukturen 950 angeordnet werden, um die Formtreue der Struktur bei Strukturierungsschritten zu verbessern. Die Breite w der Finnenstrukturen 950 liegt bei einigen Ausführungsformen in dem Bereich von etwa 5 nm bis etwa 40 nm und liegt bei bestimmten Ausführungsformen in dem Bereich von etwa 7 nm bis etwa 15 nm. Die Höhe h der Finnenstrukturen 950 liegt bei einigen Ausführungsformen in dem Bereich von etwa 100 nm bis etwa 300 nm und liegt bei anderen Ausführungsformen in dem Bereich von etwa 50 nm bis etwa 100 nm. Der Abstand s zwischen den Finnenstrukturen 950 liegt bei einigen Ausführungsformen in dem Bereich von etwa 5 nm bis etwa 80 nm und liegt bei anderen Ausführungsformen in dem Bereich von etwa 7 nm bis etwa 15 nm. Ein Fachmann dürfte jedoch erkennen, dass die Abmessungen und Werte, die in der gesamten Beschreibung angegeben sind, lediglich Beispiele sind und so geändert werden können, dass sie zu verschiedenen Größen von integrierten Schaltungen passen.
In 10 wird eine Trennungsisolierschicht 1055, die als Teil eines STI-Prozesses (STI: shallow trench isolation; flache Grabenisolation) aufgewachsen wird, auf einer Oberfläche der dotierten Schicht 315 des Substrats 205 und um die Finnenstrukturen 950 und die Maskenstrukturen 835 herum so hergestellt, dass sie die Finnenstrukturen 950 und die Maskenstrukturen 835 vollständig einbettet. Die Trennungsisolierschicht 1055 kann eine oder mehrere Schichten aus Isoliermaterial umfassen. Jede Schicht aus Isoliermaterial kann zum Beispiel Siliziumoxid, Siliziumdioxid, Siliziumnitrid, Siliziumoxidnitrid (SiON), SiOCN, Fluorsilicatglas (FSG) oder ein dielektrisches Low-k-Material umfassen. Die Trennungsisolierschicht 1055 kann unter anderem unter Verwendung eines CVD-Prozesses, wie etwa eines LPCVD-Prozess, eines Plasma-CVD-Prozesses, eines fließfähigen CVD-Prozesses oder eines MLD-Prozesses (MLD: molecular layer deposition; Moleküllagenabscheidung), hergestellt werden.
Bei der fließfähigen CVD werden fließfähige dielektrische Materialien statt Siliziumoxid abgeschieden. Fließfähige dielektrische Materialien können, wie ihr Name vermuten lässt, bei der Abscheidung „fließen”, um Spalte oder Zwischenräume mit einem hohen Seitenverhältnis zu füllen. Normalerweise werden siliziumhaltige Vorläufer mit verschiedenen Chemikalien versetzt, damit die abgeschiedene Schicht fließen kann. Bei einigen Ausführungsformen werden Stickstoffhydrid-Verbindungen zugegeben. Beispiele für fließfähige dielektrische Vorläufer, insbesondere für fließfähige Siliziumoxid-Vorläufer, sind unter anderem Silicate, Siloxane, Methyl-Silsesquioxan (MSQ), Wasserstoff-Silsesquioxan (HSQ), MSQ/HSQ, Perhydrosilazan (TCPS), Perhydropolysilazan (PSZ), Tetraethylorthosilicat (TEOS) oder Silylamine, wie etwa Trisilylamin (TSA). Diese fließfähigen Siliziumoxid-Materialien werden in einem Mehrschritt-Prozess hergestellt. Nachdem die fließfähige Schicht abgeschieden worden ist, wird sie gehärtet und dann geglüht, um unerwünschte Elemente zu entfernen, um Siliziumoxid herzustellen. Wenn die unerwünschten Elemente entfernt werden, verdichtet sich die fließfähige Schicht und schrumpft zusammen. Bei einigen Ausführungsformen werden mehrere Glühprozesse durchgeführt. Die fließfähige Schicht wird mehr als einmal gehärtet und geglüht. Die fließfähige Schicht kann mit Bor und/oder Phosphor dotiert werden. Die Trennungsisolierschicht 1055 wird bei einigen Ausführungsformen von einer oder mehreren Schichten aus SOG, SiO, SiON, SiOCN oder Fluorsilicatglas (FSG) gebildet.
In 11 werden die Maskenstrukturen 835 und ein Teil der Trennungsisolierschicht 1055 zum Beispiel durch einen CMP-Schritt (CMP: chemisch-mechanisches Polieren) oder andere Planarisierungsschritte, wie etwa Rückätzen, entfernt. In 12 wird die Trennungsisolierschicht 1055 geätzt. Der Ätzschritt kann mit verschiedenen Verfahren ausgeführt werden, unter anderem durch Trockenätzen, Nassätzen oder eine Kombination aus Trockenätzen und Nassätzen. Für das Trockenätzen können fluorhaltige Gase (z. B. CF₄, SF₆, CH₂F₂, CHF₃ und/oder C₄F₈), chlorhaltige Gase (z. B. Cl₂, CHCl₃, CCl₄ und/oder BCl₃), bromhaltige Gase (z. B. HBr und/oder CHBr₃), sauerstoffhaltige Gase, iodhaltige Gase, andere geeignete Gase und/oder Plasmen oder Kombinationen davon verwendet werden. Die resultierende Dicke t_STI der Trennungsisolierschicht 1055 kann in dem Bereich von etwa 100 nm bis etwa 600 nm liegen. Bei einigen Ausführungsformen liegt die resultierende Dicke t_STI der Trennungsisolierschicht 1055 in dem Bereich von etwa 30 nm bis etwa 200 nm. Bei dieser Ausführungsform wird die Trennungsisolierschicht 1055 so geätzt, dass eine oberste Fläche der Trennungsisolierschicht 1055 im Wesentlichen gleich einer obersten Fläche der dotierten Epitaxialschicht 420 ist. Ein Teil der Finnenstrukturen 950, der aus der Trennungsisolierschicht 1055 herausragt, wird zu einem Kanalbereich 1260 eines FinFET, und ein Teil der Finnenstrukturen 950, der in die Trennungsisolierschicht 1055 eingebettet ist, wird zu einem Wannenbereich 1265 des FinFET. Der Wannenbereich 1265 des FinFET umfasst die dotierte Schicht 315 und die dotierte Epitaxialschicht 420.
In 13 wird eine Gate-Struktur auf den Finnenstrukturen 950 und der Trennungsisolierschicht 1055 hergestellt, um ein FinFET-Bauelement 1300 herzustellen. Die Gate-Struktur umfasst eine Grenzschicht 1365, eine dielektrische Gate-Schicht 1370, eine Austrittsarbeits-Einstellungsschicht 1375 und eine Gate-Elektrode 1380, die jeweils auf den Finnenstrukturen 950 und der Trennungsisolierschicht 1055 abgeschieden sind.
Die Grenzschicht 1365 kann ein dielektrisches Material umfassen, wie etwa eine Siliziumoxidschicht (SiO₂). Die Grenzschicht 1365 kann durch chemische Oxidation, thermische Oxidation, Atomlagenabscheidung (ALD), CVD und/oder andere geeignete Prozesse hergestellt werden. Für die Grenzschicht 1365, die dielektrische High-k-Schicht 1370, die Austrittsarbeits-Einstellungsschicht 1375 und die Gate-Elektrode 1380 ist zwar jeweils nur eine Materialschicht dargestellt, aber die Grenzschicht 1365, die dielektrische High-k-Schicht 1370, die Austrittsarbeits-Einstellungsschicht 1375 und die Gate-Elektrode 1380 können jeweils mehrere Materialschichten umfassen.
Bei einigen Ausführungsformen umfasst die dielektrische Gate-Schicht 1370 eine oder mehrere Schichten aus dielektrischen Materialien, wie etwa Siliziumoxid, Siliziumnitrid, dielektrisches High-k-Material, ein anderes geeignetes dielektrisches Material und/oder Kombinationen davon. Beispiele für dielektrische High-k-Materialien sind HfO₂, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirconiumoxid, Aluminiumoxid, Titanoxid, Hafniumdioxid-Aluminiumoxid(HfO₂-Al₂O₃)-Legierung, andere geeignete dielektrische High-k-Materialien und/oder Kombinationen davon. Bei einigen Ausführungsformen wird Hafniumoxid (HfO₂) verwendet. Die dielektrische High-k-Schicht 1370 kann durch ALD, CVD, physikalische Aufdampfung (physical vapour deposition; PVD), chemische Aufdampfung mit einem Plasma hoher Dichte (high-density plasma CVD; HDPCVD) oder andere geeignete Verfahren und/oder Kombinationen davon hergestellt werden. Die Dicke der dielektrischen High-k-Schicht 1370 liegt bei einigen Ausführungsformen in dem Bereich von etwa 1 nm bis etwa 10 nm und liegt bei anderen Ausführungsformen in dem Bereich von etwa 2 nm bis etwa 7 nm.
Bei einigen Ausführungsformen ist die Austrittsarbeits-Einstellungsschicht 1375 zwischen die dielektrische High-k-Schicht 1370 und die Gate-Elektrode 1380 geschichtet. Die Austrittsarbeits-Einstellungsschicht 1375 besteht aus einem leitenden Material, wie etwa einer Einfachschicht aus TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi oder TiAlC, oder einer Mehrfachschicht aus zwei oder mehreren dieser Materialien. Für einen n-FinFET werden eine oder mehrere Komponenten aus der Gruppe TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi und TaSi als die Austrittsarbeits-Einstellungsschicht verwendet, und für einen p-Kanal-FinFET werden eine oder mehrere Komponenten aus der Gruppe TaAlC, Al, TiAl, TaN, TiAlC, TiN, TiC und Co als die Austrittsarbeits-Einstellungsschicht verwendet. Die Austrittsarbeits-Einstellungsschicht 1375 kann durch ALD, PVD, CVD, Elektronenstrahlverdampfung oder ein anderes geeignetes Verfahren hergestellt werden.
Bei einigen Ausführungsformen umfasst die Gate-Elektrode 1380 eine oder mehrere Schichten aus einem leitenden Material, wie etwa Polysilicium, Aluminium, Kupfer, Titan, Tantal, Wolfram, Cobalt, Molybdän, Tantalnitrid, Nickelsilicid, Cobaltsilicid, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, Metalllegierungen, andere geeignete Materialien und/oder Kombinationen davon.
Bei einigen Ausführungsformen weist bei einem n-FinFET der Wannenbereich 1265 des FinFET-Bauelements 1300 p-Dotanden auf, wie etwa Bor, Indium, Fluor und Stickstoff. Bei einigen Ausführungsformen weist bei einem p-FinFET der Wannenbereich 1265 des FinFET-Bauelements 1300 n-Dotanden auf, wie etwa Phosphor, Arsen, Fluor, Kohlenstoff und Stickstoff.
Die Epitaxialschicht 210 kann dazu verwendet werden, die Steuerung der Dotandendiffusion zu erleichtern. Dabei kann die Epitaxialschicht 210 als ein Sperrmaterial zum Begrenzen eines Dotandenprofils, das mit der dotierten Schicht 315 assoziiert ist, verwendet werden, um eine Rückdiffusion der Dotanden aus der dotierten Schicht 315 zu der Epitaxialschicht 525 zu verringern. Die Begrenzung des Dotandenprofils erleichtert das Erreichen eines abrupten Dotandenprofils zwischen dem Kanalbereich 1260 und dem Wannenbereich 1265. Die Epitaxialschicht 210 kann eine bessere Profil-Abruptheit zwischen dem Kanalbereich 1260 und dem Wannenbereich 1265 des FinFET-Bauelements 1300 dadurch ermöglichen, dass sie als ein Zwischengitteratom-Getter funktioniert, der die Dotandendiffusion verzögert. In diesem Zusammenhang können Kohlenstoff-Dotierungsstoffe in der Epitaxialschicht 210 als Getter-Dotierungsstoffe bezeichnet werden. Dadurch, dass die Epitaxialschicht 210 als ein Zwischengitteratom-Getter funktioniert, kann sie auch die Entstehung von Kanaldefekten bei der Finnenherstellung verringern.
Die Diffusion kann während eines thermischen Prozesses (z. B. Glühen, epitaxiales Aufwachsen) auftreten und kann dazu führen, dass sich Dotanden aus dem Wannenbereich 1265 in dem Kanalbereich 1260 des FinFET-Bauelements 1300 befinden, wodurch eine Leistungsminderung des Bauelements verursacht werden kann. Die Rückdiffusion kann zum Beispiel eine zufällige Dotandenbewegung in dem Kanalbereich des FinFET-Bauelements 1300 verursachen und zu einer Fehlanpassung der Schwellenspannung (V_t) in Bezug zu einem Fall ohne die Rückdiffusion führen. Die Verringerung der Diffusion kann die Kurzkanalsteuerung und die Trägerbeweglichkeit verbessern und kann die zufällige Dotandenbewegung in dem FinFET-Bauelement 1300 reduzieren. Die zufällige Dotandenbewegung kann durch unbeabsichtigte Dotanden auf Grund der Rückdiffusion der APT- und/oder Wannendotanden entstehen. Darüber hinaus kann eine Verringerung der Entstehung von Kanaldefekten, wie etwa in der Epitaxialschicht 525, eine verbesserte effektive Breite (W_eff) und eine verbesserte Ausbeute ermöglichen.
Vorstehend ist zwar beschrieben worden, dass Dotanden erst nach dem Aufwachsen einer Epitaxialschicht in ein Substrat implantiert werden, aber bei einigen Ausführungsformen werden Dotanden schon vor dem Aufwachsen einer Epitaxialschicht in ein Substrat implantiert, um eine Wannenschicht herzustellen. In den folgenden Ausführungsformen können Strukturen, Materialien, Schritte, Prozesse und/oder Konfigurationen verwendet werden, die denen in den vorstehenden Ausführungsformen gleichen oder ähnlich sind, und ihre detaillierte Beschreibung kann entfallen.
Wie in 14 gezeigt ist, werden Dotanden in ein Substrat 1405 implantiert, um eine dotierte Schicht 1415 zum Beispiel unter Verwendung der Ionenimplantation herzustellen, die bei 3 beschrieben worden ist. In 15 wird ähnlich den Herstellungsschritten bei 2 eine Epitaxialschicht 1510 über der dotierten Schicht 1415 des Substrats 1405 epitaxial aufgewachsen. Die Epitaxialschicht 1510 kann zum Beispiel Silizium oder Siliziumcarbid (SiC) sein. Wenn man 3 mit 14 vergleicht, kann die Implantationsenergie, die bei der Ionenimplantation von 14 verwendet, niedriger als die sein, die in 3 verwendet wird, da in 14 die Epitaxialschicht 1510 nach dem Implantieren der Dotanden in das Substrat 1405 aufgewachsen wird. Bei einigen Ausführungsformen schließen sich nachfolgende Schritte, die zum Herstellen des FinFET-Bauelements 1300 ausgeführt werden, an die an, die in den 4 bis 13 dargestellt sind und unter Bezugnahme auf diese beschrieben sind.
Bei einigen Ausführungsformen werden statt der Herstellung eine SiC-Schicht über der Wannenschicht Kohlenstoff-Ionen an oder in der Nähe der Oberfläche einer dotierten Schicht (z. B. 315 in 3) implantiert, um eine Sperrschicht herzustellen. Die Implantation von Kohlenstoff-Ionen kann direkt auf der Oberfläche der dotierten Schicht oder durch eine Oxidschicht erfolgen, die auf der Oberfläche der dotierten Schicht hergestellt ist. Wenn eine Oxidschicht hergestellt ist, wird nach der Implantation von Kohlenstoff-Ionen die Oxidschicht zum Beispiel durch Trockenätzen und/oder Nassätzen entfernt.
Vorstehend ist zwar unter Bezugnahme auf 12 beschrieben worden, dass ein Ätzschritt an einer Trennungsisolierschicht (z. B. 1055 in 12) so ausgeführt wird, dass die resultierende Trennungsisolierschicht eine oberste Fläche hat, die im Wesentlichen gleich einer obersten Fläche einer dotierten Epitaxialschicht (z. B. 420 in 12) ist, aber bei anderen Ausführungsformen wird der Ätzschritt so ausgeführt, dass sich die Trennungsisolierschicht an einer anderen Stelle befindet.
Zum Beispiel ist in 16 eine Trennungsisolierschicht 1655 auf einer Oberfläche einer dotierten Schicht 1615 eines Substrats 1605 hergestellt worden. Bei einigen Ausführungsformen wird die Trennungsisolierschicht 1655 als Teil eines STI-Prozesses hergestellt und wird dann so geätzt, dass sie eine oberste Fläche hat, die im Wesentlichen gleich einer untersten Fläche einer dotierten Epitaxialschicht 1620 ist. Die Dicke t_STI der Trennungsisolierschicht 1655 kann in dem Bereich von etwa 20 nm bis etwa 500 nm liegen. Bei einigen Ausführungsformen liegt die Dicke t_STI der Trennungsisolierschicht 1655 in dem Bereich von etwa 30 nm bis etwa 200 nm. Bei einigen Ausführungsformen liegt eine Dicke T₁ der dotierten Epitaxialschicht 1620 in dem Bereich von etwa 2 mm bis etwa 10 nm.
Bei einigen Ausführungsformen werden zum Erzielen der Konfiguration von 16 die Schritte verwendet, die in den 2 bis 11 gezeigt sind. Bei anderen Ausführungsformen werden zum Erzielen der Konfiguration von 16 die Schritte, die in den 14 und 15 gezeigt sind, und anschließend die Schritte verwendet, die in den 4 bis 11 gezeigt sind. In 11 oder 15 wird der Ätzschritt an einer Trennungsisolierschicht (z. B. 1055 in 11) so ausgeführt, dass die resultierende Trennungsisolierschicht 1655 eine oberste Fläche hat, die im Wesentlichen gleich einer untersten Fläche der dotierten Epitaxialschicht 1620 ist. Die Dicke t_STI der Trennungsisolierschicht 1655 kann bei einigen Ausführungsformen in dem Bereich von etwa 100 nm bis etwa 500 nm liegen. Bei einigen Ausführungsformen liegt die Dicke T₁ der dotierten Epitaxialschicht 1620 in dem Bereich von etwa 5 nm bis etwa 30 nm.
Ein Teil der Finnenstrukturen 1650, der aus der Trennungsisolierschicht 1655 herausragt, wird zu einem Kanalbereich 1660 eines FinFET, und ein Teil der Finnenstrukturen 1650, der in die Trennungsisolierschicht 1655 eingebettet ist, wird zu einem Wannenbereich 1665 des FinFET. Der Wannenbereich 1665 des FinFET umfasst die dotierte Schicht 1615 und die dotierte Epitaxialschicht 1620.
In 17 wird eine Gate-Struktur auf den Finnenstrukturen 1650 und der Trennungsisolierschicht 1655 hergestellt, um ein FinFET-Bauelement 1700 herzustellen. Die Gate-Struktur umfasst eine Grenzschicht 1765, eine dielektrische Gate-Schicht 1770, eine Austrittsarbeits-Einstellungsschicht 1775 und eine Gate-Elektrode 1780, die jeweils auf den Finnenstrukturen 1750 und der Trennungsisolierschicht 1655 abgeschieden sind.
Bei anderen Ausführungsformen, die in 18 gezeigt sind, kann eine Trennungsisolierschicht (z. B. 1055 in 10) so geätzt werden, dass bei einer resultierenden Trennungsisolierschicht 1855 ein Teil einer dotierten Epitaxialschicht 1820 aus einer obersten Fläche der Trennungsisolierschicht 1855 herausragt und ein Teil der dotierten Epitaxialschicht 1820 in die Trennungsisolierschicht 1855 eingebettet ist. Die Dicke t_STI der Trennungsisolierschicht 1855 liegt bei einigen Ausführungsformen in dem Bereich von etwa 30 nm bis etwa 200 nm liegen. Bei einigen Ausführungsformen liegt eine Dicke T₂ des Teils der dotierten Epitaxialschicht 1820, der aus der obersten Fläche der Trennungsisolierschicht 1855 herausragt, in dem Bereich von etwa 1 nm bis etwa 30 nm. Bei einigen Ausführungsformen liegt eine Dicke T₃ des Teils der dotierten Epitaxialschicht 1820, der in die Trennungsisolierschicht 1855 eingebettet ist, in dem Bereich von etwa 1 nm bis etwa 7 nm.
Bei einigen Ausführungsformen werden zum Erzielen der Konfiguration von 18 die Schritte verwendet, die in den 2 bis 11 gezeigt sind. Bei anderen Ausführungsformen werden zum Erzielen der Konfiguration von 18 die Schritte, die in den 14 und 15 gezeigt sind, und anschließend die Schritte verwendet, die in den 4 bis 11 gezeigt sind. In 11 wird der Ätzschritt an einer Trennungsisolierschicht (z. B. 1055 in 11) so ausgeführt, dass die resultierende Trennungsisolierschicht 1855 einen Teil der dotierten Epitaxialschicht 1820, der aus der obersten Fläche der Trennungsisolierschicht 1855 herausragt, und einen Teil der dotierten Epitaxialschicht 1820 hat, der in die Trennungsisolierschicht 1855 eingebettet ist.
Ein Teil der Finnenstrukturen 1850, der aus der Trennungsisolierschicht 1855 herausragt, wird zu einem Kanalbereich 1860 eines FinFET, und ein Teil der Finnenstrukturen 1850, der in die Trennungsisolierschicht 1855 eingebettet ist, wird zu einem Wannenbereich 1865 des FinFET. Der Wannenbereich 1865 des FinFET umfasst eine dotierte Schicht 1815 und die dotierte Epitaxialschicht 1820.
In 19 wird eine Gate-Struktur auf den Finnenstrukturen 1850 und der Trennungsisolierschicht 1855 hergestellt, um ein FinFET-Bauelement 1900 herzustellen. Die Gate-Struktur umfasst eine Grenzschicht 1965, eine dielektrische Gate-Schicht 1970, eine Austrittsarbeits-Einstellungsschicht 1975 und eine Gate-Elektrode 1980, die jeweils auf den Finnenstrukturen 1950 und der Trennungsisolierschicht 1955 abgeschieden sind.
Die 20 bis 28 zeigen beispielhafte aufeinander folgende Schritte zur Herstellung eines FET-Halbleiter-Bauelements mit einer Finnenstruktur gemäß einigen Ausführungsformen der vorliegenden Erfindung. Möglicherweise sind nicht alle der dargestellten Komponenten erforderlich, aber eine oder mehrere Implementierungen können zusätzliche Komponenten umfassen, die in den Figuren nicht gezeigt sind. Abwandlungen der Anordnung und der Art der Komponenten können vorgenommen werden, ohne von dem Schutzumfang der hier dargelegten Ansprüche abzuweichen. Es können weitere Komponenten, andere Komponenten und/oder weniger Komponenten vorgesehen werden. Darüber hinaus kann die Reihenfolge der Schritte geändert werden.
In 20 wird eine Gruppe von Dotanden in ein Substrat 2005 implantiert, um eine dotierte Schicht 2015 in dem Substrat 2005 herzustellen. Es werden auch Co-Implantationsdotanden in das Substrat 2005 implantiert, sodass die dotierte Schicht 2015 die Co-Implantationsdotanden umfasst. Bei einigen Ausführungsformen werden ein oder mehrere Ionenimplantationsschritte verwendet, um die Gruppe von Wannendotanden und Co-Implantationsdotanden in das Substrat 2005 zu implantieren. In 20 ist zwar eine Ionenimplantation entweder für die n-Wanne oder die p-Wanne gezeigt, aber der Ionenimplantationsschritt für die n-Wanne und der Ionenimplantationsschritt für die p-Wanne werden getrennt ausgeführt. Die Gruppe von Wannendotanden kann zum Beispiel Bor, Bordifluorid (BF₂), Fluor, Indium oder eine Kombination davon umfassen, um eine p-Wanne für einen n-FinFET herzustellen, und kann Phosphor, Arsen, Fluor oder eine Kombination davon umfassen, um eine n-Wanne für einen p-FinFET herzustellen. Bei einigen Ausführungsformen sind die Co-Implantationsdotanden zum Beispiel Kohlenstoff, Stickstoff, Fluor oder Kombinationen davon. Bei einigen Ausführungsformen wird ein weiterer Ionenimplantationsschritt zum Implantieren eines APT-Implantationsstoffs durchgeführt, um einen Durchschlageffekt zu vermeiden. Der APT-Implantationsstoff wird in der Regel zur Steuerung des Volumenfinnen-Kurzkanaleffekts verwendet.
Die Co-Implantationsdotanden können zum Verhindern von Wechselwirkungen zwischen den Wannen- und den APT-Implantationsstoffen mit Defekten (z. B. Zwischengitteratomen/Leerstellen) in dem Substrat 2005 verwendet werden. Zum Beispiel können überschüssige Zwischengitteratome in dem Substrat 2005 zu einer Quelle für eine kurzzeitige erhöhte Diffusion (transient enhanced diffusion; TED) von Wannen-Implantationsstoffen (z. B. Bor für eine p-Wanne, Phosphor für eine n-Wanne) während eines Glühprozesses werden, da der Wannen-Implantationsstoff durch die Defekte diffundieren kann. Die Co-Implantationsdotanden können als Zwischengitteratom-Getter zum Reduzieren der TED fungieren.
Die zu verwendenden Co-Implantationsdotanden können von den verwendeten Arten des Wannen- und/oder APT-Dotanden abhängen. Zum Beispiel ist Kohlenstoff bei der Verhinderung der Bor-APT-Rückdiffusion in der Regel effektiver. Daher umfassen bei einigen Ausführungsformen die Co-Implantationsdotanden Kohlenstoff, wenn Bor in dem APT-Implantationsstoff verwendet wird. Als ein weiteres Beispiel ist Stickstoff bei der Verhinderung der Indium-APT-Rückdiffusion in der Regel effektiver als Kohlenstoff. Somit wird bei einigen Ausführungsformen bei Verwendung von Indium als der APT-Implantationsstoff Stickstoff zu einem besseren Kandidaten für die Co-Implantation als Kohlenstoff. Die Co-Implantationsdotanden sind in der Regel von den Wannen- und APT-Implantationsstoffen verschieden.
Bei einigen Ausführungsformen werden die Co-Implantationsdotanden gleichzeitig (z. B. während ein und desselben Dotierungsschritts) mit den Wannen-/APT-Implantationsdotanden implantiert. Bei einigen Ausführungsformen werden die Co-Implantationsdotanden nach den Wannen-/APT-Implantationsdotanden implantiert.
In 21 wird eine Epitaxialschicht 2125 über einer Oberfläche des Substrats 2005 epitaxial aufgewachsen. Die Epitaxialschicht 2125 kann zum Beispiel Silizium sein. Bei einigen Ausführungsformen ist die Epitaxialschicht 2125 leicht dotiertes Si. Die Epitaxialschicht 2125 ist zum Beispiel eine Si-Schicht, die mit Dotierungsstoffen in einer Menge von etwa 1 × 10¹⁶ cm^–3 bis etwa 1 × 10¹⁷ cm^–3 dotiert ist. Bei bestimmten Ausführungsformen ist die Epitaxialschicht 2125 eine undotierte Si-Schicht (Eigenleitungsschicht) (die Menge von Dotanden ist kleiner als etwa 1 × 10¹⁶ cm^–3). Bei anderen Ausführungsformen umfasst die Epitaxialschicht 2125 eine undotierte Si-Schicht, die über der dotierten Schicht 2015 hergestellt ist, und eine leicht dotierte Si-Schicht, die mit einer Menge von etwa 1 × 10¹⁶ cm^–3 bis etwa 1 × 10¹⁷ cm^–3 dotiert ist und auf der undotierten Si-Schicht hergestellt ist. Der Dotand kann Phosphor und/oder Arsen für den n-Kanal-FinFET und Bor für den p-Kanal-FinFET sein. Bei bestimmten Ausführungsformen wird eine leicht dotierte Si-Schicht mit einem n-Dotanden über dem p-Wannenbereich hergestellt und eine leicht dotierte Si-Schicht mit einem p-Dotanden wird über dem n-Wannen-Bereich hergestellt.
Die Si-Epitaxialschicht 2125 wird bei einigen Ausführungsformen bei einer Temperatur in dem Bereich von etwa 650°C bis etwa 750°C hergestellt. Die Temperaturen, die mit dem epitaxialen Aufwachsen der Epitaxialschicht 2125 verbunden sind, können bewirken, dass die Dotanden in der dotierten Schicht 2015 in die Epitaxialschicht 2125 eindiffundieren, sodass eine dotierte Schicht 2130 in der Epitaxialschicht 2125 entsteht. Die Epitaxialschicht 2125 wird später dazu verwendet, eine oder mehrere Finnenstrukturen herzustellen. Die Höhe h der Epitaxialschicht 2125 liegt bei einigen Ausführungsformen in dem Bereich von etwa 100 nm bis 300 nm und liegt bei anderen Ausführungsformen in dem Bereich von etwa 50 nm bis etwa 100 nm.
Die Co-Implantationsdotanden können dazu verwendet werden, die Steuerung der Dotandendiffusion zu erleichtern. Die Co-Implantationsdotanden können als ein Sperrmaterial verwendet werden, das mit der Gruppe von Dotanden vermischt wird, um das Dotandenprofil, das mit der Gruppe von Dotanden in der Wannenschicht 2015 assoziiert ist, zu begrenzen, um eine Rückdiffusion der Dotanden aus der Wannenschicht 2015 zu der Epitaxialschicht 2125 zu verringern. Zum Beispiel können die Co-Implantationsdotanden (z. B. C, N, F) verhindern, dass während eines Glühschritts Wannen-/APT-Dotanden in die Epitaxialschicht 2125 eindiffundieren. Die Begrenzung des Dotandenprofils erleichtert das Erreichen eines abrupten Dotandenprofils zwischen einem Kanalbereich eines resultierenden FinFET-Bauelements und einem Wannenbereich des resultierenden FinFET-Bauelements. Die Co-Implantationsdotanden können eine bessere Profil-Abruptheit zwischen dem Kanalbereich und dem Wannenbereich des resultierenden FinFET-Bauelements dadurch ermöglichen, dass sie als ein Zwischengitteratom-Getter funktionieren, der die Dotandendiffusion verzögert. Dadurch, dass Co-Implantationsdotanden als ein Zwischengitteratom-Getter funktionieren, können sie auch die Entstehung von Kanaldefekten bei der Finnenherstellung verringern.
Die Diffusion kann während eines thermischen Prozesses (z. B. Glühen, epitaxiales Aufwachsen) erfolgen und kann dazu führen, dass sich die Dotanden in dem Kanalbereich des resultierenden FinFET-Bauelements befinden, wodurch eine Leistungsminderung des Bauelements verursacht werden kann. Die Verringerung der Diffusion kann die Kurzkanalsteuerung und die Trägerbeweglichkeit verbessern und kann die zufällige Dotandenbewegung in den resultierenden FinFET-Bauelementen reduzieren. Darüber hinaus kann eine Verringerung der Entstehung von Kanaldefekten, wie etwa in der Epitaxialschicht 2125, eine verbesserte effektive Breite (W_eff) und eine verbesserte Ausbeute ermöglichen.
Bei einigen Ausführungsformen schließen sich Schritte nach dem Aufwachsen der Epitaxialschicht 2125 an Schritte an, die denen ähnlich sind, die vorstehend unter Bezugnahme auf die 7 bis 13 beschrieben worden sind. In 22 wird ähnlich wie bei den Schritten in 7 eine Maskenschicht 2235 über der Epitaxialschicht 2125 hergestellt. In 23 wird ähnlich wie bei den Schritten in 8 die Maskenschicht 2235 zu Maskenstrukturen 2335 strukturiert. In 24 werden ähnlich wie bei den Schritten in 9 unter Verwendung der Maskenstrukturen 2335 als Ätzmasken Finnenstrukturen 2450 durch Ätzen der dotierten Schicht 2130 der Epitaxialschicht 2125, der dotierten Epitaxialschicht 2015 und der dotierten Schicht 2015 des Substrats 2005 hergestellt. Bei einigen Ausführungsformen wird mindestens eine der Finnenstrukturen 2450 anschließend dazu verwendet, einen n-Kanal-Transistor herzustellen, und mindestens eine der Finnenstrukturen 2450 wird anschließend dazu verwendet, einen p-Kanal-Transistor herzustellen.
In 25 wird ähnlich wie bei den Schritten in 10 eine Trennungsisolierschicht 2555 auf einer Oberfläche der dotierten Schicht 2015 und um die Finnenstrukturen 2450 und die Maskenstrukturen 2335 herum hergestellt. In 26 werden ähnlich wie bei den Schritten in 11 die Maskenstrukturen 2335 und ein Teil der Trennungsisolierschicht 2555 entfernt. In 27 wird ähnlich wie bei den Schritten in 12 die Trennungsisolierschicht 2555 geätzt. In 28 wird ähnlich wie bei den Schritten in 13 eine Gate-Struktur auf den Finnenstrukturen 2450 und der Trennungsisolierschicht 2555 hergestellt, um ein FinFET-Bauelement 2800 herzustellen. Die Gate-Struktur umfasst eine Grenzschicht 2865, eine dielektrische Gate-Schicht 2870, eine Austrittsarbeits-Einstellungsschicht 2875 und eine Gate-Elektrode 2880, die jeweils auf den Finnenstrukturen 2450 und der Trennungsisolierschicht 2555 abgeschieden werden. Bei einigen Ausführungsformen wird eine Gate-Struktur über einer Finnenstruktur hergestellt. Bei anderen Ausführungsformen wird eine Gate-Struktur über einer oder mehreren Finnenstrukturen für einen oder mehrere n-Kanal-Transistoren hergestellt, und eine Gate-Struktur wird über einer oder mehreren Finnenstrukturen für einen oder mehrere p-Kanal-Transistoren hergestellt.
Bei einigen Ausführungsformen kann die Verwendung einer Sperrschicht (z. B. der Epitaxialschicht 210 und/oder von Co-Implantationsdotanden) die Steuerung der Dotandendiffusion erleichtern, um eine Verbesserung der Übergangsabruptheit von 10 nm Dotierungsprofiltiefe je Dekade der Änderung der Dotierungskonzentration (als 10 nm/dec bezeichnet) im Vergleich zu dem Fall ohne die Sperrschicht zu ermöglichen. Darüber hinaus kann einer Verringerung der Dotanden um 28% in einem Kanalbereich (z. B. 1260) einer Finnenstruktur (z. B. 950) auf Grund der Diffusion von Dotanden aus einem Wannenbereich (z. B. 1265) der Finnenstruktur erreicht werden. Außerdem kann die Sperrschicht eine Verringerung oder Eliminierung des Dotierungsverlusts von einer Finnen-Unterseite ermöglichen, wie etwa durch die Diffusion von Dotanden in dem Kanalbereich zu dem Wannenbereich.
Die Lage der dotierten Epitaxialschicht (z. B. 420 in 4, 1620 in 16, 1820 in 18) in Bezug zu der Lage der Trennungsisolierschicht (z. B. 1055 in 12, 1655 in 16, 1855 in 18) kann die Kurzkanalsteuerung und die Übergangsabruptheit beeinflussen. In einigen Fällen kann der Ätzschritt so ausgeführt werden, dass sich die dotierte Epitaxialschicht über der obersten Fläche der Trennungsisolierschicht befindet, wodurch eine verbesserte SCE-Steuerung für eine kurze Gate-Länge (Lg) möglich wird. In einigen Fällen kann durch Verwendung der Epitaxialschicht 1620 in 16 die Übergangsabruptheit im Vergleich zu der Verwendung der Epitaxialschicht 420 in 4 um 4 nm/dec verbessert werden.
Die Verwendung einer Sperrschicht, wie etwa einer SiC-Epitaxialschicht (z. B. der Epitaxialschicht 210) oder einer Co-Implantation, kann eine geringere Rückdiffusion in den Kanal und eine verbesserte Kanal-Abruptheit im Vergleich zu einem Ausgangsfall ermöglichen, in dem keine solche Sperrschicht verwendet wird. Als ein Beispiel kann Kohlenstoff in der Sperrschicht verwendet werden, wie etwa in der Epitaxialschicht oder bei der Co-Implantation. Wenn eine SiC-Epitaxialschicht (z. B. die Epitaxialschicht 210) als die Sperrschicht verwendet wird und die Epitaxialschicht vor der Implantation aufgewachsen wird (z. B. in 3), kann die mittlere Kanal-Dotierungskonzentration zum Beispiel etwa die Hälfte der Konzentration des Ausgangsfalls betragen, die Dotierungskonzentration an der Finnen-Unterseite kann zum Beispiel zwei Drittel der Konzentration des Ausgangsfalls betragen, und die Kanal-Abruptheit kann zum Beispiel zwei Drittel derjenigen des Ausgangsfalls betragen. Ähnliche Ergebnisse entstehen, wenn eine SiC-Epitaxialschicht (z. B. die Epitaxialschicht 1510) als die Sperrschicht verwendet wird, wobei die Epitaxialschicht nach der Implantation aufgewachsen wird (z. B. in 14), sowie bei Verwendung von Kohlenstoff bei der Co-Implantation.
29 zeigt ein Beispiel für eine Dotierungskonzentration in verschiedenen Tiefen von Finnenstrukturen. Die Kurve 2910 stellt eine Beziehung zwischen der Dotierungskonzentration in verschiedenen Tiefen der Finnenstruktur in einem Fall ohne Sperrschicht dar, der zu Vergleichszwecken als Ausgangsfall A bezeichnet werden kann.
In dem Ausgangsfall A ist die Dotierungskonzentrationskurve 2910 im Wesentlichen symmetrisch zu einer Linie 2905, die der Spitzenkonzentration (maximalen Konzentration) entspricht. Von der Position der Spitzenkonzentration zu dem Kanalbereich nimmt die Dotierungskonzentration um zum Beispiel etwa 40 nm/dec auf etwa 50 nm/dec ab. Hier bezeichnet die Formulierung „nimmt um X nm/dec ab” eine Kanal-Abruptheit und bedeutet, dass die Dotierungskonzentration 1/10 beträgt, wenn sich die Position um X nm (zu dem Kanalbereich oder nach links in 29) bewegt.
Im Gegensatz dazu nimmt bei Verwendung der Sperrschicht die Dotierungskonzentration 2920 um weniger als etwa 30 nm/dec ab. Bei einigen Ausführungsformen nimmt die Dotierungskonzentration 2920 um weniger als etwa 20 nm/dec ab. Daher ist die Dotierungskonzentration bei Verwendung der Sperrschicht asymmetrisch zu der Linie 2905, die der Spitzenkonzentration entspricht.
30 zeigt ein Beispiel für die Beziehungen zwischen der Dotierungskonzentration in verschiedenen Tiefen von Finnenstrukturen, wenn Bor als ein p-Dotand für einen n-FinFET verwendet wird. Eine Kurve 3005 zeigt die Beziehung zwischen der Dotierungskonzentration von Kohlenstoff in verschiedenen Tiefen der Finnenstrukturen, wenn es keine Sperrschicht gibt, was zu Vergleichszwecken als Ausgangsfall B bezeichnet werden kann. Eine Kurve 3010 zeigt eine Beziehung zwischen der Dotierungskonzentration von Kohlenstoff in verschiedenen Tiefen der Finnenstrukturen in dem Fall, dass eine SiC-Epitaxialschicht (z. B. die Epitaxialschicht 210) vor einer Implantation aufgewachsen wird (z. B. in 3) und als eine Sperrschicht verwendet wird. Eine Kurve 3015 zeigt eine Beziehung zwischen der Dotierungskonzentration von Kohlenstoff in verschiedenen Tiefen der Finnenstrukturen in dem Fall, dass Kohlenstoff co-implantiert wird (z. B. in 20) und als eine Sperrschicht verwendet wird. Eine Kurve 3020 zeigt eine Beziehung zwischen der Dotierungskonzentration von Kohlenstoff in verschiedenen Tiefen der Finnenstrukturen in dem Fall, dass eine SiC-Epitaxialschicht (z. B. die Epitaxialschicht 1510) nach einer Implantation aufgewachsen wird (z. B. in 14) und als eine Sperrschicht verwendet wird.
In dem Ausgangsfall B beträgt die mittlere Kanal-Dotierungskonzentration zum Beispiel 4,6 × 10¹⁸ cm^–3, die Dotierungskonzentration an der Finnen-Unterseite beträgt zum Beispiel 1,7 × 10¹⁹ cm^–3, und die Kanal-Abruptheit beträgt 42 nm/dec. Wenn eine SiC-Epitaxialschicht (z. B. die Epitaxialschicht 210) als die Sperrschicht verwendet wird und die Epitaxialschicht vor der Implantation aufgewachsen wird (z. B. in 3), beträgt die mittlere Kanal-Dotierungskonzentration zum Beispiel 2,2 × 10¹⁸ cm^–3, die Dotierungskonzentration an der Finnen-Unterseite beträgt zum Beispiel 1,1 × 10¹⁹ cm^–3, und die Kanal-Abruptheit beträgt 28 nm/dec. Wenn eine SiC-Epitaxialschicht (z. B. die Epitaxialschicht 1510) als die Sperrschicht verwendet wird und die Epitaxialschicht nach der Implantation aufgewachsen wird (z. B. in 14), beträgt die mittlere Kanal-Dotierungskonzentration zum Beispiel 1,6 × 10¹⁸ cm^–3, die Dotierungskonzentration an der Finnen-Unterseite beträgt zum Beispiel 1,2 × 10¹⁹ cm^–3, und die Kanal-Abruptheit beträgt 24 nm/dec. Wenn Kohlenstoff bei der Co-Implantation verwendet wird, beträgt die mittlere Kanal-Dotierungskonzentration zum Beispiel 2,2 × 10¹⁸ cm^–3, die Dotierungskonzentration an der Finnen-Unterseite beträgt zum Beispiel 1,1 × 10¹⁹ cm^–3, und die Kanal-Abruptheit beträgt 28 bis 30 nm/dec. In der Regel ermöglicht die Verwendung einer Sperrschicht (z. B. einer Epitaxialschicht oder einer Co-Implantation) eine niedrigere mittlere Kanal-Dotierungskonzentration und eine bessere Kanal-Abruptheit. Außer den Eigenschaften der FinFET-Bauelemente, wie etwa mittlere Kanal-Dotierungskonzentration und Kanal-Abruptheit, müssen möglicherweise auch Faktoren wie Einfachheit und Kosten der Herstellung berücksichtigt werden, wenn über die Art der Sperrschicht entschieden wird, z. B. Aufwachsen einer Epitaxialschicht oder Co-Implantation.
In der Regel ermöglicht die Verwendung einer Sperrschicht (z. B. einer Epitaxialschicht oder einer Co-Implantation) eine niedrigere mittlere Kanal-Dotierungskonzentration, eine niedrigere Dotierungskonzentration an der Finnen-Unterseite und eine bessere Kanal-Abruptheit. Außer den Eigenschaften der FinFET-Bauelemente, wie etwa mittlere Kanal-Dotierungskonzentration, Dotierungskonzentration an der Finnen-Unterseite und Kanal-Abruptheit, müssen möglicherweise auch Faktoren wie Einfachheit und Kosten der Herstellung berücksichtigt werden, wenn über die Art der Sperrschicht entschieden wird, z. B. Aufwachsen einer Epitaxialschicht oder Co-Implantation.
Bei einem Aspekt der vorliegenden Erfindung wird bei einem Verfahren zur Herstellung eines Halbleiter-Bauelements eine dotierte Schicht, die mit einem ersten Dotanden dotiert wird, in einem Substrat hergestellt. Auf der dotierten Schicht wird eine Halbleiterschicht hergestellt. Eine Finnenstruktur wird dadurch hergestellt, dass zumindest die Halbleiterschicht und die dotierte Schicht so strukturiert werden, dass die Finnenstruktur einen Kanalbereich, der die Halbleiterschicht umfasst, und einen Wannenbereich aufweist, der die dotierte Schicht umfasst. Eine Trennungsisolierschicht wird so hergestellt, dass der Kanalbereich der Finnenstruktur aus der Trennungsisolierschicht herausragt und der Wannenbereich der Finnenstruktur in die Trennumgsisolierschicht eingebettet ist. Über einem Teil der Finnenstruktur und der Trennungsisolierschicht wird eine Gate-Struktur hergestellt. Die Halbleiterschicht umfasst eine dotierte Siliziumschicht und/oder eine undotierte Siliziumschicht.
Bei einem weiteren Aspekt der vorliegenden Erfindung wird bei einem Verfahren zur Herstellung eines Halbleiter-Bauelements eine erste dotierte Schicht für eine p-Wanne in einem Substrat hergestellt. Die erste dotierte Schicht weist einen ersten Dotanden auf. Eine zweite dotierte Schicht für eine n-Wanne wird in dem Substrat hergestellt. Die zweite dotierte Schicht weist einen zweiten Dotanden auf. Eine Halbleiterschicht wird über dem Substrat an den Stellen hergestellt, an denen die erste und die zweite dotierte Schicht hergestellt sind. Eine erste Finnenstruktur wird durch Strukturieren der Halbleiterschicht und der ersten dotierten Schicht hergestellt, und eine zweite Finnenstruktur wird durch Strukturieren der Halbleiterschicht und der zweiten dotierten Schicht hergestellt. Eine Trennungsisolierschicht wird so hergestellt, dass obere Teile der ersten und der zweiten Finnenstruktur aus der Trennungsisolierschicht herausragen und untere Teile der ersten und der zweiten Finnenstruktur in die Trennungsisolierschicht eingebettet sind. Über der ersten Finnenstruktur und/oder der zweiten Finnenstruktur wird eine Gate-Struktur hergestellt. Die Halbleiterschicht umfasst eine dotierte Siliziumschicht und/oder eine undotierte Siliziumschicht.
Bei einem noch weiteren Aspekt der vorliegenden Erfindung weist ein Halbleiter-Bauelement mit einem FinFET-Bauelement Folgendes auf: eine Finnenstruktur, die eine Wannenschicht, die mit einem ersten Dotanden dotiert ist, und eine Kanalschicht umfasst; eine Trennungsisolierschicht, wobei die Kanalschicht der Finnenstruktur aus der Trennungsisolierschicht herausragt und die Wannenschicht in die Trennungsisolierschicht eingebettet ist; und eine Gate-Struktur, die über zumindest einem Teil der Kanalschicht und der Trennungsisolierschicht angeordnet ist. In der Finnenstruktur ist eine Konzentration des ersten Dotanden asymmetrisch entlang einer Tiefenrichtung in Bezug zu einer Position, die einer Spitzenkonzentration des ersten Dotanden entspricht.
Vorstehend sind Merkmale verschiedener Ausführungsformen oder Beispiele beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen oder Beispielen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims

Verfahren zur Herstellung eines Halbleiter-Bauelements, mit den folgenden Schritten: Herstellen einer dotierten Schicht, die mit einem ersten Dotanden dotiert wird, in einem Substrat; Herstellen einer Halbleiterschicht auf der dotierten Schicht; Herstellen einer Finnenstruktur durch Strukturieren zumindest der Halbleiterschicht und der dotierten Schicht derart, dass die Finnenstruktur einen Kanalbereich, der die Halbleiterschicht umfasst, und einen Wannenbereich, der die dotierte Schicht umfasst, aufweist; Herstellen einer Trennungsisolierschicht so, dass der Kanalbereich der Finnenstruktur aus der Trennungsisolierschicht herausragt und der Wannenbereich der Finnenstruktur in die Trennungsisolierschicht eingebettet ist; und Herstellen einer Gate-Struktur über einem Teil der Finnenstruktur und der Trennungsisolierschicht, wobei die Halbleiterschicht eine dotierte Siliziumschicht und/oder eine undotierte Siliziumschicht umfasst.
Verfahren nach Anspruch 1, wobei die Halbleiterschicht durch epitaxiales Aufwachsen hergestellt wird.
Verfahren nach Anspruch 2, wobei die Halbleiterschicht bei einer Temperatur in dem Bereich von 650°C bis 750°C epitaxial hergestellt wird.
Verfahren nach einem der vorhergehenden Ansprüche, wobei zumindest ein Teil der Halbleiterschicht aus der Trennungsisolierschicht herausragt.
Verfahren nach einem der vorhergehenden Ansprüche, wobei zumindest ein Teil der Halbleiterschicht in die Trennungsisolierschicht eingebettet ist.
Verfahren nach einem der vorhergehenden Ansprüche, wobei das Herstellen der dotierten Schicht das Implantieren des ersten Dotanden in das Substrat umfasst.
Verfahren nach einem der vorhergehenden Ansprüche, wobei der erste Dotand mindestens ein Element aus der Gruppe Kohlenstoff, Stickstoff und Fluor umfasst.
Verfahren nach einem der vorhergehenden Ansprüche, wobei die Halbleiterschicht eine undotierte Siliziumschicht, die auf dem Substrat hergestellt wird, und eine dotierte Siliziumschicht, die auf der undotierten Siliziumschicht hergestellt wird, umfasst.
Verfahren nach einem der vorhergehenden Ansprüche, wobei die Halbleiterschicht eine undotierte Siliziumschicht mit einer Dotierungsmenge von weniger als 1 × 10¹⁷ cm^–3 umfasst.
Verfahren nach einem der vorhergehenden Ansprüche, wobei in der Finnenstruktur eine Konzentration des ersten Dotanden entlang einer Tiefenrichtung asymmetrisch in Bezug zu einer Position ist, die einer Spitzenkonzentration des ersten Dotanden entspricht.
Verfahren zur Herstellung eines Halbleiter-Bauelements, mit den folgenden Schritten: Herstellen einer ersten dotierten Schicht für eine p-Wanne in einem Substrat, wobei die erste dotierte Schicht einen ersten Dotanden aufweist; Herstellen einer zweiten dotierten Schicht für eine n-Wanne in dem Substrat, wobei die zweite dotierte Schicht einen zweiten Dotanden aufweist; Herstellen einer Halbleiterschicht über dem Substrat an den Stellen, an denen die erste und die zweite dotierte Schicht gebildet sind; Herstellen einer ersten Finnenstruktur durch Strukturieren der Halbleiterschicht und der ersten dotierten Schicht und Herstellen einer zweiten Finnenstruktur durch Strukturieren der Halbleiterschicht und der zweiten dotierten Schicht; Herstellen einer Trennungsisolierschicht so, dass obere Teile der ersten und der zweiten Finnenstruktur aus der Trennungsisolierschicht herausragen und untere Teile der ersten und der zweiten Finnenstruktur in die Trennungsisolierschicht eingebettet sind; und Herstellen einer Gate-Struktur über der ersten Finnenstruktur und/oder der zweiten Finnenstruktur, wobei die Halbleiterschicht eine dotierte Siliziumschicht und/oder eine undotierte Siliziumschicht umfasst.
Verfahren nach Anspruch 11, wobei die Halbleiterschicht bei einer Temperatur in dem Bereich von 650°C bis 750°C epitaxial hergestellt wird.
Verfahren nach Anspruch 11 oder 12, wobei das Herstellen der ersten dotierten Schicht das Implantieren des ersten Dotanden in das Substrat umfasst und der erste Dotand mindestens ein Element aus der Gruppe Phosphor und Arsen und mindestens ein Element aus der Gruppe Kohlenstoff, Stickstoff und Fluor umfasst.
Verfahren nach einem der Ansprüche 11 bis 13, wobei das Herstellen der zweiten dotierten Schicht das Implantieren des zweiten Dotanden in das Substrat umfasst und der zweite Dotand Bor und mindestens ein Element aus der Gruppe Kohlenstoff, Stickstoff und Fluor umfasst.
Verfahren nach einem der Ansprüche 11 bis 14, wobei die Halbleiterschicht eine undotierte Siliziumschicht, die auf dem Substrat hergestellt wird, und eine dotierte Siliziumschicht, die auf der undotierten Siliziumschicht hergestellt wird, umfasst.
Verfahren nach einem der Ansprüche 11 bis 15, wobei die Halbleiterschicht eine dotierte Siliziumschicht umfasst.
Verfahren nach einem der Ansprüche 11 bis 16, wobei in der Finnenstruktur eine Konzentration des ersten Dotanden entlang einer Tiefenrichtung asymmetrisch in Bezug zu einer Position ist, die einer Spitzenkonzentration des ersten Dotanden entspricht.
Verfahren nach einem der Ansprüche 11 bis 17, wobei in der Finnenstruktur eine Konzentration des zweiten Dotanden entlang einer Tiefenrichtung asymmetrisch in Bezug zu einer Position ist, die einer Spitzenkonzentration des zweiten Dotanden entspricht.
Halbleiter-Bauelement, das ein FinFET-Bauelement umfasst, mit: einer Finnenstruktur, die eine Wannenschicht, die mit einem ersten Dotanden dotiert ist, und eine Kanalschicht umfasst; einer Trennungsisolierschicht, wobei die Kanalschicht der Finnenstruktur aus der Trennungsisolierschicht herausragt und die Wannenschicht in die Trennungsisolierschicht eingebettet ist; und einer Gate-Struktur, die über zumindest einem Teil der Kanalschicht und der Trennungsisolierschicht angeordnet ist, wobei in der Finnenstruktur eine Konzentration des ersten Dotanden entlang einer Tiefenrichtung asymmetrisch in Bezug zu einer Position ist, die einer Spitzenkonzentration des ersten Dotanden entspricht.
Halbleiter-Bauelement nach Anspruch 19, wobei der erste Dotand mindestens ein Element aus der Gruppe Kohlenstoff, Stickstoff und Flur umfasst.