DE102019109861A1 - Gatestapel-Behandlung - Google Patents

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Chia-Ming Tsai
Ming-Te Chen
Shih-Chi Lin
Zack Chong
Tien-Wei YU
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    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01009—Fluorine [F]

Abstract

Die vorliegende Erfindung beschreibt ein Verfahren zum Herstellen von Gatestapelschichten mit einer Fluorkonzentration bis zu etwa 35 Atom-%. Das Verfahren umfasst das Herstellen eines Dielektrikumstapels und einer Sperrschicht und das Vollsaugen des Dielektrikumstapels und/oder der Sperrschicht in einem fluorhaltigen Gas. Das Verfahren umfasst weiterhin das Abscheiden einer oder mehrerer Austrittsarbeitsschichten auf der dielektrischen High-k-Schicht und das Vollsaugen mindestens einer der einen oder der mehreren Austrittsarbeitsschichten in dem fluorhaltigen Gas. Das Verfahren umfasst außerdem einen optionalen Glühprozess zum Eintreiben von Fluor, um zusammen mit einer Opfer-Blockierschicht ein Herausdiffundieren des Fluors und sein Entweichen in die Atmosphäre zu verhindern.

Description

  • Querverweis auf verwandte Anmeldung
  • Die vorliegende Anmeldung beansprucht die Priorität der am 26. September 2018 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen 62/736.766 und dem Titel „Gate Dielectric Treatment“ („Gatedielektrikum-Behandlung“, die durch Bezugnahme aufgenommen ist.
  • Hintergrund
  • Eine Schwellenspannung eines Transistors (z. B. eines p-Transistors) kann durch Einstellen einer Dicke von Austrittsarbeitsschichten in einer Gatestruktur des Transistors angepasst werden. Eine Verkleinerung der Transistor-Gatestruktur zum Herstellen von kleineren Bauelementen bringt jedoch Probleme beim Anpassen der Schwellenspannung mit sich, da die Einstellung der Dicke der Austrittsarbeitsschichten auf Grund einer Verringerung eines Abstands zwischen Transistoren begrenzt ist.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • 1 ist eine Schnittansicht eines teilweise hergestellten Gatestapels, gemäß einigen Ausführungsformen.
    • 2 eine vergrößerte Darstellung von Austrittsarbeitsschichten in teilweise hergestellten Gate-Stapeln von p-Transistoren, gemäß einigen Ausführungsformen.
    • Die 3A und 3B zeigen ein Verfahren zum Herstellen eines Gatestapels, das Fluorierungsprozesse und optionale Glühprozesse umfasst, gemäß einigen Ausführungsformen.
    • 4 ist eine Schnittansicht eines teilweise hergestellten Gatestapels, gemäß einigen Ausführungsformen.
    • 5 ist eine Schnittansicht eines teilweise hergestellten Gatestapels während eines Fluorierungsprozesses, gemäß einigen Ausführungsformen.
    • 6 ist eine Schnittansicht eines teilweise hergestellten Gatestapels nach der Herstellung einer Opfer-Blockierschicht, gemäß einigen Ausführungsformen.
    • 7 ist ein SIMS-Diagramm (SIMS: Sekundärionen-Massenspektrometrie) mit zwei Fluorkonzentrationsverteilungsprofilen in einer dielektrischen High-k-Schicht und einer dielektrischen Grenzflächenschicht eines teilweise hergestellten Gatestapels, gemäß einigen Ausführungsformen.
    • 8 ist eine Schnittansicht eines teilweise hergestellten Gatestapels während eines Fluorierungsprozesses einer Sperrschicht, gemäß einigen Ausführungsformen.
    • 9 ist eine Schnittansicht eines teilweise hergestellten Gatestapels nach der Herstellung einer Opfer-Blockierschicht auf der Sperrschicht, gemäß einigen Ausführungsformen.
    • 10 ist ein SIMS-Diagramm mit zwei Fluorkonzentrationsverteilungsprofilen in einer Sperrschicht, einer Verkappungsschicht, einer dielektrischen High-k-Schicht und einer dielektrischen Grenzflächenschicht eines teilweise hergestellten Gatestapels, gemäß einigen Ausführungsformen.
    • 11 ist eine Schnittansicht eines teilweise hergestellten Gatestapels während eines Fluorierungsprozesses für eine oder mehrere Austrittsarbeitsschichten, gemäß einigen Ausführungsformen.
    • 12 ist ein SIMS-Diagramm mit zwei Fluorkonzentrationsverteilungsprofilen in einem Austrittsarbeitsstapel eines teilweise hergestellten Gatestapels, gemäß einigen Ausführungsformen.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Der hier verwendete Begriff „Nenn-“ bezeichnet einen gewünschten oder Sollwert einer Eigenschaft oder eines Parameters für eine Komponente oder einen Prozessschritt, die/der während der Entwurfsphase für ein Produkt oder einen Prozess festgelegt wird, zusammen mit einem Bereich von Werten über und/oder unter dem Sollwert. Der Bereich von Werten ergibt sich aus geringfügigen Schwankungen bei Herstellungsprozessen oder -toleranzen.
  • Der hier verwendete Begriff „etwa“ gibt den Wert einer gegebenen Größe an, der auf Grund eines bestimmten Technologieknotens variieren kann, der mit dem erfindungsgemäßen Halbleiter-Bauelement assoziiert ist. Auf Grund des speziellen Technologieknotens kann der Begriff „etwa“ bei einigen Ausführungsformen einen Wert einer gegebenen Größe angeben, der in einem Bereich von zum Beispiel 5 bis 30 % des Werts variiert (z. B. ±5 %, ±10 %, ±20 % oder ±30 % des Werts).
  • Der hier verwendete Begriff „vertikal“ bedeutet nominell senkrecht zu der Oberfläche eines Substrats.
  • Die Austrittsarbeitsschichten in der Gatestruktur eines Finnen-Transistors (z. B. eines Finnen-Feldeffekttransistors oder FinFET) steuern teilweise die Schwellenspannung des Transistors. Insbesondere hängt der Wert der Schwellenspannung eines FinFET von der Gesamtdicke und der Art der Austrittsarbeitsschichten ab. Somit ist es durch Steuern der Dicke der Austrittsarbeitsschichten (oder der Anzahl der Austrittsarbeitsschichten) in jedem FinFET möglich, FinFETs mit unterschiedlichen Schwellenspannungen auf dem gleichen Substrat herzustellen. Zum Beispiel können FinFETs mit einer niedrigen Schwellenspannung für Kleinleistungs- oder Ultrakleinleistungs-Anwendungen in dem Chip verwendet werden, und FinFETs mit einer höheren Schwellenspannung können für Hochleistungs-Anwendungen in dem Chip verwendet werden.
  • P-FinFETs und n-FinFETs zeigen eine unterschiedliche absolute Schwellenspannung (z. B. Größe der Schwellenspannung unabhängig von ihrem Vorzeichen), da die Austrittsarbeitsmetalle, die in p-FinFETs und n-FinFETs verwendet werden, hinsichtlich der Dicke, Anzahl und/oder Zusammensetzung unterschiedlich sein können. Daher haben p-FinFETs rechnerisch eine höhere Schwellenspannung als n-FinFETs. P-FinFETs erfordern zum Beispiel eine höhere Spannung zum Einschalten (d. h., zum Fließenlassen eines Stroms zwischen den Source- und den Drain-Anschlüssen des Transistors). Aus diesem Grund können p-FinFETs im Vergleich zu n-FinFETs als „schwach“ bezeichnet werden. Eine Möglichkeit zum Reduzieren (d. h. Senken) der Schwellenspannung der p-FinFETs besteht darin, die Dicke der jeweiligen Austrittsarbeitsschichten zu erhöhen. Die Dicke der Austrittsarbeitsschichten wird jedoch durch Verkleinerungsbeschränkungen begrenzt. Wenn zum Beispiel der Finnenabstand und der Gate-Abstand abnehmen, nimmt auch der verfügbare Platz für die Austrittsarbeitsschichten entsprechend ab. Dadurch wird das Erhöhen der Dicke einer oder mehrerer Austrittsarbeitsschichten in p-FinFETs problematisch. Zum Beispiel können auf Grund des begrenzten Platzes zwischen den Finnen bestehende oder dickere Austrittsarbeitsschichten eine schlechte Spaltfüllung zeigen, was zu Hohlräumen und zu einer unvorhersehbaren Schwellenspannungsschwankung über den Wafer hinweg führen kann. Daher sind dickere oder mehr Austrittsarbeitsschichten für p-FinFETs möglicherweise keine Option für Technologieknoten künftiger Generationen.
  • Ausführungsformen der vorliegenden Erfindung sind auf ein Verfahren gerichtet, das einen oder mehrere Fluorierungsprozesse umfasst, die für Gatestapelschichten von n- und p-FinFETs verwendet werden können. Jeder Fluorierungsprozess kann Fluorspiegel von etwa 0,01 Atom-% bis etwa 35 Atom-% bewirken. Außerdem kann der Fluorierungsprozess für eine oder mehrere Schichten des Gatestapels verwendet werden, unter anderem das Gatedielektrikum, die Sperrschicht und/oder eine der Austrittsarbeitsschichten des Gatestapels. Darüber hinaus werden für den Fluorierungsprozess keine Implantationen oder energiereichen Prozesse (z. B. Plasmaprozesse) verwendet, die die Gatestapelschichten beschädigen könnten. Bei einigen Ausführungsformen umfasst der Fluorierungsprozess das Vollsaugen einer oder mehrerer Gatestapelschichten mit einem fluorhaltigen Gas, z. B. Stickstofftrifluorid (NF3), reinem Fluorgas (F2) und dergleichen, bei Temperaturen von etwa 70 °C bis etwa 950 °C (z. B. etwa 70 °C, etwa 130 °C, etwa 250 °C, etwa 370 °C, etwa 550 °C, etwa 650 °C, etwa 700 °C, etwa 900 °C). Wenn der Fluorierungsprozess an dem Gatedielektrikum und/oder der Sperrschicht durchgeführt wird, kann ein optionaler Glühprozess durchgeführt werden, um die Fluorkonzentrationsverteilung in dem Gatedielektrikum und/oder der Sperrschicht zu modulieren. In diesem Fall kann eine Opfer-Blockierschicht auf dem Gatedielektrikum und/oder der Sperrschicht hergestellt werden, um ein Herausdiffundieren von Fluor während des Glühprozesses zu verhindern. Bei einigen Ausführungsformen werden durch die Fluorierung die Haftzentren in dem Gatedielektrikum dadurch reduziert, dass Sauerstoff-Leerstellen passiviert werden und die Zuverlässigkeit des Gate-Dielektrikums verbessert wird. Bei einigen Ausführungsformen wird durch die Fluorierung des Gate-Dielektrikums die Dichte von Grenzflächen-Haftzentren (DIT) an der Grenzfläche zwischen dem Gatedielektrikumstapel und dem Substrat durch Passivierung von nichtpaarigen Bindungen reduziert, was wiederum die Zuverlässigkeit des Gatedielektrikumstapels verbessert. Bei einigen Ausführungsformen wird durch die Fluorierung der Sperrschicht deren Austrittsarbeit erhöht, wodurch wiederum die Schwellenspannung der p-Transistoren gesenkt wird. Außerdem kann durch die Fluorierung der Sperrschicht die Zuverlässigkeit des Gatedielektrikumstapels dadurch verbessert werden, dass die Haftzentren in dem Gatedielektrikumstapel durch Passivierung von Sauerstoff-Leerstellen teilweise reduziert werden. Bei einigen Ausführungsformen wird durch die Fluorierung der einen oder der mehreren Austrittsarbeitsschichten die effektive Austrittsarbeit dieser Schichten erhöht, die Schwellenspannung von p-Transistoren wird gesenkt, und die Haftzentren in dem Gatedielektrikumstapel werden durch Passivierung von Sauerstoff-Leerstellen teilweise reduziert. Daher kann die Fluorierung der einen oder der mehreren Austrittsarbeitsschichten auch die Zuverlässigkeit des Gatedielektrikumstapels verbessern.
  • 1 zeigt einen teilweise hergestellten Gatestapel 100 auf einem oberen Teil von Finnen 110, die senkrecht zu einer Oberseite eines Substrats 120 hergestellt werden. Isolationsbereiche 130 trennen die Finnen 110 elektrisch. Außerdem trennen die Isolationsbereiche 130 den teilweise hergestellten Gatestapel 100 elektrisch von dem Substrat 120. Beispielhaft und nicht beschränkend kann das Substrat 120 ein massiver Halbleiterwafer, z. B. ein Siliziumwafer, oder ein Halbleiter-auf-Isolator-Wafer, z. B. ein Silizium-auf-Isolator-Wafer (SOI-Wafer), sein. Bei einigen Ausführungsformen können die Finnen 110 Folgendes aufweisen: (I) Silizium; (II) einen Verbindungshalbleiter, wie etwa Galliumarsenid (GaAs), Galliumphosphid (GaP), Indiumphosphid (InP), Indiumarsenid (InAs), Indiumantimonid (InSb) und/oder Siliziumgermanium (SiGe); (III) einen Legierungshalbleiter, wie etwa Galliumarsenidphosphid (GaAsP), Aluminiumindiumarsenid (AllnAs), Aluminiumgalliumarsenid (AIGaAs), Galliumindiumarsenid (GalnAs), Galliumindiumphosphid (GalnP) und/oder Galliumindiumarsenidphosphid (GaInAsP); oder (IV) Kombinationen davon. Bei einigen Ausführungsformen sind die Isolationsbereiche 130 STI-Strukturen (STI: flache Grabenisolation), die ein dielektrisches Material auf Siliziumbasis aufweisen, wie etwa Siliziumoxid (SiO2), Siliziumnitrid (Si3N4), Siliziumoxidnitrid (SiON), Fluorsilicatglas (FSG), ein dielektrisches Low-k-Material (z. B. mit einem k-Wert, der kleiner als etwa 3,9 ist) und/oder andere geeignete dielektrische Materialien mit geeigneten Grabenfüllungseigenschaften.
  • Der teilweise hergestellte Gatestapel 100 weist mehrere vertikal aufeinander gestapelte Schichten auf, wie in 1 gezeigt ist. Beispielhaft und nicht beschränkend kann der teilweise hergestellte Gatestapel 100 ein Grenzflächendielektrikum 100A, eine dielektrische High-k-Schicht 100B, eine Verkappungsschicht 100C, eine Sperrschicht 100D, einen Austrittsarbeitsstapel 100E und eine metallische Gateschicht 100F aufweisen. Bei einigen Ausführungsformen ist das Grenzflächendielektrikum 100A ein Dielektrikum auf Siliziumoxid-Basis, und die dielektrische High-k-Schicht 100B ist ein High-k-Material mit einer Dielektrizitätskonstante (k-Wert), die größer als etwa 3,9 ist (z. B. etwa 4,0, etwa 10, etwa 20, etwa 30 usw. beträgt). Beispielhaft und nicht beschränkend kann das Grenzflächendielektrikum 100A Siliziumoxid, Germaniumoxid und/oder Siliziumoxidnitrid aufweisen, und die dielektrische High-k-Schicht 100B kann Hafniumoxid, Lanthanoxid, Aluminiumoxid, Yttriumoxid oder Kombinationen davon aufweisen. Bei einigen Ausführungsformen bilden das Grenzflächendielektrikum 100A und die dielektrische High-k-Schicht 100B einen Gatedielektrikumstapel in dem teilweise hergestellten Gatestapel 100. Die Verkappungsschicht 100C wird abgeschieden, um Sauerstoff aus dem Gatedielektrikumstapel zu absorbieren und die dielektrische High-k-Schicht 100B während der Herstellung der Sperrschicht 100D, des Austrittsarbeitsstapels 100E und der metallischen Gateschicht 100F zu schützen. Bei einigen Ausführungsformen verbessert die Verkappungsschicht 100C die Zuverlässigkeit des Gatestapels (z. B. des Grenzflächendielektrikums 100A und der dielektrischen High-k-Schicht 100B). Beispielhaft und nicht beschränkend kann die Verkappungsschicht 100C eine Titannidrid(TiN)schicht oder ein Verbundmaterial, wie etwa Titansiliziumnitrid (TiSiN), sein. Außerdem kann die Sperrschicht 100D zum Beispiel eine Tantalnitrid(TaN)schicht sein.
  • Bei einigen Ausführungsformen weist der Austrittsarbeitsstapel 100E eine oder mehrere einzelne Austrittsarbeitsschichten auf, die der Einfachheit halber in 1 nicht dargestellt sind. Durch die Gesamtdicke der Austrittsarbeitsschichten in dem Austrittsarbeitsstapel 100E kann die Schwellenspannung des Transistors eingestellt werden. Bei einigen Ausführungsformen weisen die Austrittsarbeitsschichten jeweils Titannidrid und/oder Wolframnitrid auf, und sie können eine Dicke von etwa 8 Å bis etwa 16 Å haben. Schließlich kann die metallische Gateschicht 100F eine Titan-Aluminium-Legierung oder eine Tantal-Aluminium-Legierung aufweisen. Bei einigen Ausführungsformen weist der teilweise hergestellte Gatestapel 100 weitere Schichten auf, die der Einfachheit halber in 1 nicht dargestellt sind. Diese weiteren Schichten können weitere Sperrschichten, metallische Füllschichten, Klebstoffschichten, Kontaktschichten oder dergleichen sein.
  • 2 zeigt eine Reihe von vergrößerten Darstellungen eines Bereichs 150 des teilweise hergestellten Gatestapels 100, der in 1 gezeigt ist, für beispielhafte p-Transistoren 200, 210 und 220. Bei einigen Ausführungsformen haben die p-Transistoren 200, 210 und 220 jeweils einen anderen Schwellenspannungswert, der auf der Anzahl und der Dicke von Austrittsarbeitsschichten WF1, WF2, WF3, WF4 und WF5 in dem Austrittsarbeitsstapel 100E basiert. Je größer zum Beispiel die Anzahl von Austrittsarbeitsschichten in dem Austrittsarbeitsstapel 100E ist oder je dicker der Austrittsarbeitsstapel 100E ist, umso niedriger ist der Schwellenspannungswert des resultierenden Transistors. Somit ist die Schwellenspannung des p-Transistors 220 niedriger als die Schwellenspannung des p-Transistors 210, und die Schwellenspannung des p-Transistors 210 ist niedriger als die Schwellenspannung des p-Transistors 200. Beispielhaft und nicht beschränkend kann der p-Transistor 220 eine Schwellenspannung haben, die für Ultrakleinleistungs-Anwendungen in einem Chip geeignet sind. Der p-Transistor 210 kann eine Schwellenspannung haben, die für Kleinleistungs-Anwendungen in einem Chip geeignet sind, und der p-Transistor 200 kann eine Schwellenspannung haben, die für Normalleistungs-Anwendungen in einem Chip geeignet sind. Außerdem können die p-Transistoren 210 und 220 entlang dem p-Transistor 200 hergestellt werden, da die p-Transistoren 200, 210 und 220 gemeinsame Austrittsarbeitsschichten (z. B. WF3, WF4 und WF5) haben, die für die p-Transistoren 200, 210 und 220 gleichzeitig abgeschieden werden können.
  • Bei einigen Ausführungsformen haben die Austrittsarbeitsschichten WF1, WF2, WF3, WF4 und WF5 die gleichen oder unterschiedliche Dicken und ähnliche oder unterschiedliche Zusammensetzungen (z. B. Titan-Stickstoff-Molverhältnis, Wolfram-Stickstoff-Molverhältnis). Außerdem bringen mehr Austrittsarbeitsschichten oder dickere Austrittsarbeitsschichten keinen weiteren Nutzen für die Senkung des Schwellenspannungswerts des p-Transistors 220. Zum Beispiel wird mit steigender Anzahl von Austrittsarbeitsschichten der Einfluss auf die Schwellenspannung schwächer. Das ist darauf zurückzuführen, dass durch die zusätzlichen Austrittsarbeitsschichten und/oder die Herstellung von dickeren Austrittsarbeitsschichten die oberen Austrittsarbeitsschichten (z. B. die Schichten WF4 und WF5) weiter weg von dem Kanal geschoben werden, sodass der Einfluss auf den Kanal schwächer ist. Daher führen weitere Austrittsarbeitsschichten nicht unbedingt zu einem niedrigeren Schwellenspannungswert für die p-Transistoren. Da außerdem ein Finnenabstand 140 (der z. B. in 1 gezeigt ist) zwischen Technologieknoten abnimmt, wird der Platz, der für die Abscheidung des teilweise hergestellten Gatestapels 100 verfügbar ist, proportional kleiner. Daher nimmt eine höhere Anzahl von Austrittsarbeitsschichten einen größeren Teil des verfügbaren Platzes zwischen den Finnen 110 ein, sodass der verfügbare Platz für die übrigen Schichten (z. B. die Schicht WF4, die Schicht WF5, die Schicht 100F und dergleichen) in dem Gatestapel kleiner wird.
  • Bei einigen Ausführungsformen kann durch Fluorierung von selektiven Schichten des teilweise hergestellten Gatestapels 100 die Schwellenspannung der p-Transistoren 200, 210 und 220 gesenkt werden und die Zuverlässigkeit des Transistors kann verbessert werden. Die 3A und 3B zeigen ein Ablaufdiagramm eines beispielhaften Verfahrens 300, das Fluorierungsprozesse umfasst, die die Schwellenspannung von p-Transistoren weiter reduzieren und die Zuverlässigkeit des Dielektrikumstapels bei p- und n-Transistoren verbessern. Weitere Herstellungsschritte können zwischen den verschiedenen Schritten des Verfahrens 300 durchgeführt werden und können der Übersichtlichkeit halber weggelassen werden. Ausführungsformen der vorliegenden Erfindung sind nicht auf das Verfahren 300 beschränkt.
  • In 3A beginnt das Verfahren 300 mit einem Schritt 305, in dem ein Grenzflächendielektrikum 100A und eine dielektrische High-k-Schicht 100B auf den freiliegenden Teilen der Finnen 110 und der Oberseite der Isolationsbereiche 130 abgeschieden werden. 4 zeigt die resultierende Struktur gemäß einigen Ausführungsformen. Beispielhaft und nicht beschränkend können das Grenzflächendielektrikum 100A und die dielektrische High-k-Schicht 100B nacheinander durch Schutzabscheidung unter Verwendung eines ALD-Prozesses (ALD: Atomlagenabscheidung) oder eines PEALD-Prozesses (PEALD: plasmaunterstützte Atomlagenabscheidung) hergestellt werden. Bei einigen Ausführungsformen bilden das Grenzflächendielektrikum 100A und die dielektrische High-k-Schicht 100B zusammen den Gatedielektrikumstapel des teilweise hergestellten Gatestapels 100.
  • In den 3A und 5 geht das Verfahren 300 mit einem Fluorierungsschritt 310 weiter, in dem die dielektrische High-k-Schicht 100B mit einem fluorhaltigen Gas 500 behandelt (z. B. vollgesaugt) wird. Beispielhaft und nicht beschränkend ist das fluorhaltige Gas 500 eine Fluorquelle (z. B. ein Fluorvorläufer), wie etwa reines Fluorgas (F2), Stickstofftrifluorid (NF3), Wolframhexafluorid (WF6), Trifluormethan (CHF3), Tetrafluormethan (CF4), Schwefelhexafluorid (SF6), Hexafluorethan (C2F6) oder Kombinationen davon. Die vorstehende Liste von fluorhaltigen Gasen ist nicht vollständig, und es können weitere fluorhaltige Gase verwendet werden. Bei einigen Ausführungsformen zersetzt sich das fluorhaltige Gas 500 auf der Oberfläche der dielektrischen High-k-Schicht 100B oder in der Umgebung über der Oberfläche der dielektrischen High-k-Schicht 100B. Bei einigen Ausführungsformen können die Oberflächen der dielektrischen High-k-Schicht 100B, der Sperrschicht 100D und der Austrittsarbeitsschichten WF1/WF2/WF3/WF4/WF5 des Austrittsarbeitsstapels 100E als Katalysatoren für die thermische Zersetzung des fluorhaltigen Gases 500 fungieren. Zum thermischen Zersetzen des fluorhaltigen Gases 500 wird das Substrat 120 auf eine Temperatur von etwa 70 °C bis etwa 950 °C (z. B. etwa 70 °C, etwa 100 °C, etwa 200 °C, etwa 300 °C, etwa 325 °C, etwa 650 °C, etwa 800 °C, etwa 900 °C usw.) erwärmt. Bei Prozesstemperaturen unter etwa 70 °C kann sich das fluorhaltige Gas 500 nicht aktiv auf der Oberfläche der dielektrischen High-k-Schicht 100B oder in deren Umgebung zersetzen. Daher können Prozesstemperaturen unter 70 °C die Menge des Fluors begrenzen, das in die dielektrische High-k-Schicht 100B eingebracht wird. Andererseits kann bei Prozesstemperaturen von mehr als etwa 950 °C die dielektrische High-k-Schicht 100B polykristallin werden und Korngrenzen bilden. Die Korngrenzen in der dielektrischen High-k-Schicht 100B können zu einem potentiellen Weg für elektrische Ladungen zwischen dem Gatestapel und der Finne werden, und sie sind daher unerwünscht. Außerdem kann bei hohen Prozesstemperaturen (z. B. über 950 °C) das Grenzflächendielektrikum 100A dicker werden, wodurch die kombinierte Dielektrizitätskonstante (k-Wert) des Grenzflächendielektrikums 100A und der dielektrischen High-k-Schicht 100B erniedrigt werden kann und das elektrische Verhalten des Transistors beeinträchtigt werden kann. Bei einigen Ausführungsformen ist das Behandeln der dielektrischen High-k-Schicht 100B mit dem fluorhaltigen Gas 500 eine „Wärmebehandlung“, die die behandelte dielektrische High-k-Schicht 100B oder das behandelte Grenzflächendielektrikum 100A nicht physisch beschädigt.
  • Bei einigen Ausführungsformen beträgt die Aufsaugdauer für den Fluorierungsschritt 310 etwa 1 s bis etwa 30 min (z. B. etwa 1 s bis etwa 20 s, etwa 15 s bis etwa 1 min, etwa 50 s bis etwa 5 min, etwa 1 min bis etwa 10 min, etwa 5 min bis etwa 20 min, etwa 10 min bis etwa 30 min). Außerdem kann der Umgebungsdruck während des Aufsaugprozesses etwa 0,5 Torr bis etwa 150 Torr (etwa 0,5 Torr bis etwa 10 Torr, etwa 5 Torr bis etwa 50 Torr, etwa 30 Torr bis etwa 75 Torr, etwa 60 Torr bis etwa 100 Torr, etwa 90 Torr bis etwa 150 Torr) betragen. Die vorgenannten Prozessparameter (z. B. Aufsaugdauer und Umgebungsdruck) sind beispielhaft und nicht beschränkend. Die Aufsaugdauer und der Umgebungsdruck können in Abhängigkeit von der gewünschten Fluormenge, die in die dielektrische High-k-Schicht 100B eingebracht werden soll, weiter angepasst werden. Zum Beispiel kann eine Kombination aus einer langen Aufsaugdauer (z. B. 10 min) und einem hohen Umgebungsdruck (z. B. 70 Torr) das Einbringen größerer Fluormengen in die dielektrische High-k-Schicht 100B begünstigen. Eine lange Aufsaugdauer (z. B. länger als etwa 30 min) kann jedoch den Durchsatz verringern und den Verbrauch des fluorhaltigen Gases erhöhen, sodass die Herstellungskosten steigen. Darüber hinaus können die Aufsaugdauer und der Umgebungsdruck außerdem in Abhängigkeit von der Art des fluorhaltigen Gases 500, der Art der dielektrischen High-k-Schicht 100B und anderer Faktoren (z. B. der Geometrie des Reaktors, in dem der Fluorierungsprozess abläuft) eingestellt werden.
  • Bei einigen Ausführungsformen diffundiert in dem Schritt 310 etwas Fluor durch die dielektrische High-k-Schicht 100B zu der Grenzfläche mit dem Grenzflächendielektrikum 100A. Die Fluordiffusion durch die dielektrische High-k-Schicht 100B ist ein erwünschter Effekt, der die folgenden Vorteile hat: (I) die dielektrische High-k-Schicht 100B wird durch Entfernen von Kohlenstoff- und/oder Chlor-Nebenprodukten gereinigt, die von dem Abscheidungsprozess für die dielektrische High-k-Schicht 100B stammen, und (II) Haftzentren in der dielektrischen High-k-Schicht 100B (z. B. an der Grenzfläche zwischen der dielektrischen High-k-Schicht 100B und dem Grenzflächendielektrikum 100A) und an der Grenzfläche zwischen dem Grenzflächendielektrikum 100A und dem Kanal in der Finne 110 werden reduziert. Bei einigen Ausführungsformen werden Haftzentren durch die Passivierung von Sauerstoff-Leerstellen in den Durchkontaktierungen in der dielektrischen High-k-Schicht 100B und durch Passivierung von nichtpaarigen Bindungen in den Durchkontaktierungen an der Grenzfläche zwischen dem Grenzflächendielektrikum 100A und dem Kanal in der Finne 110 reduziert. Somit kann die Fluordiffusion durch die dielektrische High-k-Schicht 100B die Zuverlässigkeit des Transistors verbessern, indem sie zum Beispiel die Temperatur-Instabilität bei negativer Vorspannung (nBTI), den Leckstrom (Igi) und den zeitabhängigen dielektrischen Durchschlag (TDDB) verringert. Daher kann der Schritt 310 sowohl für n-Transistoren als auch für p-Transistoren zweckmäßig sein.
  • Bei einigen Ausführungsformen kann die Konzentration von Fluor, das in die dielektrische High-k-Schicht 100B eingebracht werden kann, in Abhängigkeit von Prozessparametern, wie etwa der Art des fluorhaltigen Gases 500, der Prozesstemperatur, dem Umgebungsdruck und der Aufsaugdauer, etwa 0,01 Atom-% bis etwa 35 Atom-% (z. B. etwa 0,01 Atom-% bis etwa 1 Atom-%, etwa 0,5 Atom-% bis etwa 5 Atom-%, etwa 3 Atom-% bis etwa 10 Atom-%, etwa 8 Atom-% bis etwa 25 Atom-%, etwa 20 Atom-% bis etwa 35 Atom-%, usw.) betragen. Bei einer gegebenen Aufsaugdauer von z. B. etwa 1 min kann die Kombination aus einer höheren Prozesstemperatur von z. B. etwa 300 °C und einem höheren Umgebungsdruck von z. B. etwa 50 Torr zu einer höheren Fluorkonzentration führen. Umgekehrt kann bei der gleichen Aufsaugdauer von z. B. etwa 1 min die Kombination aus einer niedrigeren Prozesstemperatur von z. B. etwa 200 °C und einem niedrigeren Umgebungsdruck von z. B. etwa 1 Torr zu einer niedrigeren Fluorkonzentration führen.
  • Beispielhaft und nicht beschränkend kann der Schritt 310 in situ oder ex situ durchgeführt werden. Zum Beispiel kann der Schritt 310 ohne eine Vakuum-Unterbrechung nach der Abscheidung der dielektrischen High-k-Schicht 100B oder mit einer Vakuum-Unterbrechung in einem autarken Reaktor durchgeführt werden. Wenn der Schritt 310 in situ durchgeführt wird, kann der Reaktor für die Abscheidung der dielektrischen High-k-Schicht 100B mit Gaszuführleitungen für die Zuführung des fluorhaltigen Gases 500 versehen werden.
  • Bei einigen Ausführungsformen liegt der Spitzenwert der Fluorkonzentration nach dem Schritt 310 dichter an der Oberfläche der dielektrischen High-k-Schicht 100B, und er nimmt zu der Grenzfläche zwischen der dielektrischen High-k-Schicht 100B und dem Grenzflächendielektrikum 100A hin schrittweise ab. Bei einigen Ausführungsformen ist die maximale Fluorkonzentration etwa 1 Ä bis etwa 12 Ä von der behandelten Oberfläche der dielektrischen High-k-Schicht 100B entfernt. Bei einigen Ausführungsformen erstreckt sich die maximale Fluorkonzentration über etwa 5 % bis etwa 75 % der Gesamtdicke der dielektrischen High-k-Schicht 100B.
  • Bei einigen Ausführungsformen kann die Fluorkonzentrationsverteilung in der dielektrischen High-k-Schicht 100B und dem Grenzflächendielektrikum 100A mit einem optionalen Glühprozess modifiziert werden, der für n- und p-Transistoren verwendet werden kann. Beispielhaft und nicht beschränkend wird für den Fall, dass ein optionaler Glühprozess durchgeführt wird, eine Opfer-Blockierschicht auf der dielektrischen High-k-Schicht 100B abgeschieden, um ein Herausdiffundieren von Fluor während des Glühens zu verhindern. Die Opfer-Blockierschicht kann nach dem Glühen entfernt werden.
  • Bei einigen Ausführungsformen sind die Abscheidung der Opfer-Blockierschicht, der Glühprozess und das Entfernen der Opfer-Blockierschicht optionale Schritte, die durchgeführt werden können, um die Fluorkonzentrationsverteilung in der dielektrischen High-k-Schicht 100B und dem Grenzflächendielektrikum 100A weiter zu modulieren (um z. B. die Fluoratome tiefer in den Gatedielektrikumstapel zu treiben). Diese optionalen Schritte entsprechen den optionalen Schritten 315 bis 325 des in 3A gezeigten Verfahrens 300.
  • In einem Schritt 315 kann eine Opfer-Blockierschicht 600 auf der dielektrischen High-k-Schicht 100B abgeschieden werden, wie in 6 gezeigt ist. Beispielhaft und nicht beschränkend kann die Opfer-Blockierschicht 600 eine Siliziumschicht oder eine Titannitridschicht sein, die später mit einer Nassätzchemikalie entfernt werden kann. Wie vorstehend dargelegt worden ist, besteht der Zweck der Opfer-Blockierschicht 600 darin, das Herausdiffundieren von Fluor aus der dielektrischen High-k-Schicht 100B zurück in die Umgebung über der dielektrischen High-k-Schicht 100B zu verhindern oder zu unterdrücken. Ein Herausdiffundieren von Fluor kann zum Beispiel während des nachfolgenden Glühprozesses erfolgen. Bei einigen Ausführungsformen kann die Opfer-Blockierschicht 600 durch ALD oder PEALD mit einer Dicke von etwa 5 Å bis etwa 100 Å (z. B. etwa 5 Å bis etwa 10 Å, etwa 5 Å bis etwa 20 Å, etwa 15 Å bis etwa 30Ä) abgeschieden werden. Eine Opfer-Blockierschicht von weniger als 5 Ä ist möglicherweise nicht mehr in der Lage, ein Herausdiffundieren von Fluor zu verhindern. Und obwohl eine Opfer-Blockierschicht, die dicker als etwa 100 Ä ist, ein Herausdiffundieren von Fluor verhindern kann, erfordert sie eine längere Abscheidungsdauer und einen längeren Entfernungsprozess.
  • In 3A kann das Verfahren 300 mit einem optionalen Glühschritt 320 weitergehen. Bei einigen Ausführungsformen wird der optionale Glühschritt 320 etwa 2 s bis etwa 300 s in einem Temperaturbereich von etwa 70 °C bis etwa 550 °C (z. B. bei etwa 70°C, etwa 100 °C, etwa 200 °C, etwa 250 °C, etwa 325°C etc.) durchgeführt, um die Fluoratome in das Grenzflächendielektrikum 100A „einzutreiben“. Bei einigen Ausführungsformen wird der optionale Glühschritt 320 in einer Stickstoff-Umgebung, in einer Formiergas-Umgebung (z. B. einem Gasgemisch aus Stickstoff und Wasserstoff), in einer Ammoniak-Umgebung oder in einer verdünnten Sauerstoff-Umgebung (z. B. einem Gasgemisch aus Sauerstoff und Stickstoff) durchgeführt. Bei einigen Ausführungsformen kann sich nach dem Glühschritt 320 die Verteilung der Fluorkonzentration tiefer in die dielektrische High-k-Schicht 100B verlagern (z. B. zu der Grenzfläche mit dem Grenzflächendielektrikum 100A hin). 7 zeigt beispielhaft zwei Fluorkonzentrationsverteilungsprofile, die bei einigen Ausführungsformen durch Sekundärionen-Massenspektrometrie (SIMS) für einen Stapel aus der dielektrischen High-k-Schicht 100B und dem Grenzflächendielektrikum 100A erhalten werden. In 7 stellt die x-Achse die Tiefe in dem Stapel aus der dielektrischen High-k-Schicht 100B und dem Grenzflächendielektrikum 100A dar, wobei die dielektrische High-k-Schicht 100B die obere Schicht ist und das Grenzflächendielektrikum 100A die untere Schicht des Stapels ist, und die y-Achse stellt die Konzentration der Fluoratome dar. Das Fluorkonzentrationsverteilungsdiagramm in 7 zeigt zwei unterschiedliche Fluorkonzentrationsverteilungen in der dielektrischen High-k-Schicht 100B und dem Grenzflächendielektrikum 100A, die mit und ohne den optionalen Glühschritt 320 erhalten worden sind. Zum Beispiel ist in 7 die Fluorkonzentrationsverteilung in der dielektrischen High-k-Schicht 100B und dem Grenzflächendielektrikum 100A (deren relative Dicken und Positionen durch die vertikalen Strichlinien dargestellt sind) nach dem Fluorierungsschritt 310 durch eine Kurve 700 dargestellt. Hingegen ist die Fluorkonzentrationsverteilung in der dielektrischen High-k-Schicht 100B und dem Grenzflächendielektrikum 100A nach dem optionalen Glühschritt 320 durch eine Kurve 710 dargestellt. Bei einigen Ausführungsformen entwickelt die Fluorkonzentrationsverteilung 710 (d. h., nach dem optionalen Glühschritt 320) eine größere Halbwertsbreite als die „ursprüngliche“ Fluorkonzentrationsverteilung 700, die während des Fluorierungsschritts 310 erhalten wird. Mit anderen Worten, die Fluorkonzentrationsverteilung 710 in der dielektrischen High-k-Schicht 100B ist „breiter“ und gleichmäßiger als die Fluorkonzentrationsverteilung 700, und sie reicht tiefer in die dielektrische High-k-Schicht 100B und das Grenzflächendielektrikum 100A hinein.
  • Bei einigen Ausführungsformen werden bei dem optionalen Glühschritt 320 Temperaturen von etwa 550 °C nicht überschritten, um eine Beschädigung der dielektrischen High-k-Schicht 100B, des Grenzflächendielektrikums 100A und das Substrats 120 durch die aufeinander folgende Hochtemperatur-Bearbeitung zu vermeiden. Zum Beispiel halten niedrigere Glühtemperaturen (z. B. unter etwa 550 °C) das Gesamtwärmebudget des optionalen Glühschritts 320 auf einem niedrigen Niveau. Bei einigen Ausführungsformen können die niedrigeren Glühtemperaturen längere Glühdauern erfordern, um die Fluorkonzentrationsverteilung 710 von 7 zu erreichen. Umgekehrt kann eine höhere Glühtemperatur eine kürzere Glühdauer erfordern, um die Fluorkonzentrationsverteilung 710 von 7 zu erreichen. Bei einigen Ausführungsformen können andere Kombinationen aus Glühtemperatur und Glühdauer zu einer ähnlichen Fluorkonzentrationsverteilung wie der in 7 gezeigten Fluorkonzentrationsverteilung 710 oder zu einer anderen Fluorkonzentrationsverteilung führen. Zum Beispiel kann durch eine Kombination aus Glühdauer und Glühtemperatur eine Fluorkonzentrationsverteilung zwischen den Fluorkonzentrationsverteilungen 700 und 710 entstehen.
  • Wenn ein Fluor-Eintreibprozess erforderlich ist und der optionale Glühschritt 320 durchgeführt wird, kann bei einigen Ausführungsformen die Prozesstemperatur des Schritts 310 niedrig sein (z. B. in der Nähe von etwa 70 °C liegen), sodass das gemeinsame Wärmebudget der beiden Schritte auf einem niedrigen Niveau gehalten wird. Wenn der optionale Glühschritt 320 durchgeführt wird, kann die Temperatur des Schritts 310 zum Beispiel auf etwa 70 °C eingestellt werden, während der optionale Glühschritt 320 bei etwa 250 °C durchgeführt werden kann. Wenn hingegen der optionale Glühschritt 320 nicht durchgeführt wird, kann die Temperatur des Schritts 310 höher (z. B. auf etwa 300 °C) eingestellt werden.
  • Nach dem optionalen Glühschritt 320 wird die Opfer-Blockierschicht 600 entsprechend einem Schritt 325 des in 3A gezeigten Verfahrens 300 entfernt. Beispielhaft und nicht beschränkend kann die Opfer-Blockierschicht 600 mit einer Nassätzchemikalie entfernt werden, wie etwa einer Lösung, die Chlorwasserstoffsäure, Wasserstoffperoxid und Wasser enthält (HPM); Ammoniakhydrat; Phosphorsäure; und/oder Fluorwasserstoffsäure. Bei einigen Ausführungsformen kann die Herstellung des teilweise hergestellten Gatestapels 100 nach dem Entfernen der Opfer-Blockierschicht 600 fortgesetzt werden.
  • Wie vorstehend dargelegt worden ist, sind die Schritte 315, 320 und 325 optional und sind außerdem so konfiguriert, dass sie die Reduzierung von Haftzentren an der Grenzfläche zwischen der dielektrischen High-k-Schicht 100B und dem Grenzflächendielektrikum 100A durch Passivierung von Sauerstoff-Leerstellen und nichtpaarigen Bindungen in dem Grenzflächendielektrikum 100A verbessern, wodurch die Zuverlässigkeit von n- und p-Transistoren verbessert wird. Bei einigen Ausführungsformen kann bei dem Verfahren 300 der Schritt 310 durchgeführt werden und dann zu einem Schritt 330 weitergegangen werden.
  • Das Verfahren 300 geht mit dem Schritt 330 weiter, in dem die Verkappungsschicht 100C und die Sperrschicht 100D auf der dielektrischen High-k-Schicht 100B abgeschieden werden, wie in 1 gezeigt ist. Bei einigen Ausführungsformen werden die Verkappungsschicht 100C und die Sperrschicht 100D durch Schutzabscheidung mit einem konformen Abscheidungsverfahren abgeschieden, wie zum Beispiel durch ALD, PEALD, CVD, plasmaunterstützte CVD (PECVD) oder dergleichen.
  • Das Verfahren 300 geht mit einem Fluorierungsschritt 335 weiter, in dem die Sperrschicht 100D mit einem fluorhaltigen Gas 800 behandelt (oder vollgesaugt) wird, wie in 8 gezeigt ist. Bei einigen Ausführungsformen ist der Fluorierungsschritt 335 dem Fluorierungsschritt 310 ähnlich. Das fluorhaltige Gas 800 in dem Fluorierungsschritt 335 kann zum Beispiel F2, NF3, WF6, CHF3, CF4, SF6, C2F6 oder eine Kombination davon sein. Die Prozesstemperatur für den Fluorierungsschritt 335 kann etwa 70 °C bis etwa 950 °C betragen, und die Aufsaugdauer kann etwa 1 s bis etwa 30 min betragen. Außerdem kann der Umgebungsdruck während des Aufsaugprozesses etwa 0,5 Torr bis etwa 150 Torr betragen.
  • Bei einigen Ausführungsformen kann die Gesamtkonzentration von Fluor, das in die Sperrschicht 100D eingebracht werden kann, in Abhängigkeit von den Prozessbedingungen (z. B. der Art des fluorhaltigen Gases, der Aufsaugdauer, dem Prozessdruck und der Prozesstemperatur) etwa 0,01 Atom-% bis etwa 35 Atom-% betragen. Bei einigen Ausführungsformen wird durch die Fluorierung der Sperrschicht 100D deren Austrittsarbeit erhöht, und in der Folge wird die Schwellenspannung des p-Transistors gesenkt. Beispielhaft und nicht beschränkend gilt: je höher die Fluorkonzentration ist, umso niedriger ist der resultierende Schwellenspannungswert für den p-Transistor. Bei einigen Ausführungsformen werden keine wesentlichen Vorteile für die Schwellenspannung von p-Transistoren erzielt (zum Beispiel wird ihr Schwellenspannungswert nicht weiter gesenkt), wenn mehr als etwa 35 Atom-% Fluor eingebracht werden.
  • Bei einigen Ausführungsformen umfasst das Verfahren 300 zum „Eintreiben“ der Fluoratome durch die Verkappungsschicht 100C in die dielektrische High-k-Schicht 100B und das Grenzflächendielektrikum 100A optionale Schritte 340 bis 350, die in 3B gezeigt sind. Zum Beispiel kann in 3B das Verfahren 300 mit dem optionalen Schritt 340 weitergehen, in dem eine Opfer-Blockierschicht 900 auf der Sperrschicht 100D abgeschieden wird, wie in 9 gezeigt ist. Bei einigen Ausführungsformen ist die Opfer-Blockierschicht 900 des Schritts 340 der Opfer-Blockierschicht 600 des in 6 gezeigten Schritts 315 ähnlich. Die Opfer-Blockierschicht 900 des Schritts 340 kann zum Beispiel eine Siliziumschicht oder eine Titannitridschicht umfassen, die später mit einer Nassätzchemikalie entfernt werden kann. Daher kann die Opfer-Blockierschicht 900 des Schritts 340 durch ALD oder PEALD mit einer Dicke von etwa 5 Ä bis etwa 100 Ä (z. B. etwa 5 Ä bis etwa 10 Ä, etwa 5 Ä bis etwa 20 Ä, etwa 15 Ä bis etwa 30Ä) abgeschieden werden. Bei einigen Ausführungsformen ist eine Opfer-Blockierschicht von weniger als 5 Ä möglicherweise nicht mehr in der Lage, ein Herausdiffundieren von Fluor zu verhindern, und eine Opfer-Blockierschicht, die dicker als etwa 100 Ä ist, erfordert eine längere Abscheidungsdauer und einen längeren Entfernungsprozess, wodurch die Prozessdauer und die IC-Herstellungskosten steigen können.
  • Bei einigen Ausführungsformen ist der Glühschritt 345, der in 3B gezeigt ist, dem Glühschritt 320 ähnlich. Zum Beispiel wird bei einigen Ausführungsformen der optionale Glühschritt 345 für etwa 2 s bis etwa 300 s in einer Stickstoff-Umgebung, in einer Formiergas-Umgebung (z. B. einem Gasgemisch aus Stickstoff und Wasserstoff), in einer Ammoniak-Umgebung oder in einer verdünnten Sauerstoff-Umgebung (z. B. einem Gasgemisch aus Sauerstoff und Stickstoff) in einem Temperaturbereich von etwa 70 °C bis etwa 550 °C (z. B. bei etwa 70°C, etwa 100 °C, etwa 200 °C, etwa 250 °C, etwa 325°C etc.) durchgeführt, um die Fluoratome in die Verkappungsschicht 100C, die dielektrische High-k-Schicht 100B und das Grenzflächendielektrikum 100A „einzutreiben“. Bei einigen Ausführungsformen kann sich nach dem Glühschritt 345 die Verteilung der Fluorkonzentration tiefer in die Sperrschicht 100D, die Verkappungsschicht 100C und die dielektrische High-k-Schicht 100B verlagern.
  • In 3B geht das Verfahren 300 mit dem Schritt 350 weiter, in dem die Opfer-Blockierschicht 900, die im Schritt 340 abgeschieden worden ist, mit einer Nassätzchemikalie entfernt wird. Bei einigen Ausführungsformen ist der Schritt 350 zum Entfernen der Opfer-Blockierschicht 900 dem Schritt 325 ähnlich. Beispielhaft und nicht beschränkend können HPM (eine Lösung, die Chlorwasserstoffsäure, Wasserstoffperoxid und Wasser enthält), Ammoniakhydrat, Phosphorsäure und/oder Fluorwasserstoffsäure zum Entfernen der Opfer-Blockierschicht im Schritt 350 verwendet werden.
  • 10 zeigt ein SIMS-Profil von zwei Fluorkonzentrationsverteilungen in der Sperrschicht 100D, der Verkappungsschicht 100C, der dielektrischen High-k-Schicht 100B und dem Grenzflächendielektrikum 100A. In 10 stellt die x-Achse die Tiefe in dem Stapel dar, wobei der Austrittsarbeitsstapel 100E die obere Schicht des Stapels ist und das Grenzflächendielektrikum 100A die untere Schicht ist, und die y-Achse stellt die Konzentration der Fluoratome dar. Das Fluorkonzentrationsverteilungsdiagramm in 10 zeigt zwei unterschiedliche Fluorkonzentrationsverteilungen, die mit und ohne den optionalen Glühschritt 345 erhalten worden sind. Zum Beispiel ist in 10 die Fluorkonzentrationsverteilung in der Sperrschicht 100D (deren relative Dicke und Position durch die vertikalen Strichlinien dargestellt sind) nach dem Fluorierungsschritt 335 durch eine Kurve 1000 dargestellt. Hingegen ist die Fluorkonzentrationsverteilung in der Sperrschicht 100D nach dem optionalen Glühschritt 345 durch eine Kurve 1010 dargestellt. Bei einigen Ausführungsformen entwickelt die Fluorkonzentrationsverteilung 1010 (d. h., nach dem optionalen Glühschritt 345) eine größere Halbwertsbreite als die „ursprüngliche“ Fluorkonzentrationsverteilung 1000, die während des Fluorierungsschritts 310 erhalten wird. Dadurch erstreckt sich die Fluorkonzentrationsverteilung 1010 in die Verkappungsschicht 100C, die dielektrische High-k-Schicht 100B und das Grenzflächendielektrikum 100A hinein. Die resultierende „breitere“ Fluorkonzentrationsverteilung 1010 ist auf die Diffusion von Fluoratomen während des optionalen Glühschritts 345 zurückzuführen. Bei einigen Ausführungsformen kann der Ausläufer der Fluorkonzentrationsverteilung 1010 das Grenzflächendielektrikum 100A erreichen. Die Tiefe, mit der die Fluoratome in den vorgenannten Stapel eindiffundieren, hängt von den Prozessbedingungen des optionalen Glühschritts 345 ab. Zum Beispiel lassen längere Glühdauern (z. B. bis etwa 300 s) und höhere Glühtemperaturen (z. B. bis etwa 550 °C) meist eine breitere Fluorkonzentrationsverteilung (z. B. wie die Fluorkonzentrationsverteilung 1010) entstehen, während kürzere Glühdauern (z. B. bis etwa 2 s) und niedrigere Glühtemperaturen (z. B. bis etwa 70 °C) meist eine schmale Fluorkonzentrationsverteilung (z. B. schmaler als die Fluorkonzentrationsverteilung 1010 und breiter als die Fluorkonzentrationsverteilung 1000) entstehen lassen.
  • Wie vorstehend dargelegt worden ist, sind die Schritte 340, 345 und 350 optional, und sie sind so konfiguriert, dass sie das in die Sperrschicht 100D eingebrachte Fluor eintreiben. Bei einigen Ausführungsformen kann bei dem Verfahren 300 der Schritt 335 durchgeführt werden und dann direkt zu einem Schritt 355 weitergegangen werden.
  • Das Verfahren 300 geht dann mit dem Schritt 355 weiter, in dem eine n-te Austrittsarbeitsschicht auf der Sperrschicht 100D abgeschieden wird, wie in den 1 und 2 gezeigt ist. Die Anzahl n von abgeschiedenen Austrittsarbeitsschichten kann in Abhängigkeit von der erforderlichen Anzahl von Transistoren mit unterschiedlichen Schwellenspannungen 1 bis 15 betragen. Wenn n zum Beispiel 5 ist, können insgesamt 5 unterschiedliche Austrittsarbeitsschichten (z. B. die Schichten WF1, WF2, WF3, WF4, WF5) abgeschieden werden, um insgesamt 6 (d. h., n + 1) Bauelemente mit unterschiedlichen Schwellenspannungen herzustellen, wobei eine Teilmenge davon in 2 gezeigt ist. Bei einigen Ausführungsformen werden die Austrittsarbeitsschichten durch Schutzabscheidung mit einem konformen Abscheidungsverfahren, wie zum Beispiel ALD, PEALD, CVD, PECVD usw., abgeschieden.
  • Bei einigen Ausführungsformen kann mit fotolithografischen Prozessen eine andere Anzahl von Austrittsarbeitsschichten in p-Transistoren erreicht werden, um Bauelemente mit unterschiedlichen Nennschwellenspannungen herzustellen. Zum Beispiel können n- oder p-Transistoren mit einer niedrigeren Anzahl von Austrittsarbeitsschichten mit einem Fotoresist maskiert werden, während für andere p-Transistoren weitere Austrittsarbeitsschichten verwendet werden. Alternativ können n- oder p-Transistoren mit einer niedrigeren Anzahl von Austrittsarbeitsschichten vor dem Abscheiden der Austrittsarbeitsschichten maskiert werden und zum Ende des Abscheidungsprozesses hin demaskiert werden.
  • Bei einigen Ausführungsformen kann der optionale Fluorierungsschritt für die Austrittsarbeitsschichten des teilweise hergestellten Gatestapels 100 verwendet werden, um weitere Fluormengen einzubringen, die die Schwellenspannung des p-Transistors weiter senken können. Zum Beispiel wird in einem optionalen Fluorierungsschritt 360 des Verfahrens 300 eine Austrittsarbeitsschicht WFn (z. B. WF1 und/oder WF2 und/oder WF3 und/oder WF4 und/oder WF5), die in dem vorhergehenden Schritt 355 abgeschieden worden ist, mit einem fluorhaltigen Gas behandelt (oder vollgesaugt). Bei einigen Ausführungsformen ist der Fluorierungsschritt 360 den Fluorierungsschritten 310 und 335 ähnlich. Das fluorhaltige Gas in dem Fluorierungsschritt 360 kann zum Beispiel F2, NF3, WF6, CHF3, CF4, SF6, C2F6 oder eine Kombination davon sein. Die Prozesstemperatur für den Fluorierungsschritt 360 kann etwa 70 °C bis etwa 950 °C betragen, und die Aufsaugdauer kann etwa 1 s bis etwa 30 min betragen. Außerdem kann der Umgebungsdruck während des Aufsaugprozesses etwa 0,5 Torr bis etwa 150 Torr betragen. 11 zeigt den Fluorierungsschritt 360, in dem die n-te Austrittsarbeitsschicht (z. B. WF1 und/oder WF2 und/oder WF3 und/oder WF4 und/oder WF5) und/oder der Austrittsarbeitsstapel 100E mit einem fluorhaltigen Gas 1100 behandelt (z. B. vollgesaugt) werden.
  • Bei einigen Ausführungsformen kann ein Glühschritt, wie etwa die Glühschritte 320 und 345, auch nach dem Fluorierungsschritt 360 durchgeführt werden.
  • Bei einigen Ausführungsformen kann der Fluorierungsschritt 360 selektiv an nur einer der Austrittsarbeitsschichten durchgeführt werden, um die Schwellenspannung einer Teilmenge der hergestellten p-Transistoren selektiv zu senken. Der Schritt 360 kann zum Beispiel an der Austrittsarbeitsschicht WF1 durchgeführt werden, um die Schwellenspannung des in 2 gezeigten p-Transistors 220 selektiv zu senken. In einem anderen Beispiel kann der Schritt 360 an der Austrittsarbeitsschicht WF2 durchgeführt werden, um die Schwellenspannung der in 2 gezeigten p-Transistoren 210 und 220 selektiv zu senken. Wenn die Austrittsarbeitsschicht WF2 den Fluorierungsschritt 360 durchläuft, erzielt der p-Transistor 210 eine niedrigere Schwellenspannung als der p-Transistor 220, da die Austrittsarbeitsschicht WF2 in dem p-Transistor 210 näher an dem Kanalbereich der Finne 110 ist als die Austrittsarbeitsschicht WF2 in dem p-Transistor 220.
  • Gemäß einigen Ausführungsformen ist 12 ein SIMS-Profil, das die Fluorkonzentration in dem Austrittsarbeitsstapel 100E für zwei beispielhafte Fluorkonzentrationsverteilungen 1200 und 1210 zeigt. Die Fluorkonzentrationsverteilung 1200 kann erhalten werden, wenn der Fluorierungsschritt 360 des Verfahrens 300 selektiv an der Austrittsarbeitsschicht WF1 durchgeführt wird. Daher kann die Fluorkonzentrationsverteilung 1210 erhalten werden, wenn der Fluorierungsschritt 360 des Verfahrens 300 nach der Abscheidung der einzelnen Austrittsarbeitsschichten (z. B. nach der Abscheidung von WF1, nach der Abscheidung von WF2, nach der Abscheidung von WF3, nach der Abscheidung von WF4 und nach der Abscheidung von WF5) durchgeführt wird. Daher hat bei der Fluorkonzentrationsverteilung 1210 jede Austrittsarbeitsschicht (Wn) ihren eigenen Fluor-Spitzenwert, der jedem Fluorierungsschritt 360 entspricht. Die Fluorkonzentrationsverteilung 1210 erhöht bei einigen Ausführungsformen die effektive Austrittsarbeit aller Austrittsarbeitsschichten (d. h. WF1, WF2, WF3, WF4 and WF5)
  • Bei einigen Ausführungsformen kann nach dem Schritt 355 oder dem optionalen Fluorierungsschritt 360 eine metallische Gateschicht 100F entsprechend einem Schritt 370 abgeschieden werden. Bei einigen Ausführungsformen wird die metallische Gateschicht 100F durch Schutzabscheidung auf der Sperrschicht 100D oder auf dem Austrittsarbeitsstapel 100E abgeschieden. Wie vorstehend dargelegt worden ist, kann die metallische Gateschicht 100F eine Titan-Aluminium-Legierung oder eine Tantal-Aluminium-Legierung aufweisen. Bei einigen Ausführungsformen weist der teilweise hergestellte Gatestapel 100 weitere Schichten auf, wie etwa metallische Füllschichten, Klebstoffschichten, Kontaktschichten und dergleichen. Bei einigen Ausführungsformen wird eine Metallfüllung auf der Gateschicht 100F abgeschieden, um den Bereich zwischen benachbarten Finnen 110 zu füllen.
  • Bei einigen Ausführungsformen können die Fluorierungsschritte 310 und 335 sowohl bei p- als auch bei n-Transistoren durchgeführt werden, sodass beide Arten von Transistoren von den höheren Fluorgehalten in ihren Gate-Stapeln profitieren können. Zum Beispiel kann eine höhere Fluorkonzentration bei n-Transistoren die Qualität der dielektrischen High-k-Schicht 100B und des Grenzflächendielektrikums 100A dadurch verbessern, dass Kohlenstoff, Chlor oder andere Nebenprodukte, die von dem Abscheidungsprozess für die dielektrische High-k-Schicht 100B stammen, entfernt werden und Haftzentren an der Grenzfläche zwischen der dielektrischen High-k-Schicht 100B und dem Grenzflächendielektrikum 100A reduziert werden, wie vorstehend dargelegt worden ist. Hingegen kann der Fluorierungsschritt 360 den p-Transistoren vorbehalten sein, aber dies ist nicht beschränkend, und n-Transistoren können ebenfalls dem Fluorierungsschritt 360 unterzogen werden, wobei der Einfluss auf ihre Schwellenspannung minimal ist.
  • Bei einigen Ausführungsformen können in den 2, 3A und 3B die Fluorierungsschritte 310, 335 und 360 des Verfahrens 300 nach der Abscheidung des Grenzflächendielektrikums 100A, nach der Nitrierung des Grenzflächendielektrikums 100A, nach der Abscheidung der dielektrischen High-k-Schicht 100B, vor oder nach der Abscheidung der Sperrschicht 100D, nach der Abscheidung der Austrittsarbeitsschicht WF1, nach der Abscheidung der Austrittsarbeitsschicht WF2, nach der Abscheidung der Austrittsarbeitsschicht WF3, nach der Abscheidung der Austrittsarbeitsschicht WF4, nach der Abscheidung der Austrittsarbeitsschicht WF5 oder mit Kombinationen davon durchgeführt werden.
  • Bei einigen Ausführungsformen können die Prozessparameter, die die Fluorierungsschritte 310, 335 und 360 steuern, auf Grund der folgenden Faktoren eingestellt werden: der gewünschten Fluormenge, die in den Gatestapel eingebracht werden muss; des gewünschten Fluorprofils, das in dem Gatestapel benötigt wird; von Wärmebudget-Erwägungen; der Herstellungsstufe des teilweise hergestellten Gatestapels 100; und der Gesamtanzahl von Fluorierungsschritten, die während der Herstellung des teilweise hergestellten Gatestapels 100 durchgeführt werden.
  • Bei einigen Ausführungsformen ist die Effektivität des Fluorierungsprozesses beim Senken des Schwellenspannungswerts von p-Transistoren höher, wenn er näher an der Sperrschicht 100D durchgeführt wird, und sie nimmt schrittweise ab, je weiter weg er von der Sperrschicht 100D durchgeführt wird (z. B. an der Austrittsarbeitsschicht WF5).
  • Bei einigen Ausführungsformen ist das Verfahren 300 nicht auf FinFETs beschränkt, sondern es kann auch für andere Arten von p-Transistoren verwendet werden, wie etwa Gate-all-around(GAA)-Transistoren, Transistoren, die seitliche Gate-all-around (LGAA)-Transistoren, vertikale Gate-all-around(VGGA)-Transistoren usw. umfassen, oder andere Transistoren, die von einer Erhöhung der Fluorkonzentration ihres Gatestapels profitieren können.
  • Bei einigen Ausführungsformen kann der Austrittsarbeitsstapel 100E direkt auf der dielektrischen High-k-Schicht 100B, z. B. ohne eine Verkappungsschicht und/oder eine Sperrschicht dazwischen, abgeschieden werden. Dies kann durch Überspringen der Abscheidungsprozesse für die Verkappungsschicht 100C und/oder die Sperrschicht 100D (z. B. durch Überspringen des Schritts 330 bei dem Verfahren 300) erreicht werden. Alternativ kann dies mit weiteren Prozessen erreicht werden, wie etwa durch Entfernen der Verkappungsschicht 100C und der Sperrschicht 100D vor dem Abscheiden des Austrittsarbeitsstapels 100E mit einem Nassätzprozess und/oder einem Trockenätzprozess. Bei dem Verfahren 300 können mit einem Nass- oder einem Trockenätzprozess die Verkappungsschicht 100C und/oder die Sperrschicht 100D entfernt werden, bevor im Schritt 355 die Austrittsarbeitsschicht abgeschieden wird. Bei einigen Ausführungsformen kann die Nassätzchemikalie HPM, Ammoniakhydrat, Phosphorsäure und/oder Fluorwasserstoffsäure sein. Für den Trockenätzprozess können chlor- oder fluorhaltige Gase verwendet werden, wie etwa Wolframhexafluorid (WF6), Wolframpentachlorid (WCl5), Wolframhexachlorid (WCl6), Tantalchlorid (TaCl5) oder Titanchlorid (TiCl4).
  • Ausführungsformen der vorliegenden Erfindung sind auf ein Fluorierungsverfahren für Gatestapelschichten von Transistoren gerichtet, mit dem Fluor mit einer Konzentration von etwa 0,01 Atom-% bis etwa 35 Atom-% eingebracht werden kann. Außerdem kann das hier beschriebene Fluorierungsverfahren für eine oder mehrere Schichten des Gatestapels verwendet werden, wie etwa für das Grenzflächendielektrikum, die dielektrische High-k-Schicht, die Sperrschicht und eine der Austrittsarbeitsschichten des Gatestapels. Darüber hinaus werden für das Einbringen von Fluor in die Gatestapelschichten, das hier beschrieben wird, keine Implantationen oder energiereichen Prozesse (z. B. Plasmaprozesse) verwendet, die die Gatestapelschichten beschädigen könnten. Bei einigen Ausführungsformen umfasst das Fluorierungsverfahren das Vollsaugen der einen oder der mehreren Gatestapelschichten mit einem fluorhaltigen Gas, z. B. Fluorgas, Stickstofftrifluorid, Trifluormethan, Tetrafluormethan, Schwefelhexafluorid, Hexafluorethan oder Kombinationen davon, bei Temperaturen von etwa 70 °C bis etwa 950 °C. Wenn das Fluorierungsverfahren an dem Gatedielektrikum durchgeführt wird, kann ein optionaler Glühprozess durchgeführt werden, um die Fluorkonzentrationsverteilung in den dielektrischen Gateschichten, der Sperrschicht und den Austrittsarbeitsschichten zu modulieren. In diesem Fall kann eine Opfer-Blockierschicht verwendet werden, um ein Herausdiffundieren von Fluor während des Glühprozesses zu verhindern. Bei einigen Ausführungsformen werden durch das Einbringen von Fluor in das Gatedielektrikum die Qualität und die Zuverlässigkeit der dielektrischen High-k-Schicht und des Grenzflächendielektrikums sowohl bei n- als auch bei p-Transistoren verbessert. Bei einigen Ausführungsformen wird durch das Einbringen von Fluor in die Sperrschicht und/oder die Austrittsarbeitsschichten die effektive Austrittsarbeit der Sperrschicht und/oder der Austrittsarbeitsschichten verbessert, sodass die Schwellenspannung der p-Transistoren verringert wird und außerdem die Qualität und die Zuverlässigkeit der dielektrischen Gateschichten sowohl für n- als auch für p-Transistoren teilweise verbessert werden.
  • Bei einigen Ausführungsformen umfasst ein Verfahren das Herstellen einer Finne auf einem Substrat; und das Herstellen eines Gatedielektrikumstapels auf der Finne, wobei der Gatedielektrikumstapel eine dielektrische High-k-Schicht aufweist, die auf einer dielektrischen Grenzflächenschicht angeordnet ist. Das Verfahren umfasst weiterhin das Vollsaugen der dielektrischen High-k-Schicht mit einem fluorhaltigen Gas; und das Abscheiden einer Verkappungsschicht auf der dielektrischen High-k-Schicht.
  • Bei einigen Ausführungsformen weist eine Transistorstruktur ein Substrat mit einer Finne darauf auf. Die Transistorstruktur weist außerdem einen Gatedielektrikumstapel auf der Finne auf, wobei der Gatedielektrikumstapel eine dielektrische Grenzflächenschicht und eine dielektrische High-k-Schicht auf der dielektrischen Grenzflächenschicht mit einer Fluorkonzentration von etwa 0,01 Atom-% bis etwa 35 Atom-% aufweist. Die Transistorstruktur weist weiterhin eine oder mehrere Austrittsarbeitsschichten auf dem Gatedielektrikumstapel auf.
  • Bei einigen Ausführungsformen weist ein Verfahren die folgenden Schritte auf: Herstellen eines Grenzflächendielektrikums auf Finnen, die auf einem Substrat angeordnet sind; Abscheiden einer dielektrischen High-k-Schicht auf dem Grenzflächendielektrikum; Abscheiden einer oder mehrerer Austrittsarbeitsschichten auf der dielektrischen High-k-Schicht; Erwärmen des Substrats auf eine Temperatur von etwa 70 °C bis etwa 950 °C; und Vollsaugen mindestens einer der einen oder der mehreren Austrittsarbeitsschichten mit dem fluorhaltigen Gas.
  • Es dürfte wohlverstanden sein, dass der Abschnitt „Detaillierte Beschreibung“ und nicht der Abschnitt „Zusammenfassung“ zum Auslegen der Ansprüche verwendet werden soll. Im Abschnitt „Zusammenfassung“ können eine oder mehrere, jedoch nicht alle, möglichen Ausführungsformen der vorliegenden Erfindung dargelegt sein, die von den Erfindern in Betracht gezogen werden, und daher sollen sie die beigefügten Ansprüche in keiner Weise beschränken.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • US 62/736766 [0001]

Claims (20)

  1. Verfahren mit den folgenden Schritten: Herstellen einer Finne (110) auf einem Substrat (120); Herstellen eines Gatedielektrikumstapels (100A und 100B) auf der Finne (110), wobei der Gatedielektrikumstapel eine dielektrische High-k-Schicht (100B) aufweist, die auf einer dielektrischen Grenzflächenschicht (100A) angeordnet ist; Vollsaugen der dielektrischen High-k-Schicht (100B) in einem fluorhaltigen Gas (500); und Abscheiden einer Verkappungsschicht (100C) auf der dielektrischen High-k-Schicht (100B).
  2. Verfahren nach Anspruch 1, wobei das fluorhaltige Gas Fluorgas (F2), Stickstofftrifluorid (NF3), Wolframhexafluorid (WF6), Trifluormethan (CHF3), Tetrafluormethan (CF4), Schwefelhexafluorid (SF6), Hexafluorethan (C2F6) oder Kombinationen davon umfasst.
  3. Verfahren nach Anspruch 1 oder 2, wobei das Vollsaugen der dielektrischen High-k-Schicht in einem fluorhaltigen Gas das Erwärmen des Substrats bei einer Temperatur von etwa 70 °C bis etwa 950 °C umfasst.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Vollsaugen der dielektrischen High-k-Schicht in dem fluorhaltigen Gas das Vollsaugen der dielektrischen High-k-Schicht bei einem Umgebungsdruck von etwa 0,5 Torr bis etwa 150 Torr umfasst.
  5. Verfahren nach einem der vorhergehenden Ansprüche, das weiterhin Folgendes umfasst: Abscheiden einer Austrittsarbeitsschicht auf der Verkappungsschicht; und Vollsaugen der Austrittsarbeitsschicht in dem fluorhaltigen Gas.
  6. Verfahren nach Anspruch 5, das vor dem Abscheiden der Austrittsarbeitsschicht Folgendes umfasst: Abscheiden einer Sperrschicht auf der Verkappungsschicht; und Vollsaugen der Sperrschicht in dem fluorhaltigen Gas bei einer Temperatur von etwa 70 °C bis etwa 950 °C.
  7. Verfahren nach Anspruch 6, das weiterhin Folgendes umfasst: Abscheiden einer Opfer-Blockierschicht auf der Sperrschicht; Glühen des Substrats bei einer Temperatur von etwa 70 °C bis etwa 550 °C; und Entfernen der Opfer-Blockierschicht.
  8. Verfahren nach einem der vorhergehenden Ansprüche, das vor dem Abscheiden der Verkappungsschicht Folgendes umfasst: Abscheiden einer Opfer-Blockierschicht auf der dielektrischen High-k-Schicht; Glühen des Substrats bei einer Temperatur von etwa 70 °C bis etwa 550 °C; und Entfernen der Opfer-Blockierschicht.
  9. Verfahren nach Anspruch 8, wobei die Opfer-Blockierschicht Silizium oder Titannitrid mit einer Dicke von etwa 5 Ä bis etwa 30 Ä aufweist.
  10. Verfahren nach Anspruch 8 oder 9, wobei das Glühen des Substrats das Glühen des Substrats in einer Stickstoff-Umgebung, in einer Formiergas-Umgebung, in einer Ammoniak-Umgebung oder in einer verdünnten Sauerstoff-Umgebung umfasst.
  11. Transistorstruktur mit: einem Substrat (120); einer Finne (110) auf dem Substrat; einem Gatedielektrikumstapel (100A und 100B) auf der Finne, wobei der Gatedielektrikumstapel Folgendes aufweist: eine dielektrische Grenzflächenschicht (100A), und eine dielektrische High-k-Schicht (100B) auf der dielektrischen Grenzflächenschicht (100A) mit einer Fluorkonzentration von etwa 0,01 Atom-% bis etwa 35 Atom-%; und einer oder mehreren Austrittsarbeitsschichten (WF1/2/3/4/5) auf dem Gatedielektrikumstapel (100A und 100B).
  12. Transistorstruktur nach Anspruch 11, wobei mindestens eine der einen oder der mehreren Austrittsarbeitsschichten eine Fluorkonzentration von etwa 0,01 Atom-% bis etwa 35 Atom-% aufweist.
  13. Transistorstruktur nach Anspruch 11 oder 12, wobei eine Verteilung der Fluorkonzentration in dem Gatedielektrikumstapel zu einer Grenzfläche hin, die sich zwischen der dielektrischen High-k-Schicht und der dielektrischen Grenzflächenschicht befindet, abnimmt und einen Spitzenwert aufweist, der etwa 1 Ä bis etwa 12 Ä von einer Oberfläche der dielektrischen High-k-Schicht entfernt ist, die der Grenzfläche gegenüberliegt.
  14. Transistorstruktur nach einem der Ansprüche 11 bis 13, wobei eine Verteilung der Fluorkonzentration in dem Gatedielektrikumstapel innerhalb der dielektrischen Grenzflächenschicht abnimmt und einen Spitzenwert aufweist, der sich über etwa 5 % bis etwa 75 % einer Gesamtdicke der dielektrischen High-k-Schicht erstreckt.
  15. Transistorstruktur nach einem der Ansprüche 11 bis 14, die weiterhin eine Verkappungsschicht und eine Sperrschicht aufweist, die zwischen dem Gatedielektrikumstapel und der einen oder den mehreren Austrittsarbeitsschichten angeordnet sind, wobei die Sperrschicht eine Fluorkonzentration von etwa 0,01 Atom-% bis etwa 35 Atom-% aufweist.
  16. Verfahren mit den folgenden Schritten: Herstellen eines Grenzflächendielektrikums (100A) auf Finnen (110), die auf einem Substrat (120) angeordnet sind; Abscheiden einer dielektrischen High-k-Schicht (100B) auf dem Grenzflächendielektrikum (100A); Abscheiden einer oder mehrerer Austrittsarbeitsschichten (WF1/2/3/4/5) auf der dielektrischen High-k-Schicht (100B); Erwärmen des Substrats auf eine Temperatur von etwa 70 °C bis etwa 950 °C; und Vollsaugen mindestens einer der einen oder der mehreren Austrittsarbeitsschichten (WF1/2/3/4/5) mit einem fluorhaltigen Gas (500) während des Erwärmens des Substrats.
  17. Verfahren nach Anspruch 16, wobei das fluorhaltige Gas Fluorgas (F2), Stickstofftrifluorid (NF3), Wolframhexafluorid (WF6), Trifluormethan (CHF3), Tetrafluormethan (CF4), Schwefelhexafluorid (SF6), Hexafluorethan (C2F6) oder Kombinationen davon umfasst.
  18. Verfahren nach Anspruch 16 oder 17, das vor dem Abscheiden der dielektrischen High-k-Schicht weiterhin das Vollsaugen des Grenzflächendielektrikums in dem fluorhaltigen Gas während des Erwärmens des Substrats umfasst.
  19. Verfahren nach einem der Ansprüche 16 bis 18, wobei das Vollsaugen der mindestens einen der einen oder der mehreren Austrittsarbeitsschichten in dem fluorhaltigen Gas das Vollsaugen der mindestens einen der einen oder der mehreren Austrittsarbeitsschichten bei einem Umgebungsdruck von etwa 0,5 Torr bis etwa 150 Torr umfasst.
  20. Verfahren nach einem der Ansprüche 16 bis 19, das vor dem Abscheiden der einen oder der mehreren Austrittsarbeitsschichten weiterhin Folgendes umfasst: Abscheiden einer Sperrschicht auf der dielektrischen High-k-Schicht; Vollsaugen der Sperrschicht in dem fluorhaltigen Gas bei einer Temperatur von etwa 70 °C bis etwa 950 °C; Abscheiden einer Opfer-Blockierschicht auf der Sperrschicht; Glühen des Substrats bei einer Temperatur von etwa 70 °C bis etwa 550 °C; und Entfernen der Opfer-Blockierschicht.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102020129544A1 (de) 2020-08-17 2022-02-17 Taiwan Semiconductor Manufacturing Co., Ltd. Gatestrukturen in transistoren und verfahren zu deren ausbildung

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11417517B2 (en) 2019-05-03 2022-08-16 Applied Materials, Inc. Treatments to enhance material structures
US11462626B2 (en) * 2019-10-29 2022-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture
US11264478B2 (en) 2019-10-31 2022-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Transistors with reduced defect and methods forming same
US11437240B2 (en) 2020-08-05 2022-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor gate structure and method of forming
KR102634254B1 (ko) * 2020-11-18 2024-02-05 어플라이드 머티어리얼스, 인코포레이티드 반도체 구조를 형성하는 방법 및 이의 처리 시스템
US20230066477A1 (en) * 2021-08-31 2023-03-02 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures in transistors and method of forming same
US20230253210A1 (en) * 2022-02-09 2023-08-10 Nanya Technology Corporation Semiconductor device with protection layer
US20230253209A1 (en) * 2022-02-09 2023-08-10 Nanya Technology Corporation Semiconductor device with protection layer and method for fabricating the same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10345186B4 (de) * 2003-09-29 2007-10-25 Texas Instruments Deutschland Gmbh Verfahren zur Herstellung eines Metall-Oxid-Halbleiter Feldeffekttransistors und Metall-Oxid-Halbleiter Feldeffekttransistor
KR100788361B1 (ko) 2006-12-12 2008-01-02 동부일렉트로닉스 주식회사 모스펫 소자의 형성 방법
US8319295B2 (en) 2007-01-10 2012-11-27 Imec Use of F-based gate etch to passivate the high-k/metal gate stack for deep submicron transistor technologies
US8809175B2 (en) * 2011-07-15 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of anneal after deposition of gate layers
CN103681276B (zh) * 2012-09-18 2016-08-31 中芯国际集成电路制造(上海)有限公司 金属栅极、mos晶体管及cmos结构分别的形成方法
CN106711034B (zh) 2015-08-31 2020-05-08 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US9978601B2 (en) * 2015-10-20 2018-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for pre-deposition treatment of a work-function metal layer
US9502307B1 (en) * 2015-11-20 2016-11-22 International Business Machines Corporation Forming a semiconductor structure for reduced negative bias temperature instability
US9960053B2 (en) * 2015-12-15 2018-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET doping methods and structures thereof
US10580643B2 (en) * 2016-02-16 2020-03-03 Applied Materials, Inc. Fluorination during ALD high-k, fluorination post high-k and use of a post fluorination anneal to engineer fluorine bonding and incorporation
CN107170683A (zh) 2016-03-08 2017-09-15 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
CN107564863B (zh) * 2016-06-30 2020-10-16 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
KR102553260B1 (ko) * 2016-08-03 2023-07-07 삼성전자 주식회사 집적회로 소자 및 그 제조 방법
US10522344B2 (en) * 2017-11-06 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuits with doped gate dielectrics

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102020129544A1 (de) 2020-08-17 2022-02-17 Taiwan Semiconductor Manufacturing Co., Ltd. Gatestrukturen in transistoren und verfahren zu deren ausbildung
US11437474B2 (en) 2020-08-17 2022-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures in transistors and method of forming same
US11916114B2 (en) 2020-08-17 2024-02-27 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures in transistors and method of forming same

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CN110957358A (zh) 2020-04-03
KR102263322B1 (ko) 2021-06-15

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