KR102263322B1 - 게이트 스택 트리트먼트 - Google Patents

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킨 슌 총
킨 šœ 총
티엔-웨이 유
치아-밍 차이
시흐-치 린
밍-테 첸
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    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L2924/01—Chemical elements
    • H01L2924/01009—Fluorine [F]

Abstract

본 개시는 최대 약 35 원자%의 플루오린 농도를 갖는 게이트 스택 층을 형성하기 위한 방법을 기재한다. 방법은, 유전체 스택, 배리어 층을 형성하고, 플루오르계 가스에 유전체 스택 및/또는 배리어 층을 소킹하는 것을 포함한다. 방법은, 하이 k 유전체 층 상에 하나 이상의 일함수 층을 퇴적하고, 플루오르계 가스에 하나 이상의 일함수 층 중의 적어도 하나를 소킹하는 것을 더 포함한다. 방법은 또한, 플루오린 외부 확산 및 대기로의 손실을 피하기 위해, 희생 블로킹 층과 함께, 선택적인 플루오린 주입 어닐링 프로세스를 포함한다.

Description

게이트 스택 트리트먼트{GATE STACK TREATMENT}
관련 출원에 대한 상호참조
본 출원은, 2018년 9월 26일 출원된 발명의 명칭이 “Gate Dielectric Treatment”인 미국 가특허 출원 번호 제62/736,766호의 우선권을 주장하며, 이는 그 전체가 참조에 의해 여기에 포함된다.
트랜지스터(예컨대, p타입 트랜지스터)의 문턱 전압은, 트랜지스터의 게이트 구조물 내의 일함수 층의 두께를 조정함으로써 튜닝될 수 있다. 그러나, 더 작은 디바이스를 제조하도록, 트랜지스터 게이트 구조물을 스케일링하는 것은, 트랜지스터들 사이의 간격 감소로 인해 일함수 층 두께에 대한 조정이 한정됨에 따라 문턱 전압 튜닝에 어려움을 초래한다.
본 개시는 최대 약 35 원자%의 플루오린 농도를 갖는 게이트 스택 층을 형성하기 위한 방법을 기재한다. 방법은, 유전체 스택, 배리어 층을 형성하고, 플루오르계 가스에 유전체 스택 및/또는 배리어 층을 소킹하는 것을 포함한다. 방법은, 하이 k 유전체 층 상에 하나 이상의 일함수 층을 퇴적하고, 플루오르계 가스에 하나 이상의 일함수 층 중의 적어도 하나를 소킹하는 것을 더 포함한다. 방법은 또한, 플루오린 외부 확산 및 대기로의 손실을 피하기 위해, 희생 블로킹 층과 함께, 선택적인 플루오린 주입 어닐링 프로세스를 포함한다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 일반 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1은 일부 실시예에 따라 부분 제조된 게이트 스택의 단면도이다.
도 2는 일부 실시예에 따라 p 타입 트랜지스터의 부분 제조된 게이트 스택에서의 일함수 층들의 확대도이다.
도 3a 및 도 3b는 일부 실시예에 따라 플루오르화(fluorination) 동작 및 선택적 어닐링 동작을 포함하는 게이트 스택의 형성을 위한 방법이다.
도 4는 일부 실시예에 따라 부분 제조된 게이트 스택의 단면도이다.
도 5는 일부 실시예에 따라 플루오르화 동작 동안 부분 제조된 게이트 스택의 단면도이다.
도 6은 일부 실시예에 따라 희생 블로킹 층의 형성 후의 부분 제조된 게이트 스택의 단면도이다.
도 7은 일부 실시예에 따라 부분 제조된 게이트 스택의 하이 k 유전체 층 및 계면 유전체 층에서의 2개의 플루오린 분포 프로파일의 SIMS(secondary ion mass spectrometry) 플롯이다.
도 8은 일부 실시예에 따라 배리어 층의 플루오르화 동작 동안 부분 제조된 게이트 스택의 단면도이다.
도 9는 일부 실시예에 따라 배리어 층 상의 희생 블로킹 층의 형성 후의 부분 제조된 게이트 스택의 단면도이다.
도 10은 일부 실시예에 따라 부분 제조된 게이트 스택의 배리어 층, 캐핑 층, 하이 k 유전체 층 및 계면 유전체 층에서의 2개의 플루오린 분포 프로파일의 SIMS 플롯이다.
도 11은 일부 실시예에 따라 하나 이상의 일함수 층에 대한 플루오르화 동작 동안 부분 제조된 게이트 스택의 단면도이다.
도 12는 일부 실시예에 따라 부분 제조된 게이트 스택의 일함수 스택에서의 2개의 플루오린 분포 프로파일의 SIMS 플롯이다.
다음의 개시는 제공되는 주제의 상이한 특징들을 구현하기 위한 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
여기에서 사용되는 용어 “공칭(nominal)”은, 원하는 값 이상 및/또는 이하의 값 범위와 함께, 제품의 설계 단계 또는 프로세스 동안 설정되는, 컴포넌트 또는 프로세스 동작에 대한 특성 또는 파라미터의 원하는 값 또는 타겟 값을 지칭한다. 값의 범위는 통상적으로 제조 프로세스에서의 약간의 변동 또는 허용오차로 인한 것이다.
여기에서 사용되는 용어 "약”은, 대상 반도체 디바이스와 연관된 특정 기술 노드에 기초하여 달라질 수 있는 주어진 양의 값을 나타낸다. 일부 실시예에서, 특정 기술 노드에 기초하여, 용어 “약”은, 예를 들어 값의 5% 내에서 변하는, 주어진 양의 값을 나타낼 수 있다(예컨대, 값의 ±5%, ±10%, ±20%, 또는 ±30%).
여기에서 사용되는 용어 “수직”은, 기판의 표면에 명목상 수직인 것을 의미한다.
핀 기반의 트랜지스터(예컨대, 핀 전계 효과 트랜지스터 또는 “finFET”)의 게이트 구조물 내의 일함수 층은 부분적으로 트랜지스터의 문턱 전압을 제어한다. 보다 구체적으로, finFET의 문턱 전압 값은 일함수 층의 총 두께 및 타입에 따라 좌우된다. 따라서, 각각의 finFET에서 일함수 층의 두께(또는 일함수 층의 개수)를 제어함으로써, 동일 기판 상에 상이한 문턱 전압을 갖는 finFET을 형성하는 것이 가능하다. 예를 들어, 낮은 문턱 전압을 갖는 finFET은 칩 내의 “저(low)” 또는 “초저(ultra-low)” 전력 애플리케이션에 사용될 수 있고, 더 높은 문턱 전압을 갖는 finFET은 칩 내의 고전력 애플리케이션에 사용될 수 있다.
p 타입 finFET 및 n 타입 finFET은 상이한 절대 문턱 전압(예컨대, 그 부호에 관계없이 문턱 전압의 크기)을 나타내는데, p 타입 finFET 및 n 타입 finFET에 사용되는 일함수 금속이 두께, 개수, 및/또는 조성에 관련하여 상이할 수 있기 때문이다. 그 결과, 절대값 면에서, p 타입 finFET이 n 타입 finFET보다 더 높은 문턱 전압을 갖는다. 예를 들어, p 타입 finFET은 턴온시키기 위해(예컨대, 트랜지스터의 소스와 드레인 단자 사이에 전류가 흐를 수 있게 하기 위해) 더 높은 전압을 요구한다. 이 이유로, p 타입 finFET은 n 타입 finFET에 비교하여 “약한(weak)” 것으로 지칭될 수 있다. p 타입 finFET의 문턱 전압을 감소시키기(예컨대, 낮추기) 위한 하나의 방식은, 그 각자의 일함수 층의 두께를 증가시키는 것이다. 그러나, 일함수 층의 두께는 스케일링 제약에 의해 한정된다. 예를 들어, 핀-핀 피치 및 게이트-게이트 피치가 감소함에 따라, 일함수 층에 대한 이용가능한 공간이 그에 따라 줄어든다. 따라서, p 타입 finFET에서의 하나 이상의 일함수 층의 두께를 증가시키는 것은 어려운 과제가 되고 있다. 예를 들어, 핀들 사이의 한정된 공간으로 인해, 기존의 또는 더 두꺼운 일함수 층은 열악한 갭-충전(gap-fill)을 나타낼 수 있으며, 이는 웨이퍼에 걸쳐 예측불가능한 문턱 전압 변동 및 보이드를 초래할 수 있다. 따라서, p 타입 finFET에 대한 더 두꺼운 또는 더 많은 일함수 층은 차세대 기술 노드에 대한 옵션이 아닐 수 있다.
본 개시의 실시예는, n 타입 및 p 타입 finFET의 게이트 스택 층에 적용될 수 있는, 하나 이상의 플루오르화 동작을 포함하는 방법에 관한 것이다. 각각의 플루오르화 동작은, 약 0.01 원자%와 약 35 원자% 사이의 플루오린 레벨을 도입할 수 있다. 또한, 플루오르화 동작은, 게이트 스택의 게이트 유전체, 배리어 층, 및/또는 임의의 일함수 층을 포함하지만 이에 한정되는 것은 아닌, 게이트 스택의 하나 이상의 층에 적용될 수 있다. 또한, 플루오르화 동작은 게이트 스택 층을 손상시킬 수 있는 임플란트(implant) 또는 고에너지(예컨대, 플라즈마) 프로세싱을 수반하지 않는다. 일부 실시예에서, 플루오르화 동작은, 약 70 ℃와 약 950 ℃ 사이의 온도(예컨대, 약 70 ℃, 약 130 ℃, 약 250 ℃, 약 370 ℃, 약 550 ℃, 약 650 ℃, 약 700 ℃, 약 900 ℃)에서 플루오르계 가스(예컨대, 삼플루오르화질소, NF3; 순수 플루오린 가스, F2; 등)에 하나 이상의 게이트 스택 층을 소킹하는(soaking) 것을 포함한다. 플루오르화 동작이 게이트 유전체 레벨 및/또는 배리어 층에서 수행되는 경우, 게이트 유전체 및/또는 배리어 층 내의 플루오린 분포를 조절하기 위해 선택적 어닐링 동작이 수행될 수 있다. 이러한 경우, 어닐링 동작 동안 플루오린의 외부 확산(out-diffusion)을 막기 위해 희생 블로킹 층이 게이트 유전체 및/또는 배리어 층 상에 형성될 수 있다. 일부 실시예에서, 게이트 유전체의 플루오르화는, 산소 베이컨시를 패시베이션하고 게이트 유전체의 신뢰성을 개선함으로써 게이트 유전체 내의 트랩 중심을 감소시킨다. 일부 실시예에서, 게이트 유전체의 플루오르화는 불포화 결합(dangling bond) 패시베이션을 통해 게이트 유전체 스택과 기판 사이의 계면에서 DIT(density of interface trap) 중심을 감소시키고, 이는 이어서 게이트 유전체 스택의 신뢰성을 개선한다. 일부 실시예에서, 배리어 층의 플루오르화는 배리어 층의 일함수를 증가시키고, 이는 이어서 p 타입 트랜지스터의 문턱 전압을 감소시킨다. 또한, 배리어 층 플루오르화는 산소 베이컨시 패시베이션을 통해 게이트 유전체 스택 내의 트랩 중심을 부분적으로 감소시킴으로써 게이트 유전체 스택의 신뢰성을 개선할 수 있다. 일부 실시예에서, 하나 이상의 일함수 층의 플루오르화는 이들 층의 유효 일함수를 증가시키고, p 타입 트랜지스터의 문턱 전압을 감소시키며, 산소 베이컨시 패시베이션을 통해 게이트 유전체 스택 내의 트랩 중심을 부분적으로 감소시킨다. 따라서, 하나 이상의 일함수 층의 플루오르화도 또한 게이트 유전체 스택의 신뢰성을 개선할 수 있다.
도 1은 기판(120)의 상부 표면에 수직으로 형성되어 있는, 핀(110)의 상부 부분 상의 부분 제조된 게이트 스택(100)이다. 아이솔레이션(isolation) 영역(130)은 핀(110)을 전기적으로 절연한다. 또한, 아이솔레이션 영역(130)은 부분 제조된 게이트 스택(100)을 기판(120)으로부터 전기적으로 절연한다. 예로써 비한정적으로, 기판(120)은 벌크 반도체 웨이퍼(예컨대, 실리콘 웨이퍼) 또는 반도체-온-절연체 웨이퍼(예컨대, SOI(silicon-on-insulator))일 수 있다. 일부 실시예에서, 핀(110)은, (i) 실리콘, (ii) 갈륨 비소화물(GaAs), 갈륨 인화물(GaP), 인듐 인화물(InP), 인듐 비소화물(InAs), 및/또는 인듐 안티몬화물(InSb), 실리콘 게르마늄(SiGe)과 같은 화합물 반도체; (iii) 갈륨 비소 인화물(GaAsP), 알루미늄 인듐 비소화물(AlInAs), 알루미늄 갈륨 비소화물(AlGaAs), 갈륨 인듐 비소화물(GaInAs), 갈륨 인듐 인화물(GaInP), 및/또는 갈륨 인듐 비소 인화물(GaInAsP)을 포함한 합금 반도체, 또는 (iv) 이들의 조합을 포함할 수 있다. 일부 실시예에서, 아이솔레이션 영역(130)은, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 플루오린 도핑된 실리케이트 유리(FSG), 로우 k(low-k) 유전체 재료(예컨대, 약 3.9보다 작은 k 값을 가짐), 및/또는 적합한 갭 충전 특성을 갖는 다른 적합한 유전체 재료와 같은 실리콘계 유전체 재료를 포함하는 쉘로우 트렌치 아이솔레이션(STI; shallow trench isolation) 구조물이다.
부분 제조된 게이트 스택(100)은 도 1에 도시된 바와 같이 여러 개의 수직 적층된 층들을 포함한다. 예로써 비한정적으로, 부분 제조된 게이트 스택(100)은 계면 유전체(100A), 하이 k 유전체 층(100B), 캐핑 층(100C), 배리어 층(100D), 일함수 스택(100E), 및 금속 게이트 층(100F)을 포함할 수 있다. 일부 실시예에서, 계면 유전체(100A)는 실리콘 산화물계 유전체이고, 하이 k 유전체 층(100B)은 약 3.9보다 더 큰 유전 상수(k 값)(예컨대, 약 4.0, 약 10, 약 20, 약 30 등)를 갖는 하이 k 재료이다. 예로써 비한정적으로, 계면 유전체(100A)는 실리콘 산화물, 게르마늄 산화물, 및/또는 실리콘 산질화물을 포함할 수 있고, 하이 k 유전체 층(100B)은 하프늄 산화물, 란타늄, 산화물, 알루미늄 산화물, 이트륨 산화물 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 계면 유전체(100A) 및 하이 k 유전체 층(100B)은 부분 제조된 게이트 스택(100) 내의 게이트 유전체 스택을 형성한다. 게이트 유전체 스택으로부터 산소를 흡수하도록 그리고 배리어 층(100D), 일함수 스택(100E), 및 금속 게이트 층(100F)의 형성 동안 하이 k 유전체 층(100B)을 보호하도록 캐핑 층(100C)이 퇴적된다. 일부 실시예에서, 캐핑 층(100C)은 게이트 스택(예컨대, 계면 유전체(100A) 및 하이 k 유전체 층(100B))의 신뢰성을 개선한다. 예로써 비한정적으로, 캐핑 층(100C)은 티타늄 질화물(TiN) 층 또는 티타늄 실리콘 질화물(TiSiN)과 같은 복합 재료일 수 있다. 또한, 배리어 층(100D)은, 예를 들어 탄탈 질화물(TaN) 층일 수 있다.
일부 실시예에서, 일함수 스택(100E)은 단순화를 위해 도 1에는 도시되지 않은 하나 이상의 개별 일함수 층을 포함한다. 일함수 스택(100E)에서의 일함수 층들의 총 두께는 트랜지스터의 문턱 전압을 설정할 수 있다. 일부 실시예에서, 일함수 층들의 각각은 티타늄 질화물 및/또는 텅스텐 질화물을 포함하고, 약 8 Å 내지 약 16 Å 범위의 두께를 가질 수 있다. 마지막으로, 금속 게이트 층(100F)은 티타늄-알루미늄 합금 또는 탄탈-알루미늄 합금을 포함할 수 있다. 일부 실시예에서, 부분 제조된 게이트 스택(100)은 단순화를 위해 도 1에는 도시되지 않은 추가의 층을 포함한다. 이들 추가의 층은 추가적인 배리어 층, 금속 또는 금속성 층전 층, 글루 층, 콘택 층 등을 포함할 수 있다.
도 2는 예시적인 p 타입 트랜지스터(200, 210 및 220)에 대하여, 도 1에 도시된 부분 제조된 게이트 스택(100)의 영역(150)의 일련의 확대도들이다. 일부 실시예에서, p 타입 트랜지스터(200, 210 및 220)의 각각은, 일함수 스택(100E) 내의 일함수 층들(WF1, WF2, WF3, WF4, 및 WF5)의 개수 및 두께에 기초하여 상이한 문턱 전압 값을 갖는다. 예를 들어, 일함수 스택(100E)에서의 일함수 층들의 개수가 클수록 또는 일함수 스택(100E)이 두꺼울수록, 결과적인 트랜지스터의 문턱 전압 값은 더 낮아진다. 따라서, p 타입 트랜지스터(220)의 문턱 전압은 p 타입 트랜지스터(210)의 문턱 전압보다 더 낮고, p 타입 트랜지스터(210)의 문턱 전압은 p 타입 트랜지스터(200)의 문턱 전압보다 더 낮다. 예로써 비한정적으로, p 타입 트랜지스터(220)는 칩 내의 초저전력 애플리케이션에 적합한 문턱 전압을 가질 수 있고, p 타입 트랜지스터(210)는 칩 내의 저전력 애플리케이션에 적합한 문턱 전압을 가질 수 있고, p 타입 트랜지스터(200)는 칩 내의 표준 전력 애플리케이션에 적합한 문턱 전압을 가질 수 있다. 또한, p 타입 트랜지스터(200, 210 및 220)가 p 타입 트랜지스터(200, 210 및 220)에 대하여 동시에 퇴적될 수 있는 공통 일함수 층(예컨대, WF3, WF4, 및 WF5)을 포함하기 때문에, p 타입 트랜지스터(210 및 220)는 p 타입 트랜지스터(220) 옆에 형성될 수 있다.
일부 실시예에서, 일함수 층(WF1, WF2, WF3, WF4, 및 WF5)은 동일하거나 상이한 두께 그리고 유사하거나 상이한 조성(예컨대, 티타늄 대 질소 몰 비율, 텅스텐 대 질소 비)을 갖는다. 또한, 더 많은 일함수 층, 또는 더 두꺼운 일함수 층이, p 타입 트랜지스터(220)의 문턱 전압 값을 낮추는 것에 관련해서 추가적인 이점을 제공하지 않을 수 있다. 예를 들어, 일함수 층의 개수가 증가함에 따라, 문턱 전압에 미치는 효과가 약해진다. 이는, 추가된 일함수 층 및/또는 더 두꺼운 일함수 층의 형성이, 상부 일함수 층(예컨대, WF4 및 WF5 층)을 채널로부터 더 멀리, 채널에 대한 영향이 더 약해지는 곳으로 “밀어내기” 때문이다. 따라서, 추가적인 일함수 층이 반드시 p 타입 트랜지스터에 대하여 더 낮은 문턱 전압 값을 가져다 주는 것이 아닐 수 있다. 또한, 기술 노드들 사이에 핀-핀 피치(140)(예컨대, 도 1에 도시됨)가 축소함에 따라, 부분 제조된 게이트 스택(100)의 퇴적에 이용가능한 공간도 비례하여 감소한다. 따라서, 추가적인 수의 일함수 층은 핀들(110) 사이의 이용가능한 공간의 더 큰 부분을 차지할 것이며, 이는 게이트 스택에서의 층들의 나머지(예컨대, WF4 층, WF5 층, 100F 층 등)에 대하여 이용가능한 공간을 감소시킨다.
일부 실시예에서, 부분 제조된 게이트 스택(100)의 선택적 층을 플루오르화하면, p 타입 트랜지스터(200, 210, 및 220)의 문턱 전압을 낮출 수 있고 트랜지스터의 신뢰성을 개선할 수 있다. 도 3a 및 도 3b는, p 타입 트랜지스터의 문턱 전압을 더 감소시키며 p 타입 및 n 타입 트랜지스터 둘 다에서의 유전체 스택의 신뢰성을 개선하는 플루오르화 동작을 포함하는 예시적인 방법(300)의 흐름도이다. 방법(300)의 다양한 동작들 사이에 다른 제조 동작이 수행될 수 있고 단지 명확하게 하기 위해 생략될 수 있다. 본 개시의 실시예는 방법(300)에 한정되지 않는다.
도 3a를 참조하여, 방법(300)은 동작 305 및 핀(110)의 노출된 부분과 아이솔레이션 영역(130)의 상부 표면 상의 계면 유전체(100A) 및 하이 k 유전체 층(100B)의 퇴적으로 시작한다. 일부 실시예에 따라, 도 4는 결과적인 구조물을 도시한다. 예로써 비한정적으로, 계면 유전체(100A) 및 하이 k 유전체 층(100B)은 원자층 증착(ALD; atomic layer deposition) 또는 플라즈마 강화 원자층 증착(PEALD; plasma-enhance atomic layer deposition) 방법을 사용하여 연속으로 블랭킷(blanket) 퇴적될 수 있다. 일부 실시예에서, 계면 유전체(100A) 및 하이 k 유전체 층(100B)은 함께, 부분 제조된 게이트 스택(100)의 게이트 유전체 스택을 형성한다.
도 3a 및 도 5를 참조하여, 방법(300)은 플루오르화 동작 310으로 이어지며, 하이 k 유전체 층(100B)이 플루오르계 가스(500)에 노출된다(예컨대, 소킹됨). 예로써 비한정적으로, 플루오르계 가스(500)는, 순수 플루오린 가스(F2), 삼플루오르화질소(NF3), 육플루오르화텅스텐(WF6), 플루오로포름(CHF3), 테트라플루오로메탄(CF4), 육플루오르화황(SF6), 헥사플루오로에탄(C2F6), 또는 이들의 조합과 같은 플루오린 소스(예컨대, 플루오린 전구체)이다. 플루오르계 가스의 상기 언급한 리스트는 완전한 것이 아니며, 추가적인 플루오르계 가스가 사용될 수 있다. 일부 실시예에서, 플루오르계 가스(500)는 하이 k 유전체 층(100B)의 표면 상에서 또는 하이 k 유전체 층(100B)의 표면 위의 주위에서 열 분해한다. 일부 실시예에 따르면, 하이 k 유전체 층(100B)의 표면, 배리어 층(100D)의 표면, 일함수 스택(100E)의 일함수 층(WF1/WF2/WF3/WF4/WF5)의 표면은 플루오르계 가스(500)의 열분해를 위한 촉매로서 작용할 수 있다. 플루오르계 가스(500)를 열분해하기 위해, 기판(120)은 약 70 ℃와 약 950 ℃ 사이의 온도(예컨대, 약 70 ℃, 약 100 ℃, 약 200 ℃, 약 300 ℃, 약 325 ℃, 약 650 ℃, 약 800 ℃, 약 900 ℃ 등)로 가열된다. 약 70 ℃ 이하의 프로세싱 온도의 경우, 플루오르계 가스(500)는 하이 k 유전체 층(100B)의 표면 상에서 또는 하이 k 유전체 층(100B) 위의 주위에서 활발하게 분해하지 않을 수 있다. 따라서, 70 ℃ 이하의 프로세싱 온도는 하이 k 유전체 층(100B) 안으로 통합될 플루오린의 양을 한정할 수 있다. 반면에, 약 950 ℃ 이상의 프로세싱 온도에서는, 하이 k 유전체 층(100B)은 다결정질이 되고 결정 입계를 형성할 수 있다. 하이 k 유전체 층(100B)에서의 결정 입계는 게이트 스택과 핀 사이의 전기 전하에 대한 잠재적 경로가 될 수 있으며, 따라서 바람직하지 못하다. 또한, 높은 프로세싱 온도에서(예컨대, 약 950 ℃ 이상), 계면 유전체(100A)가 더 두껍게 성장할 수 있으며, 이는 계면 유전체(100A)와 하이 k 유전체 층(100B)의 결합된 유전 상수(k 값)를 감소시킬 수 있고 트랜지스터의 전기적 거동에 악영향을 미칠 수 있다. 일부 실시예에 따르면, 하이 k 유전체 층(100B)을 플루오르계 가스(500)에 노출시키는 것은, 노출된 하이 k 유전체 층(100B) 또는 계면 유전체(100A)에 물리적으로 손상을 입히지 않는 "열 트리트먼트(thermal treatment)”이다.
일부 실시예에 따르면, 플루오르화 동작(310)을 위한 소킹 시간은 약 1초 내지 약 30분 범위(예컨대, 약 1초 내지 약 20초, 약 15초 내지 약 1분, 약 50초 내지 약 5분, 약 1분 내지 약 10분, 약 5분 내지 약 20분, 약 10분 내지 약 30분)이다. 또한, 소킹 프로세스 동안 주위 압력은 약 0.5 Torr 내지 약 150 Torr 범위(예컨대, 약 0.5 Torr 내지 약 10 Torr, 약 5 Torr 내지 약 50 Torr, 약 30 Torr 내지 약 75 Torr, 약 60 Torr 내지 약 100 Torr, 약 90 Torr 내지 약 150 Torr)일 수 있다. 상기 언급한 프로세스 파라미터(예컨대, 소킹 시간 및 주위 압력)는 예시이며 한정하는 것이 아니다. 소킹 시간 및 주위 압력은 하이 k 유전체 층(100B)에 통합되기를 원하는 플루오린 양에 따라 더 튜닝될 수 있다. 예를 들어, 긴 소킹 시간(예컨대, 10분)과 높은 주위 압력(예컨대, 70 Torr)의 조합은 하이 k 유전체 층(100B)에서의 더 높은 양의 플루오린의 통합을 유리하게 할 수 있다. 그러나, 긴 소킹 시간(예컨대, 약 30분보다 더 긴)은 쓰루풋을 감소시킬 수 있고 플루오르계 가스 소비를 증가시킬 수 있으며, 따라서 제조 비용을 증가시킬 수 있다. 또한, 소킹 시간 및 주위 압력은, 플루오르계 가스(500)의 유형, 하이 k 유전체 층(100B)의 유형, 및 다른 요인(예컨대, 플루오르화 동작이 일어나는 반응기의 기하형상)에 따라 더 조정될 수 있다.
일부 실시예에서, 동작 310 동안, 일부 플루오린은 하이 k 유전체 층(100B)을 통해 계면 유전체(100A)와의 계면을 향해 확산한다. 하이 k 유전체 층(100B)을 통한 플루오르 확산은, 다음 이점을 갖는 바람직한 효과이다: (i) 하이 k 유전체 층(100B)의 퇴적 프로세스로부터 생기는 탄소 및/또는 염소 부산물 오염을 제거함으로써 하이 k 유전체 층(100B)을 정제함, (ii) 하이 k 유전체 층(100B) 내에서(예컨대, 하이 k 유전체 층(100B)과 계면 유전체(100A) 사이의 계면에서) 그리고 계면 유전체(100A)와 핀(110)의 채널 사이의 계면에서 트랩 중심을 감소시킴. 일부 실시예에서, 트랩 중심은 하이 k 유전체(100B)에서의 산소 베이컨시 패시베이션을 통해 그리고 계면 유전체(100A)와 핀(110)의 채널 사이의 계면에서 불포화 결합 패시베이션을 통해 감소된다. 결과적으로, 하이 k 유전체 층(100B)을 통한 플루오린 확산은 트랜지스터의 신뢰성을 개선할 수 있으며, 예컨대 nBTI(negative bias temperature instability), 누설 전류(Igi), 및 TDDB(time dependent dielectric breakdown)를 감소시킨다. 따라서, 동작 310은 n 타입 및 p 타입 트랜지스터 둘 다에 유리할 수 있다.
일부 실시예에서, 하이 k 유전체 층(100B)에 통합될 수 있는 플루오린 농도는, 플루오르계 가스(500)의 유형, 프로세스 온도, 주위 압력, 및 소킹 시간과 같은 프로세스 파라미터에 따라, 약 0.01 원자%("at.%") 내지 약 35 원자% 범위(예컨대, 약 0.01 원자% 내지 약 1 원자%, 약 0.5 원자% 내지 약 5 원자%, 약 3 원자% 내지 약 10 원자%, 약 8 원자% 내지 약 25 원자%, 약 20 원자% 내지 약 35 원자% 등)일 수 있다. 예를 들어, 주어진 소킹 시간(예컨대, 약 1분)에 대하여, 더 높은 프로세스 온도(예컨대, 약 300 ℃) 및 주위 압력(예컨대, 약 50 Torr)의 조합으로 더 높은 플루오린 농도가 될 수 있다. 반대로, 동일 소킹 시간(예컨대, 약 1분)에 대하여, 더 낮은 프로세스 온도(예컨대, 약 200 ℃) 및 주위 압력(예컨대, 약 1 Torr)의 조합으로 더 낮은 플루오린 농도가 될 수 있다.
예로써 비한정적으로, 동작 310은 인시추로(in-situ) 또는 엑스시츄로(ex-situ) 수행될 수 있다. 예를 들어, 동작 310은 하이 k 유전체 층(100B)의 퇴적 후에 진공 브레이크 없이 또는 단독형 반응기 내에서 진공 브레이크로 수행될 수 있다. 동작 310이 인시추로 수행되는 경우, 하이 k 유전체 층(100B)의 퇴적 반응기에는 플루오르계 가스(500)의 전달을 위한 가스 전달 라인이 설치될 수 있다.
일부 실시예에 따르면, 동작 310 후의 플루오린 농도의 피크는 하이 k 유전체 층(100B)의 표면에 더 가깝고, 하이 k 유전체 층(100B)과 계면 유전체(100A) 사이의 계면을 향하여 점점 줄어든다. 일부 실시예에서, 플루오린 피크 농도는 하이 k 유전체 층(100B)의 처리된 표면으로부터 약 1 Å과 약 12 Å 사이에 위치된다. 일부 실시예에서, 플루오린 피크 농도는 하이 k 유전체 층(100B)의 총 두께의 약 5 %와 약 75 % 사이에 연장한다.
일부 실시예에서, 하이 k 유전체 층(100B) 및 계면 유전체(100A) 내의 플루오린 분포는 n 타입 및 p 타입 트랜지스터 둘 다에 적용가능한 선택적 어닐링 동작으로 수정될 수 있다. 예로써 비한정적으로, 선택적 어닐링 동작이 수행되는 경우, 어닐링 동안 플루오르 외부 확산을 막기 위해 희생 블로킹 층이 하이 k 유전체 층(100B) 상에 퇴적된다. 희생 블로킹 층은 어닐링 후에 나중에 제거될 수 있다.
일부 실시예에서, 희생 블로킹 층의 퇴적, 어닐링 동작, 및 희생 블로킹 층의 제거는 전부, 하이 k 유전체 층(100B) 및 계면 유전체(100A) 내의 플루오린 분포를 더 조절하기 위해(예컨대, 플루오린 원자를 게이트 유전체 스택 안으로 더 깊이 주입(drive)시키도록) 수행될 수 있는 선택적 동작이다. 이들 선택적 동작은 도 3a에 도시된 방법(300)의 선택적 동작 315 내지 325에 대응한다.
동작 315에서, 도 6에 도시된 바와 같이 희생 블로킹 층(600)이 하이 k 유전체 층(100B) 상에 퇴적될 수 있다. 예로써 비한정적으로, 희생 블로킹 층(600)은 습식 에칭 화학으로 나중에 제거될 수 있는 실리콘 층 또는 티타늄 질화물 층일 수 있다. 상기 설명된 바와 같이, 희생 블로킹 층(600)의 목적은, 하이 k 유전체 층(100B)으로부터 다시 하이 k 유전체 층(100B) 위의 주위로 플루오르의 외부 확산을 막거나 억제하기 위한 것이다. 예를 들어, 플루오르 외부 확산은 후속 어닐링 동작 동안 발생할 수 있다. 일부 실시예에 따르면, 희생 블로킹 층(600)은 약 5 Å 내지 약 100 Å 범위의 두께(예컨대, 약 5 Å 내지 약 10 Å, 약 5 Å 내지 약 20 Å, 약 15 Å 내지 약 30 Å)로 ALD 또는 PEALD에 의해 퇴적될 수 있다. 5 Å 이하의 희생 블로킹 층은 플루오린 외부 확산을 막을 수 없을 수 있다. 그리고 약 100 Å보다 더 두꺼운 희생 블로킹 층은 플루오린의 외부 확산을 막을 수 있더라도, 더 긴 퇴적 시간 및 제거 프로세스를 요구할 것이다.
도 3a를 참조하여, 방법(300)은 선택적 어닐링 동작 320으로 이어질 수 있다. 일부 실시예에서, 선택적 어닐링 동작 320은, 플루오린 원자를 계면 유전체(100A)를 향하여 “주입시키도록(drive-in)” 약 2초 내지 약 300초 동안 약 70 ℃와 약 550 ℃ 사이의 온도 범위(예컨대, 약 70 ℃, 약 100 ℃, 약 200 ℃, 약 250 ℃, 약 325 ℃ 등)에서 수행된다. 일부 실시예에서, 선택적 어닐링 동작 320은, 질소 분위기에서, 가스 형성 분위기(예컨대, 질소/수소 가스 혼합물)에서, 암모니아 분위기에서, 또는 희석 산소 분위기(예컨대, 산소/질소 가스 혼합물)에서 수행된다. 일부 실시예에 따르면, 어닐링 동작 320 후에, 플루오린 농도의 분포는 하이 k 유전체 층(100B) 안으로 더 깊이 이동할 수 있다(예컨대, 계면 유전체(100A)와의 계면을 향해). 예로써, 도 7은 일부 실시예에 따라 하이 k 유전체 층(100B)/계면 유전체(100A) 스택에 대하여 SIMS에 의해 획득된 2개의 플루오린 분포 프로파일을 도시한다. 도 7의 y축은 플루오린 원자 농도를 나타내고, x축은 하이 k 유전체 층(100B)/계면 유전체(100A) 스택에서의 깊이를 나타내며, 하이 k 유전체 층(100B)이 스택의 상부 층이고 계면 유전체(100A)가 하부 층이다. 도 7에서의 플루오린 분포 플롯은, 선택적 어닐링 동작 320과 함께 그리고 선택적 어닐링 동작 320 없이 획득된, 하이 k 유전체 층(100B) 및 계면 유전체(100A) 내의 2개의 상이한 플루오린 분포를 보여준다. 예를 들어, 도 7에서, 플루오르화 동작 310 후에, 하이 k 유전체 층(100B) 및 계면 유전체(100A)(이들의 상대 두께 및 위치가 수직 점선으로 나타남) 내의 플루오린 분포가 곡선(700)으로 나타나 있다. 반면에, 선택적 어닐링 동작 320 후에, 하이 k 유전체 층(100B) 및 계면 유전체(100A) 내의 플루오린 분포가 곡선(710)으로 나타나 있다. 일부 실시예에 따르면, 플루오린 분포(710)(예컨대, 선택적 어닐링 동작 320 후에)는 플루오르화 동작 310 동안 획득된 “오리지널” 플루오린 분포(700)에 비교하여 더 큰 FWHM(full width at half maximum)을 전개한다. 다르게 말하자면, 플루오린 분포(710)는 하이 k 유전체 층(100B) 내에서 “더 넓고” 더 균등하게 분포되며(예컨대, 플루오린 분포(700)에 비교하여), 하이 k 유전체 층(100B) 및 계면 유전체(100A) 안으로 더 깊이 연장한다.
일부 실시예에서, 선택적 어닐링 동작 320은 연속 고온 프로세싱으로부터 하이 k 유전체 층(100B), 계면 유전체(100A), 및 기판(120)을 손상시키는 것을 피하기 위해 약 550 ℃의 온도를 넘지 않는다. 예를 들어, 더 낮은 어닐링 온도(예컨대, 약 550 ℃ 이하)는 선택적 어닐링 동작 320의 전체 열 버짓(thermal budget)을 낮은 수준으로 유지한다. 일부 실시예에 따르면, 더 낮은 어닐링 온도는 도 7의 플루오린 분포(710)를 달성하기 위해 더 긴 어닐링 시간을 요구할 수 있다. 반대로, 더 높은 어닐링 온도는 도 7의 플루오린 분포(710)를 달성하기 위해 더 짧은 어닐링 시간을 요구할 수 있다. 일부 실시예에서, 어닐링 온도 및 어닐링 시간의 상이한 조합으로, 도 7에 도시된 플루오린 분포(710)와 유사하거나 상이한 플루오린 분포가 될 수 있다. 예를 들어, 어닐링 시간 및 온도의 조합은 플루오린 분포(700 및 710) 사이의 플루오린 분포를 제공할 수 있다.
일부 실시예에 따르면, 플루오린 주입 프로세스가 요구되며 선택적 어닐링 동작 320이 수행되는 경우, 둘 다의 동작의 총 열 버짓이 낮은 수준으로 유지되도록, 동작 310의 프로세스 온도는 낮을 수 있다(예컨대, 약 70 ℃에 가까움). 예를 들어, 선택적 어닐링 동작 320과 함께, 동작 310의 온도는 약 70 ℃로 설정될 수 있으며, 선택적 어닐링 동작 320은 약 250 ℃에서 수행될 수 있다. 반면에, 선택적 어닐링 동작 320이 없으면, 동작 310의 온도는 더 높게 설정될 수 있다(예컨대, 약 300 ℃).
선택적 어닐링 동작 320 후에, 희생 블로킹 층(600)은 도 3a에 도시된 방법(300)의 동작 325에 따라 제거된다. 예로써 비한정적으로, 희생 블로킹 층(600)은 염산, 과산화수소, 및 물(HPM)을 포함하는 용액; 수산화암모늄; 인산; 및/또는 플루오르화수소산과 같은 습식 에칭 화학으로 제거될 수 있다. 일부 실시예에 따르면, 부분 제조된 게이트 스택(100)의 형성은 희생 블로킹 층(600)의 제거 후에 재개될 수 있다.
상기 설명된 바와 같이, 동작 315, 320 및 325는 선택적이고, 또한 계면 유전체(100A)에서 산소 베이컨시 및 불포화 결합 패시베이션에 의해 하이 k 유전체 층(100B)과 계면 유전체(100A) 사이의 계면에서의 트랩 중심의 감소를 강화하도록 구성되며, 그리하여 n 타입 및 p 타입 트랜지스터 둘 다의 신뢰성을 개선한다. 일부 실시예에서, 방법(300)은 동작 310을 수행한 다음 동작 330으로 진행할 수 있다.
방법(300)은 동작 330으로 이어지며, 도 1에 도시된 바와 같이 캐핑 층(100C) 및 배리어 층(100D)이 하이 k 유전체 층(100B) 상에 퇴적된다. 일부 실시예에서, 캐핑 층(100C) 및 배리어 층(100D)은, 예를 들어 ALD, PEALD, 화학적 기상 증착(CVD; chemical vapor deposition), 플라즈마 강화 CVD(PECVD; plasma enhanced CVD) 등과 같은 컨포멀(conformal) 퇴적 방법으로 블랭킷 퇴적된다.
방법(300)은 플루오르화 동작 335으로 이어지며, 도 8에 도시된 바와 같이 배리어 층(100D)은 플루오르계 가스(800)에 노출된다(또는 소킹됨). 일부 실시예에서, 플루오르화 동작 335는 플루오르화 동작 310과 유사하다. 예를 들어, 플루오르화 동작 335에서의 플루오르계 가스(800)는 F2, NF3, WF6, CHF3, CF4, SF6, C2F6, 또는 이들의 조합일 수 있다. 또한, 플루오르화 동작 335에 대한 프로세싱 온도는 70 ℃와 약 950 ℃ 사이일 수 있고, 소킹 시간은 약 1초 내지 약 30분 범위일 수 있다. 또한, 소킹 프로세스 동안의 주위 압력은 약 0.5 Torr 내지 약 150 Torr 범위일 수 있다.
일부 실시예에서, 그리고 프로세싱 조건(예컨대, 플루오르계 가스의 유형, 소킹 시간, 프로세스 압력 및 온도)에 따라, 배리어 층(100D)에 통합될 수 있는 총 플루오린 농도는 약 0.01 원자% 내지 약 35 원자% 범위일 수 있다 일부 실시예에서, 배리어 층(100D)의 플루오르화는 그의 일함수를 증가시키고 그 후에 p 타입 트랜지스터의 문턱 전압을 낮춘다. 예로써 비한정적으로, 플루오린 농도가 높을수록, p 타입 트랜지스터에 대한 결과적인 문턱 전압 값이 낮아진다. 일부 실시예에서, 약 35 원자% 이상의 플루오린 통합은 p 타입 트랜지스터에 대한 실질적인 문턱 전압 이점을 제공하지 못하며, 예를 들어 p 타입 트랜지스터의 문턱 전압 값을 더이상 낮추지 않는다.
일부 실시예에서, 플루오린 원자를 캐핑 층(100C)을 통해 하이 k 유전체 층(100B) 및 계면 유전체(100A)를 향해 “주입시키기” 위해, 방법(300)은 도 3b에 도시된 선택적 동작 340 내지 350을 포함한다. 예를 들어, 도 3b를 참조하여, 방법(300)은 선택적 동작 340 및 도 9에 도시된 바와 같이 배리어 층(100D) 상의 희생 블로킹 층(900)의 퇴적으로 이어질 수 있다. 일부 실시예에서, 동작 340의 희생 블로킹 층(900)은 도 6에 도시된 동작 315의 희생 블로킹 층(600)과 유사하다. 예를 들어, 동작 340의 희생 층(900)은 습식 에칭 화학으로 나중에 제거될 수 있는, 실리콘 층 또는 티타늄 질화물 층을 포함할 수 있다. 따라서, 동작 340의 희생 층(900)은 약 5 Å 내지 약 100 Å 범위(예컨대, 약 5 Å 내지 약 10 Å, 약 5 Å 내지 약 20 Å, 약 15 Å 내지 약 30 Å)의 두께로 ALD 또는 PEALD에 의해 퇴적될 수 있다. 일부 실시예에서, 5 Å 이하의 희생 블로킹 층은 플루오린 외부 확산을 막을 수 없을 수 있고, 100 Å보다 더 두꺼운 희생 블로킹 층은 더 긴 퇴적 시간과 제거 프로세스를 요하며, 이는 프로세스 시간 및 IC 제조 비용을 증가시킬 수 있다.
일부 실시예에서, 도 3b에 도시된 어닐링 동작 345는 동작 320과 유사하다. 예를 들어, 일부 실시예에서, 선택적 어닐링 동작 345는, 플루오린 원자를 캐핑 층(100C), 하이 k 유전체 층(100B), 및 계면 유전체(100A)를 향해 “주입시키도록” 질소 분위기에서, 가스 형성 분위기에서(예컨대, 질소/수소 가스 혼합물), 암모니아 분위기에서, 또는 희석 산소 분위기에서(예컨대, 산소/질소 가스 혼합물) 약 70 ℃와 약 550 ℃ 사이의 온도 범위(예컨대, 약 70 ℃, 약 100 ℃, 약 200 ℃, 약 250 ℃, 약 325 ℃ 등)에서 약 2초 내지 약 300초 동안 수행된다. 일부 실시예에 따르면, 어닐링 동작 345 후에, 플루오린 농도의 분포는 배리어 층(100D), 캐핑 층(100C) 및 하이 k 유전체 층(100B) 안으로 더 깊이 이동한다.
도 3b를 참조하여, 방법(300)은 동작 350으로 이어지며, 동작 340에서 퇴적된 희생 층(900)은 습식 에칭 화학으로 제거된다. 일부 실시예에서, 희생 블로킹 층 제거 동작 350은 동작 325와 유사하다. 예로써 비한정적으로, HPM(예컨대, 염산, 과산화수소 및 물을 포함하는 용액), 수산화암모늄, 인산, 및/또는 플루오르화수소산이 동작 350에서 희생 블로킹 층을 제거하는데 사용될 수 있다.
도 10은 배리어 층(100D), 캐핑 층(100C), 하이 k 유전체 층(100B) 및 계면 유전체(100A) 내의 2개의 플루오린 분포의 SIMS 프로파일이다. 도 10의 y축은 플루오린 원자 농도를 나타내고, x축은 스택에서의 깊이를 나타내며, 일함수 스택(100E)이 스택의 상부 층이고 계면 유전체(100A)가 하부 층이다. 도 10에서의 플루오린 분포 플롯은, 선택적 어닐링 동작 345와 함께 그리고 선택적 어닐링 동작 345 없이 획득된, 2개의 상이한 플루오린 (농도) 분포를 보여준다. 예를 들어, 도 10에서, 플루오르화 동작 335 후에, 배리어 층(100D) 내의 플루오린 분포(이의 상대 두께 및 위치가 수직 점선으로 나타남)가 곡선(1000)으로 나타나 있다. 반면에, 선택적 어닐링 동작 345 후에, 배리어 층(100D) 내의 플루오린 분포가 곡선(1010)으로 나타나 있다. 일부 실시예에 따르면, 플루오린 분포(1010)(예컨대, 선택적 어닐링 동작 345 후에)는, 플루오르화 동작 310 동안 획득된 “오리지널” 플루오린 분포(1000)에 비교하여 더 큰 FWHM을 전개한다. 그 결과, 플루오린 분포(1010)는 캐핑 층(100C), 하이 k 유전체 층(100B), 및 계면 유전체(100A) 안으로 연장한다. 결과적인 “더 넓은” 플루오린 분포(1010)는 선택적 어닐링 동작 345 동안 플루오린 원자의 확산에 기인한다. 일부 실시예에서, 플루오린 분포(1010)의 테일은 계면 유전체(100A)에 도달할 수 있다. 플루오린 원자가 전술한 스택 안으로 확산하는 깊이는 선택적 어닐링 동작 345의 프로세스 조건에 따라 좌우된다. 예를 들어, 어닐링 시간이 더 길수록(예컨대, 약 300초를 향함) 그리고 어닐링 온도가 더 높을수록(예컨대, 약 550 ℃를 향함) 더 넓은 플루오린 농도 분포를 생성하는 경향이 있으며(예컨대, 플루오린 분포(1100)와 비슷함), 어닐링 시간이 더 짧을수록(예컨대, 약 2초를 향함) 그리고 어닐링 온도가 더 낮을수록(예컨대, 약 70 ℃를 향함) 좁은 플루오린 농도 분포를 생성하는 경향이 있다(예컨대, 플루오린 분포(1100)보다 더 좁고 플루오린 분포(1000)보다 더 넓음).
상기 설명한 바와 같이, 동작 340, 345 및 350은 선택적이고 배리어 층(100D)에 통합된 플루오린을 주입시키도록 구성된다. 일부 실시예에서, 방법(300)은 동작 335을 수행한 다음 바로 동작 355으로 진행할 수 있다.
방법(300)은 동작 355으로 이어지며, 도 1 및 도 2에 도시된 바와 같이 제n 일함수 층이 배리어 층(100D) 상에 퇴적된다. 퇴적되는 일함수 층의 개수 “n”은, 필요로 하는 상이한 문턱 전압 트랜지스터의 개수에 따라, 1 내지 15 범위일 수 있다. 예를 들어, “n” 이 5일 때, 총 5개의 상이한 일함수 층(예컨대, WF1, WF2, WF3, WF4, WF5 층)이 총 6개(n+1)의 상이한 문턱 전압 디바이스를 제조하도록 퇴적될 수 있으며, 이들의 서브세트가 도 2에 도시되어 있다. 일부 실시예에서, 일함수 층은, 예를 들어 ALD, PEALD, CVD, PECVD 등과 같은 컨포멀 퇴적 방법으로 블랭킹 퇴적된다.
일부 실시예에서, 상이한 공칭 문턱 전압을 갖는 디바이스를 생성하도록 p 타입 트랜지스터에서의 상이한 수의 일함수 층을 달성하는데 포토리소그래피 프로세스가 사용될 수 있다. 예를 들어, 다른 p 타입 트랜지스터가 추가의 일함수 층을 수용하는 동안, 더 적은 수의 일함수 층을 갖는 n 타입 또는 p 타입 트랜지스터는 포토레지스트에 의해 마스킹될 수 있다. 대안으로서, 더 적은 수의 일함수 층을 갖는 n 타입 또는 p 타입 트랜지스터는 일함수 층 퇴적 프로세스 전에 마스킹되고 일함수 층 퇴적 프로세스의 끝 무렵에 언마스킹될 수 있다.
일부 실시예에서, p 타입 트랜지스터의 문턱 전압을 더 낮을 수 있는 추가적인 양의 플루오린을 도입하도록, 선택적 플루오르화 동작이 부분 제조된 게이트 스택(100)의 일함수 층에 적용될 수 있다. 예를 들어, 방법(300)의 선택적 플루오르화 동작 360에서, 앞의 동작 355에서 퇴적된 일함수 층(WFn)(예컨대, WF1 및/또는 WF2 및/또는 WF3 및/또는 WF4 및/또는 WF5)이 플루오르계 가스에 노출된다(또는 소킹됨). 일부 실시예에서, 플루오르화 동작 360은 플루오르화 동작 310 및 335와 유사하다. 예를 들어, 플루오르화 동작 360에서의 플루오르계 가스는 F2, NF3, WF6, CHF3, CF4, SF6, C2F6, 또는 이들의 조합일 수 있다. 또한, 플루오르화 동작(360)의 프로세싱 온도는 70 ℃와 약 950 ℃ 사이의 온도를 포함할 수 있으며, 소킹 시간은 약 1초 내지 약 30분 범위일 수 있다. 또한, 소킹 프로세스 동안의 주위 압력은 약 0.5 Torr 내지 약 150 Torr 범위일 수 있다. 도 11은 제n 일함수 층(예컨대, WF1 및/또는 WF2 및/또는 WF3 및/또는 WF4 및/또는 WF5) 및/또는 일함수 스택(100E)이 플루오르계 가스(1100)에 노출되는(예컨대, 소킹됨) 플루오르화 동작 360을 도시한다.
일부 실시예에서, 어닐링 동작 320 및 345과 같은 어닐링 동작이 또한 플루오르화 동작 360 후에 수행될 수 있다.
일부 실시예에서, 플루오르화 동작 360은 형성된 p 타입 트랜지스터의 서브세트의 문턱 전압을 선택적으로 감소시키도록 일함수 층 중의 하나에만 선택적으로 수행될 수 있다. 예를 들어, 동작 360은 도 2에 도시된 p 타입 트랜지스터(220)의 문턱 전압을 선택적으로 감소시키도록 일함수 층(WF1)에 대해 수행될 수 있다. 또다른 예에서, 동작 360은 도 2에 도시된 p 타입 트랜지스터(210 및 220)의 문턱 전압을 선택적으로 감소시키도록 일함수 층(WF2)에 대해 수행될 수 있다. 일함수 층(WF2)이 플루오르화 동작 360을 겪는 경우, p 타입 트랜지스터(210)에서의 일함수 층(WF2)이 p 타입 트랜지스터(220)에서의 일함수 층(WF2)과 비교하여 볼 때 핀(110)의 채널 영역에 더 가까우므로, p 타입 트랜지스터(210)는 p 타입 트랜지스터(220)보다 더 낮은 문턱 전압을 얻을 것이다.
일부 실시예에 따르면, 도 12는 2개의 예시적인 플루오린 분포(1200 및 1210)에 대하여 일함수 스택(100E) 내의 플루오린 농도를 도시한 SIMS 프로파일이다. 플루오린 분포(1200)는 방법(300)의 플루오르화 동작 360이 일함수 층(WF1)에 대해 선택적으로 수행되는 경우 얻어질 수 있다. 따라서, 플루오린 분포(1210)는, 방법(300)의 플루오르화 동작 360이 각각의 일함수 층의 퇴적 후에(예컨대, WF1의 퇴적 후에, WF2의 퇴적 후에, WF3의 퇴적 후에, WF4의 퇴적 후에, 및 WF5의 퇴적 후에) 수행되는 경우 얻어질 수 있다. 그리하여, 플루오린 분포(1210)에서, 각각의 일함수 층(Wn)은 각각의 플루오르화 동작 360에 대응하는 각자의 플루오린 피크를 갖는다. 일부 실시예에 따르면, 플루오린 분포(1210)는 모든 일함수 층(예컨대, WF1, WF2, WF3, WF4 및 WF5)의 유효 일함수를 증가시킨다.
일부 실시예에서, 동작 355 또는 선택적 동작 360 후에, 동작 370에 따라 금속 게이트 층(100F)이 퇴적될 수 있다. 일부 실시예에서, 금속 게이트 층(100F)은 배리어 층(100D) 상에 또는 일함수 스택(100E) 상에 블랭킷 퇴적된다. 상기 설명된 바와 같이, 금속 게이트 층(100F)은 티타늄-알루미늄 합금 또는 탄탈-알루미늄 합금을 포함할 수 있다. 일부 실시예에서, 부분 제조된 게이트 스택(100)은 금속 또는 금속성 충전 층, 글루 층, 콘택 층 등과 같은 추가적인 층을 포함한다. 일부 실시예에서, 금속 충전은 인접한 핀들(110) 사이의 영역을 채우도록 게이트 층(100F) 상에 퇴적된다.
일부 실시예에서, 플루오르화 동작 310 및 335는 p 타입 및 n 타입 트랜지스터 둘 다에 수행될 수 있으며, 그리하여 둘 다의 유형의 트랜지스터는 그의 게이트 스택에서의 높아진 플루오린 레벨의 이점을 얻을 수 있다. 예를 들어, n 타입 트랜지스터에서의 높아진 플루오린 농도는, 상기 설명된 바와 같이 하이 k 유전체 층(100B)의 퇴적 프로세스로부터 생기는 탄소, 염소, 또는 기타 부산물을 제거함으로써 그리고 하이 k 유전체 층(100B)과 계면 유전체(100A) 사이 계면에서의 트랩 중심을 감소시킴으로써, 하이 k 유전체 층(100B) 및 계면 유전체(100A)의 품질을 개선할 수 있다. 반면에, 플루오르화 동작 360은 p 타입 트랜지스터에 대하여 보유될 수 있지만, 이는 한정하는 것이 아니고 n 타입 트랜지스터에 그의 문턱 전압에 최소한의 영향을 미치며 플루오르화 동작 360이 가해질 수 있다.
일부 실시예에서, 도 2, 도 3a 및 도 3b를 참조하여, 방법(300)의 플루오르화 동작 310 및 335 및 360은, 계면 유전체(100A)의 퇴적 후에, 계면 유전체(100A)의 질화 후에, 하이 k 유전체 층(100B)의 퇴적 후에, 배리어 층(100D)의 퇴적 전후에, 일함수 층(WF1)의 퇴적 후에, 일함수 층(WF2)의 퇴적 후에, 일함수 층(WF3)의 퇴적 후에, 일함수 층(WF4)의 퇴적 후에, 일함수 층(WF5)의 퇴적 후에, 또는 이들의 조합에 수행될 수 있다.
일부 실시예에서, 플루오르화 동작 310 , 335 및 360을 좌우하는 프로세스 파라미터는, 게이트 스택에 요구되는 플루오린 통합의 원하는 양, 게이트 스택에 요구되는 플루오르의 원하는 프로파일, 열 버짓 고려사항, 부분 제조된 게이트 스택(100)의 제조 단계, 및 부분 제조된 게이트 스택(100)의 형성 동안 완료된 플루오르화 동작의 총 수에 기초하여 조정될 수 있다.
일부 실시예에서, p 타입 트랜지스터의 문턱 전압 값을 낮추는 데 있어서 플루오르화 프로세스의 효과는, 배리어 층(100D) 부근에 더 가까이 수행될 때 더 강하고, 배리어 층(100D)으로부터 더 멀리(예컨대, 일함수 층(WF5)에서) 수행될 때 점점 약해진다.
일부 실시예에서, 방법(300)은 finFET에 한정되지 않고, 다른 유형의 p 타입 트랜지스터, 예컨대 LGAA(lateral gate all around) 트랜지스터, VGAA(vertical gate all around) 트랜지스터 등을 포함한 GAA(gate all around) 트랜지스터에, 또는 게이트 스택의 플루오린 농도 증가로부터 이점을 얻을 수 있는 임의의 트랜지스터에 적용될 수 있다.
일부 실시예에서, 일함수 층(100E)은 게이트 유전체 층(100B) 바로 상에, 예컨대 그 사이에 캐핑 층 및/또는 배리어 층 없이 퇴적될 수 있다. 이는 캐핑 층(100C) 및/또는 배리어 층(100D)의 퇴적을 스킵함으로써(예컨대, 방법(300)의 동작 330을 스킵함으로써) 달성될 수 있다. 대안으로서, 이는 또한, 습식 에칭 프로세스 및/또는 건식 에칭 프로세스를 이용해 일함수 스택(100E)의 퇴적 전에 캐핑 층(100C) 및 배리어 층(100D)을 제거하는 것과 같은 추가적인 프로세싱으로 달성될 수 있다. 예를 들어, 300을 참조하여, 동작 355에서 일함수 층 퇴적 전에 습식 또는 건식 에칭 프로세스가 캐핑 층(100C) 및/또는 배리어 층(100D)을 제거할 수 있다. 일부 실시예에서, 습식 에칭 화학은 HPM, 수산화암모늄, 인산, 및/또는 플루오르화수소산을 포함할 수 있다. 건식 에칭 프로세스는 육플루오르화 텅스텐(WF6), 오염화 텅스텐(WCl5), 육염화 텅스텐(WCl6), 염화탄탈, 또는 사염화 티타늄(TiCl4)과 같은 염화물 또는 플루오르화물계 가스를 포함할 수 있다.
본 개시의 실시예는, 약 0.01 원자%와 약 35 원자% 사이의 플루오린 농도의 통합을 달성하는 트랜지스터의 게이트 스택 층을 위한 플루오르화 방법에 관한 것이다. 또한, 여기에 기재된 플루오르화 방법은, 게이트 스택의 계면 유전체, 하이 k 유전체, 배리어 층, 및 임의의 일함수 층을 포함한 게이트 스택의 하나 이상의 층에 적용될 수 있다. 또한, 여기에 기재된, 게이트 스택 층에서의 플루오르화 통합은, 게이트 스택 층을 손상시킬 수 있는 임플란트 또는 고에너지(예컨대, 플라즈마) 프로세싱을 수반하지 않는다. 일부 실시예에서, 플루오르화 방법은, 약 70 ℃와 약 950 ℃ 사이의 온도에서 플루오르계 가스(예컨대, 플루오린 가스, 삼플루오르화질소, 플루오로포름, 테트라플루오로메탄, 육플루오르화황, 헥사플루오로에탄, 또는 이들의 조합)에 하나 이상의 게이트 스택 층을 소킹하는 것을 포함한다. 플루오르화 방법이 게이트 유전체에 대해 수행되는 경우, 게이트 유전체 층/들, 배리어 층, 일함수 층/들 내의 플루오린 분포를 조절하도록 선택적인 어닐링 동작이 수행될 수 있다. 어닐링 동작 동안 플루오르의 외부 확산을 막기 위해 희생 블로킹 층이 사용될 수 있다. 일부 실시예에서, 게이트 유전체에서의 플루오린 통합은, n 타입 및 p 타입 트랜지스터 둘 다에 대하여 하이 k 유전체 및 계면 유전체의 품질 및 신뢰성을 개선한다. 일부 실시예에서, 배리어 층 및/또는 일함수 층에서의 플루오린 통합은 배리어 및/또는 일함수 층의 유효 일함수를 개선함으로써 p 타입 트랜지스터의 문턱 전압을 감소시키고, 또한 n 타입 및 p 타입 트랜지스터 둘 다에 대한 게이트 유전체 층의 품질 및 신뢰성을 부분적으로 개선한다.
일부 실시예에서, 방법은 기판 상에 핀을 그리고 핀 상에 게이트 유전체 스택을 형성하는 것을 포함하며, 게이트 유전체 스택은 계면 유전체 층 상에 배치된 하이 k 유전체 층을 포함한다. 방법은, 플루오르계 가스에 하이 k 유전체 층을 소킹하고, 하이 k 유전체 층 상에 캐핑 층을 퇴적하는 것을 더 포함한다.
일부 실시예에서, 트랜지스터 구조물은 그 위에 핀을 갖는 기판을 포함한다. 트랜지스터 구조물은, 핀 상의 게이트 유전체 스택을 더 포함하며, 게이트 유전체 스택은 계면 유전체 층 및 약 0.01 원자%와 약 35 원자% 사이의 플루오린 농도를 갖는 계면 유전체 층 상의 하이 k 유전체 층을 포함한다. 트랜지스터는 또한, 게이트 유전체 스택 상의 하나 이상의 일함수 층을 포함한다.
일부 실시예에서, 방법은, 기판 상에 배치된 핀 상에 계면 유전체를 형성하는 단계, 계면 유전체 상에 하이 k 유전체 층을 퇴적하는 단계, 하이 k 유전체 층 상에 하나 이상의 일함수 층을 퇴적하는 단계, 약 70 ℃와 약 950 ℃ 사이의 온도로 기판을 가열하는 단계, 및 플루오르계 가스에 하나 이상의 일함수 층 중의 적어도 하나를 소킹하는 단계를 포함한다.
본 개시의 요약 부분이 아니라 상세한 설명 부분이 청구항을 해석하는데 사용되고자 함을 알아야 할 것이다. 본 개시의 요약 부분은 발명자(들)에 의해 고려되는 본 개시의 모든 가능한 실시예가 아니라 하나 이상을 서술한 것일 수 있으며, 따라서 어떠한 방식으로든 첨부된 청구항을 한정하도록 의도되지 않는다.
전술한 개시는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알 것이다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 할 것이다.
실시예
실시예 1. 방법에 있어서,
기판 상에 핀을 형성하는 단계;
상기 핀 상에 게이트 유전체 스택을 형성하는 단계로서, 상기 게이트 유전체 스택은 계면 유전체 층 상에 배치된 하이 k(high-k) 유전체 층을 포함하는 것인, 상기 게이트 유전체 스택을 형성하는 단계;
플루오르계 가스에 상기 하이 k 유전체 층을 소킹(soaking)하는 단계; 및
상기 하이 k 유전체 층 상에 캐핑 층을 퇴적하는 단계를 포함하는 방법.
실시예 2. 실시예 1에 있어서, 상기 플루오르계 가스는 플루오린 가스(F2), 삼플루오르화질소(NF3), 육플루오르화텅스텐(WF6), 플루오로포름(CHF3), 테트라플루오로메탄(CF4), 육플루오르화황(SF6), 헥사플루오로에탄(C2F6), 또는 이들의 조합을 포함하는 것인 방법.
실시예 3. 실시예 1에 있어서, 상기 플루오르계 가스에 상기 하이 k 유전체 층을 소킹하는 단계는, 약 70 ℃와 약 950 ℃ 사이의 온도에서 상기 기판을 가열하는 단계를 포함하는 것인 방법.
실시예 4. 실시예 1에 있어서, 상기 플루오르계 가스에 상기 하이 k 유전체 층을 소킹하는 단계는, 약 0.5 Torr와 약 150 Torr 사이의 주위 압력에서 상기 하이 k 유전체 층을 소킹하는 단계를 포함하는 것인 방법.
실시예 5. 실시예 1에 있어서,
상기 캐핑 층 상에 일함수 층을 퇴적하는 단계; 및
상기 플루오르계 가스에 상기 일함수 층을 소킹하는 단계를 더 포함하는 방법.
실시예 6. 실시예 5에 있어서, 상기 일함수 층을 퇴적하는 단계 전에,
상기 캐핑 층 상에 배리어 층을 퇴적하는 단계; 및
약 70 ℃와 약 950 ℃ 사이의 온도에서 상기 플루오르계 가스에 상기 배리어 층을 소킹하는 단계를 더 포함하는 방법.
실시예 7. 실시예 6에 있어서,
상기 배리어 층 상에 희생 블로킹 층을 퇴적하는 단계;
약 70 ℃와 약 550 ℃ 사이의 온도에서 상기 기판을 어닐링하는 단계; 및
상기 희생 블로킹 층을 제거하는 단계를 더 포함하는 방법.
실시예 8. 실시예 1에 있어서, 상기 캐핑 층을 퇴적하는 단계 전에,
상기 하이 k 유전체 층 상에 희생 블로킹 층을 퇴적하는 단계;
약 70 ℃와 약 550 ℃ 사이의 온도에서 상기 기판을 어닐링하는 단계; 및
상기 희생 블로킹 층을 제거하는 단계를 더 포함하는 방법.
실시예 9. 실시예 8에 있어서, 상기 희생 블로킹 층은 약 5 Å와 약 30 Å 사이의 두께를 갖는 실리콘 또는 티타늄 질화물을 포함하는 것인 방법.
실시예 10. 실시예 8에 있어서, 상기 기판을 어닐링하는 단계는, 질소 분위기에서, 가스 형성 분위기에서, 암모니아 분위기에서, 또는 희석 산소 분위기에서, 상기 기판을 어닐링하는 단계를 포함하는 것인 방법.
실시예 11. 트랜지스터 구조물에 있어서,
기판;
상기 기판 상의 핀;
상기 핀 상의 게이트 유전체 스택으로서,
계면 유전체 층과;
약 0.01 원자%와 약 35 원자% 사이의 플루오린 농도를 갖는, 상기 계면 유전체 층 상의 하이 k 유전체 층
을 포함하는, 상기 게이트 유전체 스택; 및
상기 게이트 유전체 스택 상의 하나 이상의 일함수 층을 포함하는 트랜지스터 구조물.
실시예 12. 실시예 11에 있어서, 상기 하나 이상의 일함수 층 중의 적어도 하나는 약 0.01 원자%와 약 35 원자% 사이의 플루오린 농도를 포함하는 것인 트랜지스터 구조물.
실시예 13. 실시예 11에 있어서, 상기 게이트 유전체 스택 내의 상기 플루오린 농도의 분포는, 상기 하이 k 유전체 층과 상기 계면 유전체 층 사이에 위치된 계면을 향해 줄어들며, 상기 계면에 반대인 상기 하이 k 유전체 층의 표면으로부터 약 1 Å와 약 12 Å 사이에 위치된 피크를 포함하는 것인 트랜지스터 구조물.
실시예 14. 실시예 11에 있어서, 상기 게이트 유전체 스택 내의 상기 플루오린 농도의 분포는, 상기 계면 유전체 층 내에서 줄어들며, 상기 하이 k 유전체 층의 총 두께의 약 5%와 약 75% 사이에 연장하는 피크를 포함하는 것인 트랜지스터 구조물.
실시예 15. 실시예 11에 있어서, 상기 게이트 유전체 스택과 상기 하나 이상의 일함수 층 사이에 배치된 캐핑 층 및 배리어 층을 더 포함하고, 상기 배리어 층은 약 0.01 원자%와 약 35 원자% 사이의 플루오린 농도를 포함하는 것인 트랜지스터 구조물.
실시예 16. 방법에 있어서,
기판 상에 배치된 핀 상에 계면 유전체를 형성하는 단계;
상기 계면 유전체 상에 하이 k 유전체 층을 퇴적하는 단계;
상기 하이 k 유전체 층 상에 하나 이상의 일함수 층을 퇴적하는 단계;
약 70 ℃와 약 950 ℃ 사이의 온도로 상기 기판을 가열하는 단계; 및
상기 기판을 가열하면서 플루오르계 가스에 상기 하나 이상의 일함수 층 중의 적어도 하나를 소킹하는 단계를 포함하는 방법.
실시예 17. 실시예 16에 있어서, 상기 플루오르계 가스는 플루오린 가스(F2), 삼플루오르화질소(NF3), 육플루오르화텅스텐(WF6), 플루오로포름(CHF3), 테트라플루오로메탄(CF4), 육플루오르화황(SF6), 헥사플루오로에탄(C2F6), 또는 이들의 조합을 포함하는 것인 방법.
실시예 18. 실시예 16에 있어서, 상기 하이 k 유전체 층을 퇴적하는 단계 전에, 상기 기판을 가열하면서 상기 플루오르계 가스에 상기 계면 유전체를 소킹하는 단계를 더 포함하는 방법.
실시예 19. 실시예 16에 있어서, 상기 플루오르계 가스에 상기 하나 이상의 일함수 층 중의 적어도 하나를 소킹하는 단계는, 약 0.5 Torr와 약 150 Torr 사이의 주위 압력에서 상기 하나 이상의 일함수 층 중의 적어도 하나를 소킹하는 단계를 포함하는 것인 방법.
실시예 20. 실시예 16에 있어서, 상기 하나 이상의 일함수 층을 퇴적하는 단계 전에,
상기 하이 k 유전체 층 상에 배리어 층을 퇴적하는 단계;
약 70 ℃와 약 950 ℃ 사이의 온도에서 상기 플루오르계 가스에 상기 배리어 층을 소킹하는 단계;
상기 배리어 층 상에 희생 블로킹 층을 퇴적하는 단계;
약 70 ℃와 약 550 ℃ 사이의 온도에서 상기 기판을 어닐링하는 단계; 및
상기 희생 블로킹 층을 제거하는 단계를 더 포함하는 방법.

Claims (10)

  1. 방법에 있어서,
    기판 상에 핀을 형성하는 단계;
    상기 핀 상에 게이트 유전체 스택을 형성하는 단계로서, 상기 게이트 유전체 스택은 계면 유전체 층 상에 배치된 하이 k(high-k) 유전체 층을 포함하는 것인, 상기 게이트 유전체 스택을 형성하는 단계;
    플루오르계 가스에 상기 하이 k 유전체 층을 소킹(soaking)하는 단계;
    상기 하이 k 유전체 층 상에 캐핑 층을 퇴적하는 단계;
    상기 캐핑 층 상에 배리어 층을 퇴적하는 단계; 및
    상기 플루오르계 가스에 상기 배리어 층을 소킹하는 단계를 포함하는 방법.
  2. 청구항 1에 있어서, 상기 플루오르계 가스는 플루오린 가스(F2), 삼플루오르화질소(NF3), 육플루오르화텅스텐(WF6), 플루오로포름(CHF3), 테트라플루오로메탄(CF4), 육플루오르화황(SF6), 헥사플루오로에탄(C2F6), 또는 이들의 조합을 포함하는 것인 방법.
  3. 청구항 1에 있어서, 상기 플루오르계 가스에 상기 하이 k 유전체 층을 소킹하는 단계는, 70 ℃와 950 ℃ 사이의 온도에서 상기 기판을 가열하는 단계를 포함하는 것인 방법.
  4. 청구항 1에 있어서, 상기 플루오르계 가스에 상기 하이 k 유전체 층을 소킹하는 단계는, 0.5 Torr와 150 Torr 사이의 주위 압력에서 상기 하이 k 유전체 층을 소킹하는 단계를 포함하는 것인 방법.
  5. 청구항 1에 있어서,
    상기 배리어 층 상에 일함수 층을 퇴적하는 단계; 및
    상기 플루오르계 가스에 상기 일함수 층을 소킹하는 단계를 더 포함하는 방법.
  6. 삭제
  7. 청구항 1에 있어서,
    상기 배리어 층 상에 희생 블로킹 층을 퇴적하는 단계;
    70 ℃와 550 ℃ 사이의 온도에서 상기 기판을 어닐링하는 단계; 및
    상기 희생 블로킹 층을 제거하는 단계를 더 포함하는 방법.
  8. 청구항 1에 있어서, 상기 캐핑 층을 퇴적하는 단계 전에,
    상기 하이 k 유전체 층 상에 희생 블로킹 층을 퇴적하는 단계;
    70 ℃와 550 ℃ 사이의 온도에서 상기 기판을 어닐링하는 단계; 및
    상기 희생 블로킹 층을 제거하는 단계를 더 포함하는 방법.
  9. 트랜지스터 구조물에 있어서,
    기판;
    상기 기판 상의 핀;
    상기 핀 상의 게이트 유전체 스택으로서,
    계면 유전체 층과;
    0.01 원자%와 35 원자% 사이의 플루오린 농도를 갖는, 상기 계면 유전체 층 상의 하이 k 유전체 층;
    상기 하이 k 유전체 층 상의 캐핑 층; 및
    상기 캐핑 층 상의 배리어 층
    을 포함하는, 상기 게이트 유전체 스택; 및
    상기 배리어 층 상의 하나 이상의 일함수 층을 포함하는 트랜지스터 구조물.
  10. 방법에 있어서,
    기판 상에 배치된 핀 상에 계면 유전체를 형성하는 단계;
    상기 계면 유전체 상에 하이 k 유전체 층을 퇴적하는 단계;
    상기 하이 k 유전체 상에 캐핑 층을 퇴적하는 단계;
    상기 캐핑 층 상에 배리어 층을 퇴적하는 단계;
    상기 배리어 층 상에 하나 이상의 일함수 층을 퇴적하는 단계;
    70 ℃와 950 ℃ 사이의 온도로 상기 기판을 가열하는 단계; 및
    상기 기판을 가열하면서 플루오르계 가스에 상기 하나 이상의 일함수 층 중의 적어도 하나를 소킹하는 단계를 포함하는 방법.
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