KR102634254B1 - 반도체 구조를 형성하는 방법 및 이의 처리 시스템 - Google Patents

반도체 구조를 형성하는 방법 및 이의 처리 시스템 Download PDF

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재클린 사만다 렌치
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Abstract

기판 상에 형성된 반도체 구조 상에 고-κ 유전체 캡 층을 형성하는 방법은, 반도체 구조 상에 고-κ 유전체 캡 층을 증착하는 단계, 고-κ 유전체 캡 층 상에 희생 실리콘 캡 층을 증착하는 단계, 증착 직후의 고-κ 유전체 캡 층을 경화 및 치밀화하기 위한 캡 어닐링 후 프로세스를 수행하는 단계, 및 희생 실리콘 캡 층을 제거하는 단계를 포함한다.

Description

반도체 구조를 형성하는 방법 및 이의 처리 시스템 { METHOD OF FORMING SEMICONDUCTOR STRUCTURE AND PROCESSING SYSTEM THEREOF }
[0001] 본 명세서에서 설명되는 실시예들은 일반적으로 반도체 디바이스 제작에 관한 것으로, 보다 구체적으로는 반도체 구조에 고품질의 고-κ(high-κ) 유전체 재료 층 및 금속 게이트 구조를 형성하는 시스템들 및 방법들에 관한 것이다.
[0002] 높은 디바이스 성능 및 낮은 전력 소비를 달성하기 위해 MOSFET(metal-oxide-semiconductor field-effect transistor)들의 크기가 감소됨에 따라, 종래의 실리콘 이산화물(SiO2) 게이트 유전체의 두께는 이러한 유전체의 물리적 한계까지 감소되었다. 그 결과, 실리콘 이산화물 게이트 유전체를 고-κ 유전체 재료로 대체하는 것이 추가 스케일링을 달성하기 위해 불가피했다. 다양한 고-κ 유전체 재료들 중에서, 하프늄 산화물(HfO2)이 실리콘 기판 상에서의 그 재료의 높은 유전 상수 및 우수한 열적 안정성으로 인해 45㎚ MOSFET 기술 노드 이후로 적용되었다. 그러나 32㎚ MOSFET 기술 노드 이상에 대한 EOT(equivalent oxide thickness)의 추가 스케일링을 위해, 단순히 고-κ 유전체 재료 층의 두께를 감소시키는 것은 고-κ 유전체 재료 층을 통한 누설 전류의 증가로 인해 문제가 된다.
[0003] 추가로, 종래의 다결정 실리콘(폴리실리콘) 게이트들은 금속 층(예컨대, 티타늄(Ti), 탄탈룸(Ta), 텅스텐(W)) 및 금속 함유 전도성 화합물 층(예컨대, 티타늄 질화물(TiN), 탄탈룸 질화물(TaN))으로 형성된 금속 게이트들로 대체되어, MOSFET들의 구동 전류 성능 및 동작 속도를 증가시킬 뿐만 아니라, 폴리실리콘 고갈 효과와 연관된 원하지 않는 전압 강하들을 감소시켰다. 그러나 그러한 금속 게이트들은 통상적으로, 금속 함유 전구체(예컨대, 티타늄 염화물(TiCl4)) 및 질소 함유 전구체(예컨대, 암모니아(NH3))를 사용하는 노(furnace) 기반 프로세스에 의해 형성된다. 이 프로세스는 높은 산소 함량을 포함할 수 있고, 따라서 향후의 확장성(scalability)에 이상적이지 않을 수 있다.
[0004] 따라서 원하는 구조적 및 전기적 특성들을 보장하도록 제어될 수 있는 화학 구조들을 갖는 얇은(예컨대, 1㎚ 미만의 EOT) 고-κ 유전체 재료 층들을 형성하기 위해, 그리고 높은 산소 함량이 없는 금속 게이트들을 형성하기 위해 사용될 수 있는 시스템들 및 방법들에 대한 필요성이 존재한다.
[0005] 본 개시내용의 실시예들은 기판 상에 형성된 반도체 구조 상에 고-κ 유전체 캡(cap) 층을 형성하는 방법을 제공한다. 이 방법은 반도체 구조 상에 고-κ 유전체 캡 층을 증착하는 단계, 고-κ 유전체 캡 층 상에 희생 실리콘 캡 층을 증착하는 단계, 증착 직후(as-deposited)의 고-κ 유전체 캡 층을 경화 및 치밀화하기 위한 캡핑 후 어닐링(post cap anneal) 프로세스를 수행하는 단계, 및 희생 실리콘 캡 층을 제거하는 단계를 포함한다.
[0006] 본 개시내용의 실시예들은 또한, 기판 상에 형성된 반도체 구조 상에 고-κ 유전체 캡 층을 형성하는 방법을 제공한다. 이 방법은 반도체 구조 상에 고-κ 유전체 캡 층을 증착하는 단계, 고-κ 유전체 캡 층 상에 희생 실리콘 캡 층을 증착하는 단계, 증착 직후의 고-κ 유전체 캡 층을 경화 및 치밀화하기 위한 캡핑 후 어닐링 프로세스를 수행하는 단계, 및 희생 실리콘 캡 층을 제거하는 단계를 포함한다.
[0007] 본 개시내용의 실시예들은 프로세싱 시스템을 추가로 제공한다. 이 시스템은 제1 프로세싱 챔버, 제2 프로세싱 챔버, 제3 프로세싱 챔버, 제4 프로세싱 챔버 및 시스템 제어기를 포함한다. 시스템 제어기는, 제6 프로세싱 챔버에서 고-κ 게이트 유전체 층 상에 고-κ 유전체 캡 층을 증착하고, 제7 프로세싱 챔버에서 고-κ 유전체 캡 층 상에 희생 실리콘 캡 층을 증착하고, 제8 프로세싱 챔버에서 증착 직후의 고-κ 유전체 캡 층을 경화 및 치밀화하기 위한 캡핑 후 어닐링 프로세스를 수행하고, 그리고 제9 프로세싱 챔버에서 희생 실리콘 캡 층을 제거하도록 구성된다. 기판은 프로세싱 시스템 내의 진공 환경을 파괴하지 않으면서 제1 프로세싱 챔버, 제2 프로세싱 챔버, 제3 프로세싱 챔버 및 제4 프로세싱 챔버 간에 이송된다.
[0008] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나 첨부된 도면들은 본 개시내용의 단지 전형적인 실시예들을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0009] 도 1은 일 실시예에 따른 예시적인 다중 챔버 프로세싱 시스템의 개략적인 평면도이다.
[0010] 도 2는 일 실시예에 따른 반도체 구조를 형성하는 방법의 프로세스 흐름도이다.
[0011] 도 3a 및 도 3b는 일 실시예에 따른 반도체 구조의 개략도들이다.
[0012] 도 4는 일 실시예에 따른 반도체 구조를 형성하는 방법의 프로세스 흐름도이다.
[0013] 도 5a, 도 5b 및 도 5c는 일 실시예에 따른 반도체 구조의 개략도들이다.
[0014] 이해를 용이하게 하기 위해, 도면들에 대해 공통인 동일한 엘리먼트들을 가리키는 데, 가능한 경우, 동일한 참조 부호들이 사용되었다. 한 실시예의 엘리먼트들 및 특징들은 추가 언급 없이 다른 실시예들에 유리하게 포함될 수 있다는 것이 고려된다.
[0015] 게이트 구조들이 더 작은 치수들로 스케일링됨에 따라, 개선들을 제공하기 위해 새로운 재료 구조들이 모색되고 있다. 고-κ 유전체 재료들의 사용은 실리콘 산화물과 같은 재료들을 이용하는 종래의 게이트 구조들에 비해 게이트 구조의 유전 상수를 증가시킨다. 그러나 실리콘 산화물과 유사하게, 게이트 구조의 두께가 감소됨에 따라, 누설 전류들이 증가한다. 예를 들어, 유효 산화물 두께가 감소함에 따라 게이트 누설이 증가한다. 그러므로 게이트 누설과 유효 산화물 두께 사이의 역 관계는 생성된 디바이스 및 트랜지스터의 성능에 대한 제한을 형성할 수 있다.
[0016] 고-κ 유전체 재료들은 유사한 물리적 두께들에서 실리콘 산화물에 비해 채널 상에서 더 큰 정전기 제어를 제공할 수 있다. 업계가 게이트 누설을 증가시키지 않으면서 더 낮은 유효 산화물 두께들을 계속 추구함에 따라, 알려진 고-κ 재료들의 ("κ 값"으로도 또한 지칭되는) 유전 상수를 최대화하려는 노력들은 모폴로지(morphological) 특성들로 인해 한계들에 도달하고 있다. 종래의 기술들은 κ 값의 상한을 설정할 수 있는 고-κ 재료들의 자연적 특성들, 및 새로운 막들을 통합하려는 시도들에서의 후속 디바이스 리모델링을 극복하기 위해 애써왔다.
[0017] 추가로, 다결정 실리콘(폴리실리콘) 게이트들을 대체하는, 금속 층 및 금속 함유 전도성 화합물로 형성된 금속 게이트들의 통상적인 노 기반 프로세스는 프로세스 동안 높은 산소 함량을 포함할 수 있고, 따라서 향후의 확장성에 이상적이지 않을 수 있다.
[0018] 본 명세서에서 설명되는 실시예들은 얇은(예컨대, 1㎚ 미만의 EOT) 고-κ 유전체 재료 층들을 형성하고 금속 게이트들을 형성하기 위한 시스템들 및 방법들을 제공한다. 특정 모폴로지 또는 입자 구조를 나타내는 고-κ 유전체 재료들을 생성함으로써, 더 높은 유전 상수들 및 후속적인 개선된 디바이스 성능이 가능해질 수 있다. 예시적인 디바이스들에서 막 내 모폴로지를 제어하기 위해, 특정 막 모폴로지를 유도할 수 있는 활성화된 기판 표면들을 제공할 뿐만 아니라, 형성 이후 막들을 안정화하도록 처리들이 수행될 수 있으며, 이는 더 높은 유전 상수를 야기할 수 있다. 높은 산소 함량 없이 금속 게이트들을 형성하는 것은 EOT(equivalent oxide thickness)의 추가 스케일링을 가능하게 한다.
[0019] 도 1은 본 개시내용의 일부 예들에 따른 다중 챔버 프로세싱 시스템(100)의 일례의 개략적인 평면도이다. 프로세싱 시스템(100)은 일반적으로, 팩토리 인터페이스(102), 로드락 챔버들(104, 106), 개개의 이송 로봇들(112, 114)을 갖는 이송 챔버들(108, 110), 홀딩 챔버들(116, 118) 및 프로세싱 챔버들(120, 122, 124, 126, 128, 130)을 포함한다. 본 명세서에서 상세히 설명되는 바와 같이, 프로세싱 시스템(100) 내의 웨이퍼들은 프로세싱 시스템(100) 외부의 주변 환경(예컨대, 팹(fab)에 존재할 수 있는 것과 같은 주변 대기 환경)에 웨이퍼들을 노출시키지 않으면서 다양한 챔버들 내에서 프로세싱되고 이러한 챔버들 사이에서 이송될 수 있다. 예를 들어, 웨이퍼들은, 프로세싱 시스템(100) 내의 웨이퍼들에 대해 수행되는 다양한 프로세스들 사이에서 저압(예컨대, 약 300Torr 이하) 또는 진공 환경을 파괴하지 않으면서, 저압 또는 진공 환경에서 다양한 챔버들 내에서 프로세싱되고 이러한 챔버들 사이에서 이송될 수 있다. 이에 따라, 프로세싱 시스템(100)은 웨이퍼들의 어떤 프로세싱을 위한 통합 솔루션을 제공할 수 있다.
[0020] 본 명세서에서 제공되는 교시들에 따라 적절하게 수정될 수 있는 프로세싱 시스템의 예들은 California, Santa Clara 소재의 Applied Materials, Inc.로부터 상업적으로 입수할 수 있는 Endura®, Producer® 또는 Centura® 통합 프로세싱 시스템들 또는 다른 적절한 프로세싱 시스템들을 포함한다. (다른 제조업체들로부터의 프로세싱 시스템들을 포함하는) 다른 프로세싱 시스템들이 본 명세서에서 설명되는 양상들로부터 이익을 얻도록 구성될 수 있다는 점이 고려된다.
[0021] 도 1의 예시된 예에서, 팩토리 인터페이스(102)는 웨이퍼들의 이송을 가능하게 하도록 도킹 스테이션(140) 및 팩토리 인터페이스 로봇들(142)을 포함한다. 도킹 스테이션(140)은 하나 이상의 FOUP(front opening unified pod)들(144)을 받아들이도록 구성된다. 일부 예들에서, 각각의 팩토리 인터페이스 로봇(142)은 일반적으로, 팩토리 인터페이스(102)로부터 로드락 챔버들(104, 106)로 웨이퍼들을 이송하도록 구성된 개개의 팩토리 인터페이스 로봇(142)의 일 단부 상에 배치된 블레이드(148)를 포함한다.
[0022] 로드락 챔버들(104, 106)은 팩토리 인터페이스(102)에 결합된 개개의 포트들(150, 152) 및 이송 챔버(108)에 결합된 개개의 포트들(154, 156)을 갖는다. 이송 챔버(108)는 추가로, 홀딩 챔버들(116, 118)에 결합된 개개의 포트들(158, 160) 및 프로세싱 챔버들(120, 122)에 결합된 개개의 포트들(162, 164)을 갖는다. 유사하게, 이송 챔버(110)는 홀딩 챔버들(116, 118)에 결합된 개개의 포트들(166, 168) 및 프로세싱 챔버들(124, 126, 128, 130)에 결합된 개개의 포트들(170, 172, 174, 176)을 갖는다. 포트들(154, 156, 158, 160, 162, 164, 166, 168, 170, 172, 174, 176)은 예를 들어, 이송 로봇들(112, 114)에 의해 웨이퍼들을 통과시키기 위한 그리고 개개의 챔버들 사이에 가스가 통과하는 것을 방지하기 위해 개개의 챔버들 사이에 밀폐부를 제공하기 위한 슬릿 밸브들을 갖는 슬릿 밸브 개구들일 수 있다. 일반적으로, 임의의 포트는 이를 통해 웨이퍼를 이송하기 위해 개방된다. 그렇지 않으면, 포트는 폐쇄된다.
[0023] 로드락 챔버들(104, 106), 이송 챔버들(108, 110), 홀딩 챔버들(116, 118) 및 프로세싱 챔버들(120, 122, 124, 126, 128, 130)은 (구체적으로 예시되지 않은) 가스 및 압력 제어 시스템에 유체 결합될 수 있다. 가스 및 압력 제어 시스템은 하나 이상의 가스 펌프들(예컨대, 터보 펌프들, 극저온 펌프들, 러핑(roughing) 펌프들), 가스 소스들, 다양한 밸브들, 및 다양한 챔버들에 유체 결합된 도관들을 포함할 수 있다. 동작 시에, 팩토리 인터페이스 로봇(142)은 FOUP(144)로부터 포트(150 또는 152)를 통해 로드락 챔버(104 또는 106)로 웨이퍼를 이송한다. 이어서, 가스 및 압력 제어 시스템은 로드락 챔버(104 또는 106)를 펌핑 다운한다. 가스 및 압력 제어 시스템은 추가로, (불활성 가스를 포함할 수 있는) 내부 저압 또는 진공 환경으로 이송 챔버들(108, 110) 및 홀딩 챔버들(116, 118)을 유지한다. 그러므로 로드락 챔버(104 또는 106)의 펌핑 다운은 예를 들어, 팩토리 인터페이스(102)의 대기 환경과 이송 챔버(108)의 저압 또는 진공 환경 사이에서 웨이퍼를 통과시키는 것을 가능하게 한다.
[0024] 펌핑 다운된 로드락 챔버(104 또는 106) 내의 웨이퍼를 이용하여, 이송 로봇(112)은 포트(154 또는 156)를 통해 로드락 챔버(104 또는 106)로부터 이송 챔버(108) 내로 웨이퍼를 이송한다. 이어서, 이송 로봇(112)은 프로세싱을 위해 개개의 포트들(162, 164)을 통해 프로세싱 챔버들(120, 122) 그리고 추가 이송을 대기하도록 홀딩하기 위해 개개의 포트들(158, 160)을 통해 홀딩 챔버들(116, 118) 중 임의의 챔버에 그리고/또는 이러한 챔버들 간에 웨이퍼를 이송할 수 있다. 유사하게, 이송 로봇(114)은 포트(166 또는 168)를 통해 홀딩 챔버(116 또는 118) 내의 웨이퍼에 액세스할 수 있고, 프로세싱을 위해 개개의 포트들(170, 172, 174, 176)을 통해 프로세싱 챔버들(124, 126, 128, 130) 그리고 추가 이송을 대기하도록 홀딩하기 위해 개개의 포트들(166, 168)을 통해 홀딩 챔버들(116, 118) 중 임의의 챔버에 그리고/또는 이러한 챔버들 간에 웨이퍼를 이송할 수 있다. 다양한 챔버들 내에서의 그리고 다양한 챔버들 사이에서의 웨이퍼의 이송 및 홀딩은 가스 및 압력 제어 시스템에 의해 제공되는 저압 또는 진공 환경에서 이루어질 수 있다.
[0025] 프로세싱 챔버들(120, 122, 124, 126, 128, 130)은 웨이퍼를 프로세싱하기 위한 임의의 적절한 챔버일 수 있다. 일부 예들에서, 프로세싱 챔버(122)는 세정 프로세스를 수행하는 것이 가능할 수 있고, 프로세싱 챔버(120)는 에칭 프로세스를 수행하는 것이 가능할 수 있으며, 프로세싱 챔버들(124, 126, 128, 130)은 개개의 에피택셜 성장 프로세스들을 수행하는 것이 가능할 수 있다. 프로세싱 챔버(122)는 California, Santa Clara 소재의 Applied Materials, Inc.로부터 입수 가능한 SiCoNi™ 사전 세정 챔버일 수 있다. 프로세싱 챔버(120)는 California, Santa Clara 소재의 Applied Materials, Inc.로부터 입수 가능한 Selectra™ 에칭 챔버일 수 있다.
[0026] 시스템 제어기(190)는 프로세싱 시스템(100) 또는 프로세싱 시스템(100)의 컴포넌트들을 제어하기 위해 프로세싱 시스템(100)에 결합된다. 예를 들어, 시스템 제어기(190)는 프로세싱 시스템(100)의 챔버들(104, 106, 108, 116, 118, 110, 120, 122, 124, 126, 128, 130)의 직접 제어를 사용하여 또는 챔버들(104, 106, 108, 116, 118, 110, 120, 122, 124, 126, 128, 130)과 연관된 제어기들을 제어함으로써 프로세싱 시스템(100)의 동작을 제어할 수 있다. 동작 시에, 시스템 제어기(190)는 프로세싱 시스템(100)의 성능을 조정하도록 개개의 챔버들로부터의 데이터 수집 및 피드백을 가능하게 한다.
[0027] 시스템 제어기(190)는 일반적으로 CPU(central processing unit)(192), 메모리(194) 및 지원 회로들(196)을 포함한다. CPU(192)는 산업 환경에서 사용될 수 있는 임의의 형태의 범용 프로세서 중 하나일 수 있다. 메모리(194) 또는 비-일시적 컴퓨터 판독 가능 매체는 CPU(192)에 의해 액세스 가능하고, 메모리, 이를테면 RAM(random access memory), ROM(read only memory), 플로피 디스크, 하드 디스크, 또는 로컬 또는 원격인 임의의 다른 형태의 디지털 저장소 중 하나 이상일 수 있다. 지원 회로들(196)은 CPU(192)에 결합되며, 캐시, 클록 회로들, 입력/출력 서브시스템들, 전력 공급 장치들 등을 포함할 수 있다. 본 명세서에 개시된 다양한 방법들은 일반적으로, CPU(192)가 예를 들어, 소프트웨어 루틴으로서 메모리(194)에(또는 특정 프로세스 챔버의 메모리에) 저장된 컴퓨터 명령 코드를 실행함으로써 CPU(192)의 제어 하에 구현될 수 있다. 컴퓨터 명령 코드가 CPU(192)에 의해 실행될 때, CPU(192)는 다양한 방법들에 따라 프로세스들을 수행하도록 챔버들을 제어한다.
[0028] 다른 프로세싱 시스템들은 다른 구성들일 수 있다. 예를 들어, 더 많은 또는 더 적은 프로세싱 챔버들이 이송 장치에 결합될 수 있다. 예시된 예에서, 이송 장치는 이송 챔버들(108, 110) 및 홀딩 챔버들(116, 118)을 포함한다. 다른 예들에서, 더 많은 또는 더 적은 이송 챔버들(예컨대, 하나의 이송 챔버) 및/또는 더 많은 또는 더 적은 홀딩 챔버들(예컨대, 홀딩 챔버들이 없음)이 프로세싱 시스템에서 이송 장치로서 구현될 수 있다.
[0029] 도 2는 본 개시내용의 하나 이상의 구현들에 따라 반도체 구조(300)를 형성하는 방법(200)의 프로세스 흐름도이다. 도 3a 및 도 3b는 방법(200)의 다양한 상태들에 대응하는 반도체 구조(300)의 일부의 단면도들이다. 도 3a 및 도 3b는 반도체 구조(300)의 부분적인 개략도들만을 예시하며, 반도체 구조(300)는 도면들에 예시된 바와 같은 양상들을 갖는 임의의 수의 트랜지스터 섹션들 및 추가 재료들을 포함할 수 있다고 이해되어야 한다. 도 2에 예시된 방법 단계들이 순차적으로 설명되지만, 생략 및/또는 추가되었고 그리고/또는 다른 바람직한 순서로 재배열된 하나 이상의 방법 단계들을 포함하는 다른 프로세스 시퀀스들이 본 명세서에서 제공되는 본 개시내용의 실시예들의 범위 내에 속한다는 점이 또한 주목되어야 한다.
[0030] 이 방법(200)은 기판(302)의 표면을 사전 세정하기 위한 블록(210)의 사전 세정 프로세스로 시작된다. 사전 세정 프로세스는 NH4OH(암모늄 수산화물), H2O2(과산화수소) 및 H2O(물)을 포함하는 SC1(Standard Clean 1) 에칭 용액과 같은 에칭 용액을 사용하는 습식 에칭 프로세스, 또는 기판(302)의 표면이 N2, NF3 및 NH3 플라즈마 부산물들에 노출되는 건식 에칭 프로세스, 예를 들어 SiConi™ 원격 플라즈마 보조 건식 에칭 프로세스에 의해 기판(302)의 표면을 에칭하는 것을 포함할 수 있다. 사전 세정 프로세스는 사전 세정 챔버, 이를테면 도 1에 도시된 프로세싱 챔버(122 또는 120)에서 수행될 수 있다.
[0031] 블록(220)에서, 도 3a에 도시된 바와 같이, 기판(302)의 사전 세정된 표면 상에 계면 층(304)을 형성하기 위해 계면 형성 프로세스가 수행된다. 계면 형성 프로세스는 아산화질소(N2O) 가스를 이용하는 eISSG(enhanced in-situ steam generation) 프로세스와 같은 적절한 열적 산화 프로세스를 포함할 수 있다. 블록(220)에서 형성된 계면 층(304)은 실리콘 산화물의 하나 이상의 단층들에 대응하는, 약 3Å 내지 약 10Å, 예를 들어 약 5Å의 두께를 갖는 얇은 비정질 실리콘 산화물(SiO2) 층이다. 일부 실시예들에서, 계면 층(304)은 H2 및 O2 가스들을 이용하는 ISSG(in-situ steam generation) 프로세스, 또는 NH3 및 O2 가스들을 이용하는 RTO(rapid thermal oxidation) 프로세스에 의해 형성될 수 있다. 계면 층(304)은 상부에 증착될 고-κ 유전체 재료 층의 핵 생성 층으로서 작용할 수 있고, 기판(302)과 고-κ 유전체 재료 층 사이의 계면의 (예컨대, 계면 상태 밀도, 축적 커패시턴스, 주파수 분산 및 누설 전류와 같은) 품질을 향상시킬 수 있다. 계면 형성 프로세스는 도 1에 도시된 프로세싱 챔버(120, 122, 124, 126, 128 또는 130)와 같은 프로세싱 챔버에서 수행될 수 있다.
[0032] 일부 실시예들에서, 블록(220)에서의 계면 형성 프로세스는 생략되고, 계면 층(304)은 기판(302) 상의 고-κ 유전체 재료 층의 증착 전에 형성되지 않는다. 그 경우, 계면 층(304)은, 기판(302) 상에 증착된 고-κ 유전체 재료 층을 통해 기판(302)을 열적으로 산화시키는, 아래에서 설명되는 블록(250) 또는 블록(290)에서의 열적 산화 프로세스에 의해 형성된다. 블록(250) 또는 블록(290)에서 열적 산화 프로세스에 의해 형성된 계면 층(304)은 (예컨대, 계면 상태 밀도, 축적 커패시턴스, 주파수 분산 및 누설 전류와 같은) 신뢰할 수 있는 디바이스 특성들을 보장하고 고-κ 유전체 재료 층으로부터 약 0.3㎚ 내지 약 1㎚, 예를 들어 약 0.5㎚의 두께를 갖는 기판(302)으로의 원자 확산을 감소시키기에 충분히 두꺼울 수 있다.
[0033] 블록(230)에서, 반도체 구조(300)의 노출된 표면(즉, 블록(220)에서 도 3b에 도시된 바와 같은 계면 층(304)이 형성된다면, 계면 층(304), 그리고 블록(220)에서 계면 층(304)이 형성되지 않는다면, 기판(302)) 상에 고-κ 게이트 유전체 층(306)을 증착하기 위해 증착 프로세스가 수행된다. 고-κ 게이트 유전체 층(306)은 하프늄 이산화물(HfO2), 지르코늄 이산화물(ZrO2), 이테르븀 산화물(Y2O3), 알루미늄 산화물(Al2O3), HfZrO, HfLaOx, HfTiO와 같은 기존의 금속 산화물 고-κ 유전체 호스트 재료에 도핑된 제3 원소를 갖는 3원 고-κ 유전체 막과 같은 고-κ 유전체 재료로 형성될 수 있다. 증착 프로세스는 금속 함유 전구체 및 산소 함유 전구체가 반도체 구조(300)의 노출된 표면에 교대로 전달되는 ALD(atomic layer deposition) 프로세스를 포함할 수 있다. 일부 실시예들에서, 금속 함유 전구체는 산소 함유 전구체를 전달하기 전에 퍼지(purge)된다. 금속은 하프늄(Hf), 지르코늄(Zr) 또는 티타늄(Ti)과 같은 전이 금속, 란타늄(La), 이테르븀(Yb) 또는 이트륨(Y)과 같은 희토류 금속, 스트론튬(Sr)과 같은 알칼리 토금속, 또는 알루미늄(Al)과 같은 다른 금속일 수 있다. 산화제를 위해, 금속과 반응할 수 있는 임의의 산소 함유 전구체가 사용될 수 있다. 예를 들어, 산소 함유 전구체는 물, 이원자 산소, 오존, 히드록실 함유 전구체 또는 알코올, 질소 및 산소 함유 전구체들, 국소적으로 또는 원격으로 강화된 산소를 포함하는 플라즈마 강화 산소, 또는 금속과 혼입되어 기판(302) 위에 금속의 산화물의 층을 생성할 수 있는 산소를 포함하는 임의의 다른 재료일 수 있거나 이들을 포함할 수 있다. 일례로, 하프늄 이산화물(HfO2) 층을 형성하도록 금속 함유 전구체는 하프늄 사염화물(HfCl4)이고 산화제는 물(H2O)이다. ALD 프로세스는 200℃ 내지 약 400℃, 예를 들어 약 270℃의 온도에서 수행될 수 있다. ALD 프로세스에 의해 증착된 고-κ 게이트 유전체 층(306)은 비정질일 수 있고, 약 10Å 내지 약 30Å의 두께를 가질 수 있다. 증착 프로세스는 프로세싱 챔버, 이를테면 도 1에 도시된 프로세싱 챔버(120, 122, 124, 126, 128 또는 130)에서 수행될 수 있다.
[0034] 블록(240)에서, 증착 직후의 고-κ 게이트 유전체 층(306)을 경화시키고 치밀화하기 위해 선택적인 증착 후 어닐링(post-deposition anneal) 프로세스가 수행된다. 증착 직후의 비정질 고-κ 게이트 유전체 층(306)의 결정화가 발생할 수 있다. 증착 후 어닐링 프로세스는 RTP(rapid thermal processing) 챔버, 이를테면 California, Santa Clara 소재의 Applied Materials, Inc.로부터 입수할 수 있는 RADOX™ 챔버에서 수행되는, 불활성 분위기에서의, 이를테면 질소(N2) 및 아르곤(Ar) 분위기에서의 열적 어닐링 프로세스를 포함할 수 있다. RTP 챔버는 도 1에 도시된 프로세싱 챔버들(120, 122, 124, 126, 128, 130) 중 임의의 프로세싱 챔버일 수 있다. 증착 후 어닐링 프로세스는 계면 층(304) 및 고-κ 유전체 층(306)을 열적으로 경화 및 치밀화할 수 있다.
[0035] 증착 후 어닐링 프로세스는 약 1초 내지 약 60초 동안, 약 500℃ 내지 약 800℃의 온도에서, 그리고 약 0.01Torr 내지 100Torr의 압력에서 수행될 수 있다.
[0036] 블록(250)에서, 블록(240)의 증착 후 어닐링 프로세스에 대한 대안으로, 기판(302)을 열적으로 산화하기 위해 선택적인 재-산화 프로세스가 수행된다. 재-산화 프로세스는 RTP(rapid thermal processing) 챔버, 이를테면 California, Santa Clara 소재의 Applied Materials, Inc.로부터 입수할 수 있는 RADOX™ 챔버에서 수행되는, 산소(O2), 아산화질소(N2O) 및 H2 분위기에서의 열적 어닐링 프로세스를 포함할 수 있다. RTP 챔버는 도 1에 도시된 프로세싱 챔버들(120, 122, 124, 126, 128, 130) 중 임의의 프로세싱 챔버일 수 있다. 블록(250)의 재-산화 프로세스는 고-κ 게이트 유전체 층(306)을 통해 하부 층을 열적으로 산화시킬 수 있고, 따라서 블록(220)에서 계면 층(304)이 형성된다면, 계면 층(304)을 약 3Å 내지 약 10Å의 두께로 두껍게 할 수 있으며, 블록(220)에서 계면 층(304)이 형성되지 않는다면, 고-κ 유전체 층(306)과의 계면 근처에서 기판(302)에 계면 층(304)을 형성한다.
[0037] 재-산화 프로세스는 약 1초 내지 약 30초 동안, 약 400℃ 내지 약 900℃의 온도에서, 그리고 약 0.01Torr 내지 100Torr의 압력에서 수행될 수 있다.
[0038] 블록(260)에서, 고-κ 게이트 유전체 층(306)의 틈(vacancy)들 및 결함들에 질소 원자들을 삽입하기 위해 플라즈마 질화 프로세스가 수행된다. 플라즈마 질화 프로세스는 DPN(decoupled plasma nitridation) 챔버, 이를테면 California, Santa Clara 소재의 Applied Materials, Inc.로부터 입수할 수 있는 CENTURA® DPN 챔버에서 수행되는 DPN 프로세스일 수 있다. DPN 챔버는 도 1에 도시된 프로세싱 챔버들(120, 122, 124, 126, 128, 130) 중 임의의 프로세싱 챔버일 수 있다. 플라즈마 질화 프로세스는 고-κ 게이트 유전체 층(306)을 질소 플라즈마에 노출시키며, 이는 고-κ 게이트 유전체 층(306)의 두께에 걸쳐 질소 라디칼들 또는 질소 원자들이 고-κ 게이트 유전체 층(306) 내에 통합되게 할 수 있다. 플라즈마 질화 프로세스 동안, 질소 원자들은 산소(O)와 준안정(metastable) 결합들을 형성할 수 있다. 플라즈마 프로세스에서 사용될 수 있는 가스들은 질소(N2), 암모니아(NH3), 또는 이들의 혼합물들과 같은 질소 함유 가스를 포함한다. 일례로, 질소 가스는 약 3% 내지 약 8%의 질소(N2)와 혼합된 암모니아(NH3)이다. 플라즈마 질화 프로세스는 증착 직후의 고-κ 게이트 유전체 층(306)에서의 틈들 및 결함들로의 질소 혼입의 결과로서 고-κ 게이트 유전체 층(306)의 두께를 변화시키지 않을 수 있다.
[0039] 질화 프로세스는 약 0℃ 내지 약 500℃의 온도에서 약 10초 내지 약 300초 동안 수행될 수 있다.
[0040] 블록(270)에서, 플라즈마 질화된 고-κ 게이트 유전체 층(306)의 틈들 및 결함들에 질소 원자들을 추가로 삽입하기 위해 선택적인 열적 질화 프로세스가 수행된다. 열적 질화 프로세스는 RTP(rapid thermal processing) 챔버, 이를테면 California, Santa Clara 소재의 Applied Materials, Inc.로부터 입수할 수 있는 RADOX™ 챔버에서 수행되는 암모니아(NH3) 분위기에서의 열적 어닐링 프로세스를 포함할 수 있다. RTP 챔버는 도 1에 도시된 프로세싱 챔버들(120, 122, 124, 126, 128, 130) 중 임의의 프로세싱 챔버일 수 있다.
[0041] 열적 질화 프로세스는 약 10초 내지 약 300초 동안, 약 700℃ 내지 약 900℃의 온도에서, 그리고 약 10Torr 내지 740Torr의 압력에서 수행될 수 있다.
[0042] 블록(280)에서, 플라즈마 질화된 고-κ 게이트 유전체 층(306)의 나머지 화학 결합들을 패시베이팅(passivate)하기 위해 질화 후 어닐링(post-nitridation anneal) 프로세스가 수행된다. 질화 후 어닐링 프로세스는 RTP(rapid thermal processing) 챔버, 이를테면 California, Santa Clara 소재의 Applied Materials, Inc.로부터 입수할 수 있는 RADOX™ 챔버에서 수행되는, 질소(N2) 및 아르곤(Ar) 분위기에서의 스파이크 열적 어닐링(spike thermal anneal) 프로세스를 포함할 수 있다. RTP 챔버는 도 1에 도시된 프로세싱 챔버들(120, 122, 124, 126, 128, 130) 중 임의의 프로세싱 챔버일 수 있다. 블록(240)에서 질화 후 어닐링 프로세스는 플라즈마 질화 프로세스에서 형성된 준안정 질소 결합들을 패시베이팅(passivate)할 수 있고, 비정질 고-κ 게이트 유전체 층(306)의 결정화가 발생할 수 있다.
[0043] 스파이크 열적 어닐링 프로세스는 약 1초 내지 약 30초 동안, 약 700℃ 내지 약 850℃의 온도에서, 그리고 약 10Torr 내지 740Torr의 압력에서 수행될 수 있다.
[0044] 블록(290)에서, 블록(280)의 질화 후 어닐링 프로세스에 대한 대안으로, 블록(280)에서와 같이, 고-κ 게이트 유전체 층(306)의 나머지 화학 결합들을 동시에 패시베이팅하고 블록(250)에서와 같이, 기판(302)을 열적으로 산화하기 위해 질화 후 어닐링 및 재-산화 프로세스가 수행된다. 블록(290)에서의 질화 후 어닐링 및 재-산화 프로세스는 블록(250)에서의 재-산화 프로세스와 동일하다. 따라서 블록(290)에서의 질화 후 어닐링 및 재-산화 프로세스의 세부사항들은 여기서 생략된다.
[0045] 도 4는 본 개시내용의 하나 이상의 구현들에 따라 반도체 구조(300)에서 게이트 유전체 층(306) 위에 금속 게이트 구조(500)를 형성하는 방법(400)의 프로세스 흐름도이다. 도 5a, 도 5b 및 도 5c는 방법(400)의 다양한 상태들에 대응하는 반도체 구조(300)의 금속 게이트 구조(500)의 일부의 단면도들이다. 도 5a, 도 5b 및 도 5c는 반도체 구조(300)의 부분적인 개략도들만을 예시하며, 반도체 구조(300)는 도면들에 예시된 바와 같은 양상들을 갖는 임의의 수의 트랜지스터 섹션들 및 추가 재료들을 포함할 수 있다고 이해되어야 한다. 도 4에 예시된 방법 단계들이 순차적으로 설명되지만, 생략 및/또는 추가되었고 그리고/또는 다른 바람직한 순서로 재배열된 하나 이상의 방법 단계들을 포함하는 다른 프로세스 시퀀스들이 본 명세서에서 제공되는 본 개시내용의 실시예들의 범위 내에 속한다는 점이 또한 주목되어야 한다.
[0046] 이 방법(400)은 도 5a에 도시된 바와 같이, 반도체 구조(300)의 게이트 유전체 층(306) 상에 고-κ 유전체 캡 층(502)을 증착하기 위한 블록(410)에서의 증착 프로세스로 시작된다. 고-κ 유전체 캡 층(502)은 실리콘(Si), 알루미늄(Al), 갈륨(Ga), 게르마늄(Ge), 인듐(In) 또는 하프늄(Hf)으로 도핑된 티타늄(Ti) 또는 탄탈륨(Ta), 이를테면 TiSiN, TaSiN, TiAlN, TaAlN, TiGaN, TaGaN, TiGeN, TaGeN, TiInN, TaInN, TiHfN 또는 TaHfN을 포함하는 금속 질화물 재료로 형성될 수 있다. 그러한 도핑된 금속 질화물 재료로 형성된 고-κ 유전체 캡 층(502)은 블록(430)에서 후속 실리콘 증착 프로세스 동안 실리콘(Si) 이동으로부터 방지될 수 있다. 블록(410)에서의 증착 프로세스는, 티타늄(Ti) 또는 탄탈륨(Ta)을 포함하는 금속 함유 전구체, 질소 함유 전구체 및 도펀트 함유 전구체가 게이트 유전체 층(306)의 표면으로 전달되는 ALD(atomic layer deposition) 프로세스를 포함할 수 있다. 티타늄(Ti) 또는 탄탈룸(Ta)을 포함하는 금속 함유 전구체의 예들 및 질소 함유 전구체의 예들은 블록(420)의 설명에 열거된다. 도펀트 함유 전구체는 알루미늄(Al), 갈륨(Ga), 게르마늄(Ge), 하프늄(Hf), 인듐(In) 또는 실리콘(Si)을 포함한다. 알루미늄(Al)을 포함하는 도펀트 함유 전구체의 예들은 알루미늄(Al)의 무기 화합물들, 이를테면 알루미늄 염화물(AlCl3) 및 알루미늄 브롬화물(AlBr3), 그리고 알루미늄(Al)의 유기 금속 화합물들, 이를테면 트리메틸알루미늄(TMA, (CH3)3Al), 디메틸알루미늄 수소화물(DMAH, (CH3)2AlH), 트리스(디에틸아미노)알루미늄(TDEAA, Al(N(C2H5)2)3), 트리메틸아민 알란(TMAA, AlH3-N(CH3)3), 트리에틸아민 알란(TEAA, AlH3-N(C2H5)3), 디메틸에틸아민 알란(AlH3-C2H5N(CH3)2), 트리이소부틸알루미늄(TiBA, [Al(CH3)2CHCH2]3), 트리에틸알루미늄(TEAl, Al(C2H5)3), 디메틸알루미늄 수소화물(DMAH, (CH3)2AlH) 및 디에틸알루미늄 염화물(DEAC, (C2H5)2AlCl)을 포함한다. 갈륨(Ga)을 포함하는 도펀트 함유 전구체의 예들은 갈륨(Ga)의 무기 화합물들, 이를테면 갈륨 3브롬화물(GaBr3) 및 갈륨 3염화물(GaCl3), 그리고 갈륨(Ga)의 유기 금속 화합물들, 이를테면 트리메틸 갈륨(Ga(CH3)3), 트리에틸갈륨(Ga(C2H5)3), 트리이소프로필갈륨(Ga(CH(CH3)2)3), 트리스(디메틸아미도)갈륨(Ga(N(CH3)2)3) 및 트리-테르트-부틸갈륨(Ga(C(CH3)3)3)을 포함한다. 게르마늄(Ge)을 포함하는 도펀트 함유 전구체의 예들은 게르마늄(Ge)의 무기 화합물들, 이를테면 디게르만(Ge2H6) 및 게르만(GeH4), 그리고 게르마늄(Ge)의 유기 금속 화합물들, 이를테면 테트라메틸게르마늄((CH3)4Ge)을 포함한다. 하프늄(Hf)을 포함하는 도펀트 함유 전구체의 예들은 하프늄(Hf)의 무기 화합물들, 이를테면 하프늄(IV) 염화물(HfCl4), 그리고 하프늄(Hf)의 유기 금속 화합물들, 이를테면 하프늄(IV) 테르트-부톡시드(Hf[OC(CH3)3]4), 테트라키스(디에틸아미도)하프늄(IV)([(CH2CH3)2N]4Hf), 테트라키스(디메틸아미도)하프늄(IV)([(CH3)2N]4Hf) 및 테트라키스(에틸메틸아미도)하프늄(IV)(TEMAH, [(CH3)(C2H5)N]4Hf)을 포함한다. 인듐(In)을 포함하는 도펀트 함유 전구체의 예들은 인듐(In)의 무기 화합물들, 이를테면 인듐 3염화물(InCl3) 및 인듐(I) 요오드화물(InI), 그리고 인듐(In)의 유기 금속 화합물들, 이를테면 트리에틸인듐(In(CH2CH3)3) 및 인듐(III) 아세틸아세토네이트(In(OCCH3CHOCCH3)3)를 포함한다. 실리콘(Si)을 포함하는 도펀트 함유 전구체의 예들은 실리콘의 무기 화합물들, 이를테면 실란(SiH4), 디실란(Si2H6), 그리고 실리콘(Si)의 유기 금속 화합물들, 이를테면 트리메틸실란((CH3)3SiH) 및 네오펜타실란((SiH3)4Si)을 포함한다.
[0047] 금속 함유 전구체, 질소 함유 전구체 및 도펀트 함유 전구체가 전달되는 시퀀스들은 변화될 수 있다. 일부 실시예들에서, 금속 함유 전구체, 질소 함유 전구체 및 도펀트 함유 전구체가 교대로 전달된다. 일부 실시예들에서, 금속 함유 전구체 및 도펀트 함유 전구체는 동시에 전달되고, 퍼지 후에 질소 함유 전구체가 전달된다. 아래의 표 1은 여러 비제한적인 시퀀스 변형들을 보여준다.
[0048]
예시적인 증착 시퀀스들
옵션들 시퀀스
1 금속 함유 전구체 → 퍼지 → 질소 함유 전구체 → 퍼지 → 도펀트 함유 전구체 → 퍼지 → 질소 함유 전구체 → 퍼지 → 반복
2 도펀트 함유 전구체 → 퍼지 → 질소 함유 전구체 → 퍼지 → 금속 함유 전구체 → 퍼지 → 질소 함유 전구체 → 퍼지 → 반복
3 금속 함유 전구체 → 퍼지 → (질소 함유 전구체 + 도펀트 함유 전구체) → 퍼지 → 반복
4 (금속 함유 전구체 + 도펀트 함유 전구체) → 퍼지 → 질소 함유 전구체 → 퍼지 → 반복
5 금속 함유 전구체 → 도펀트 함유 전구체 → 퍼지 → 질소 함유 전구체 → 퍼지 → 반복
6 도펀트 함유 전구체 → 금속 함유 전구체 → 퍼지 → 질소 함유 전구체 → 퍼지 → 반복
[0049] 블록(410)에서의 ALD 프로세스는 약 200℃ 내지 약 700℃, 예를 들어 약 300℃ 내지 약 600℃의 온도에서 수행될 수 있다. 블록(410)에서 ALD 프로세스에 의해 증착된 고-κ 유전체 캡 층(502)은 비정질일 수 있고, 약 2Å 내지 약 200Å, 예를 들어 약 10Å 내지 약 15Å의 두께를 가질 수 있다. 증착 프로세스는 프로세싱 챔버, 이를테면 도 1에 도시된 프로세싱 챔버(120, 122, 124, 126, 128 또는 130)에서 수행될 수 있다.
[0050] 블록(420)에서, 증착 직후의 고-κ 유전체 캡 층(502)을 경화시키고 치밀화하기 위해 선택적인 금속 캡 어닐링 프로세스가 수행된다. 증착 직후의 고-κ 유전체 캡 층(502)의 결정화가 발생할 수 있다. 블록(420)에서의 선택적인 금속 캡 어닐링 프로세스는 RTP(rapid thermal processing) 챔버, 이를테면 California, Santa Clara 소재의 Applied Materials, Inc.로부터 입수할 수 있는 RADOX™ 챔버에서 수행되는, 불활성 분위기에서의, 이를테면 질소(N2) 및 아르곤(Ar) 분위기에서의 열 어닐링 프로세스를 포함할 수 있다. RTP 챔버는 도 1에 도시된 프로세싱 챔버들(120, 122, 124, 126, 128, 130) 중 임의의 프로세싱 챔버일 수 있다.
[0051] 블록(420)에서의 선택적인 금속 캡 어닐링 프로세스는 약 1초 내지 약 10초 동안, 약 700℃ 내지 약 850℃의 온도에서, 그리고 약 0.1Torr 내지 100Torr의 압력에서 수행될 수 있다.
[0052] 블록(430)에서, 도 5b에 도시된 바와 같이, 고-κ 유전체 캡 층(502) 상에 희생 실리콘 캡 층(504)을 증착하기 위해 증착 프로세스가 수행된다. 희생 실리콘 캡 층(504)은 블록(440)에서의 후속 어닐링 프로세스 동안 하부 고-κ 게이트 유전체 층(306) 및 고-κ 유전체 캡 층(502)을 물리적으로 그리고 화학적으로 보호할 수 있다. 희생 실리콘 캡 층(504)은 비정질 실리콘, 이를테면 수소화 비정질 실리콘(a-Si:H)으로 형성된다. 비정질 실리콘은 다결정 실리콘과 비교하여, 확산을 위한 경로로 이어지는 입자 경계들을 포함하는 원자들의 더 적은 확산을 제공할 수 있다. 블록(430)에서의 증착 프로세스는 ALD(atomic layer deposition) 프로세스 또는 CVD(chemical vapor deposition) 프로세스일 수 있으며, 여기서 고-κ 유전체 캡 층(502)이 상부에 형성된 반도체 구조(300)가 실리콘 전구체에 노출된다. 실리콘 전구체들의 예들은 폴리실란(SixHy)들이다. 예를 들어, 폴리실란들은 디실란(Si2H6), 트리실란(Si3H8), 테트라실란(Si4H10), 이소테트라실란, 네오펜타실란(Si5H12), 시클로펜타실란(Si5H10), 헥사실란(C6H14), 시클로헥사실란(Si6H12) 또는 일반적으로, x=2 이상인 SixHy, 그리고 이들의 조합들을 포함한다.
[0053] 희생 실리콘 캡 층(504)은 약 30Å 내지 약 50Å의 두께를 가질 수 있다. 블록(430)에서의 증착 프로세스는 프로세싱 챔버, 이를테면 도 1에 도시된 프로세싱 챔버(120, 122, 124, 126, 128 또는 130)에서 수행될 수 있다.
[0054] 블록(440)에서, 증착 직후의 고-κ 유전체 캡 층(502)을 경화 및 치밀화하기 위해 PCA(post cap anneal) 프로세스가 수행된다. 증착 직후의 고-κ 유전체 캡 층(502) 및 증착 직후의 희생 실리콘 캡 층(504)의 결정화가 발생할 수 있다. 블록(440)에서의 PCA 프로세스는 RTP(rapid thermal processing) 챔버, 이를테면 California, Santa Clara 소재의 Applied Materials, Inc.로부터 입수할 수 있는 RADOX™ 챔버에서 수행되는, 불활성 분위기에서의, 이를테면 질소(N2) 및 아르곤(Ar) 분위기에서의 열 어닐링 프로세스를 포함할 수 있다. RTP 챔버는 도 1에 도시된 프로세싱 챔버들(120, 122, 124, 126, 128, 130) 중 임의의 프로세싱 챔버일 수 있다.
[0055] 블록(440)에서의 PCA 프로세스는 약 1초 내지 약 10초 동안, 약 900℃ 내지 약 1000℃, 예를 들어 약 900℃의 온도에서, 그리고 약 0.1Torr 내지 100Torr의 압력에서 수행될 수 있다.
[0056] 블록(450)에서, 희생 실리콘 캡 층(504)을 벗겨 내기 위해 제거 프로세스가 수행된다. 제거 프로세스는 건식 플라즈마 에칭 프로세스를 포함할 수 있다.
[0057] 블록(460)에서, 도 5c에 도시된 바와 같이, 블록(460)에서의 제거 프로세스에 후속하여, 경화되고 치밀화된 고-κ 유전체 캡 층(502) 상에 금속 층(506)을 증착하기 위해 증착 프로세스가 수행된다. 금속 층(506)은 텅스텐(W) 또는 코발트(Co)로 형성될 수 있다. 금속 층(506)은 p형 도핑 또는 n형 도핑될 수 있다. 블록(480)에서의 증착 프로세스는 WF6와 같은 텅스텐 함유 전구체 또는 코발트 함유 전구체를 사용하는 CVD(chemical vapor deposition) 프로세스를 포함할 수 있다.
[0058] 본 명세서에서 설명되는 도핑된 금속 질화물 재료로 형성된 고-κ 유전체 캡 층(502)은 예를 들어, 블록(460)에서 WF6와 같은 불소 함유 전구체를 사용하는 증착 프로세스에서 불소 배리어로서 효과적일 수 있다. 본 명세서에서 설명되는 도핑된 금속 질화물 재료로 형성된 고-κ 유전체 캡 층(502)은 또한, 알루미늄(Al) 이동을 방지할 수 있고, 따라서 알루미늄 배리어에 대한 필요성을 없앨 수 있는 한편, 티타늄 질화물(TiN)과 같은 금속 질화물 재료로 형성된 종래의 고-κ 유전체 캡 층은 알루미늄 이동을 가능하게 한다. 본 명세서에서 설명되는 도핑된 금속 질화물 재료로 형성된 고-κ 유전체 캡 층(502)은 또한, 고-κ 유전체 캡 층(502)과 금속 층(506) 사이의 계면에서 유효 일함수를 증가시키기 위한 일함수 층으로서의 역할을 할 수 있다.
[0059] 일부 실시예들에서, 블록(410)에서 고-κ 유전체 캡 층(502)을 증착하기 위한 증착 프로세스 및 블록(430)에서 희생 실리콘 캡 층(504)을 증착하기 위한 증착 프로세스는 프로세싱 시스템(100)과 같은 프로세싱 시스템에서 저압 또는 진공 환경을 파괴하지 않으면서 수행된다. 저압 또는 진공 환경을 파괴하지 않는 프로세스들은 대기 환경에 유입된 수분으로 인한 오염을 감소시킬 수 있다.
[0060] 일부 실시예들에서, 블록(410)에서 고-κ 유전체 캡 층(502)을 증착하기 위한 증착 프로세스, 블록(430)에서 희생 실리콘 캡 층(504)을 증착하기 위한 증착 프로세스, 및 블록(440)에서 PCA(post cap anneal) 프로세스는 프로세싱 시스템(100)과 같은 프로세싱 시스템에서 저압 또는 진공 환경을 파괴하지 않으면서 수행된다. 저압 또는 진공 환경을 파괴하지 않는 프로세스들은 대기 환경에 유입된 수분으로 인한 오염을 감소시킬 수 있고, 고-κ 게이트 유전체 층(306)을 두껍게 하는 것을 추가로 방지할 수 있다.
[0061] 본 명세서에서 설명되는 실시예들에서, 고품질의 얇은 고-κ 유전체 재료 층들 및 금속 게이트 구조들을 형성하는 시스템들 및 방법들이 제공된다. 그러한 고-κ 유전체 재료 층들의 특성들은 잘 제어될 수 있다. 예를 들어, 블록들(260, 270)에서의 질화 프로세스들은, 고-κ 게이트 유전체 층(306)에 약 3원자% 내지 약 20원자%의 질소 혼입을 제공하도록 제어되어, 더 높은 질소 혼입보다 더 높은 κ 값을, 그리고 더 낮은 질소 혼입보다 더 양호한 구조적 안정화를 달성할 수 있다. 블록들(240, 270, 280, 290)에서의 어닐링 프로세스들은 또한, 약 20Å보다 더 큰 크기를 갖는 고-κ 게이트 유전체 층(306)에 입자들을 제공하도록 제어되어, 고-κ 게이트 유전체 층(306)을 통한 누설 전류들을 감소시킬 수 있다.
[0062] 본 명세서에서 설명되는 금속 게이트 구조는 감소된 EOT(equivalent oxide thickness), 이를 통해 감소된 누설 전류, 및 증가된 유효 일함수를 나타낼 수 있다. 본 명세서에서 설명되는 금속 게이트 구조는 또한 알루미늄(Al) 배리어 특성들을 나타낼 수 있으며, 이는 금속 게이트 구조 상에 알루미늄 층의 직접 형성을 가능하게 한다. 이러한 금속 게이트 구조는 MOSFET들, DRAM(dynamic random-access memory) 및 플래시 메모리들에서의 임의의 배리어 애플리케이션들 및/또는 임의의 금속 게이트 애플리케이션들에서 유리하게 사용될 수 있다.
[0063] 전술한 내용은 본 개시내용의 실시예들에 관한 것이지만, 본 개시내용의 기본 범위를 벗어나지 않으면서 본 개시내용의 다른 실시예들 및 추가 실시예들이 안출될 수 있으며, 본 개시내용의 범위는 하기의 청구항들에 의해 결정된다.

Claims (25)

  1. 반도체 구조를 형성하는 방법으로서,
    기판 상에 반도체 구조를 형성하는 단계 ― 상기 반도체 구조를 형성하는 단계는,
    상기 기판의 표면을 사전 세정하는 단계;
    상기 기판의 사전 세정된 표면 상에 계면 층을 형성하는 단계;
    상기 계면 층 상에 고-κ 게이트 유전체 층을 증착하는 단계;
    상기 증착된 고-κ 게이트 유전체 층에 질소 원자들을 삽입하기 위해 플라즈마 질화 프로세스를 수행하는 단계; 및
    상기 플라즈마 질화된 고-κ 게이트 유전체 층에서 화학 결합들을 패시베이팅(passivate)하기 위해 질화 후 어닐링(post-nitridation anneal) 프로세스를 수행하는 단계를 포함함 ―; 및
    상기 기판 상에 형성된 상기 반도체 구조 상에 고-κ(high-κ) 유전체 캡(cap) 층을 형성하는 단계를 포함하며,
    상기 고-κ 유전체 캡 층을 형성하는 단계는:
    상기 반도체 구조 상에 상기 고-κ 유전체 캡 층을 증착하는 단계;
    상기 고-κ 유전체 캡 층 상에 희생 실리콘 캡 층을 증착하는 단계;
    증착 직후 상태(as-deposited)의 상기 고-κ 유전체 캡 층을 경화 및 치밀화하기 위한 캡핑 후 어닐링(post cap anneal) 프로세스를 수행하는 단계; 및
    상기 희생 실리콘 캡 층을 제거하는 단계를 포함하는,
    반도체 구조를 형성하는 방법.
  2. 제1항에 있어서,
    상기 고-κ 유전체 캡 층을 형성하는 단계는 진공을 파괴하지 않고 프로세싱 시스템에서 수행되는,
    반도체 구조를 형성하는 방법.
  3. 삭제
  4. 제1항에 있어서,
    상기 계면 층은 실리콘 산화물(SiO2)을 포함하고, 그리고
    상기 계면 층을 형성하는 단계는 아산화질소(N2O) 가스를 이용하여 상기 기판을 열적으로 산화시키는 단계를 포함하는,
    반도체 구조를 형성하는 방법.
  5. 제1항에 있어서,
    상기 고-κ 게이트 유전체 층은 하프늄 산화물(HfO2)을 포함하는,
    반도체 구조를 형성하는 방법.
  6. 제1항에 있어서,
    상기 플라즈마 질화 프로세스는, 질소(N2) 및 암모니아(NH3) 가스의 혼합물을 사용하여 질소 플라즈마에 상기 증착된 고-κ 게이트 유전체 층을 노출시키는 단계를 포함하는,
    반도체 구조를 형성하는 방법.
  7. 제1항에 있어서,
    상기 질화 후 어닐링 프로세스는, 700℃ 내지 850℃의 온도로 질소(N2) 및 아르곤(Ar) 분위기에서 상기 증착된 고-κ 게이트 유전체 층을 스파이크 어닐링(spike anneal)하는 단계를 포함하는,
    반도체 구조를 형성하는 방법.
  8. 제1항에 있어서,
    상기 증착된 고-κ 게이트 유전체 층을 경화 및 치밀화하기 위해, 상기 플라즈마 질화 프로세스 전에 증착 후 어닐링(post-deposition anneal) 프로세스를 수행하는 단계를 더 포함하며,
    상기 증착 후 어닐링 프로세스는, 500℃ 내지 800℃의 온도로 질소(N2) 및 아르곤(Ar) 분위기에서 상기 증착된 고-κ 게이트 유전체 층을 어닐링하는 단계를 포함하는,
    반도체 구조를 형성하는 방법.
  9. 제1항에 있어서,
    상기 플라즈마 질화된 고-κ 게이트 유전체 층에 질소 원자들을 추가로 삽입하기 위해, 상기 질화 후 어닐링 프로세스 전에 열적 질화 프로세스를 수행하는 단계를 더 포함하며,
    상기 열적 질화 프로세스는, 700℃ 내지 900℃의 온도로 암모니아(NH3) 분위기에서 상기 플라즈마 질화된 고-κ 게이트 유전체 층을 어닐링하는 단계를 포함하는,
    반도체 구조를 형성하는 방법.
  10. 제1항에 있어서,
    상기 고-κ 유전체 캡 층은 TiSiN을 포함하는,
    반도체 구조를 형성하는 방법.
  11. 제1항에 있어서,
    700℃ 내지 850℃의 온도로 질소(N2) 분위기에서 상기 증착 직후의 고-κ 유전체 캡 층을 경화 및 치밀화하기 위해, 상기 희생 실리콘 캡 층의 증착 전에 금속 캡 어닐링 프로세스를 수행하는 단계를 더 포함하는,
    반도체 구조를 형성하는 방법.
  12. 제1항에 있어서,
    상기 캡핑 후 어닐링 프로세스는, 900℃ 내지 1000℃의 온도로 질소(N2) 분위기에서 상기 고-κ 유전체 캡 층을 어닐링하는 단계를 포함하는,
    반도체 구조를 형성하는 방법.
  13. 반도체 구조를 형성하는 방법으로서,
    기판의 표면을 사전 세정하는 단계;
    상기 기판 상에 고-κ 게이트 유전체 층을 증착하는 단계;
    상기 기판을 열적으로 산화시키기 위해, 재-산화 프로세스를 수행하는 단계 ― 상기 재-산화 프로세스는 400℃ 내지 900℃의 온도로 산소(O2), 아산화질소(N2O) 및 H2 분위기에서 상기 고-κ 게이트 유전체 층을 어닐링하는 단계를 포함함 ―;
    상기 증착된 고-κ 게이트 유전체 층에 질소 원자들을 삽입하기 위해 플라즈마 질화 프로세스를 수행하는 단계;
    상기 플라즈마 질화된 고-κ 게이트 유전체 층에서 화학 결합들을 패시베이팅하기 위해, 상기 플라즈마 질화 프로세스에 후속하여, 질화 후 어닐링 프로세스를 수행하는 단계 ― 상기 질화 후 어닐링 프로세스는 700℃ 내지 850℃의 온도로 질소(N2) 및 아르곤(Ar) 분위기에서 상기 플라즈마 질화된 고-κ 게이트 유전체 층을 스파이크 어닐링하는 단계를 포함함 ―
    를 포함하는,
    상기 기판 상에 반도체 구조를 형성하는 단계; 및
    상기 기판 상에 형성된 상기 반도체 구조 상에 고-κ 유전체 캡 층을 형성하는 단계를 포함하며,
    상기 고-κ 유전체 캡 층을 형성하는 단계는:
    상기 반도체 구조 상에 상기 고-κ 유전체 캡 층을 증착하는 단계;
    상기 고-κ 유전체 캡 층 상에 희생 실리콘 캡 층을 증착하는 단계;
    증착 직후 상태(as-deposited)의 상기 고-κ 유전체 캡 층을 경화 및 치밀화하기 위한 캡핑 후 어닐링 프로세스를 수행하는 단계; 및
    상기 희생 실리콘 캡 층을 제거하는 단계를 포함하는,
    반도체 구조를 형성하는 방법.
  14. 제13항에 있어서,
    상기 고-κ 유전체 캡 층을 형성하는 단계는 진공을 파괴하지 않고 프로세싱 시스템에서 수행되는,
    반도체 구조를 형성하는 방법.
  15. 삭제
  16. 제13항에 있어서,
    상기 기판의 사전 세정된 표면 상에 계면 층을 형성하는 단계를 더 포함하며,
    상기 계면 층을 형성하는 단계는 아산화질소(N2O) 가스를 이용하여 상기 기판을 열적으로 산화시키는 단계를 포함하고,
    상기 계면 층은 실리콘 산화물(SiO2)을 포함하는,
    반도체 구조를 형성하는 방법.
  17. 제13항에 있어서,
    상기 고-κ 게이트 유전체 층은 하프늄 산화물(HfO2)을 포함하는,
    반도체 구조를 형성하는 방법.
  18. 제13항에 있어서,
    상기 플라즈마 질화 프로세스는, 질소(N2) 및 암모니아(NH3) 가스의 혼합물을 사용하여 질소 플라즈마에 상기 증착된 고-κ 게이트 유전체 층을 노출시키는 단계를 포함하는,
    반도체 구조를 형성하는 방법.
  19. 삭제
  20. 반도체 구조를 형성하는 방법으로서,
    기판 상에 반도체 구조를 형성하는 단계 ― 상기 반도체 구조를 형성하는 단계는,
    기판의 표면을 사전 세정하는 단계;
    상기 기판 상에 고-κ 게이트 유전체 층을 증착하는 단계; 및
    상기 증착된 고-κ 게이트 유전체 층에 질소 원자들을 삽입하기 위해 플라즈마 질화 프로세스를 수행하는 단계를 포함함 ―;
    플라즈마 질화된 고-κ 게이트 유전체 층에서 나머지 화학 결합들을 패시베이팅하고 상기 기판을 열적으로 산화시키기 위해, 상기 플라즈마 질화 프로세스에 후속하여, 재-산화 프로세스를 수행하는 단계 ― 상기 재-산화 프로세스는 400℃ 내지 900℃의 온도로 산소(O2), 아산화질소(N2O) 및 H2 분위기에서 상기 고-κ 게이트 유전체 층을 어닐링하는 단계를 포함함 ―; 및
    상기 기판 상에 형성된 상기 반도체 구조 상에 고-κ 유전체 캡 층을 형성하는 단계를 포함하며,
    상기 고-κ 유전체 캡 층을 형성하는 단계는,
    상기 반도체 구조 상에 상기 고-κ 유전체 캡 층을 증착하는 단계;
    상기 고-κ 유전체 캡 층 상에 희생 실리콘 캡 층을 증착하는 단계;
    증착 직후 상태(as-deposited)의 상기 고-κ 유전체 캡 층을 경화 및 치밀화 하기 위해, 캡핑 후 어닐링 프로세스를 수행하는 단계; 및
    상기 희생 실리콘 캡층을 제거하는 단계를 포함하는,
    반도체 구조를 형성하는 방법.
  21. 제13항에 있어서,
    상기 고-κ 유전체 캡 층은 TiSiN을 포함하는,
    반도체 구조를 형성하는 방법.
  22. 제13항에 있어서,
    700℃ 내지 850℃의 온도로 질소(N2) 분위기에서 상기 증착 직후의 고-κ 유전체 캡 층을 경화 및 치밀화하기 위해, 상기 희생 실리콘 캡 층의 증착 전에 금속 캡 어닐링 프로세스를 수행하는 단계를 더 포함하는,
    반도체 구조를 형성하는 방법.
  23. 제13항에 있어서,
    상기 캡핑 후 어닐링 프로세스는, 900℃ 내지 1000℃의 온도로 질소(N2) 분위기에서 상기 고-κ 유전체 캡 층을 어닐링하는 단계를 포함하는,
    반도체 구조를 형성하는 방법.
  24. 프로세싱 시스템으로서,
    제1 프로세싱 챔버;
    제2 프로세싱 챔버;
    제3 프로세싱 챔버;
    제4 프로세싱 챔버;
    제5 프로세싱 챔버;
    제6 프로세싱 챔버;
    제7 프로세싱 챔버;
    제8 프로세싱 챔버;
    제9 프로세싱 챔버, 및
    시스템 제어기를 포함하며,
    상기 시스템 제어기는:
    기판 상에서 반도체 구조를 형성하고 ― 상기 반도체 구조를 형성하는 것은,
    상기 제5 프로세싱 챔버 내에서 기판의 표면을 사전 세정하고,
    상기 제6 프로세싱 챔버 내에서 상기 기판의 사전 세정된 표면 상에 계면 층을 형성하고,
    상기 제7 프로세싱 챔버 내에서 상기 계면 층 상에 고-κ 게이트 유전체 층을 증착하고,
    상기 증착된 고-κ 게이트 유전체 층 상에 질소 원자들을 삽입하기 위해 상기 제8 프로세싱 챔버 내에서 플라즈마 질화 프로세스를 수행하고, 그리고
    상기 플라즈마 질화된 고-κ 게이트 유전체 층에서 화학 결합들을 패시베이팅(passivate)하기 위해 상기 제9 프로세싱 챔버 내에서 질화 후 어닐링(post-nitridation anneal) 프로세스를 수행하는 것을 포함함 ―;
    상기 제1 프로세싱 챔버에서 상기 기판 상에 형성된 상기 반도체 구조 상에 고-κ 유전체 캡 층을 증착하고;
    상기 제2 프로세싱 챔버에서 상기 고-κ 유전체 캡 층 상에 희생 실리콘 캡 층을 증착하고;
    상기 제3 프로세싱 챔버에서 증착 직후 상태(as-deposited)의 상기 고-κ 유전체 캡 층을 경화 및 치밀화하기 위한 캡핑 후 어닐링 프로세스를 수행하고; 그리고
    상기 제4 프로세싱 챔버에서 상기 희생 실리콘 캡 층을 제거하도록 구성되고,
    상기 기판은 상기 프로세싱 시스템 내의 진공 환경을 파괴하지 않으면서 상기 제1 프로세싱 챔버, 상기 제2 프로세싱 챔버, 상기 제3 프로세싱 챔버, 상기 제4 프로세싱 챔버, 상기 제5 프로세싱 챔버, 상기 제6 프로세싱 챔버, 상기 제7 프로세싱 챔버, 상기 제8 프로세싱 챔버, 및 상기 제9 프로세싱 챔버 간에 이송되는,
    프로세싱 시스템.
  25. 삭제
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