KR100444603B1 - 탄탈륨 펜타 옥사이드-알루미늄 옥사이드 유전체막 제조방법 및 이를 적용한 반도체 소자 - Google Patents

탄탈륨 펜타 옥사이드-알루미늄 옥사이드 유전체막 제조방법 및 이를 적용한 반도체 소자 Download PDF

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Abstract

본 발명은 (Ta2O5)1-X-(Al2O3)X유전체막 제조 방법 및 이를 적용한 반도체 소자에 관한 것으로, 하부층의 표면을 질화시킨 후, Ta 성분의 화학증기, Al 성분의 화학증기 및 과잉 O2가스를 저압 화학기상증착(LPCVD) 챔버내에서 표면화학반응을 유도하여 비정질 상태의 (Ta2O5)1-X-(Al2O3)X유전체막을 형성하고, 비정질 상태의 (Ta2O5)1-X-(Al2O3)X유전체막 내에 존재하는 치환형 Ta 원자 및 탄소 성분을 산화시키기 위해 저온 열처리를 실시하고, 비정질 상태의 (Ta2O5)1-X-(Al2O3)X유전체막 내에 존재하는 탄소 성분과 같은 불순물을 제거하면서 비정질 상태의 (Ta2O5)1-X-(Al2O3)X유전체막을 결정화시키기 위해 고온 열처리를 실시하여, 기존의 Ta2O5유전체막과 보다 유전상수가 크면서 화학량론적으로 안정된 본 발명의 (Ta2O5)1-X-(Al2O3)X유전체막이 제조되며, 이러한 (Ta2O5)1-X-(Al2O3)X유전체막이 적용된 반도체 소자에 관하여 기술된다.

Description

탄탈륨 펜타 옥사이드-알루미늄 옥사이드 유전체막 제조 방법 및 이를 적용한 반도체 소자{Method of manufacturing a Ta2O5-Al2O3 dielectric film and semiconductor device utilizing thereof}
본 발명은 (Ta2O5)1-X-(Al2O3)X유전체막 제조 방법 및 이를 적용한 반도체 소자에 관한 것으로, 특히 유전상수가 크면서 화학량론적으로 안정된 (Ta2O5)1-X-(Al2O3)X유전체막을 제조하고, 이러한 (Ta2O5)1-X-(Al2O3)X유전체막이 적용된 반도체 소자에 관한 것이다
일반적으로, 비휘발성 메모리 소자인 플래쉬 메모리 소자의 셀 트랜지스터(cell transistor)는 플로팅 게이트(floating gate)와 컨트롤 게이트(control gate) 사이의 유전체막(dielectric film)으로 ONO(oxide-nitride-oxide)구조가 널리 사용되고 있다. 플로팅 게이트는 과도하게 도핑(doping)된 폴리실리콘층을 사용하고 있는데, 이러한 플로팅 게이트 상에 열 산화법으로 ONO 구조의 하부 산화막을 성장시킬 때 고농도의 불순물 성분으로 인하여 ONO 유전체막은 높은 결함 밀도로 특성이 저하될 뿐만 아니라, 산화막 두께의 불균일성 때문에 두께를 감소시키기가 어렵다. 따라서, ONO 유전체막은 차세대 플래쉬 메모리 제품에 필요한 충전 용량을 확보하는데 그 한계를 보이고 있다.
이러한 한계를 극복하기 위하여, 주로 256M 이상의 DRAM 제품에서 적용되고 있는 Ta2O5막을 플래쉬 메모리 소자의 유전체막으로 적용하려는 연구가 진행되고 있다.
그러나, Ta2O5막은 불안정한 화학양론비(stoichiometry)를 갖고 있기 때문에Ta와 O의 조성비 차이에 기인한 치환성 Ta원자 즉, 산소 공공 원자(oxygen vacancy atom)가 Ta2O5막 내에 존재하게 된다. Ta2O5막은 물질 자체의 불안정한 화학적 조성 때문에 그 막 내에는 산소 공공(oxygen vacancy) 상태의 치환형 Ta원자가 항시 국부적으로 존재할 수 밖에 없다. 따라서, Ta2O5막 고유의 불안정한 화학양론비를 안정화시켜 누설 전류를 방지하려는 목적으로 막 내에 잔존해 있는 치환형 Ta원자를 산화시키려는 별도의 산화공정이 필요하다. 그리고, 막 형성시 Ta2O5막의 전구체(precursor)인 Ta(OC2H5)5의 유기물과 O2가스 또는 N2O 가스의 반응으로 인해서 불순물인 C, CH4, C2H4등과 같은 탄소 화합물 및 물(H2O)도 함께 존재하게 된다. 결국, Ta2O5막 내에 불순물로 존재하는 탄소원자(carbon), 이온(ion) 및 라디칼(radical)로 인해서 셀 트랜지스터의 플로팅 게이트로 부터의 유전체막을 통한 누설 전류(leakage current)가 증가하게 되고, 유전 특성(dielectric characteristics)이 열화되는 문제를 내포하고 있다. 이상과 같은 이유로 인하여 Ta2O5막이 비휘발성 메모리 소자인 플래쉬 메모리 소자의 셀 트랜지스터의 유전체막으로 적용하기에는 여러 가지 해결해야 할 과제를 안고 있다.
따라서, 본 발명은 Ta2O5막이 갖고 있는 문제점을 해결하면서 Ta2O5막보다유전상수 값이 큰 (Ta2O5)1-X-(Al2O3)X유전체막을 제조하는 방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은 유전상수가 크면서 화학량론적으로 안정된 (Ta2O5)1-X-(Al2O3)X유전체막을 플래쉬 메모리의 셀 트랜지스터에 적용하여 셀 트랜지스터의 전기적 특성 및 신뢰성을 향상시키고, 차세대 플래쉬 메모리를 구현시키는데 있다.
본 발명의 또 다른 목적은 DRAM의 캐패시터나 DRAM의 트랜지스터에 적용하고 있는 Ta2O5막 대신에 유전상수가 크면서 화학량론적으로 안정된 (Ta2O5)1-X-(Al2O3)X유전체막을 적용시켜 소자의 전기적 특성 및 신뢰성을 향상시키고, 소자의 고집적화를 실현하는데 있다.
이러한 목적을 달성하기 위한 본 발명의 실시예에 따른 (Ta2O5)1-X-(Al2O3)X유전체막 제조 방법은 하부층의 표면을 질화 처리하는 단계; 상기 하부층의 표면을 세정하는 단계; Ta 성분의 화학증기, Al 성분의 화학증기 및 과잉 O2가스를 사용하여 상기 하부층 상에 표면화학반응을 유도하여 비정질 (Ta2O5)1-X-(Al2O3)X유전체막을 형성하는 단계; 상기 비정질 (Ta2O5)1-X-(Al2O3)X유전체막을 저온 열처리하는 단계; 및 상기 비정질 (Ta2O5)1-X-(Al2O3)X유전체막을 고온 열처리하고, 이로 인하여 결정질 (Ta2O5)1-X-(Al2O3)X유전체막이 형성되는 단계를 포함하여 이루어지는 것을특징으로 한다.
상기에서, 상기 하부층 표면 질화 처리는 상기 유전체막 증착 공정 및 후속 열공정시에 상기 하부층과 상기 유전체막 사이의 계면에 저유전상수의 산화막이 생성되는 것을 방지하기 위하여 실시한다.
상기에서, 상기 Ta 성분의 화학증기는 MFC와 같은 유량조절기를 통해 증발기 또는 증발관으로 공급된 일정량의 Ta 전구체를 증발시켜 얻어지며, 상기 Al 성분의 화학증기는 MFC와 같은 유량조절기를 통해 증발기 또는 증발관으로 공급된 일정량의 Al 전구체를 증발시켜 얻어지며, 상기 비정질 (Ta2O5)1-X-(Al2O3)X유전체막은 상기 Ta 성분의 화학증기와 상기 Al 성분의 화학증기에서 Al/Ta = 0.01 ~ 0.5의 몰비로 하여 반응가스인 상기 과잉 O2가스와 함께 저압 화학기상증착 챔버내에서 표면화학반응을 유도하여 형성한다.
상기에서, 상기 저온 열처리는 상기 비정질 (Ta2O5)1-X-(Al2O3)X유전체막 내에 존재하는 산소 공공 원자인 치환형 Ta 원자 및 반응 부산물인 C, CH4, C2H4와 같은 탄소 화합물을 산화시키고, 결합력을 강화시켜 Ta2O5막의 불안정한 화학양론비를 안정화시키기 위하여 실시한다.
상기에서, 상기 고온 열처리는 상기 비정질 (Ta2O5)1-X-(Al2O3)X유전체막 내에 존재하는 탄소 화합물과 같은 불순물을 제거하면서 상기 비정질 (Ta2O5)1-X-(Al2O3)X유전체막을 결정화시키기 위하여 실시한다.
또한, 상기한 목적을 달성하기 위한 본 발명의 반도체 소자는 플로팅 게이트인 하부층과 컨트롤 게이트인 상부층 사이에 유전체막이 형성된 구조인 플래쉬 메모리의 셀 트랜지스터, 반도체 기판인 하부층과 게이트 전극인 상부층 사이에 게이트 절연막이 형성된 구조인 DRAM의 트랜지스터 및 하부 전극인 하부층과 상부 전극인 상부층 사이에 유전체막이 형성된 구조인 DRAM의 캐패시터 각각에서, 상기 유전체막 또는 게이트 절연막으로 (Ta2O5)1-X-(Al2O3)X유전체막을 형성하여 적용하는 것을 특징으로 한다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 (Ta2O5)1-X-(Al2O3)X유전체막 제조 방법을 설명하기 위한 소자의 단면도.
도 2는 본 발명의 방법에 따라 제조된 (Ta2O5)1-X-(Al2O3)X유전체막이 적용된 반도체 소자를 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11: 하부층 12: 질화막
13: 비정질 (Ta2O5)1-X-(Al2O3)X유전체막
130: 결정질 (Ta2O5)1-X-(Al2O3)X유전체막 200: 상부층
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 (Ta2O5)1-X-(Al2O3)X유전체막 제조 방법을 설명하기 위한 소자의 단면도.
도 1a를 참조하면, 반도체 소자의 제조 공정에 따라 유전체막이 형성될 하부층(11)을 형성한다. 유전체막 증착 공정 및 후속 열공정시에 하부층(11)과 유전체막 사이의 계면에 막질이 나쁘면서 유전상수가 4이하로 낮은 SiO2막이 생성되는 것을 방지하기 위하여, 하부층(11)의 표면을 질화 처리(nitridation treatment)한다.
상기에서, 하부층(11)의 표면 질화 처리는 몇 가지 방법이 있다.
첫째, 하부층(11)의 표면 질화 처리는 NH3가스 분위기나 N2/H2가스 분위기에서 200 내지 500℃의 온도로 1 내지 10분 동안 플라즈마를 이용하며,인-시튜(in-situ) 또는 엑스-시튜(ex-situ)로 실시한다.
둘째, 하부층(11)의 표면 질화 처리는 NH3가스 분위기에서 700 내지 900℃의 온도로 1 내지 30분 동안 급속 열 질화(rapid thermal nitridation; RTN)를 이용하며, 인-시튜(in-situ) 또는 엑스-시튜(ex-situ)로 실시한다.
셋째, 하부층(11)의 표면 질화 처리는 NH3가스 분위기에서 550 내지 800℃의 온도로 퍼니스(furnace)를 이용하며, 인-시튜(in-situ) 또는 엑스-시튜(ex-situ)로 실시한다.
도 1b를 참조하면, 질화 처리된 하부층(11)을 세정하는데, 세정 공정은 HF 화합물을 이용하여 하부층(11) 표면에 생성된 자연 산화막을 제거하거나, 균일성(uniformity)을 향상시킬 목적으로 NH4OH 용액 또는 H2SO4용액 등의 화합물을 사용하여 계면을 처리하는 것을 포함한다.
도 1c를 참조하면, 유전체막 증착 공정 및 후속 열공정시에 하부층(11)과 유전체막 사이의 계면에 막질이 나쁘면서 유전상수가 4이하로 낮은 SiO2막이 생성되는 것을 보다 더 방지하기 위하여, 하부층(11)의 표면에 5 내지 30Å의 두께로 질화막(12)을 형성한다.
도 1d를 참조하면, Ta 성분의 화학증기, Al 성분의 화학증기 및 과잉(excess) O2가스를 저압 화학기상증착(LPCVD) 챔버 내에서 표면화학반응을 유도하여 비정질 (Ta2O5)1-X-(Al2O3)X유전체막(13)을 형성한다.
상기에서, Ta 성분의 화학증기는 MFC(mass flow controller)와 같은 유량조절기를 통해 증발기(evaporizer) 또는 증발관(evaporation tube)으로 공급된 일정량의 Ta 전구체를 증발시켜 얻어진다. Ta 성분의 화학증기를 얻기 위한 Ta 전구체는 여러 종류가 있으며, 종류에 따라 증발 온도 및 증발 조건에 약간의 차이가 있다. Ta 전구체가 탄탈륨 에틸레이트{tantalum ethylate; Ta(OC2H5)5}인 경우 증발 온도는 140 내지 200℃의 온도범위로 한다.
Al 성분의 화학증기는 MFC(mass flow controller)와 같은 유량조절기를 통해 증발기(evaporizer) 또는 증발관(evaporation tube)으로 공급된 일정량의 Al 전구체를 증발시켜 얻어진다. Al 성분의 화학증기를 얻기 위한 Al 전구체는 여러 종류가 있으며, 종류에 따라 증발 온도 및 증발 조건에 약간의 차이가 있다. Al 전구체가 알루미늄 에틸레이트{aluminum ethylate; Al(OC2H5)3}인 경우 증발 온도는 150 내지 250℃의 온도범위로 한다.
Ta 성분의 화학증기 및 Al 성분의 화학증기는 Al/Ta = 0.01 ~ 0.5의 몰비(mole ratio)로 반응가스인 과잉 O2가스와 함께 저압 화학기상증착 챔버 내에서 표면화학반응을 유도하여 비정질 (Ta2O5)1-X-(Al2O3)X유전체막(13)을 얻는다.
도 1e를 참조하면, 비정질 (Ta2O5)1-X-(Al2O3)X유전체막(13) 내에 존재하는 산소 공공 원자인 치환형 Ta 원자 및 반응 부산물인 C, CH4, C2H4등과 같은 탄소 화합물을 효과적으로 산화시키고, 결합력을 강화시켜 Ta2O5막의 불안정한 화학양론비를안정화시킬 목적으로 저온 열처리를 실시한다.
상기에서, 저온 열처리는 인-시튜로 하며, 300 내지 600℃의 온도에서 플라즈마 또는 UV-O3를 사용한다. 플라즈마 저온 열처리는 N2O 가스 분위기나 O2가스 분위기로 한다.
도 1f를 참조하면, 비정질 (Ta2O5)1-X-(Al2O3)X유전체막(13) 내에 존재하는 탄소 화합물과 같은 불순물을 제거하면서 비정질 (Ta2O5)1-X-(Al2O3)X유전체막(13)을 결정화시키기 위해 고온 열처리를 실시하고, 이로 인하여 기존의 Ta2O5유전체막과 보다 유전상수가 크면서 화학량론적으로 안정된 본 발명의 결정질 (Ta2O5)1-X-(Al2O3)X유전체막(130)이 얻어진다.
상기에서, 고온 열처리는 N2O 가스, O2가스 또는 N2가스 분위기에서 700 내지 950℃의 온도로 5 내지 60분 정도 퍼니스(furnace) 또는 급속 열 공정(rapid thermal process; RTP)을 이용하며, 인-시튜(in-situ) 또는 엑스-시튜(ex-situ)로 실시한다.
도 1g를 참조하면, 후속 공정으로 형성될 상부층(도시 안됨)과 결정질 (Ta2O5)1-X-(Al2O3)X유전체막(130) 사이의 계면에 막질이 나쁘면서 유전상수가 4이하로 낮은 SiO2막이 생성되는 것을 방지하기 위하여, 결정질 (Ta2O5)1-X-(Al2O3)X유전체막(130)의 표면을 질화 처리(nitridation treatment)한다.
상기에서, 결정질 (Ta2O5)1-X-(Al2O3)X유전체막(130) 표면 질화 처리는 NH3가스 분위기나 N2/H2가스 분위기에서 200 내지 500℃의 온도로 플라즈마를 이용하며, 인-시튜(in-situ) 또는 엑스-시튜(ex-situ)로 실시한다. 또한, 고온 열처리 후에도 결정화되지 않고 남아있는 부분을 완전히 결정화시키기 위해, 결정질 (Ta2O5)1-X-(Al2O3)X유전체막(130) 표면 질화 처리를 NH3가스 분위기에서 550 내지 900℃의 온도로 퍼니스(furnace) 또는 급속 열 질화(rapid thermal nitridation; RTN)를 이용할 수 있으며, 인-시튜(in-situ) 또는 엑스-시튜(ex-situ)로 실시한다.
도 1a 내지 도 1g를 참조하여 설명한 본 발명의 (Ta2O5)1-X-(Al2O3)X유전체막 제조 방법은 바람직한 실시예이다. 상기한 공정 단계들 중에서 하부층(11)과 (Ta2O5)1-X-(Al2O3)X유전체막(130) 사이의 계면에 막질이 나쁘면서 유전상수가 4이하로 낮은 SiO2막이 생성되는 것을 방지하기 위하여, 하부층(11) 표면 질화 처리 단계 및 질화막(12) 형성 단계를 실시하는데, 이들 두 단계중 어느 하나의 단계만 실시하여도 본 발명의 목적을 달성할 수 있다.
상기한 본 발명의 방법에 따라 제조되는 (Ta2O5)1-X-(Al2O3)X유전체막의 특성을 살펴보면 다음과 같다.
본 발명에서는 저압 화학기상증착(LPCVD)법을 이용하여 비정질 (amorphous)Ta2O5막을 증착할 때 기존의 방법과 달리 Al 성분을 참가하여 유전율이 큰 (Ta2O5)1-X-(Al2O3)X(0.01 ≤x ≤0.5) 유전체막을 표면화학반응을 통해 얻을 수가 있다. (Ta2O5)1-X-(Al2O3)X유전체막의 유전율은 약 40 정도이다. 특히, (Ta2O5)1-X-(Al2O3)X유전체막은 페롭스카이트(perovskite)형 구조를 하고 있는 Al2O3가 막 내부에서 Ta2O5와 공유 결합되어 있으므로 구조적으로도 안정하다.
한편, Ta2O5자체의 불안정한 조성에 기인해 (Ta2O5)1-X-(Al2O3)X유전체막 내에는 산소 공공 상태의 치환형 Ta원자가 부분적으로 존재할 수가 있다. 그러나, 이와 같은 (Ta2O5)1-X-(Al2O3)X유전체막의 산소 공공의 수는 Al2O3유전체 성분의 함량과 결합 정도에 따라 다소의 차이는 있을 수 있지만, 순수한 Ta2O5유전체막으로 존재할 때 보다 훨씬 작아지게 된다. 따라서, (Ta2O5)1-X-(Al2O3)X유전체막을 형성했을 때 누설 전류의 수준이 Ta2O5유전체막에 비해 상대적으로 낮아지게 된다.
또한, 본 발명에서는 (Ta2O5)1-X-(Al2O3)X유전체막을 증착하고 후속 고온 열처리 공정을 거치면서 하부층과 (Ta2O5)1-X-(Al2O3)X유전체막과의 계면에 저유전 산화막이 형성되는 것을 막기 위하여 플라즈마(plasma) 및 급속열공정(rapid thermal process; RTP)을 이용한 표면 질화(nitridation) 기술을 (Ta2O5)1-X-(Al2O3)X유전체막 증착 전처리 공정에 적용하므로써, 계면 산화를 효과적으로 억제할 수 있어(Ta2O5)1-X-(Al2O3)X유전체막의 등가산화막 두께(Tox)를 제어할 수 있으며, 불균일 산화막 형성에 의한 누설 전류 발생을 방지할 수 있다. 또한, N2O 분위기에서의 고온 열처리 과정에서는 박막 내의 반응 부산물로 존재하는 C, CH4, C2H4등과 같은 휘발성 탄소화합물과 활성 산소에 의해 산화된 미결합 탄소(C)가 CO 또는 CO2와 같은 휘발성 가스 상태로 제거되기 때문에 막내 불순물로 인한 누설 전류를 효과적으로 방지할 수 있다. 특히, 고온 열처리를 통해 비정질 (Ta2O5)1-X-(Al2O3)X막이 결정화되므로써, 막이 치밀화(densification)되어 유전율이 크게 향상된다. 결과적으로 이상과 같은 증착 전처리 및 후속 열처리 기술을 사용할 경우 막질이 크게 개선되므로써, 유전 특성이 우수한 (Ta2O5)1-X-(Al2O3)X유전체막을 얻을 수가 있다.
유전체막을 필요로 하는 모든 반도체 소자에 이러한 특성을 갖는 (Ta2O5)1-X-(Al2O3)X유전체막을 적용할 경우, 소자의 신뢰성을 향상시킬 수 있고, 전기적 특성을 향상시킬 수 있으며, 소자의 고집적화를 실현시킬 수 있는데, 도 2는 본 발명의 방법에 따라 제조된 (Ta2O5)1-X-(Al2O3)X유전체막이 다양한 반도체 소자에 적용한 경우를 설명하기 위해 도시한 단면도이다.
일반적으로 유전체막은 하부층과 상부층 사이에 위치하게 되는데, 도 2에 도시된 바와 같이, 본 발명의 (Ta2O5)1-X-(Al2O3)X유전체막(130)도 하부층(11)과 상부층(200) 사이에 상기한 본 발명의 제조 방법에 따라 형성시키게 된다.
도 2에 도시된 구조가 플래쉬 메모리의 셀 트랜지스터일 경우 하부층(11)은 플로팅 게이트가 되고, 상부층(200)은 컨트롤 게이트가 된다. 플로팅 게이트인 하부층(11)과 컨트롤 게이트인 상부층(200)은 도프트 폴리실리콘으로 형성하거나, TaN, W, WN, WSi, Ru, RuO2, Ir, IrO2, Pt, TiN 등과 같은 금속계 물질을 사용하여 형성한다. 컨트롤 게이트인 상부층(200)을 금속계 물질로 형성할 경우 셀 트랜지스터의 전기적 특성 열화를 방지하기 위하여 금속계 물질을 100 내지 600Å의 두께로 증착한 후에 그 상부에 완충층(buffer layer)으로 도프트 폴리실리콘을 증착하여 적층 구조로 형성하기도 한다.
도 2에 도시된 구조가 DRAM의 트랜지스터일 경우 하부층(11)은 반도체 기판이 되고, 상부층(200)은 게이트 전극이 되고, (Ta2O5)1-X-(Al2O3)X유전체막(130)은 게이트 절연막 역할을 하게된다. 게이트 전극인 상부층(200)은 도프트 폴리실리콘으로 형성하거나, TaN, W, WN, WSi, Ru, RuO2, Ir, IrO2, Pt, TiN 등과 같은 금속계 물질을 사용하여 형성한다. 컨트롤 게이트인 상부층(200)을 금속계 물질로 형성할 경우 트랜지스터의 전기적 특성 열화를 방지하기 위하여 금속계 물질을 100 내지 600Å의 두께로 증착한 후에 그 상부에 완충층(buffer layer)으로 도프트 폴리실리콘을 증착하여 적층 구조로 형성하기도 한다.
도 2에 도시된 구조가 DRAM의 캐패시터일 경우 하부층(11)은 하부 전극이 되고, 상부층(200)은 상부 전극이 된다. 하부 전극인 하부층(11)과 상부 전극인 상부층(200)은 도프트 폴리실리콘으로 형성하거나, TaN, W, WN, WSi, Ru, RuO2, Ir, IrO2, Pt, TiN 등과 같은 금속계 물질을 사용하여 형성한다. 상부 전극인 상부층(200)을 금속계 물질로 형성할 경우 캐패시터의 전기적 특성 열화를 방지하기 위하여 금속계 물질을 100 내지 600Å의 두께로 증착한 후에 그 상부에 완충층(buffer layer)으로 도프트 폴리실리콘을 증착하여 적층 구조로 형성하기도 한다.
상기한 플래쉬 메모리의 셀 트랜지스터, DRAM의 트랜지스터 및 DRAM의 캐패시터 이외에도 높은 유전상수를 갖는 유전체막을 필요로 하는 모든 반도체 소자에 본 발명의 방법으로 제조되는 (Ta2O5)1-X-(Al2O3)X유전체막(130)을 적용할 수 있다.
상술한 바와 같이, 본 발명의 제조 방법에 따라 유전상수가 크면서 화학량론적으로 안정된 (Ta2O5)1-X-(Al2O3)X유전체막을 얻을 수 있기 때문에 유전율이 약 4 내지 5인 종래의 ONO 유전체막 및 유전율이 약 25인 종래의 Ta2O5유전체막을 이용한 플래쉬 메모리의 셀 트랜지스터나 DRAM의 캐패시터보다 큰 충전 용량을 얻을 수가 있다.
또한, (Ta2O5)1-X-(Al2O3)X유전체막은 유전율이 크기 때문에 전하를 저장하는 하부층의 면적을 증가시키기 위해 복잡한 3차원 구조의 모듈이 필요가 없다. 따라서, 하부층 모듈 형성 공정이 간단한 스택(stack) 구조라 하더라도 충분한 충전 용량을 얻을 수가 있기 때문에 단위 공정 수를 줄일 수 있고, 단위 공정시간이 짧아 생산원가를 절감할 수 있다.
그리고, (Ta2O5)1-X-(Al2O3)X유전체막은 기계적 전기적 강도가 우수한 Al2O3가 페롭스카이트형 구조(ABO3의 구조)를 하면서 Ta2O5와 공유 결합되어 있기 때문에 Ta2O5자체로 존재하는 경우에 비해 기계적 전기적 강도가 우수하고, 구조적으로 안정되어 있어 외부로부터 인가되는 전기적 충격에도 강할 뿐만 아니라 누설 전류 발생 수준도 낮아 Ta2O5유전체막을 적용하는 소자보다 우수한 전기적 특성을 얻을 수 있다.

Claims (25)

  1. 하부층의 표면을 질화 처리하는 단계;
    상기 하부층의 표면을 세정하는 단계;
    후속 공정에 의해 형성되는 유전체막과 상기 하층부 사이의 계면에 저 유전상수의 산화막이 생성되는 것을 방지하기 위해 상기 하부층 상에 질화막을 형성하는 단계;
    Ta 성분의 화학증기, Al 성분의 화학증기 및 과잉 O2가스를 사용하여 상기 하부층 상에 표면화학반응을 유도하여 비정질 (Ta2O5)1-X-(Al2O3)X유전체막을 형성하는 단계;
    상기 비정질 (Ta2O5)1-X-(Al2O3)X유전체막을 저온 열처리하는 단계;
    상기 비정질 (Ta2O5)1-X-(Al2O3)X유전체막을 고온 열처리하고, 이로 인하여 결정질 (Ta2O5)1-X-(Al2O)X유전체막이 형성되는 단계; 및
    상기 고온 열처리 후에도 결정화되지 않은 상기 비정질 (Ta2O5)1-X-(Al2O3)X유전체막을 완전히 결정화 하고, 상기 결정질 (Ta2O5)1-X-(Al2O3)X유전체막과 후속 공정을 통해 그 상부에 형성되는 층 사이의 계면에 저유전상수의 산화막이 생성되는 것을 방지하기 위하여 상기 결정질 (Ta2O5)1-X-(Al2O3)X유전체막의 표면을 질화 처리하는 단계를 포함하여 이루어지는 것을 특징으로 하는 (Ta2O5)1-X-(Al2O3)X유전체막 제조 방법.
  2. 제 1 항에 있어서,
    상기 하부층 표면 질화 처리는, 상기 유전체막 증착 공정 및 후속 열공정시에 상기 하부층과 상기 유전체막 사이의 계면에 저유전상수의 산화막이 생성되는 것을 방지하기 위하여, NH3가스 분위기나 N2/H2가스 분위기에서 200 내지 500℃의 온도로 1 내지 10분 동안 플라즈마를 이용하는 것을 특징으로 하는 (Ta2O5)1-X-(Al2O3)X유전체막 제조 방법.
  3. 제 1 항에 있어서,
    상기 하부층 표면 질화 처리는, 상기 유전체막 증착 공정 및 후속 열공정시에 상기 하부층과 상기 유전체막 사이의 계면에 저유전상수의 산화막이 생성되는 것을 방지하기 위하여, NH3가스 분위기에서 700 내지 900℃의 온도로 1 내지 30분 동안 급속 열 질화를 이용하는 것을 특징으로 하는 (Ta2O5)1-X-(Al2O3)X유전체막 제조 방법.
  4. 제 1 항에 있어서,
    상기 하부층 표면 질화 처리는, 상기 유전체막 증착 공정 및 후속 열공정시에 상기 하부층과 상기 유전체막 사이의 계면에 저유전상수의 산화막이 생성되는 것을 방지하기 위하여, NH3가스 분위기에서 550 내지 800℃의 온도로 퍼니스를 이용하는 것을 특징으로 하는 (Ta2O5)1-X-(Al2O3)X유전체막 제조 방법.
  5. 제 1 항에 있어서,
    상기 세정 공정은 HF 화합물을 이용하여 상기 하부층 표면에 생성된 자연 산화막을 제거하거나, 균일성을 향상시킬 목적으로 NH4OH 용액 또는 H2SO4용액과 같은 화합물을 사용하여 계면을 처리하는 것을 특징으로 하는 (Ta2O5)1-X-(Al2O3)X유전체막 제조 방법.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 질화막은, 5 내지 30Å의 두께로 형성하는 것을 특징으로 하는 (Ta2O5)1-X-(Al2O3)X유전체막 제조 방법.
  8. 제 1 항에 있어서,
    상기 Ta 성분의 화학증기는 MFC와 같은 유량조절기를 통해 증발기 또는 증발관으로 공급된 일정량의 Ta 전구체를 증발시켜 얻어지는 것을 특징으로 하는 (Ta2O5)1-X-(Al2O3)X유전체막 제조 방법.
  9. 제 8 항에 있어서,
    상기 Ta 전구체가 탄탈륨 에틸레이트{Ta(OC2H5)5}인 경우 증발 온도는 140 내지 200℃의 온도범위로 하는 것을 특징으로 하는 (Ta2O5)1-X-(Al2O3)X유전체막 제조 방법.
  10. 제 1 항에 있어서,
    상기 Al 성분의 화학증기는 MFC와 같은 유량조절기를 통해 증발기 또는 증발관으로 공급된 일정량의 Al 전구체를 증발시켜 얻어지는 것을 특징으로 하는 (Ta2O5)1-X-(Al2O3)X유전체막 제조 방법.
  11. 제 10 항에 있어서,
    상기 Al 전구체가 알루미늄 에틸레이트{Al(OC2H5)3}인 경우 증발 온도는 150 내지 250℃의 온도범위로 하는 것을 특징으로 하는 (Ta2O5)1-X-(Al2O3)X유전체막 제조 방법.
  12. 제 1 항에 있어서,
    상기 비정질 (Ta2O5)1-X-(Al2O3)X유전체막은 상기 Ta 성분의 화학증기와 상기 Al 성분의 화학증기에서 Al/Ta = 0.01 ~ 0.5의 몰비로 하여 반응가스인 상기 과잉 O2가스와 함께 저압 화학기상증착 챔버 내에서 표면화학반응을 유도하여 형성하는 것을 특징으로 하는 (Ta2O5)1-X-(Al2O3)X유전체막 제조 방법.
  13. 제 1 항에 있어서,
    상기 저온 열처리는, 상기 비정질 (Ta2O5)1-X-(Al2O3)X유전체막 내에 존재하는 산소 공공 원자인 치환형 Ta 원자 및 반응 부산물인 C, CH4, C2H4와 같은 탄소 화합물을 산화시키고, 결합력을 강화시켜 Ta2O5막의 불안정한 화학양론비를 안정화시키기 위하여, 300 내지 600℃의 온도에서 N2O 가스 분위기나 O2가스 분위기로 플라즈마를 사용하는 것을 특징으로 하는 (Ta2O5)1-X-(Al2O3)X유전체막 제조 방법.
  14. 제 1 항에 있어서,
    상기 저온 열처리는, 상기 비정질 (Ta2O5)1-X-(Al2O3)X유전체막 내에 존재하는 산소 공공 원자인 치환형 Ta 원자 및 반응 부산물인 C, CH4, C2H4와 같은 탄소 화합물을 산화시키고, 결합력을 강화시켜 Ta2O5막의 불안정한 화학양론비를 안정화시키기 위하여, 300 내지 600℃의 온도에서 UV-O3를 사용하는 것을 특징으로 하는 (Ta2O5)1-X-(Al2O3)X유전체막 제조 방법.
  15. 제 1 항에 있어서,
    상기 고온 열처리는, 상기 비정질 (Ta2O5)1-X-(Al2O3)X유전체막 내에 존재하는 탄소 화합물과 같은 불순물을 제거하면서 상기 비정질 (Ta2O5)1-X-(Al2O3)X유전체막을 결정화시키기 위하여, N2O 가스, O2가스 또는 N2가스 분위기에서 700 내지 950℃의 온도로 5 내지 60분 정도 퍼니스를 이용하는 것을 특징으로 하는 (Ta2O5)1-X-(Al2O3)X유전체막 제조 방법.
  16. 제 1 항에 있어서,
    상기 고온 열처리는, 상기 비정질 (Ta2O5)1-X-(Al2O3)X유전체막 내에 존재하는 탄소 화합물과 같은 불순물을 제거하면서 상기 비정질 (Ta2O5)1-X-(Al2O3)X유전체막을 결정화시키기 위하여, N2O 가스, O2가스 또는 N2가스 분위기에서 700 내지 950℃의 온도로 급속 열 공정을 이용하는 것을 특징으로 하는 (Ta2O5)1-X-(Al2O3)X유전체막 제조 방법.
  17. 삭제
  18. 제 1 항에 있어서,
    상기 결정질 (Ta2O5)1-X-(Al2O3)X유전체막의 표면 질화 처리는, NH3가스 분위기나 N2/H2가스 분위기에서 200 내지 500℃의 온도로 플라즈마를 이용하는 것을 특징으로 하는 (Ta2O5)1-X-(Al2O3)X유전체막 제조 방법.
  19. 제 1 항에 있어서,
    상기 결정질 (Ta2O5)1-X-(Al2O3)X유전체막의 표면 질화 처리는, NH3가스 분위기에서 550 내지 900℃의 온도로 퍼니스 또는 급속 열 질화를 이용하는 것을 특징으로 하는 (Ta2O5)1-X-(Al2O3)X유전체막 제조 방법.
  20. 플로팅 게이트인 하부층과 컨트롤 게이트인 상부층 사이에 유전체막이 형성된 구조인 플래쉬 메모리의 셀 트랜지스터에서, 상기 유전체막을 상기 제 1 항의 방법에 따라 (Ta2O5)1-X-(Al2O3)X유전체막을 형성하여 적용하는 것을 특징으로 하는반도체 소자.
  21. 제 20 항에 있어서,
    상기 플로팅 게이트인 하부층과 상기 컨트롤 게이트인 상부층은 도프트 폴리실리콘으로 형성하거나, TaN, W, WN, WSi, Ru, RuO2, Ir, IrO2, Pt, TiN 과 같은 금속계 물질을 사용하여 형성하는 것을 특징으로 하는 반도체 소자.
  22. 반도체 기판인 하부층과 게이트 전극인 상부층 사이에 게이트 절연막이 형성된 구조인 DRAM의 트랜지스터에서, 상기 게이트 절연막을 상기 제 1 항의 방법에 따라 (Ta2O5)1-X-(Al2O3)X유전체막을 형성하여 적용하는 것을 특징으로 하는 반도체 소자.
  23. 제 22 항에 있어서,
    상기 게이트 전극인 상부층은 도프트 폴리실리콘으로 형성하거나, TaN, W, WN, WSi, Ru, RuO2, Ir, IrO2, Pt, TiN 과 같은 금속계 물질을 사용하여 형성하는 것을 특징으로 하는 반도체 소자.
  24. 하부 전극인 하부층과 상부 전극인 상부층 사이에 유전체막이 형성된 구조인 DRAM의 캐패시터에서, 상기 유전체막을 상기 제 1 항의 방법에 따라 (Ta2O5)1-X-(Al2O3)X유전체막을 형성하여 적용하는 것을 특징으로 하는 반도체 소자.
  25. 제 24 항에 있어서,
    상기 하부 전극인 하부층과 상기 상부 전극인 상부층은 도프트 폴리실리콘으로 형성하거나, TaN, W, WN, WSi, Ru, RuO2, Ir, IrO2, Pt, TiN 과 같은 금속계 물질을 사용하여 형성하는 것을 특징으로 하는 반도체 소자.
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