KR100910220B1 - 반도체소자의 유전체박막 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자의 유전체박막 제조방법을 개시하며, 개시된 본 발명에 따른 반도체소자의 유전체박막 제조방법은, 플로팅게이트인 하부전극으로서 폴리실리콘층을 형성하는 단계; 상기 하부전극인 폴리실리콘층의 상부에 TaCl5과 NH3가스를 전구체로 사용하여 Ta3N5 박막을 증착하는 단계; 및 상기 Ta3N5 박막의 상부에 컨트롤 게이트인 상부전극으로서 폴리실리콘층을 형성하는 단계;를 포함한다.

Description

반도체소자의 유전체박막 제조방법{Method for fabricating thin dielectric of semiconductor device}
도 1a 및 도 1b은 종래기술에 따른 CVD(Chemical Vapor Deposition)방식을 도시한 도면.
도 2a 및 도 2b는 본 발명에 적용되는 ALD(Atomic Layer Deposition)방식의 메카니즘을 도시한 도면.
도 3a 내지 도 3f는 본 발명에 따른 ALD 방식을 이용한 Ta3N5 유전체박막의 제조방법을 설명하기 위한 공정별 단면도.
(도면의 주요부분에 대한 부호설명)
10 : 게이트산화막 20 : 플로팅 게이트(하부전극)
30 : HSG형상의 폴리실리콘층 40 : 질화박막층
50 : Ta3N5 박막 60 : 컨트롤 게이트(상부전극)
본 발명은 비휘발성 메모리 소자인 플래쉬 메모리소자에서 사용하는 반도체소자의 유전체박막 제조방법에 관한 것으로, 보다 상세하게는 소자의 안정된 동작을 위한 안정된 충전용량이 요구되며, 플래쉬 메모리소자의 디자인 룰이 감소함에 따라 충전용량이 감소하여 기존의 산화막/질화막/산화막 (ε=4∼5)이나 최근 연구되고 있는 Ta2O5 (ε= ∼ 25) 물질보다 큰 유전 상수값을 갖는Ta3N5 유전체 박막을 화학량론적(stoichiometry)이며 스텝 커버리지가 우수하고 재현성이 뛰어난 ALD방식으로 증착하는 유전체 박막의 제조방법에 관한 것이다.
본 발명은 플래쉬 메모리의 셀 트랜지스터 및 기타 반도체소자의 디자인 룰이 작아짐으로써 종래의 스퍼터링이나 CVD방식으로 제조하기 어려운 우수한 스텝 커버리지와 화학량론적으로 안정된 박막이 요구되는 공정에 적용할 수 있다.
종래에 비휘발성 메모리소자인 플래쉬 메모리소자의 셀 트랜지스터에 사용하고 있는 산화막/질화막/산화막(O/N/O) 인터폴리 유전체 박막은 차세대 플래쉬 메모리제품에 필요한 충전용량을 확보하는데 있어서, 과도하게 도핑된 폴리실리콘 위에 열산화법으로 성장시킨 산화막은 주로 플로팅게이트의 고농도 인(P)성분으로 인한 특성저하와 높은 결함밀도 및 도핑된 폴리실리콘의 산화에 의해 야기되는 산화막 두께의 불균일성 때문에 두께를 감소시키는 것이 쉽지 않아 충분한 충전용량을 확보하는데 그 한계를 보이고 있다.
따라서, 256M이상의 DRAM제품에서 적용되고 있는 Ta2O5박막을 플래쉬 메모리 소자의 인터폴리 유전체막으로서 적용할 가능성이 커지고 있다.
그러나, Ta2O5박막은 불안정한 화학량론비(stoichiometry)를 갖고 있기 때문에 Ta와 O의 조성비 차이에 기인한 치환형 Ta원자(vacancy atom)가 박막내에 존재하게 된다. Ta2O5은 물질 자체의 불안정한 화학적 조성 때문에 그 박막내에는 산소공공(oxygen vacancy)상태의 치환형 Ta 원자가 항시 국부적으로 존재할 수 밖에 없다.
따라서, Ta2O5 고유의 불안정한 화학량론비를 안정화시켜 누설전류를 방지하려는 목적으로 박막내에 잔존해 있는 치환형 Ta원자를 산화시키려는 별도의 산화공정이 필요하다.
그리고, 박막 형성시 Ta2O5의 전구체(precusor)인 Ta(OC2H5) 5의 유기물과 O2(또는 N2O) 가스의 반응으로 인해서 불순물인 탄소원자와 탄소화합물 (C, CH4, C2 H4등) 및 물(H2O)도 함께 존재하게 된다. 결국, Ta2O5 박막내에 불순물로 존재하는 탄소원자, 이온과 라디칼로 인해서 셀 트랜지스터의 플로팅 게이트로 부터의 인터폴리 유전체막을 통한 누설전류가 증가하게 되고 유전특성이 열화되는 문제를 내포하고 있다.
또한, 플래쉬 메모리소자의 집적도가 증가하면서 플로팅게이트의 디자인룰이 감소하고 이러한 감소에 따른 플로팅 게이트의 충전용량을 확보하기 위하여 플로팅 게이트의 표면적을 늘리는 HSG (Hemi Spherical Grain)를 적용함으로써 Ta2O5유전막 의 스텝 커버리지는 더욱 악화되고 있다. 이러한 스텝 커버리지의 악화로 플로팅게이트의 전기적 특성을 확보하는데 필요한 최소 유전막 두께를 확보할 수 없다는 문제점이 있다.
플래쉬 메모리소자의 집적도가 증가하면서 셀 사이즈 즉, 플로팅 게이트의 디자인 룰이 감소하고, 이에 플래쉬 메모리소자의 동작에 필요한 플로팅 게이트의 충전용량을 확보하기 위하여 산화막/질화막/산화막(O/N/O)의 인터폴리 유전체 박막으로서 최근의 Ta2O5 유전체 박막이 개발되고 있다.
그러나, 이러한 인터폴리 유전체 박막을 집적도가 높은 즉, 디자인 룰이 매우 작은 최근 개발되고 있는 0.13㎛ 및 0.11㎛이하의 플래쉬 메모리소자의 인터폴리 유전체 박막으로서 적용하기 위해서는 우수한 균일성과 스텝커버리지 뿐만 아니라 재현성이 요구되고 있다.
그러나, 도 1a 및 도 1b에서 보는 바와 같이, 종래의 CVD방법을 이용한 증착은 가스 전구체(precursor)들이 표면에 흡착되고 이렇게 흡착된 가스 전구체들이 표면확산을 통하여 표면반응을 함으로서 얻고자 하는 박막을 형성한다. 이러한 과정을 걸쳐 형성된 박막은 화학량론적으로 안정적인 성분 및 구조를 가질 수 없다. 특히, Ta2O5 박막을 얻고자 사용하는 Ta(OC2H5)5 유기물은 종래의 CVD방법을 통하여 증착할 경우 Ta2O5 및 TaON 박막을 화학량론적으로 안정적인 구조로 형성하지 못할 뿐만 아니라 박막에 탄소기를 잔류시켜 누설전류 및 절연파괴전압의 특성을 떨어뜨린다. 뿐만 아니라 플래쉬 메모리소자의 동작에 요구되는 플로팅 게이트의 충전용 량을 확보하기 위하여 셀 전체에 걸쳐 일정한 두께의 박막증착 즉, 일정한 유효산화막 두께(Teff 또는 Tox)를 가질 필요가 있으나, 종래의 CVD방식 즉, 연속증착성장 방식으로는 위와 같은 특성을 가질 수 없다는 문제점이 있다.
따라서, 본발명은 상기 종래기술의 제반문제점을 해결하기 위하여 안출한 것으로서, 상술한 바와 같은 특성을 갖는 인터폴리 유전체 박막을 얻기 위하여 Ta2O5 및 TaON <ε= 25∼30> 보다 월등하게 높은 유전상수값을 갖는 Ta3N5<ε=∼100>를 유전막으로서 적용하고, 또한 Ta3N5의 우수한 균일성, 스텝커버리지 및 재현성을 얻기 위하여 ALD 방식을 적용한 반도체소자의 유전체박막 제조방법을 제공함에 그 목적이 있다.
삭제
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 유전체박막 제조방법은, 플로팅게이트인 하부전극으로서 폴리실리콘층을 형성하는 단계; 상기 하부전극인 폴리실리콘층의 상부에 TaCl5과 NH3가스를 전구체로 사용하여 Ta3N5 박막을 증착하는 단계; 상기 증착된 Ta3N5 박막의 계면을 질화시키는 단계; 및 상기 계면이 질화된 Ta3N5 박막의 상부에 컨트롤 게이트인 상부전극으로서 폴리실리콘층을 형성하는 단계;를 포함하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 및 도 2b는 본 발명에 적용되는 ALD(Atomic Layer Deposition)방식의 메카니즘을 도시한 도면이다.
도 2a 및 도 2b에서 처럼, ALD방식 (즉, 얻고자 하는 박막의 형성시에 요구되는 가스 전구체들을 증착하고자 하는 표면에 번갈아 가면서 순차적으로 반응시키는 방식)에 의해 각각의 가스 전구체가 과포화상태로 표면에서 반응하고 후속으로 다음의 가스 전구체가 그 위에서 순차적으로 포화상태로 반응함으로써 단층을 형성하게 된다. 이러한 단층의 형성이 순차적으로 단층단위로 증착되기 때문에 얻고자 하는 두께를 효과적으로 조절할 수 있다. 즉, 원하는 두께 만큼의 순차반응을 반복함으로써 얻을 수 있다. 또한, 표면에서 각각의 가스 전구체들이 포화상태의 반응을 하여 표면을 균일하게 코팅할 수 있기 때문에 ALD 방식으로 증착된 박막은 우수한 동질성과 우수한 두께 균일성을 갖는다.
결과적으로 박막은 셀 사이즈가 작고 복잡한 3차원 구조를 갖는다 하더라도 포화상태에서의 반응을 통한 단층 단위로 증착이 되기 때문에 우수한 스텝커버리지를 가질 뿐만 아니라 매우 낮은 핀홀 밀도를 갖는다. 이러한 특징은 일정한 유효산화막 두께(Teff 또는 Tox)를 가지며, 따라서 낮은 누설전류 및 높은 절연파괴전압을 가질 뿐만 아니라 우수한 균일성 및 화학량론적으로 안정된 박막을 형성하여 플래쉬 메모리의 우수한 전하보유특성을 가질 수 있다.
도 3a 내지 도 3f는 본 발명에 따른 ALD 방식을 이용한 Ta3N5 유전체박막의 제조방법을 설명하기 위한 공정별 단면도이다.
도 3a 내지 도 3f를 참조하여, 본 발명에 따른 비휘발성 메모리소자인 플래쉬 메모리의 셀 트랜지스터 모듈 형성기술과 화학량론적으로 안정적이며 균일하고 우수한 스텝커버리지를 갖고 있는 유전상수값(ε)이 ∼100인 플래쉬 메모리 플로팅 게이트의 Ta3N5 인터폴리 유전체 박막을 형성하기 위한 공정을 설명한다.
먼저, 도 3a에 도시된 바와 같이, 전하저장전극인 플로팅 게이트(20)를 형성하기 위해 저압-화학기상증착(LP-CVD) 기술을 이용하여 도핑된 폴리실리콘층(20)을 증착하여 플래쉬 메모리의 셀 트랜지스터의 Ta3N5 인터폴리 유전체 박막의 전극모듈을 만든다. 이때, 상기 플로팅 게이트인 하부전극(20)은, LP-CVD(Low Pressure Chemical Vapor Deposition)법을 포함한 PE-CVD(Plasma Enhanced Chemical Vapor Deposition)법, RF 자기스퍼터링법 중에서 하나를 선택하여 증착하는데, 증착물질로는 TaN, W, WN, WSi, Ru, RuO2, Ir, IrO2, Pt등과 같은 금속계 물질을 사용한다.
그 다음, 도 3b에 도시된 바와 같이, Ta3N5 박막을 유전체 박막으로 사용하는 셀 트랜지스터의 충전용량값을 증가시키기 위해서 플로팅 게이트인 하부전극(20) 위에 HSG (Hemi Spherical Grain)형상의 폴리실리콘층(30)을 형성하여 전하저장전극으로 사용한다. 상기 플로팅 게이트인 하부전극(20)은 간단한 스택구조를 기본으로 하는 이중구조 또는 삼중구조의 전하저장전극이다.
이어서, 도 3c에 도시된 바와 같이, Ta3N5 박막증착공정 및 후속 열공정시 전하저장전극인 폴리실리콘층(30)과 Ta3N5 유전막(50)사이의 계면에 저유전 산화막(SiO2)이 형성되는 것을 방지하기 위해 다음의 공정을 수행한다.
즉, LP-CVD 챔버에서 Ta3N5 유전막(50)의 증착 직전에 인시튜(in-situ) 및 익시튜(ex-situ) 상태로 플라즈마를 이용하여 300∼600℃ 온도로 NH3(또는 N2/H2 )가스분위기에서 상기 폴리실리콘층(30)을 질화시키거나 또는 700∼900℃에서 1분∼30분 동안 RTN(Rapid Thermal Nitridation) 처리하여 질화박막층(40)을 형성한다.
이때, 상기 플라즈마 질화처리단계 또는 RTP를 이용한 질화처리단계 대신에 Ta3N5 유전막(50)의 증착직전에 전기로를 이용하여 인시튜(in-situ) 또는 익시튜(ex-situ) 상태에서 550∼800℃, NH3 분위기에서 질화시켜 상기 폴리실리콘층(30)의 표면에 질화박막층(40)을 형성할 수도 있다.
한편, 상술한 Ta3N5 유전막(50)의 증착직전의 질화단계 대신에, 도면에는 도시되지 않았지만, Ta3N5 박막(50)의 증착 이후에 상기 Ta3N5 박막을 인시튜(in-situ) 플라즈마에 의해 200∼500℃, NH3 또는 N2/H2분위기에서 어닐링시켜 계면을 질화시킬 수도 있다. 또한, 상기 Ta3N5 박막의 증착 이후에 전기로 또는 RTP를 이용하여 550℃∼900℃, NH3 분위기에서 어닐링시켜 계면을 질화시키고 결정화시킬 수도 있다.
또 한편으로, 상기 플로팅 게이트로 사용하는 하부전극인 폴리실리콘층(20)을 형성한 이후에 인시튜(in-situ) 또는 익시튜(ex-situ) 상태에서 HF 증기 또는 HF 용제를 사용하여 상기 폴리실리콘층(20) 표면상의 자연산화막(SiO2)을 제거하는 공정을 수행할 수도 있다.
또한, 상기 HF 증기 또는 HF 용제를 이용한 상기 폴리실리콘층(20)의 표면처리단계의 전후에 걸쳐 NH4OH 용액 또는 H2SO4 용액등의 화합물을 사용하여 상기 폴리실리콘층(20)의 계면을 세정한다.
그리고 나서, 상기한 바와 같이 상기 하부전극(플로팅게이트)인 폴리실리콘층(20) 표면상의 자연산화막을 세정공정에 의해 제거한 후에, 실리콘 질화막(Si3N4)을 5∼30Å 미만으로 증착한 다음에 시간지연없이 원하는 두께로 Ta3N5 박막(50)을 증착시킨다.
그 다음, 도 3d 및 도 2a 및 도 2b에 도시된 바와 같이, ALD방식을 통해 TaCl5의 가스 전구체를 사용하여 Ta3N5 박막(50)을 도 3b 및 도 3c의 전하저장전극인 폴리실리콘층(20) 및 질화박막층(40) 위에 증착한다.
이 단계에서는 TaCl5 가스 전구체를 상기 폴리실리콘층(30)의 표면에 포화상태로 반응시켜 ALD방식으로 Ta 원자층을 화학증착하고, 세척가스로서 Ar 또는 N2를 이용하여 잔류 소스 가스를 제거한 후 반응가스인 NH3도 포화상태로 Ta 원자층 위에서 Ta와 반응시킴으로서 단층을 형성한다. 이러한 순차적인 싸이클을 반복함으로써 원하는 150Å 미만의 Ta3N5 박막(50)을 얻을 수 있다. Ta3N5 박막 형성을 위한 화학식은 다음과 같다.
3TaCl5(가스) + 5NH3(가스) → Ta3N5(고체) + 15HCl(가스)
여기서 Ta성분의 화학증기는 99.999%이상의 TaCl5 가스 전구체를 MFC(Mass Flow Controller)와 같은 유량조절기를 사용하여 90℃이상으로 유지되고 있는 증발기 또는 증발관으로 정량 공급한다. 이때, 오리피스(orifice) 또는 노즐, 솔레노이드 밸브를 포함한 증발기는 물론이고 Ta증기의 유로(flow path)가 되는 공급관은 Ta증기의 응축을 방지하기 위해 90℃ ∼ 200℃ 온도범위를 항상 유지시킨다.
즉, 도 3d, 도 2a 및 도 2b에 도시된 바와 같이, 200℃ ∼ 500℃ 범위에서 유지되고 있는 챔버내로 공급된 Ta 화학증기와 NH3 가스 전구체를 상기 폴리실리콘층(30) 및 질화박막층(40) 위에 증착하여 Ta3N5 박막(50)을 얻는다.
이때, 챔버내로 공급되는 Ta 화학증기와 NH3 가스전구체는 10sccm ∼ 500sccm 범위내에서 표면포화상태로 그 유량을 각각 정량하여 공급하며, ALD방식에 의한 증착속도 즉, 박막의 성장속도는 0.1 ∼ 0.5Å/싸이클을 유지하고, Ta3N5의 표면반응후 잔류한 가스는 후속 Ar 및 N2 불활성 가스에 의하여 제거되기 때문에 뒤이은 NH3 가스에 의한 기상반응은 발생하지 않는다.
그리고 도 3e에 도시된 바와 같이, 상기 Ta3N5 박막(50)을 결정화하여 유전율을 증가시킬 목적으로, RTP(Rapid Thermal Process)를 이용하여 650 ∼ 950℃, N2O (O2 또는 N2) 분위기에서 30초∼10분 정도 또는, 전기로를 이용하여 650 ∼ 950℃, N2O (O2 또는 N2) 분위기에서 1분∼120분 정도 상기 Ta3N5 박막(50)을 어닐링시킨다.
최종적으로 도 3f에 도시된 바와 같이, 도핑된 폴리실리콘을 증착하여 상부전극인 컨트롤 게이트(60)를 형성하고, 마스크와 에치 공정을 거쳐 비휘발성 메모리소자인 플래쉬 메모리소자의 셀 트랜지스터 형성공정을 완료한다.
이때, 상기 컨트롤 게이트인 상부전극(60)은 LP-CVD법을 포함한 PE-CVD법, RF 자기 스퍼터링법에 의해 TaN, W, WN, WSi, Ru, RuO2, Ir, IrO2, Pt등과 같은 금속계 물질로 형성된다.
또한, 상기 Ta3N5 박막(50)을 증착한 후에는 그 상부에 TiN을 비롯해 TaN, W, WN, WSi, Ru, RuO2, Ir, IrO2, Pt등과 같은 금속계 물질로 100∼600Å 정도의 컨트롤 게이트인 상부전극(60)을 증착시킨 다음에, 상기 증착된 컨트롤 게이트(60)의 상부에 완충층으로 폴리실리콘을 적층할 수도 있다.
상술한 바와 같이, 본 발명은 ALD방식을 이용하여 Ta2O5 또는 TaON의 유전상수값(ε=25∼30) 보다 높은 유전상수값을 갖는 Ta3N5(ε=∼100) 박막(50)을 증착함으로써 높은 충전용량 및 낮은 누설전류 그리고, 높은 절연파괴전압과 우수한 전하보유특성을 갖는 박막을 얻고자 한다.
또한, 본 발명은 도 2a 및 도 2b의 ALD방법으로부터 소스인 TaCl5 가스전구체를 표면에 포화상태로 반응시켜 Ta원자층을 화학증착하고, 세척가스로서 Ar이나 N2를 이용하여 잔류 소스가스를 제거한 후 반응가스인 NH3도 포화상태로 Ta 원자층 위에서 Ta와 반응시킴으로서 단층을 형성하며, 이러한 순차적인 싸이클을 반복함으로써 원하는 두께의 박막을 얻을 수 있다.
본 발명에 따른 위와 같은 화학반응 및 ALD방식으로 증착된 박막은 Ta(OC2H5)5 유기물을 이용한 것과는 달리 누설전류의 원인제공 소스인 탄소기를 함유하지 않으며, 각각의 반응가스 전구체가 표면에서 포화상태로 반응을 하기 때문에 핀홀 밀도가 매우 낮고, TaCl5 가스 전구체의 Ta 원자층의 표면화학반응 후 잔류가스는 불활성 가스인 Ar이나 N2 가스를 이용하여 제거되기 때문에 후속반응가스인 NH3 가스와의 이상반응 없이 표면의 화학반응증착된 Ta 원자층과 반응하여 Ta3N5 박막(50)을 형성함으로써 화학량론적으로 안정되며 동질적인 박막을 얻을 수 있으며, 전면에 걸쳐 매우 균일하며, 스텝커버지리가 우수하고, 핀홀 밀도가 낮고, 우수한 전하보유특성을 갖는 유전체 박막을 얻을 수 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (19)

  1. 플로팅게이트인 하부전극으로서 폴리실리콘층을 형성하는 단계;
    상기 하부전극인 폴리실리콘층의 상부에 TaCl5과 NH3가스를 전구체로 사용하여 Ta3N5 박막을 증착하는 단계;
    상기 증착된 Ta3N5 박막의 계면을 질화시키는 단계; 및
    상기 계면이 질화된 Ta3N5 박막의 상부에 컨트롤 게이트인 상부전극으로서 폴리실리콘층을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체소자의 유전체박막 제조방법.
  2. 제 1 항에 있어서, 상기 하부전극은 간단한 스택구조를 기본으로 하는 이중구조 또는 삼중구조의 전하저장전극이며, 상기 Ta3N5 박막은 상기 플로팅게이트를 하부전극으로 사용하고 있는 플래쉬 메모리의 셀 트랜지스터에서 유전체 박막으로 사용되는 것을 특징으로 하는 반도체소자의 유전체박막 제조방법.
  3. 제 2 항에 있어서, 상기 하부전극 위에 HSG (Hemi-Spherical-Grain) 구조의 반구형 폴리실리콘층을 증착하여 전하저장전극으로 사용하는 것을 특징으로 하는 반도체소자의 유전체박막 제조방법.
  4. 제 1 항에 있어서, 상기 하부전극인 폴리실리콘층을 형성하는 단계 이후에 상기 폴리실리콘층의 표면을 질화시키는 단계를 추가로 포함하는 것을 특징으로 하는 반도체소자의 유전체박막 제조방법.
  5. 제 4 항에 있어서, 상기 폴리실리콘층의 표면을 질화시키는 단계는,
    플라즈마를 이용하여 인시튜(in-situ) 또는 익시튜(ex-situ) 상태에서 200∼500℃ 및 NH3 분위기(또는 N2/H2분위기)에서 1분 ∼ 10분 동안 어닐링하는 방식, RTP(Rapid Thermal Process)를 이용하여 700∼900℃ 및 NH3 분위기에서 어닐링하는 방식, 및 전기로를 이용하여 인시튜(in-situ) 또는 익시튜(ex-situ) 상태에서 550∼800℃ 및 NH3 분위기에서 어닐링하는 방식 중 어느 하나로 수행하는 것을 특징으로 하는 반도체소자의 유전체박막 제조방법.
  6. 삭제
  7. 제 1 항에 있어서, 상기 하부전극인 폴리실리콘층을 형성하는 단계 이후에 인시튜(in-situ) 또는 익시튜(ex-situ) 상태에서 HF 증기 또는 HF 용제를 사용하여 상기 하부전극인 폴리실리콘층 표면상의 자연산화막(SiO2)을 제거하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체소자의 유전체박막 제조방법.
  8. 제 7 항에 있어서, 상기 HF 증기 또는 HF 용제를 이용한 상기 자연산화막의 제거단계의 전후에 걸쳐 NH4OH 용액 또는 H2SO4 용액등의 화합물을 사용하여 상기 폴리실리콘층의 계면을 처리하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체소자의 유전체박막 제조방법.
  9. 제 8 항에 있어서, 상기 NH4OH 용액 또는 H2SO4 용액등의 화합물을 이용하여 계면 처리된 상기 폴리실리콘층의 표면상에 실리콘 질화막(Si3N4)을 5∼30Å 미만으로 증착하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체소자의 유전체박막 제조방법.
  10. 상기 제 1 항에 있어서, 상기 Ta3N5 유전체 박막이 ALD(Atomic Layer Depletion)방식에 의해 증착되는 것을 특징으로 하는 반도체소자의 유전체박막 제조방법.
  11. 제10항에 있어서, 상기 ALD방식에서는, Ta 및 N 성분의 화학증기를 MFC(Mass Flow Controller)와 같은 유량조절기를 통해 증발기 또는 증발관으로 공급하며, 상기 증발기 또는 증발관과 오리피스 또는 노즐, 솔레노이드밸브를 90℃∼200℃ 온도범위로 유지하는 것을 특징으로 하는 반도체소자의 유전체박막 제조방법.
  12. 제10항에 있어서, 상기 ALD방식에서는, 200℃∼500℃ 범위에서 유지되고 있는 챔버내로 10sccm ∼ 500sccm 범위내에서 표면 포화상태로 Ta 화학증기와 NH3 가스전구체의 유량을 각각 정량하여 공급하며, 상기 Ta3N5 유전체 박막의 성장속도는 0.1∼0.5Å/싸이클을 유지하는 것을 특징으로 하는 반도체소자의 유전체박막 제조방법.
  13. 제10항에 있어서, 상기 ALD방식에서는, Ta3N5의 표면반응후의 잔류한 가스는 후속의 Ar 및 N2 불활성 가스에 의하여 제거되는 것을 특징으로 하는 반도체소자의 유전체박막 제조방법.
  14. 제 1 항에 있어서, 상기 Ta3N5 박막의 증착단계 이후에 상기 증착된 Ta3N5 박막에 대해 RTP(Rapid Thermal Process)에 의해 650℃∼950℃, N2O(O2 또는 N2) 분위기에서 30초 ∼ 10분 정도 또는, 전기로에 의해 650℃∼950℃, N2O(O2 또는 N2) 분위기에서 1분 ∼ 120분 정도 어닐링을 수행하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체소자의 유전체박막 제조방법.
  15. 제 1 항에 있어서, 상기 Ta3N5 박막의 계면을 질화시키는 단계는, 상기 증착된 Ta3N5 박막의 상부에 대해 in-situ 플라즈마에 의해 200∼500℃, NH3 또는 N2/H2분위기에서 어닐링하는 방식, 또는, 상기 증착된 Ta3N5 박막의 상부에 대해 전기로 또는 RTP를 이용하여 550℃∼900℃, NH3 분위기에서 어닐링하는 방식으로 수행하는 것을 특징으로 하는 반도체소자의 유전체박막 제조방법.
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