KR100328454B1 - 반도체 소자의 캐패시터 제조 방법 - Google Patents

반도체 소자의 캐패시터 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 캐패시터의 하부 전극이 형성된 상태에서 Ta(OC2H5)5나 Ta(N(CH3)2))5와 같은 Ta성분 화학증기와 반응 가스로 NH3가스를 반응 챔버에 공급하여 하부 전극 표면에 비정질 TaxOyNz막을 증착하고, 비정질 TaxOyNz막 내에 존재하는 탄소화합물과 같은 불순물을 제거하면서 결정화를 유도하기 위한 열처리로 결정질 TaxOyNz막을 형성하고, 결정질 TaxOyNz막상에 상부 전극을 형성하여 반도체 소자의 캐패시터를 제조하는 방법에 관하여 기술된다. 본 발명의 캐패시터 제조 공정은 인-시튜(in-situ) 방식으로 가능하여 공정간 지연 시간이 없고 공정 수가 적을 뿐만 아니라, 유전상수의 값이 25 이상인 TaxOyNz막을 캐패시터의 유전체막으로 사용하므로서 캐패시터의 충전 용량 값을 충분히 얻을 수 있다.

Description

반도체 소자의 캐패시터 제조 방법 {Method of manufacturing a capacitor in a semiconductor device}
본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 특히 캐패시터의 유전체막으로 유전상수 값이 크고 막의 질(quality)이 우수한 유전체 물질을 적용하면서 공정 단계 및 공정 시간을 줄여, 캐패시터의 충전 용량 값을 충분히 얻으면서 생산성을 높일 수 있는 반도체 소자의 캐패시터 제조 방법에 관한 것이다.
최근 반도체 공정 기술의 발달로 메모리 제품의 고집적화가 가속화됨에 따라 단위 셀 면적이 크게 감소하고 있으며, 동작 전압의 저 전압화가 이루어지고 있다. 그러나, 기억 소자의 동작에 필요한 충전 용량은 셀 면적의 감소에도 불구하고 소프트 에러(soft error)의 발생과 리프레쉬 시간(refresh time)의 단축을 방지하기 위해서, 25fF/cell 이상의 충분한 충전 용량이 요구되고 있다. 따라서, 현재 나이트라이드/옥사이드(NO) 구조의 유전체막을 사용하고 있는 DRAM용 캐패시터 소자의 경우 표면적이 큰 반구형 구조의 전극 표면을 갖는 3차원 형태의 전하저장전극을 사용하고 있으며, 그 높이도 증가하고 있는 추세이다. 한편, 캐패시터의 높이가 증가하게 되면 셀 지역과 주변회로 지역간에 생기는 높이 차이로 인해 후속 노광 공정시 초점 심도(depth of forcus)가 확보되지 않아 배선 공정 이후 집적 공정에 악영향을 미치게 된다. 따라서, 종래의 NO 구조의 캐패시터 소자로는 256M 급 이상의 차세대 DRAM 제품에 필요한 충전 용량을 확보하는데 그 한계를 보이고 있다.
한편, 최근에는 NO 구조의 캐패시터의 한계를 극복하고자 Ta2O5를 유전체막으로 하는 캐패시터의 개발이 진행되고 있다. 그러나, Ta2O5막은 불안정한 화학양론비 (stoichiometry)를 갖고 있기 때문에 Ta와 O의 조성비 차이에 기인한 치환형 Ta 원자(vacancy atom)가 막내에 존재하게 된다. Ta2O5는 물질 자체의 불안정한 화학적조성 때문에 그 막 내에는 산소 공공(oxygen vacancy) 상태의 치환형 Ta원자가 항시 국부적으로 존재할 수 밖에 없다. 특히 이와 같은 Ta2O5막의 산소 공공의 수는 성분들의 함량과 결합 정도에 따라 다소의 차이는 있을 수 있지만 완전하게 제거할 수 있는 방법이 아직까지 없다. 결과적으로 Ta2O5고유의 불안정한 화학양론비를 안정화시켜 누설 전류를 방지하기 위한 목적으로 막 내에 잔존해 있는 치환형 Ta원자를 산화시키려는 별도의 산화 공정이 필요하다. 특히 Ta2O5는 상부 전극 및 하부 전극으로 사용하고 있는 옥사이드계 전극인 폴리실리콘 또는 메탈계 전극인 TiN과의 산화 반응성이 크기 때문에 막 내에 존재하는 산소가 계면으로 이동하여 저유전 산화층을 형성함과 동시에 계면의 균질성이 크게 떨어진다. 그리고, 막 형성시 Ta2O5의 전구체(precusor)인 Ta(OC2H5)5의 유기물과 O2(또는 N2O) 가스의 반응으로 인해서 불순물인 탄소 원자와 C, CH4, C2H4등과 같은 탄소화합물 및 H2O도 함께 존재하게 된다. 결국 Ta2O5막 내에 불순물로 존재하는 탄소 원자, 이온과 라디칼(radical)로 인해서 캐패시터의 누설 전류가 증가하게 되고, 유전 특성(dielectric characteristics)이 열화되는 문제점을 갖고 있다.
따라서, 본 발명은 캐패시터의 유전체막으로 유전상수 값이 크고 막의 질이 우수한 유전체 물질을 적용하면서 공정 단계 및 공정 시간을 줄여, 캐패시터의 충전 용량 값을 충분히 얻으면서 생산성을 높일 수 있는 반도체 소자의 캐패시터 제조 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 반도체 소자의 캐패시터 제조 방법은 반도체 소자를 형성하기 위한 여러 요소가 형성된 웨이퍼상에 캐패시터의 하부 전극을 형성하는 단계; Ta성분 화학증기와 반응 가스를 사용하여 상기 하부 전극 표면에 비정질 TaxOyNz막을 증착하는 단계; 상기 비정질 TaxOyNz막 내에 존재하는 탄소화합물과 같은 불순물을 제거하면서 결정화를 유도하기 위해 열처리를 실시하고, 이로 인하여 결정질 TaxOyNz막이 형성되는 단계; 및 상기 결정질 TaxOyNz막상에 캐패시터의 상부 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 도 1c는 본 발명의 실시예에 의한 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10: 캐패시터의 하부 전극 20: 비정질 TaxOyNz막
200: 결정질 TaxOyNz막 (캐패시터의 유전체막)
30: 캐패시터의 상부 전극
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1c는 본 발명의 실시예에 의한 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 웨이퍼가 제공된 상태에서, 반도체 소자의 캐패시터를 제조하기 위하여 웨이퍼를 반응 챔버에 장착시킨다. 반응 챔버에서 캐패시터의 하부 전극(10)을 형성한다. 캐패시터의 하부 전극(10)이 형성된 상태에서 Ta성분 화학증기와 반응 가스인 NH3가스를 반응 챔버에 공급하여 하부 전극(10) 표면에 비정질 TaxOyNz막(20)을 증착한다.
상기에서, 하부 전극(10)은 LP-CVD법, PE-CVD법, RF-마그네틱 스퍼터링법중 어느 하나의 방법을 이용하여 도프트 폴리실리콘(doped polysilicon), TiN, TaN, W, WN, WSi, Ru, RuO2, Ir, IrO2, Pt 등과 같은 전도성 물질을 사용하여 간단한 스택 구조(simple stacked structure), 원통형 구조(cylinder structure), 이들 이외에도 여러가지 3차원 구조로 형성하며, 표면적을 더욱 증대시키기 위해 반구형(hemi-spherical grain; HSG) 폴리실리콘 증착 공정을 추가하기도 한다.
Ta성분 화학증기는 Ta(OC2H5)5나 Ta(N(CH3)2))5와 같은 금속유기화합물 용액을 MFC(mass flow controller)와 같은 유량 조절기를 통해 150 내지 200℃ 온도 범위로 유지되고 있는 증발기 또는 증발관으로 100mg/min 이하로 정량 공급하여 증발시켜 생성되며, 이렇게 생성된 Ta성분 화학증기는 응축을 방지하기 위해 150 내지 200℃ 온도 범위로 유지되고 있는 공급관을 따라 반응 챔버 내에 공급된다. 반응 챔버는 주로 LP-CVD 반응 챔버를 사용하며, 이 반응 챔버 내부 온도는 300 내지 600℃를 유지하고, 이때의 내부 압력은 100torr 이하로 유지시킨다. 이와 같이 Ta성분 화학증기가 반응 챔버로 공급된 상태에서, 반응 가스인 NH3가스를 5 내지 1000sccm 범위 내에서 정량 공급하므로, 하부 전극(10) 상에서 일어나는 표면화학반응(surface chemical reaction)을 통해 약 100Å 미만의 비정질 TaxOyNz막(20)이 증착된다. 비정질 TaxOyNz막(20)이 증착되는 과정으로 반응 챔버 내에서 기상반응(gas phase reaction)을 억제시키기 위해 반응 가스인 NH3가스의 유량과반응 압력을 효과적으로 조절하면서 O2가스를 적절히 공급하면 보다 양질의 TaxOyNz유전체막이 얻어진다. 비정질 TaxOyNz막(20)에서 x, y 및 z는 상수이며, 그 합은 1이고, 이때 y는 0.5 이하이다.
비정질 TaxOyNz막(20)은 Ta성분 화학증기를 포함한 반응 가스를 반응 챔버 상부에 장착된 샤워-헤드(shower-head)를 통해 웨이퍼 위에서 수직으로 균일하게 분사시켜 증착하거나, 반응 챔버 측면부에 장착된 인젝터(injector)를 통해 웨이퍼 상으로 포물선을 그리며 균일하게 분사시켜 증착하거나, 반응 챔버 측면부에 장착된 인젝터를 통해 웨이퍼 상에서 향류(counter flow) 방식으로 균일하게 분사키겨 증착한다.
비정질 TaxOyNz막(20)을 증착하기 전에 하부 전극(10) 표면 처리를 실시할 수도 있다. 표면 처리는 HF 화합물을 이용하여 하부 전극(10) 표면에 생성되는 자연 산화막을 제거하며, HF 표면 처리 전후에 계면을 세정하고 균일성을 향상시킬 목적으로 NH4OH 용액이나 H2SO4용액 등의 화합물을 사용하여 계면을 처리한다.
하부 전극(10) 형성 공정과 비정질 TaxOyNz막(20) 형성 공정은 인-시튜(in-situ) 방식으로 진행하거나 익스-시튜(ex-situ) 방식으로 진행한다. 표면 처리역시 인-시튜 방식이나 익스-시튜 방식으로 진행할 수 있다.
도 1b를 참조하면, N2또는 NH3분위기에서 600 내지 800℃의 고온으로 반응로 열처리나 급속 열처리 방식으로 열처리하여, 비정질 TaxOyNz막(20) 내에 존재하는탄소화합물과 같은 불순물을 제거하면서 결정화를 유도하여 결정질 TaxOyNz막(200)을 형성한다.
상기에서, 열처리는 비정질 TaxOyNz막(20) 증착 후, 인-시튜 방식이나 익스-시튜 방식으로 진행한다.
도 1c를 참조하면, 결정질 TaxOyNz막(200)상에 캐패시터의 상부 전극(30)을 형성한다.
상기에서, 상부 전극(30)은 도프트 폴리실리콘을 증착하여 형성하거나, TiN을 증착하여 형성하거나, TiN을 약 300Å 이하로 증착하여 전도 장벽(conduction barrier)을 형성한 후, 후속 열공정에 의한 캐패시터의 특성 열화를 방지하기 위한 완충층으로 도프트 폴리실리콘을 증착하여 형성한다. 또한, 상부 전극(30)은 LP-CVD법, PE-CVD법, RF-마그네틱 스퍼터링법중 어느 하나의 방법을 이용하여 도프트 폴리실리콘이나 TiN뿐만 아니라, TaN, W, WN, WSi, Ru, RuO2, Ir, IrO2, Pt 등과 같은 전도성 물질을 증착하여 형성할 수 있다.
상기한 본 발명의 실시예에서와 같이, 캐패시터의 유전체막으로 사용되는 TaxOyNz막은 유전상수 값이 25 이상으로 종래의 유전상수 값이 4 내지 5인 NO막보다 높고, 화학적 결합구조도 종래의 유전상수 값이 25 내지 27인 Ta2O5막보다 안정된 Ta-O-N 결합 구조를 갖고 있기 때문에 외부로부터 인가되는 전기적 충격에도 강하다. 특히 TaxOyNz막은 Ta2O5막보다 유전상수 값이 비슷하거나 작지만 Ta2O5증착 및 후속 열처리 과정에서 상부 및 하부 전극과의 계면에서 일어나는 산화반응을 효과적으로 억제할 수 있다. 즉, 본 발명에서와 같이 TaxOyNz막을 유전체막으로 사용하여 캐패시터를 형성하게 되면 종래의 Ta2O5막을 유전체막으로 사용하는 캐패시터에서처럼 유전체막의 불안정한 화학양론비(TaxOy) 때문에 생기는 산소 공공과 탄소 불순물로 인해서 누설 전류가 발생하는 문제점을 해결할 수 있으며, 하부 전극과 유전체막 사이의 계면에 형성되는 저유전 산화막의 형성을 효과적으로 억제할 수 있기 때문에 캐패시터의 등가 산화막 두께(Tox)를 30Å 이하로 얇게 제어할 수 있다.
결과적으로, 고집적화에 따른 단위 셀 면적의 감소에도 불구하고 256M급 이상의 DRAM 동작에 필요한 25fF/cell 이상의 충전 용량 값을 충분히 얻을 수가 있다. 또한, 캐패시터 모듈 형성 공정이 간단한 스택 구조라 하더라도 충분한 충전 용량을 얻을 수가 있기 때문에 하부 전극의 면적을 증가시키기 위해 이중 또는 삼중 구조의 복잡한 모듈이 필요하지 않다. 특히 본 발명에서와 같은 TaxOyNz막을 유전체막으로 사용하는 캐패시터 제조 공정은 Ta2O5막을 유전체막으로 사용하는 캐패시터 제조 공정에서와 같이 Ta2O5막 증착 전처리 공정으로 실시하고 있는 익스-시튜 급속 열처리(RTN)공정과 유전체막 증착 이후의 다단계 저온 및 고온의 열처리 공정이 필요없기 때문에 단위 공정수가 적어 생산 원가가 30% 이상 절감될 수 있다. 또한, 단위 공정 시간이 짧아 기존 Ta2O5막을 유전체막으로 사용하는 캐패시터 제조 공정에 대비하면 생산성이 높은 매우 경제적인 공정이다.
상술한 바와 같이, 본 발명은 하부 전극과 유전체막 증착 공정을 인-시튜 상태에서 연속적으로 진행할 수 있어 외부 이물로부터의 오염을 방지할 수 있고, 불균일한 자연 산화막의 형성을 완전히 방지할 수 있으며, 후속 고온 열처리 공정이 없기 때문에 하부 전극과 유전체막 사이에 존재하는 저유전 계면 산화막의 형성을 배제할 수 있어 기존의 Ta2O5막을 유전체막으로 사용하는 캐패시터보다 높은 충전 용량 값을 얻을 수 있다. 또한, 하부 전극과 유전체막 증착 공정을 인-시튜 상태에서 연속적으로 진행할 수 있기 때문에 공정간 지연 시간이 없고 공정 수가 적어 Ta2O5막을 유전체막으로 사용하는 캐패시터 제조 공정에 대비하면 생산성이 매우 높다.

Claims (18)

  1. 반도체 소자를 형성하기 위한 여러 요소가 형성된 웨이퍼상에 캐패시터의 하부 전극을 형성하는 단계;
    Ta성분 화학증기와 반응 가스를 사용하여 상기 하부 전극 표면에 비정질 TaxOyNz막을 증착하는 단계;
    상기 비정질 TaxOyNz막 내에 존재하는 탄소화합물과 같은 불순물을 제거하면서 결정화를 시키기 위해 N2또는 NH3분위기에서 열처리를 실시하여 결정질의 TaxOyNz막을 형성하는 단계; 및
    상기 결정질 TaxOyNz막상에 캐패시터의 상부 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  2. 제 1 항에 있어서,
    상기 하부 전극은 LP-CVD법, PE-CVD법, RF-마그네틱 스퍼터링법중 어느 하나의 방법을 이용하여 도프트 폴리실리콘, TiN, TaN, W, WN, WSi, Ru, RuO2, Ir, IrO2, Pt와 같은 전도성 물질을 적어도 하나 사용하여 간단한 스택 구조, 원통형 구조를 포함하여 여러가지 3차원 구조로 형성하는 것을 특징으로 하는 반도체 소자의캐패시터 제조 방법.
  3. 제 1 항에 있어서,
    상기 비정질 TaxOyNz막은 Ta(OC2H5)5나 Ta(N(CH3)2))5와 같은 금속유기화합물 용액을 유량 조절기를 통해 150 내지 200℃ 온도 범위로 유지되고 있는 증발기나 증발관으로 정량 공급하여 증발시켜 생성되는 상기 Ta성분 화학증기를 150 내지 200℃ 온도 범위로 유지되고 있는 공급관을 따라 반응 챔버 내에 공급시키고, 상기 반응 가스로 NH3가스 및 O2가스를 5 내지 1000sccm 범위 내에서 정량 공급시켜 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  4. 제 3 항에 있어서,
    상기 비정질 TaxOyNz막에서 x, y 및 z는 상수이며, 그 합이 1일 때, y가 0.5 이하가 되도록 상기 O2가스를 제어하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  5. 제 3 항에 있어서,
    상기 반응 챔버는 내부 온도가 300 내지 600℃이고, 내부 압력이 100torr 이하인 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  6. 제 1 항에 있어서,
    상기 비정질 TaxOyNz막은 상기 Ta성분 화학증기를 포함한 상기 반응 가스를 반응 챔버 상부에 장착된 샤워-헤드를 통해 웨이퍼 위에서 수직으로 균일하게 분사시켜 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  7. 제 1 항에 있어서,
    상기 비정질 TaxOyNz막은 상기 Ta성분 화학증기를 포함한 상기 반응 가스를 반응 챔버 측면부에 장착된 인젝터를 통해 웨이퍼 상으로 포물선을 그리며 균일하게 분사시켜 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  8. 제 1 항에 있어서,
    상기 비정질 TaxOyNz막은 상기 Ta성분 화학증기를 포함한 상기 반응 가스를 반응 챔버 측면부에 장착된 인젝터를 통해 웨이퍼 상에서 향류 방식으로 균일하게분사키겨 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  9. 제 1 항에 있어서,
    상기 비정질 TaxOyNz막을 증착하기 전에 상기 하부 전극 표면 처리를 실시하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  10. 제 9 항에 있어서,
    상기 표면 처리는 HF 화합물을 이용하여 상기 하부 전극 표면에 생성되는 자연 산화막을 제거하며, 이 HF 표면 처리 전후에 계면을 세정하고 균일성을 향상시키리 위해 NH4OH 용액이나 H2SO4용액과 같은 화합물을 사용하여 계면을 처리하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  11. 제 9 항에 있어서,
    상기 표면 처리는 상기 하부 전극 형성 후에 인-시튜 방식으로 진행하거나 익스-시튜 방식으로 진행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  12. 제 1 항에 있어서,
    상기 비정질 TaxOyNz막 증착 공정은 상기 하부 전극 형성 후에 인-시튜 방식으로 진행하거나 익스-시튜 방식으로 진행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  13. 제 1 항에 있어서,
    상기 열처리는 600 내지 800℃의 온도에서 반응로 열처리나 급속 열처리 방식으로 진행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  14. 제 1 항에 있어서,
    상기 열처리는 상기 비정질 TaxOyNz막 증착 후, 인-시튜 방식이나 익스-시튜 방식으로 진행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  15. 제 1 항에 있어서,
    상기 상부 전극은 도프트 폴리실리콘을 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  16. 제 1 항에 있어서,
    상기 상부 전극은 TiN을 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  17. 제 1 항에 있어서,
    상기 상부 전극은 전도 장벽층으로 TiN을 약 300Å 두께로 증착한 후, 완충층으로 도프트 폴리실리콘을 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  18. 제 1 항에 있어서,
    상기 상부 전극은 LP-CVD법, PE-CVD법, RF-마그네틱 스퍼터링법중 어느 하나의 방법을 이용하여 TaN, W, WN, WSi, Ru, RuO2, Ir, IrO2, Pt와 같은 전도성 물질을 적어도 하나 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
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KR20040059442A (ko) 반도체 소자의 캐패시터 제조방법

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