JP3230901B2 - 半導体装置の製造方法及びその製造装置 - Google Patents
半導体装置の製造方法及びその製造装置Info
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- JP3230901B2 JP3230901B2 JP14998293A JP14998293A JP3230901B2 JP 3230901 B2 JP3230901 B2 JP 3230901B2 JP 14998293 A JP14998293 A JP 14998293A JP 14998293 A JP14998293 A JP 14998293A JP 3230901 B2 JP3230901 B2 JP 3230901B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法及
びその製造装置に係わり、特に金属酸化物からなる高誘
電率絶縁膜の製造方法及びその製造装置に関する。
びその製造装置に係わり、特に金属酸化物からなる高誘
電率絶縁膜の製造方法及びその製造装置に関する。
【０００２】
【従来の技術】従来より、半導体メモリの一つとして、
トランジスタとキャパシタとを組み合わせたＤＲＡＭが
知られている。近年、半導体集積回路の高集積化に伴
い、回路の微細化は進む一方であり、例えばキャパシタ
のセル面積は世代毎に小さくなっている。セル面積が小
さくなるとそれに応じてキャパシタの占める面積も小さ
くなり十分な容量を確保することが難しくなるが、キャ
パシタの容量は感度やソフトエラー等の点から一定以下
にすることはできない。
トランジスタとキャパシタとを組み合わせたＤＲＡＭが
知られている。近年、半導体集積回路の高集積化に伴
い、回路の微細化は進む一方であり、例えばキャパシタ
のセル面積は世代毎に小さくなっている。セル面積が小
さくなるとそれに応じてキャパシタの占める面積も小さ
くなり十分な容量を確保することが難しくなるが、キャ
パシタの容量は感度やソフトエラー等の点から一定以下
にすることはできない。
【０００３】このため絶縁膜の薄膜化を進める一方、ト
レンチキャパシタやスタックトキャパシタのようにキャ
パシタを３次元的に形成してセル面積をできるだけ大き
くしてキャパシタ容量を稼ぐことが行われている。さら
にキャパシタ絶縁膜に誘電率の大きな材料（高誘電率絶
縁膜）を用いることによりキャパシタ容量を大きくする
方法も提案されている。
レンチキャパシタやスタックトキャパシタのようにキャ
パシタを３次元的に形成してセル面積をできるだけ大き
くしてキャパシタ容量を稼ぐことが行われている。さら
にキャパシタ絶縁膜に誘電率の大きな材料（高誘電率絶
縁膜）を用いることによりキャパシタ容量を大きくする
方法も提案されている。
【０００４】このような高誘電率絶縁膜として代表的な
ものにＴａ2 Ｏ5 がある。Ｔａ2 Ｏ5 膜を形成する方法
としては、Ｔａ（ＯＣ2 Ｈ5 ）5 やＴａＣｌ4 をソース
として用いるＣＶＤ法や、Ｔａターゲットを用いて酸素
とアルゴンの混合ガス中でスパッタして形成する化成ス
パッタ法等のスパッタ法がある。しかし、上記の方法で
形成されたＴａ2 Ｏ5 膜は酸素欠損が生じるため、キャ
パシタのリーク電流が大きくなるという問題点がある。
また、成膜直後では誘電率が低いという問題点がある。
これらの問題点を解決する方法として、Ｔａ2 Ｏ5 を形
成した後に熱処理用の炉に移し、酸素雰囲気中600 〜10
00℃で熱処理を行う方法が提案されている。
ものにＴａ2 Ｏ5 がある。Ｔａ2 Ｏ5 膜を形成する方法
としては、Ｔａ（ＯＣ2 Ｈ5 ）5 やＴａＣｌ4 をソース
として用いるＣＶＤ法や、Ｔａターゲットを用いて酸素
とアルゴンの混合ガス中でスパッタして形成する化成ス
パッタ法等のスパッタ法がある。しかし、上記の方法で
形成されたＴａ2 Ｏ5 膜は酸素欠損が生じるため、キャ
パシタのリーク電流が大きくなるという問題点がある。
また、成膜直後では誘電率が低いという問題点がある。
これらの問題点を解決する方法として、Ｔａ2 Ｏ5 を形
成した後に熱処理用の炉に移し、酸素雰囲気中600 〜10
00℃で熱処理を行う方法が提案されている。
【０００５】しかしこの場合、下地のシリコン表面が酸
化され、この表面に誘電率の小さいＳｉＯ2 膜が形成さ
れてしまうためキャパシタ容量の低下を招く。また、こ
のような方法ではＴａ2 Ｏ5 膜を形成した後、一度大気
にさらした後で酸素雰囲気中で熱処理をするため、欠損
した酸素を十分補うことができず、このような酸素欠損
によって膜のリーク電流を十分低く押さえることができ
ないため、絶縁性が低下することになる。したがってキ
ャパシタの電荷保持能力が劣化することになってしまい
素子の信頼性の低下を招くことになる。
化され、この表面に誘電率の小さいＳｉＯ2 膜が形成さ
れてしまうためキャパシタ容量の低下を招く。また、こ
のような方法ではＴａ2 Ｏ5 膜を形成した後、一度大気
にさらした後で酸素雰囲気中で熱処理をするため、欠損
した酸素を十分補うことができず、このような酸素欠損
によって膜のリーク電流を十分低く押さえることができ
ないため、絶縁性が低下することになる。したがってキ
ャパシタの電荷保持能力が劣化することになってしまい
素子の信頼性の低下を招くことになる。
【０００６】
【発明が解決しようとする課題】以上述べたように、シ
リコン等の下部電極上にキャパシタ絶縁膜として、高誘
電率絶縁膜を形成する場合、この絶縁膜において酸素欠
損が生じ、キャパシタのリーク電流が大きくなるという
問題があった。この酸素欠損を解決するため酸素を補う
場合に、下部電極の表面が酸化されキャパシタ容量の低
下を招くという問題があった。
リコン等の下部電極上にキャパシタ絶縁膜として、高誘
電率絶縁膜を形成する場合、この絶縁膜において酸素欠
損が生じ、キャパシタのリーク電流が大きくなるという
問題があった。この酸素欠損を解決するため酸素を補う
場合に、下部電極の表面が酸化されキャパシタ容量の低
下を招くという問題があった。
【０００７】本発明は、前記実情に鑑みてなされたもの
で、リーク電流が小さく、信頼性の高い高誘電率絶縁膜
を形成することができる半導体装置の製造方法及びその
製造装置を提供することを目的とする。
で、リーク電流が小さく、信頼性の高い高誘電率絶縁膜
を形成することができる半導体装置の製造方法及びその
製造装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明第１においては、基板表面に形成された第１
の導電層上に金属酸化物からなる絶縁膜を形成する工程
と、前記基板を反応容器内に保持し、この反応容器内に
酸素を含むガスを導入し、このガスを前記基板の電位が
浮遊電位となるように励起することにより酸素ラジカル
を生成せしめるとともに、前記基板を大気開放せずに連
続で前記酸素ラジカルを含む雰囲気中で前記絶縁膜の熱
処理を行う工程と、前記絶縁膜上に第２の導電層を形成
する工程とを含むことを特徴とする半導体装置の製造方
法を提供する。
に、本発明第１においては、基板表面に形成された第１
の導電層上に金属酸化物からなる絶縁膜を形成する工程
と、前記基板を反応容器内に保持し、この反応容器内に
酸素を含むガスを導入し、このガスを前記基板の電位が
浮遊電位となるように励起することにより酸素ラジカル
を生成せしめるとともに、前記基板を大気開放せずに連
続で前記酸素ラジカルを含む雰囲気中で前記絶縁膜の熱
処理を行う工程と、前記絶縁膜上に第２の導電層を形成
する工程とを含むことを特徴とする半導体装置の製造方
法を提供する。
【０００９】本発明第２においては、基板表面に形成さ
れた第１の導電層上に金属酸化物からなる絶縁膜を形成
する工程と、前記基板を反応容器内に保持し、この容器
の外部で酸素を含むガスを励起することにより酸素ラジ
カルを生成せしめ、この酸素ラジカルを前記反応容器内
に導入するとともに、前記基板を大気開放せずに連続で
前記酸素ラジカルを含む雰囲気中で前記絶縁膜の熱処理
を行う工程と、前記絶縁膜上に第２の導電層を形成する
工程とを含むことを特徴とする半導体装置の製造方法を
提供する。
れた第１の導電層上に金属酸化物からなる絶縁膜を形成
する工程と、前記基板を反応容器内に保持し、この容器
の外部で酸素を含むガスを励起することにより酸素ラジ
カルを生成せしめ、この酸素ラジカルを前記反応容器内
に導入するとともに、前記基板を大気開放せずに連続で
前記酸素ラジカルを含む雰囲気中で前記絶縁膜の熱処理
を行う工程と、前記絶縁膜上に第２の導電層を形成する
工程とを含むことを特徴とする半導体装置の製造方法を
提供する。
【００１０】本発明第３においては、基板が収容されそ
の上に金属酸化物膜が成膜される第１の反応容器と、前
記基板が収容される第２の反応容器と、この反応容器内
の内壁又は内部に設けられた第１及び第２の電極の少な
くとも一方に高周波電力を印加する高周波電力印加手段
と、基板が保持され、浮遊電位となるように前記第２の
反応容器内に設置された基板保持部と、前記第２の反応
容器内の前記基板を加熱する基板加熱手段と、前記第２
の反応容器内に酸素を含むガスを導入するガス導入手段
と、前記第１及び第２の反応容器内をそれぞれ減圧に排
気する少なくとも一つの排気手段と、前記第１及び第２
の反応容器に対して接続され、かつ真空に排気され、こ
れらの反応容器の間で前記基板を搬送する真空搬送手段
とを備えたことを特徴とする半導体装置の製造装置を提
供する。
の上に金属酸化物膜が成膜される第１の反応容器と、前
記基板が収容される第２の反応容器と、この反応容器内
の内壁又は内部に設けられた第１及び第２の電極の少な
くとも一方に高周波電力を印加する高周波電力印加手段
と、基板が保持され、浮遊電位となるように前記第２の
反応容器内に設置された基板保持部と、前記第２の反応
容器内の前記基板を加熱する基板加熱手段と、前記第２
の反応容器内に酸素を含むガスを導入するガス導入手段
と、前記第１及び第２の反応容器内をそれぞれ減圧に排
気する少なくとも一つの排気手段と、前記第１及び第２
の反応容器に対して接続され、かつ真空に排気され、こ
れらの反応容器の間で前記基板を搬送する真空搬送手段
とを備えたことを特徴とする半導体装置の製造装置を提
供する。
【００１１】本発明第４においては、基板が収容されそ
の上に金属酸化物膜が成膜される第１の反応容器と、前
記基板が収容される第２の反応容器と、この反応容器の
外部に、この反応容器と接続して設けられる放電部と、
この放電部を介して前記第２の反応容器に酸素を含むガ
スを供給するするガス供給手段と、前記第２の反応容器
内の前記基板を加熱する基板加熱手段と、前記第１及び
第２の反応容器内をそれぞれ減圧に排気する少なくとも
一つの排気手段と、前記第１及び第２の反応容器に対し
て接続され、かつ真空に排気され、これらの反応容器の
間で前記基板を搬送する真空搬送手段とを備えたことを
特徴とする半導体装置の製造装置を提供する。
の上に金属酸化物膜が成膜される第１の反応容器と、前
記基板が収容される第２の反応容器と、この反応容器の
外部に、この反応容器と接続して設けられる放電部と、
この放電部を介して前記第２の反応容器に酸素を含むガ
スを供給するするガス供給手段と、前記第２の反応容器
内の前記基板を加熱する基板加熱手段と、前記第１及び
第２の反応容器内をそれぞれ減圧に排気する少なくとも
一つの排気手段と、前記第１及び第２の反応容器に対し
て接続され、かつ真空に排気され、これらの反応容器の
間で前記基板を搬送する真空搬送手段とを備えたことを
特徴とする半導体装置の製造装置を提供する。
【００１２】
【００１３】
【００１４】
【作用】金属酸化物からなる高誘電率絶縁膜を形成した
後で一度大気にさらすと水分等が高誘電率絶縁膜表面に
吸着したり高誘電率絶縁膜中に入り込むことになるが、
これらはその後高温の熱処理を行っても十分抜けきれず
逆に膜中の構造欠陥（特に後述する酸素欠損部）に取り
込まれることになる。水分等が金属酸化膜中に入るとト
ラップの原因となる等膜質の劣化につながる。また、金
属酸化膜は膜中に酸素欠損を生じ易くこれが電子のドナ
ーとなることによりリーク電流を増す原因となる。この
ような酸素欠損は酸素雰囲気中で熱処理をしても十分補
うことが難しく、従ってリーク電流を十分小さくするこ
とができない。
後で一度大気にさらすと水分等が高誘電率絶縁膜表面に
吸着したり高誘電率絶縁膜中に入り込むことになるが、
これらはその後高温の熱処理を行っても十分抜けきれず
逆に膜中の構造欠陥（特に後述する酸素欠損部）に取り
込まれることになる。水分等が金属酸化膜中に入るとト
ラップの原因となる等膜質の劣化につながる。また、金
属酸化膜は膜中に酸素欠損を生じ易くこれが電子のドナ
ーとなることによりリーク電流を増す原因となる。この
ような酸素欠損は酸素雰囲気中で熱処理をしても十分補
うことが難しく、従ってリーク電流を十分小さくするこ
とができない。
【００１５】本発明によれば、金属酸化物からなる高誘
電率絶縁膜を形成した後に、真空を破らず、減圧酸素雰
囲気中で熱処理を行うと、界面における酸化膜（例えば
ＳｉＯ2 膜）の形成を抑制して酸素欠損を十分補うこと
ができるため、キャパシタ容量を大きくかつリーク電流
を十分小さくすることができる。この酸素欠損消失の効
果は、酸化力の強い酸素ラジカル雰囲気で熱処理を行う
ことによって更にその効果を高めることが可能になる。
このような酸素ラジカルの形成は、減圧酸素中での放電
によって比較的容易になされる。酸素の放電はウエハの
熱処理室で同時に行っても良いが、外部での放電により
形成された酸素ラジカルを熱処理室へ導入するとさらに
良い。即ち、酸素ラジカルは寿命が比較的長く、また高
誘電率絶縁膜の表面から、徐々に内部に拡散して膜内に
導入される。従って、上記した界面において酸化膜は生
じにくく、酸素欠損を補うとともに誘電率の低下をさら
に効果的に防止することができる。
電率絶縁膜を形成した後に、真空を破らず、減圧酸素雰
囲気中で熱処理を行うと、界面における酸化膜（例えば
ＳｉＯ2 膜）の形成を抑制して酸素欠損を十分補うこと
ができるため、キャパシタ容量を大きくかつリーク電流
を十分小さくすることができる。この酸素欠損消失の効
果は、酸化力の強い酸素ラジカル雰囲気で熱処理を行う
ことによって更にその効果を高めることが可能になる。
このような酸素ラジカルの形成は、減圧酸素中での放電
によって比較的容易になされる。酸素の放電はウエハの
熱処理室で同時に行っても良いが、外部での放電により
形成された酸素ラジカルを熱処理室へ導入するとさらに
良い。即ち、酸素ラジカルは寿命が比較的長く、また高
誘電率絶縁膜の表面から、徐々に内部に拡散して膜内に
導入される。従って、上記した界面において酸化膜は生
じにくく、酸素欠損を補うとともに誘電率の低下をさら
に効果的に防止することができる。
【００１６】
【実施例】以下、本発明の実施例について詳細に説明す
る。図１は、本発明の第１乃至第４の実施例を説明する
ための工程断面図である。まず第１の実施例では、シリ
コン基板１上に素子分離領域２を形成した後、トランジ
スタのゲート電極（ワード線）３、ソース・ドレイン領
域となるｎ- 領域４を形成し、さらにビット線６を形成
する。その後、層間絶縁膜５を形成し、ソース・ドレイ
ン領域上にコンタクト孔を開孔し、下部電極となるｎ+
型多結晶シリコン７を形成する。ｎ+ 型多結晶シリコン
７はシリンダ型に形成し表面積を増している。その後表
面の自然酸化膜を除去した後、アンモニア雰囲気中で80
0 ℃の熱処理を施し表面に0.5 〜1.0 nmのシリコン窒化
膜８を形成する（図１（ａ））。
る。図１は、本発明の第１乃至第４の実施例を説明する
ための工程断面図である。まず第１の実施例では、シリ
コン基板１上に素子分離領域２を形成した後、トランジ
スタのゲート電極（ワード線）３、ソース・ドレイン領
域となるｎ- 領域４を形成し、さらにビット線６を形成
する。その後、層間絶縁膜５を形成し、ソース・ドレイ
ン領域上にコンタクト孔を開孔し、下部電極となるｎ+
型多結晶シリコン７を形成する。ｎ+ 型多結晶シリコン
７はシリンダ型に形成し表面積を増している。その後表
面の自然酸化膜を除去した後、アンモニア雰囲気中で80
0 ℃の熱処理を施し表面に0.5 〜1.0 nmのシリコン窒化
膜８を形成する（図１（ａ））。
【００１７】次に、本実施例において高誘電率絶縁膜を
成膜した後、減圧酸素雰囲気下で熱処理を行う。図２は
この成膜、熱処理の用いた半導体装置の製造装置の概略
図である。
成膜した後、減圧酸素雰囲気下で熱処理を行う。図２は
この成膜、熱処理の用いた半導体装置の製造装置の概略
図である。
【００１８】この図に示すように、高誘電率絶縁膜を形
成するための反応室１１Ａ内には、ウエハ１´を加熱す
るためのヒーター１１ａを備えた試料台１１ｂが配置さ
れ、さらにこの反応室１１Ａにはと原料ガスを導入する
ためのガス導入ノズル１５さらに排気系のターボ分子ポ
ンプ１３を介してドライポンプ１４が接続されており、
減圧酸素雰囲気下で熱処理を行うための熱処理室１１Ｂ
内にはウエハを加熱するためのヒーター１１ｃを備えた
加熱体が配置され、さらにこの反応室１１Ｂには酸素を
含むガスを導入するためのガス導入ノズル１５、さらに
排気系のターボ分子ポンプ１３を介してドライポンプ１
４が接続されている。上記反応室１１Ａと熱処理室１１
Ｂとは搬送室１１Ｃを備えた真空搬送系で接続されてい
る。この搬送室１１Ｃは反応室１１Ａ及び熱処理室１１
Ｂに対してそれぞれアイソレーションバルブ１６を介し
て接続されている。なお、ヒーター１１ｃは赤外線ラン
プのようなランプヒーターでもウエハに直接接触するホ
ットプレートタイプのヒーターでも良い。ランプヒータ
ーを用いる場合は、上記ヒーター１１ｃを備えた加熱体
とウエハの間にサセプター１２を設置し、このサセプタ
ー１２の上にウエハ１´を載せる。また、本発明では反
応室と熱処理室をそれぞれ別に設けたが、これは高誘電
率絶縁膜を形成する温度と減圧酸素雰囲気下で熱処理す
る温度が異なるためである。
成するための反応室１１Ａ内には、ウエハ１´を加熱す
るためのヒーター１１ａを備えた試料台１１ｂが配置さ
れ、さらにこの反応室１１Ａにはと原料ガスを導入する
ためのガス導入ノズル１５さらに排気系のターボ分子ポ
ンプ１３を介してドライポンプ１４が接続されており、
減圧酸素雰囲気下で熱処理を行うための熱処理室１１Ｂ
内にはウエハを加熱するためのヒーター１１ｃを備えた
加熱体が配置され、さらにこの反応室１１Ｂには酸素を
含むガスを導入するためのガス導入ノズル１５、さらに
排気系のターボ分子ポンプ１３を介してドライポンプ１
４が接続されている。上記反応室１１Ａと熱処理室１１
Ｂとは搬送室１１Ｃを備えた真空搬送系で接続されてい
る。この搬送室１１Ｃは反応室１１Ａ及び熱処理室１１
Ｂに対してそれぞれアイソレーションバルブ１６を介し
て接続されている。なお、ヒーター１１ｃは赤外線ラン
プのようなランプヒーターでもウエハに直接接触するホ
ットプレートタイプのヒーターでも良い。ランプヒータ
ーを用いる場合は、上記ヒーター１１ｃを備えた加熱体
とウエハの間にサセプター１２を設置し、このサセプタ
ー１２の上にウエハ１´を載せる。また、本発明では反
応室と熱処理室をそれぞれ別に設けたが、これは高誘電
率絶縁膜を形成する温度と減圧酸素雰囲気下で熱処理す
る温度が異なるためである。
【００１９】上記装置において、ウエハ１´はロード・
アンロード室１１Ｄに搬入され、このロード・アンロー
ド室１１Ｄは真空引きされる。この後、搬送室１１ｃに
設けられたアームにより、ウエハ１´は反応室１１Ａま
たは熱処理室１１Ｂに搬送され、成膜・処理され、再び
ロード・アンロード室１１Ｄに戻された後、大気に出さ
れる。なお、ロード室とアンロード室を別々に設けるこ
ともできる。
アンロード室１１Ｄに搬入され、このロード・アンロー
ド室１１Ｄは真空引きされる。この後、搬送室１１ｃに
設けられたアームにより、ウエハ１´は反応室１１Ａま
たは熱処理室１１Ｂに搬送され、成膜・処理され、再び
ロード・アンロード室１１Ｄに戻された後、大気に出さ
れる。なお、ロード室とアンロード室を別々に設けるこ
ともできる。
【００２０】上記した装置を用いて、ウエハ温度300 〜
500 ℃でＴａ（ＯＣ2 Ｈ5 ）5 及びＯ2 を導入し、0.1
〜0.7Torr でＴａ2 Ｏ5 膜９を16nm形成する。その後、
大気にさらすことなく0.1 〜3.0Torr の酸素中400 〜80
0 ℃で熱処理を行う（図１（ｂ））。
500 ℃でＴａ（ＯＣ2 Ｈ5 ）5 及びＯ2 を導入し、0.1
〜0.7Torr でＴａ2 Ｏ5 膜９を16nm形成する。その後、
大気にさらすことなく0.1 〜3.0Torr の酸素中400 〜80
0 ℃で熱処理を行う（図１（ｂ））。
【００２１】その後、ＴａＣｌ4 及びＮＨ3 を用いたＣ
ＶＤにより、上部電極として、例えばＴｉＮ薄膜１０を
形成する（図１（ｃ））。その後、通常の写真食刻法に
よりレジストパターンをマスクとして、電極の加工を行
う。
ＶＤにより、上部電極として、例えばＴｉＮ薄膜１０を
形成する（図１（ｃ））。その後、通常の写真食刻法に
よりレジストパターンをマスクとして、電極の加工を行
う。
【００２２】上記第１の実施例は、Ｔａ2 Ｏ5 膜を形成
した後に、大気解放せずに連続で減圧酸素雰囲気中で熱
処理を行っている。減圧酸素雰囲気中で熱処理をするこ
とにより、下地シリコン表面に誘電率の小さいＳｉＯ2
膜は形成されず、非結晶状態にあるＴａ2 Ｏ5 膜を結晶
化させ、高誘電率絶縁膜を形成することができる。ま
た、大気解放していないため、Ｔａ2 Ｏ5 膜形成時に欠
損した酸素を補うことができ、酸素欠損による前記膜の
リーク電流を十分低く押さえることができる。
した後に、大気解放せずに連続で減圧酸素雰囲気中で熱
処理を行っている。減圧酸素雰囲気中で熱処理をするこ
とにより、下地シリコン表面に誘電率の小さいＳｉＯ2
膜は形成されず、非結晶状態にあるＴａ2 Ｏ5 膜を結晶
化させ、高誘電率絶縁膜を形成することができる。ま
た、大気解放していないため、Ｔａ2 Ｏ5 膜形成時に欠
損した酸素を補うことができ、酸素欠損による前記膜の
リーク電流を十分低く押さえることができる。
【００２３】次に第２の実施例について説明する。この
実施例においても、図１を用いて説明を行うとする。第
２の実施例が第１の実施例と異なる点は、Ｔａ2 Ｏ5 膜
を形成した後、大気にさらすことなく0.1 〜3.0Torr の
酸素中300 〜500 ℃で、1 〜10分間、50〜300 ＷのＲＦ
放電による酸素プラズマ雰囲気中で熱処理する点であ
る。その後のキャパシタ電極であるＴｉＮ薄膜の形成及
びその加工は第１の実施例と同様に行う。
実施例においても、図１を用いて説明を行うとする。第
２の実施例が第１の実施例と異なる点は、Ｔａ2 Ｏ5 膜
を形成した後、大気にさらすことなく0.1 〜3.0Torr の
酸素中300 〜500 ℃で、1 〜10分間、50〜300 ＷのＲＦ
放電による酸素プラズマ雰囲気中で熱処理する点であ
る。その後のキャパシタ電極であるＴｉＮ薄膜の形成及
びその加工は第１の実施例と同様に行う。
【００２４】図３は、本実施例を行うための半導体装置
の製造装置の概略図である。本製造装置が前記製造装置
と異なる点は熱処理室に放電用電極１７を備えている点
である。電極１７にはＲＦ発生器１８よりＲＦ電力が印
加される。放電用電極は平行平板型でも良い（図３
（ａ）の１７ａ、１７ａ´）が、チャンバー壁全体を電
極としたアンテナ電極型とするとなお良く（図３（ｂ）
１７ｂ、１７ｂ´）、絶縁膜の下地材料の酸化をさらに
抑え効率よく、その酸化欠損を補うことができる。
の製造装置の概略図である。本製造装置が前記製造装置
と異なる点は熱処理室に放電用電極１７を備えている点
である。電極１７にはＲＦ発生器１８よりＲＦ電力が印
加される。放電用電極は平行平板型でも良い（図３
（ａ）の１７ａ、１７ａ´）が、チャンバー壁全体を電
極としたアンテナ電極型とするとなお良く（図３（ｂ）
１７ｂ、１７ｂ´）、絶縁膜の下地材料の酸化をさらに
抑え効率よく、その酸化欠損を補うことができる。
【００２５】その主な理由は、アンテナ電極型であれ
ば、基板に対し直接ＲＦ電力が印加されず、その電位が
浮遊電位となるので、発生した酸素プラズマ中のイオン
が高誘電率絶縁膜に対して引き込まれにくくなり、主と
して酸素ラジカルの形で酸素がこの絶縁膜中に導入され
るからだと思われる。即ち、酸素プラズマ中のイオン
は、高誘電率絶縁膜に対して、大きなエネルギーをもっ
て注入されるので、この絶縁膜の膜厚が薄い場合は、そ
の下地のシリコン等の表面に酸素イオンが多量に到達す
るようになり、この表面での酸化が進みやすい。これに
対して、酸素ラジカルは絶縁膜も表面から徐々に内部に
拡散して膜内に導入されるので、主として酸素ラジカル
により絶縁膜の酸素欠損を補うようにすれば、上記した
下地の酸化をより効果的に抑えつつ欠損酸素の補充を行
うことができる。
ば、基板に対し直接ＲＦ電力が印加されず、その電位が
浮遊電位となるので、発生した酸素プラズマ中のイオン
が高誘電率絶縁膜に対して引き込まれにくくなり、主と
して酸素ラジカルの形で酸素がこの絶縁膜中に導入され
るからだと思われる。即ち、酸素プラズマ中のイオン
は、高誘電率絶縁膜に対して、大きなエネルギーをもっ
て注入されるので、この絶縁膜の膜厚が薄い場合は、そ
の下地のシリコン等の表面に酸素イオンが多量に到達す
るようになり、この表面での酸化が進みやすい。これに
対して、酸素ラジカルは絶縁膜も表面から徐々に内部に
拡散して膜内に導入されるので、主として酸素ラジカル
により絶縁膜の酸素欠損を補うようにすれば、上記した
下地の酸化をより効果的に抑えつつ欠損酸素の補充を行
うことができる。
【００２６】また上記実施例において、上部電極ＴｉＮ
薄膜１０の形成後に、1.0 ×10-5Torr以下の真空また
は、常圧以下の窒素またはアルゴン中500 〜800 ℃で熱
処理を行うことにより、ＴｉＮ薄膜１０により過剰の酸
素の混入を防止することができ、より良質な高誘電率絶
縁膜を形成することができる。
薄膜１０の形成後に、1.0 ×10-5Torr以下の真空また
は、常圧以下の窒素またはアルゴン中500 〜800 ℃で熱
処理を行うことにより、ＴｉＮ薄膜１０により過剰の酸
素の混入を防止することができ、より良質な高誘電率絶
縁膜を形成することができる。
【００２７】次に第３の実施例について説明する。この
実施例においても、図１を用いて説明を行うとする。第
３の実施例が第１の実施例と異なる点は、Ｔａ2 Ｏ5 膜
を形成した後、大気にさらすことなく、1 〜10分間、50
〜700 Ｗのマイクロ波放電による酸素プラズマを、0.1
〜3.0Torr の酸素中500 〜850 ℃に加熱したウエハ上に
導入する点である。その後のＴｉＮ薄膜の形成及びキャ
パシタ・電極の加工は第１の実施例と同様に行う。
実施例においても、図１を用いて説明を行うとする。第
３の実施例が第１の実施例と異なる点は、Ｔａ2 Ｏ5 膜
を形成した後、大気にさらすことなく、1 〜10分間、50
〜700 Ｗのマイクロ波放電による酸素プラズマを、0.1
〜3.0Torr の酸素中500 〜850 ℃に加熱したウエハ上に
導入する点である。その後のＴｉＮ薄膜の形成及びキャ
パシタ・電極の加工は第１の実施例と同様に行う。
【００２８】図４は、本実施例を行うための半導体装置
の製造装置の概略図である。本製造装置が図２及び図３
に示した製造装置と異なる点は、熱処理室に酸素プラズ
マを独立に供給するための放電部が熱処理室１１Ｂ−３
に接続されている点である。図４（ａ）はダウンフロー
型の装置である。マイクロ波はマイクロ波発生器２１よ
り、導波管２０を通り放電部１９へ導入され、酸素プラ
ズマを発生する。この酸素プラズマを輸送管２２を通し
て熱処理室１１Ｂ−３に導入するものである。図４
（ｂ）はＥＣＲ（Electron Cyclotron Resonance ）
型の装置である。マイクロ波発生器２１で３発生したマ
イクロ波は導波管２０により放電部１９へ導入され、励
磁コイル２３により、酸素プラズマが発生する。
の製造装置の概略図である。本製造装置が図２及び図３
に示した製造装置と異なる点は、熱処理室に酸素プラズ
マを独立に供給するための放電部が熱処理室１１Ｂ−３
に接続されている点である。図４（ａ）はダウンフロー
型の装置である。マイクロ波はマイクロ波発生器２１よ
り、導波管２０を通り放電部１９へ導入され、酸素プラ
ズマを発生する。この酸素プラズマを輸送管２２を通し
て熱処理室１１Ｂ−３に導入するものである。図４
（ｂ）はＥＣＲ（Electron Cyclotron Resonance ）
型の装置である。マイクロ波発生器２１で３発生したマ
イクロ波は導波管２０により放電部１９へ導入され、励
磁コイル２３により、酸素プラズマが発生する。
【００２９】なお、図４及び前述した図３で、熱処理室
に酸素プラズマを発生させる電極等を備えている装置に
ついて説明したが、放電用電極は、反応室に備えられて
いても良く、また、反応室に酸素プラズマを供給するた
めの放電部が接続されていても良い。
に酸素プラズマを発生させる電極等を備えている装置に
ついて説明したが、放電用電極は、反応室に備えられて
いても良く、また、反応室に酸素プラズマを供給するた
めの放電部が接続されていても良い。
【００３０】上記第２及び第３の実施例は、Ｔａ2 Ｏ5
膜を形成した後に、大気解放せずに連続で酸素ラジカル
を含む酸素雰囲気中で熱処理を行っている。酸素ラジカ
ルは酸化力が強いため、酸素ラジカルを含む酸素雰囲気
中で熱処理をすることにより、Ｔａ2 Ｏ5 膜形成時に欠
損した酸素を前記第１の実施例に比べても大幅に補うこ
とができ、酸素欠損による前記膜のリーク電流をかなり
低く抑えることができる。また上記したように、酸素ラ
ジカルが支配的となる条件下では、絶縁膜の下地材料の
酸化もほとんどない。
膜を形成した後に、大気解放せずに連続で酸素ラジカル
を含む酸素雰囲気中で熱処理を行っている。酸素ラジカ
ルは酸化力が強いため、酸素ラジカルを含む酸素雰囲気
中で熱処理をすることにより、Ｔａ2 Ｏ5 膜形成時に欠
損した酸素を前記第１の実施例に比べても大幅に補うこ
とができ、酸素欠損による前記膜のリーク電流をかなり
低く抑えることができる。また上記したように、酸素ラ
ジカルが支配的となる条件下では、絶縁膜の下地材料の
酸化もほとんどない。
【００３１】次に第４の実施例について説明する。この
実施例においても、図１を用いて説明を行うとする。ま
た本実施例では、図３に示す装置を用いた。第４の実施
例が第１の実施例と異なる点は、Ｔａ2 Ｏ5 膜９を形成
した後、大気にさらすことなく300 〜500 ℃で、1 〜10
分間、50〜300 ＷのＲＦ波放電による酸素プラズマ中に
さらした後、大気にさらすことなく0.1 〜3.0Torr の酸
素中500 〜800 ℃で熱処理を行う点である。その後のTi
N 薄膜の形成及びキャパシタ・電極の加工は第１の実施
例と同様に行う。
実施例においても、図１を用いて説明を行うとする。ま
た本実施例では、図３に示す装置を用いた。第４の実施
例が第１の実施例と異なる点は、Ｔａ2 Ｏ5 膜９を形成
した後、大気にさらすことなく300 〜500 ℃で、1 〜10
分間、50〜300 ＷのＲＦ波放電による酸素プラズマ中に
さらした後、大気にさらすことなく0.1 〜3.0Torr の酸
素中500 〜800 ℃で熱処理を行う点である。その後のTi
N 薄膜の形成及びキャパシタ・電極の加工は第１の実施
例と同様に行う。
【００３２】上記第４の実施例は、Ｔａ2 Ｏ5 膜を形成
した後に、大気解放せずに連続で酸素ラジカルを含む酸
素雰囲気中で熱処理を行い、さらに、大気解放せずに連
続で減圧酸素雰囲気中で熱処理を行っている。本実施例
は、前記温度範囲内で、熱処理を２回に分けて行うこと
により、前記第１乃至第３の実施例と同等またはそれ以
上に、前記膜の誘電率の低下を防止するとともにこのリ
ーク電流を低く抑えることができる。
した後に、大気解放せずに連続で酸素ラジカルを含む酸
素雰囲気中で熱処理を行い、さらに、大気解放せずに連
続で減圧酸素雰囲気中で熱処理を行っている。本実施例
は、前記温度範囲内で、熱処理を２回に分けて行うこと
により、前記第１乃至第３の実施例と同等またはそれ以
上に、前記膜の誘電率の低下を防止するとともにこのリ
ーク電流を低く抑えることができる。
【００３３】なお、図３（ｂ）及び図４（ａ）、（ｂ）
の装置を用いて、高誘電率絶縁膜を形成した場合のリー
ク電流と、従来の方法で形成した場合のリーク電流とを
比較すると図６のようになり、本発明の方がリーク電流
が大幅に小さくなる。また、本発明で形成したＴａ2 Ｏ
5 の比誘電率は３５〜３６となり従来の方法で形成した
Ｔａ2 Ｏ5 の比誘電率２０〜２１に比べ高い誘電率が得
られることがわかった。
の装置を用いて、高誘電率絶縁膜を形成した場合のリー
ク電流と、従来の方法で形成した場合のリーク電流とを
比較すると図６のようになり、本発明の方がリーク電流
が大幅に小さくなる。また、本発明で形成したＴａ2 Ｏ
5 の比誘電率は３５〜３６となり従来の方法で形成した
Ｔａ2 Ｏ5 の比誘電率２０〜２１に比べ高い誘電率が得
られることがわかった。
【００３４】以上、ストレージノード電極をシリンダ構
造とした場合のＤＲＡＭセルキャパシタに対してＴａ2
Ｏ5 膜９をＣＶＤ法で形成する方法について述べたが、
シリンダ型のストレジノード電極を用いた場合以外にも
適用可能であり、その場合ＣＶＤ法だけでなくスパッタ
法によるＴａ2 Ｏ5 成膜の場合にも本発明を実施するこ
とができる。
造とした場合のＤＲＡＭセルキャパシタに対してＴａ2
Ｏ5 膜９をＣＶＤ法で形成する方法について述べたが、
シリンダ型のストレジノード電極を用いた場合以外にも
適用可能であり、その場合ＣＶＤ法だけでなくスパッタ
法によるＴａ2 Ｏ5 成膜の場合にも本発明を実施するこ
とができる。
【００３５】図５は、スパッタ法で高誘電率絶縁膜を形
成する場合の半導体装置の製造装置の概略図である。本
製造装置が図２乃至図４に示した製造装置と異なる点
は、反応室にスパッタ用ターゲット２４を備えている点
である。この装置等において、ターゲット２４としてＴ
ａターゲットを用いて酸素とアルゴンの混合ガス中でス
パッタすることにより、Ｔａ2 Ｏ5 膜を形成する化成ス
パッタ法やタンタル酸化物をターゲットとして用いてＴ
ａ2 Ｏ5 膜を形成するスパッタ法を実施できる。
成する場合の半導体装置の製造装置の概略図である。本
製造装置が図２乃至図４に示した製造装置と異なる点
は、反応室にスパッタ用ターゲット２４を備えている点
である。この装置等において、ターゲット２４としてＴ
ａターゲットを用いて酸素とアルゴンの混合ガス中でス
パッタすることにより、Ｔａ2 Ｏ5 膜を形成する化成ス
パッタ法やタンタル酸化物をターゲットとして用いてＴ
ａ2 Ｏ5 膜を形成するスパッタ法を実施できる。
【００３６】以上の方法で高誘電率絶縁膜を形成した場
合のリーク電流と従来の方法で形成した場合のリーク電
流を比較すると図６のようになり、本発明の方がリーク
電流が大幅に小さくなる。また、本発明で形成したＴａ
2 Ｏ5 の比誘電率は３５〜３６となり従来の方法で形成
したＴａ2 Ｏ5 の比誘電率２４〜２５に比べ高い誘電率
が得られることがわかった。
合のリーク電流と従来の方法で形成した場合のリーク電
流を比較すると図６のようになり、本発明の方がリーク
電流が大幅に小さくなる。また、本発明で形成したＴａ
2 Ｏ5 の比誘電率は３５〜３６となり従来の方法で形成
したＴａ2 Ｏ5 の比誘電率２４〜２５に比べ高い誘電率
が得られることがわかった。
【００３７】また、金属酸化物からなる高誘電率絶縁膜
はＴａ2 Ｏ5 膜だけに限らず、ＳｒＴｉＯ3 、ＢａＴｉ
Ｏ3 、Ｐｂ（Ｚｒx Ｔｉ1-x ）Ｏ3 などの金属酸化物か
らなる高誘電率絶縁膜についても本発明を実施できる。
また、キャパシタ上下の電極材料もｎ+ 型多結晶シリコ
ン、ＴｉＮに限らず他の導電体例えばＷ、Ｍｏ、Ｐｔ、
Ｎｉ等を用いることができる。その他、本発明の要旨を
逸脱しない範囲で種々変形して実施することができる。
はＴａ2 Ｏ5 膜だけに限らず、ＳｒＴｉＯ3 、ＢａＴｉ
Ｏ3 、Ｐｂ（Ｚｒx Ｔｉ1-x ）Ｏ3 などの金属酸化物か
らなる高誘電率絶縁膜についても本発明を実施できる。
また、キャパシタ上下の電極材料もｎ+ 型多結晶シリコ
ン、ＴｉＮに限らず他の導電体例えばＷ、Ｍｏ、Ｐｔ、
Ｎｉ等を用いることができる。その他、本発明の要旨を
逸脱しない範囲で種々変形して実施することができる。
【００３８】
【発明の効果】以上説明してきたように、本発明の方法
によれば、金属酸化物からなる高誘電率絶縁膜を形成し
た後に真空を破らずに熱処理を行うことにより、誘電率
の高く、リーク電流の小さい高誘電率絶縁膜を形成する
ことができる。
によれば、金属酸化物からなる高誘電率絶縁膜を形成し
た後に真空を破らずに熱処理を行うことにより、誘電率
の高く、リーク電流の小さい高誘電率絶縁膜を形成する
ことができる。
【図１】 本発明の第１乃至第４の実施例を説明するた
めの工程断面図。
めの工程断面図。
【図２】 本発明の第１の実施例を説明するための装置
概略図。
概略図。
【図３】 本発明の第２及び第４の実施例を説明するた
めの装置概略図。
めの装置概略図。
【図４】 本発明の第３の実施例を説明するための装置
概略図。
概略図。
【図５】 本発明の第１乃至第４の実施例にいおいて、
スパッタ法でＴａ2 Ｏ5を形成する場合の実施例を説明
するための装置概略図
スパッタ法でＴａ2 Ｏ5を形成する場合の実施例を説明
するための装置概略図
【図６】 本発明と従来例を比較するためのリーク電流
特性図。
特性図。
１・・・シリコン基板 ２・・・素子分離酸化膜 ３・・・ゲート電極 ４・・・拡散層 ５・・・層間絶縁膜 ６・・・ビット線 ７・・・ｎ+ 多結晶シリコン ８・・・シリコン窒化物 ９・・・Ｔａ2 Ｏ5 膜 １０・・ＴｉＮ膜 １１ａ、ｃ・・ヒーター １２・・サセプター １３・・ターボ分子ポンプ １４・・ドライポンプ １５・・ガス導入ノズル １６・・アイソレーションバルブ １７・・放電用電極 １８・・ＲＦ発生器 １９・・放電部 ２０・・導波管 ２１・・マイクロ波発生器 ２２・・輸送管 ２３・・励磁コイル ２４・・スパッタ用ターゲット
フロントページの続き (56)参考文献 特開 平６−196654（ＪＰ，Ａ) 特開 平６−163527（ＪＰ，Ａ) 特開 平６−163519（ＪＰ，Ａ) 特開 平６−200366（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/314 H01L 21/822 H01L 21/8242 H01L 27/108
Claims (6)
- 【請求項１】 基板表面に形成された第１の導電層上に
金属酸化物からなる絶縁膜を形成する工程と、 前記基板を反応容器内に保持し、この反応容器内に酸素
を含むガスを導入し、このガスを前記基板の電位が浮遊
電位となるように励起することにより酸素ラジカルを生
成せしめるとともに、前記基板を大気開放せずに連続で
前記酸素ラジカルを含む雰囲気中で前記絶縁膜の熱処理
を行う工程と、 前記絶縁膜上に第２の導電層を形成する工程とを含むこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 基板表面に形成された第１の導電層上に
金属酸化物からなる絶縁膜を形成する工程と、 前記基板を反応容器内に保持し、この容器の外部で酸素
を含むガスを励起することにより酸素ラジカルを生成せ
しめ、この酸素ラジカルを前記反応容器内に導入すると
ともに、前記基板を大気開放せずに連続で前記酸素ラジ
カルを含む雰囲気中で前記絶縁膜の熱処理を行う工程
と、 前記絶縁膜上に第２の導電層を形成する工程とを含むこ
とを特徴とする半導体装置の製造方法。 - 【請求項３】 前記酸素ラジカルを含む雰囲気中で前記
絶縁膜の熱処理を行う時の温度を３００〜５００℃に設
定することを特徴とする請求項１及び請求項２に記載の
半導体装置の製造方法。 - 【請求項４】 前記絶縁膜の熱処理は、前記第２の導電
層を形成した後に行うものであることを特徴とする請求
項１及び請求項２に記載の半導体装置の製造方法。 - 【請求項５】 基板が収容されその上に金属酸化物膜が
成膜される第１の反応容器と、 前記基板が収容される第２の反応容器と、 この反応容器内の内壁又は内部に設けられた第１及び第
２の電極の少なくとも一方に高周波電力を印加する高周
波電力印加手段と、 基板が保持され、浮遊電位となるように前記第２の反応
容器内に設置された基板保持部と、 前記第２の反応容器内の前記基板を加熱する基板加熱手
段と、 前記第２の反応容器内に酸素を含むガスを導入するガス
導入手段と、 前記第１及び第２の反応容器内をそれぞれ減圧に排気す
る少なくとも一つの排気手段と、 前記第１及び第２の反応容器に対して接続され、かつ真
空に排気され、これらの反応容器の間で前記基板を搬送
する真空搬送手段とを備えたことを特徴とする半導体装
置の製造装置。 - 【請求項６】 基板が収容されその上に金属酸化物膜が
成膜される第１の反応容器と、 前記基板が収容される第２の反応容器と、 この反応容器の外部に、この反応容器と接続して設けら
れる放電部と、 この放電部を介して前記第２の反応容器に酸素を含むガ
スを供給するするガス供給手段と、 前記第２の反応容器内の前記基板を加熱する基板加熱手
段と、 前記第１及び第２の反応容器内をそれぞれ減圧に排気す
る少なくとも一つの排気手段と、 前記第１及び第２の反応容器に対して接続され、かつ真
空に排気され、これらの反応容器の間で前記基板を搬送
する真空搬送手段とを備えたことを特徴とする半導体装
置の製造装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14998293A JP3230901B2 (ja) | 1993-06-22 | 1993-06-22 | 半導体装置の製造方法及びその製造装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14998293A JP3230901B2 (ja) | 1993-06-22 | 1993-06-22 | 半導体装置の製造方法及びその製造装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0714986A JPH0714986A (ja) | 1995-01-17 |
| JP3230901B2 true JP3230901B2 (ja) | 2001-11-19 |
Family
ID=15486885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14998293A Expired - Fee Related JP3230901B2 (ja) | 1993-06-22 | 1993-06-22 | 半導体装置の製造方法及びその製造装置 |
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| Country | Link |
|---|---|
| JP (1) | JP3230901B2 (ja) |
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| KR100269314B1 (ko) * | 1997-02-17 | 2000-10-16 | 윤종용 | 플라즈마처리를이용한반도체장치의커패시터제조방법 |
| JPH1154721A (ja) | 1997-07-29 | 1999-02-26 | Nec Corp | 半導体装置の製造方法および製造装置 |
| JP4856297B2 (ja) * | 1997-12-02 | 2012-01-18 | 公益財団法人国際科学振興財団 | 半導体装置の製造方法 |
| US6495412B1 (en) | 1998-09-11 | 2002-12-17 | Fujitsu Limited | Semiconductor device having a ferroelectric capacitor and a fabrication process thereof |
| JP3768357B2 (ja) * | 1998-12-01 | 2006-04-19 | 富士通株式会社 | 高誘電体キャパシタの製造方法 |
| KR100321702B1 (ko) * | 1998-12-22 | 2002-03-08 | 박종섭 | 탄탈륨 산화막 형성 방법 및 그를 이용한 탄탈륨 산화막 캐패시터 제조 방법 |
| US6265260B1 (en) * | 1999-01-12 | 2001-07-24 | Lucent Technologies Inc. | Method for making an integrated circuit capacitor including tantalum pentoxide |
| KR100335775B1 (ko) * | 1999-06-25 | 2002-05-09 | 박종섭 | 반도체 소자의 캐패시터 제조 방법 |
| KR100328454B1 (ko) * | 1999-06-29 | 2002-03-16 | 박종섭 | 반도체 소자의 캐패시터 제조 방법 |
| KR100482753B1 (ko) * | 1999-11-09 | 2005-04-14 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조방법 |
| KR100705926B1 (ko) * | 1999-12-22 | 2007-04-11 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조방법 |
| GB2361244B (en) * | 2000-04-14 | 2004-02-11 | Trikon Holdings Ltd | A method of depositing dielectric |
| KR100848423B1 (ko) * | 2000-09-19 | 2008-07-28 | 맷슨 테크놀로지, 인크. | 유전체 코팅 및 유전체 코팅을 형성하는 방법 |
| JP2004039821A (ja) | 2002-07-02 | 2004-02-05 | Elpida Memory Inc | 半導体装置の製造方法 |
| US7163877B2 (en) * | 2004-08-18 | 2007-01-16 | Tokyo Electron Limited | Method and system for modifying a gate dielectric stack containing a high-k layer using plasma processing |
| JP4616359B2 (ja) * | 2007-01-09 | 2011-01-19 | 韓國電子通信研究院 | 電子素子用ＺｎＯ半導体膜の形成方法及び前記半導体膜を含む薄膜トランジスタ |
| JP6419472B2 (ja) * | 2014-01-27 | 2018-11-07 | スタンレー電気株式会社 | ｐ型ＺｎＯ系半導体層の製造方法、及び、ＺｎＯ系半導体素子の製造方法 |
-
1993
- 1993-06-22 JP JP14998293A patent/JP3230901B2/ja not_active Expired - Fee Related
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| JPH0714986A (ja) | 1995-01-17 |
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