JP2004111747A - 半導体基板の処理方法及び半導体素子 - Google Patents
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Links
- 238000000034 method Methods 0.000 title claims abstract description 96
- 239000000758 substrate Substances 0.000 title claims abstract description 82
- 239000004065 semiconductor Substances 0.000 title claims abstract description 80
- 238000012545 processing Methods 0.000 title claims abstract description 39
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims abstract description 15
- 238000005530 etching Methods 0.000 claims abstract description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 13
- 239000012212 insulator Substances 0.000 claims description 12
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 11
- 238000010301 surface-oxidation reaction Methods 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 238000009413 insulation Methods 0.000 abstract 1
- 239000010408 film Substances 0.000 description 61
- 238000010438 heat treatment Methods 0.000 description 19
- 238000003672 processing method Methods 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 7
- 239000001301 oxygen Substances 0.000 description 7
- 229910052760 oxygen Inorganic materials 0.000 description 7
- 238000011156 evaluation Methods 0.000 description 6
- 239000007789 gas Substances 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 239000001257 hydrogen Substances 0.000 description 5
- 229910052739 hydrogen Inorganic materials 0.000 description 5
- 238000013508 migration Methods 0.000 description 5
- 230000005012 migration Effects 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 230000003028 elevating effect Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000010453 quartz Substances 0.000 description 2
- 229910001220 stainless steel Inorganic materials 0.000 description 2
- 239000010935 stainless steel Substances 0.000 description 2
- 230000003746 surface roughness Effects 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 235000012431 wafers Nutrition 0.000 description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000003795 desorption Methods 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- 238000005243 fluidization Methods 0.000 description 1
- 125000002887 hydroxy group Chemical group [H]O* 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67011—Apparatus for manufacture or treatment
- H01L21/67098—Apparatus for thermal treatment
- H01L21/67109—Apparatus for thermal treatment mainly by convection
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
- H01L21/3247—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering for altering the shape, e.g. smoothing the surface
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
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Abstract
【解決手段】半導体基板W上に第1の絶縁膜12と第2の絶縁膜14を順次形成する工程と、前記第1及び第2の絶縁膜を含んで前記半導体基板の表面をエッチングすることにより所定のパターンの溝部16を形成するエッチング工程と、前記半導体基板の上面であって前記溝部に晒されている角部を丸めるための丸め工程と、を有する半導体基板の処理方法において、前記丸め工程は、プロセス温度Tが850℃<T<1050℃の範囲内であって、プロセス圧力Pが0.01kpa≦P<30kpaの範囲内で設定された水素ガス雰囲気中で行われる。
【選択図】 図2
Description
【発明の属する技術分野】
本発明は、シリコン基板等の表面に、いわゆる溝部(以下、トレンチとも称す)を形成する際の処理方法及び半導体素子に関する。
【0002】
【従来の技術】
一般に、シリコン基板や化合物半導体基板の表面に、各種の素子、例えばトランジスタ等を形成する場合には、トランジスタ間の素子分離を行うために、半導体基板の表面に、所定のパターンで溝部、すなわちトレンチを形成し、このトレンチ内をシリコン酸化膜等の絶縁物により埋め込んで、各素子毎に電気的に分離することが行われている。
図8は半導体基板の表面に形成したトレンチに絶縁物を埋め込んで素子分離を行った状態を示す部分拡大図である。図8に示すように、半導体基板Wの表面をパターンエッチングすることにより形成したトレンチ内に例えばシリコン酸化膜等よりなる絶縁物2が埋め込まれており、この絶縁物2により各素子4を囲むことによって各素子4が電気的に分離されている。ここで、素子4としては例えばゲート酸化膜6上にゲート電極8を積層してなるトランジスタが示されている。
【0003】
ところで、半導体基板Wの表面にトレンチを形成するために、この表面をエッチングする際、トレンチを区画する基板表面の角部10が例えば90度程度の角度で鋭く角ばってしまうことは避けられない。
このように、角部10が角ばった状態で半導体基板Wの表面に、ゲート酸化膜6を形成するための酸化膜を形成すると、上記角部10における酸化速度が遅くなる傾向になるので、この角部10におけるゲート酸化膜6の膜厚H1が他の部分と比較してかなり薄くなってしまう。このように、局部的にゲート酸化膜6の膜厚が薄くなってしまうと、角ばった角部10には電界集中が発生することからこの角部10の薄くなったゲート酸化膜6からリーク電流が発生してしまう不都合が生ずる。
【0004】
そこで、従来にあっては角部10におけるゲート酸化膜の薄膜化を防止するために上記トレンチを区画する角部の部分に丸味を持たせる処理方法が採用されている。図9はトレンチを区画する角部に丸味を持たせるようにした従来の半導体基板の処理方法を説明するための工程図、図10は図9に示す処理方法を行った後に最終的に形成される素子の部分を示す拡大図である。
まず、図9(A)に示すように、半導体基板Wの表面に例えばシリコン酸化膜等よりなる第1の絶縁膜12と、例えばシリコン窒化膜等よりなる第2の絶縁膜14とをこの順序で順次積層形成する。
【0005】
次に、図9(B)に示すように、上記第1及び第2の絶縁膜12、14を含んで上記半導体基板Wの表面をエッチングすることにより所望のパターンのトレンチ(溝部)16を形成する。
次に、酸素等の雰囲気の下で、高温で酸化処理を行うことにより、図9(C)に示すように酸素雰囲気に晒されている上記トレンチ16の側面を酸化して、ここにライナー酸化膜18を薄く形成する。このようにライナー酸化膜18を形成することによって、上記トレンチ16を区画する基板表面の角部10には曲面状に盛り上がったライナー酸化膜18の曲面部18Aが連続するように形成されることになる。
【0006】
次に、図9(D)に示すように、CVD(Chemical Vapor Deposition)によってシリコン酸化膜20を全面に堆積することによって上記トレンチ16内を完全に埋め込む。
次に、図9(E)に示すように、最上層の上記第2の絶縁膜14が露出するまで、上記シリコン酸化膜20をエッチングする。
次に、図9(F)に示すように、上記第2の絶縁膜14及び第1の絶縁膜12をエッチングにより順次除去し、トレンチ16に埋め込まれたシリコン酸化膜20を残留させる。これにより、各素子が形成されるべき領域毎に電気的に分離することができる。この時、ライナー酸化膜18の曲面部18Aも、曲面状態を維持して残留することになる。以後は、前述したように、ゲート酸化膜6やゲート電極8(図10参照)を形成しトランジスタを形成する。
【0007】
これによれば、図10に示すように、トレンチを区画する角部10にはライナー酸化膜18の曲面部18Aが連続して接合された状態となっているので、この部分のゲート酸化膜6の膜厚H2は他の部分と同様な十分な厚さとなっており、リーク電流が発生することを抑制することが可能となる。
ところで、半導体集積回路の更なる集積化及び微細化が要請されている今日にあっては、上記トレンチ16の幅も更に狭くすることが要求されている。このトレンチ16の幅L1(図9(B)参照)は、例えば0.1μm程度まで狭くすることが要求されるが、この場合に、上記したようなライナー酸化膜18を形成すると、このライナー酸化膜18の膜厚が例えば15nm程度と薄いにもかかわらず、トレンチ16の開口部が非常に狭くなり、この結果、後工程においてこのトレンチ16内をシリコン酸化膜20で十分に埋め込むことができなくなってボイドが発生する、といった問題が発生してしまう。
【0008】
そこで、上記したライナー酸化膜18を形成することなく、トレンチを区画する基板表面の角部10を曲面化する処理方法として、特開2000−58780号公報(特許文献1)に開示されているような処理方法が提案されている。
この処理方法では、図9(B)に示すように、トレンチ16を形成した後に、この半導体基板Wの全体を、水素雰囲気中で高温熱処理することによってシリコン表面にマイグレーションを生ぜしめて、これによって上記角部10を曲面化するようにしている。
【0009】
【特許文献1】
特開2000−58780号公報(第13−15頁、図50−図66)
【0010】
【発明が解決しようとする課題】
しかしながら、上記特許文献1に開示されている処理方法では、プロセス条件が十分ではないことから、トレンチ16を区画する側面に過度の表面粗れが生じたり、或いはマイグレーションが過度に発生し過ぎて、トレンチ16の溝形状が大きく変形する等の問題が新たに発生してしまった。
本発明は、以上のような問題点に着目し、これを有効に解決すべく創案されたものである。本発明の目的は、トレンチの幅を狭くしても、トレンチの溝形状を崩すことなく、トレンチを区画する基板表面の角部を十分な丸め形状に成形することが可能な半導体基板の処理方法及び半導体素子を提供することにある。
【0011】
【課題を解決するための手段】
請求項1に係る発明は、半導体基板上に第1の絶縁膜と第2の絶縁膜を順次形成する工程と、前記第1及び第2の絶縁膜を含んで前記半導体基板の表面をエッチングすることにより所定のパターンの溝部を形成するエッチング工程と、前記半導体基板の上面であって前記溝部に晒されている角部を丸めるための丸め工程と、を有する半導体基板の処理方法において、前記丸め工程は、プロセス温度Tが850℃<T<1050℃の範囲内であって、プロセス圧力Pが0.01kpa≦P<30kpaの範囲内で設定された水素ガス雰囲気中で行われることを特徴とする半導体基板の処理方法である。
これにより、トレンチの幅を狭くしても、トレンチの溝形状を崩すことなく、トレンチを区画する基板表面の角部を十分な丸め形状に成形することが可能となる。
【0012】
この場合、例えば請求項2に規定するように、前記プロセス温度Tは900≦T≦1025の範囲内であって、前記プロセス圧力Pは0.05kpa≦P≦20kpaの範囲内である。
また、例えば請求項3に規定するように、前記丸め工程では、前記半導体基板は前記プロセス温度に瞬間的に晒される。
或いは、例えば請求項4に規定すように、前記丸め工程では、前記半導体基板は前記プロセス温度に所定の時間だけ晒される。
【0013】
また、例えば請求項5に規定するように、前記第1の絶縁膜はシリコン酸化膜であり、前記第2の絶縁膜はシリコン窒化膜である。
また、例えば請求項6に規定するように、更に、前記溝部内の表面を酸化する表面酸化工程を行う。
また、例えば請求項7に規定するように、更に、前記溝部を絶縁物によって埋め込むための埋め込み工程を行う。
請求項8に係る発明は、請求項1乃至7のいずれかに記載の半導体基板の処理方法を用いて製造されたことを特徴とする半導体素子である。
【0014】
【発明の実施の形態】
以下に、本発明に係る半導体基板の処理方法及び半導体素子の一実施例を添付図面に基づいて詳述する。
図1は本発明方法の主要部の工程を実施するための熱処理装置を示す構成図、図2は本発明の半導体基板の処理方法を説明するための工程図、図3は図1に示す熱処理装置を用いて行われる処理工程の温度変化を示すグラフである。
【0015】
まず、本発明方法を実施する熱処理装置について説明する。
図1に示すように、この縦型の熱処理装置22は、有天井の円筒体状の石英製の処理容器24を有しており、この処理容器24の下端部は開放されて開口部26が形成され、この外周には、接合用のフランジ部28が設けられる。この処理容器24は、内側に加熱手段として加熱ヒータ30を配設した円筒体状の断熱材32により被われており、加熱炉を形成している。
【0016】
処理容器24の下部側壁には、水素を導入するための水素導入ノズル34と、酸素を導入するための酸素導入ノズル36とがそれぞれ貫通させて設けられると共に、これらの各ノズル34、36は処理容器24の内側壁に沿って天井部まで延在されており、天井部より各ガスをそれぞれ必要に応じて流量制御しつつ噴出するようになっている。更に、処理容器24の下部側壁には、処理容器24内の雰囲気を排出するための比較的大口径の排気口38が形成されており、この排気口38には、排気ポンプを介設した図示しない排気系が接続される。
【0017】
この処理容器24のフランジ部28の最外周は、例えばステンレス製のベースプレート40により支持されて、処理容器24の全体を保持している。そして、この処理容器24の下端部の開口部26は、例えばボートエレベータのごとき昇降機構42により昇降可能になされた石英製或いはステンレス製のキャップ部44により開閉可能になされている。このキャップ部44上に、半導体基板Wを所定のピッチで多段に載置した石英製の被処理体支持手段として支持ボート46が保温筒48を介して載置されており、キャップ部44の昇降によって処理容器24内に対してロード或いはアンロードできるようになっている。尚、この支持ボート46を回転するようにしてもよいし、回転しないようにしてもよい。
【0018】
このように形成された熱処理装置22内で所定の処理を行う場合には、まず、昇降機構42を降下させたアンロード状態において、支持ボート46に半導体基板Wを多段に載置し、昇降機構42を上昇駆動させる。尚、これらの半導体基板Wには、前工程にて、後述するように所定の処理がすでに施されている。昇降機構42の上昇駆動により、キャップ部44は次第に上昇して多数枚、例えば8インチウエハを50〜100枚程度を多段に載置した支持ボート46は処理容器24の下端開口部26より内部へ搬入してロードされ、最終的にこの開口部26はキャップ部44により気密に閉じられて、処理容器24内を密閉することになる。
【0019】
そして、加熱ヒータ30の温度を上げて半導体基板Wを所定のプロセス温度まで昇温すると共に、必要なプロセスガス、例えば水素ガスや酸素ガスを必要に応じて流量制御しつつ流し、且つ処理容器24内のプロセス圧力も所定の圧力に維持して所定の熱処理を行うことになる。この熱処理装置22では、実際には、後述する丸め工程と表面酸化工程とを連続して行うことになる。
【0020】
次に、本発明の半導体基板の処理方法について図1乃至図3を参照して説明する。
まず、図2(A)に示すように、シリコンや化合物半導体よりなる半導体基板Wの表面に例えばシリコン酸化膜よりなる第1の絶縁膜12と例えばシリコン窒化膜よりなる第2の絶縁膜14を、この順序で順次積層する。尚、第1の絶縁膜12及び第2の絶縁膜14は、上記したものに限定されず、例えば第1の絶縁膜12として酸窒化膜等を用いてもよく、また、第2の絶縁膜14として酸窒化膜等を用いてもよい。
【0021】
次に、図2(B)に示すように、上記第1及び第2の絶縁膜12、14を含んで上記半導体基板Wの表面を、例えばプラズマを用いてエッチングすることにより、所望のパターンのトレンチ(溝部)16を形成する。このトレンチ16の幅L1は略0.1μm程度である。
次に、このように表面にトレンチ16が形成された半導体基板Wを、図1において説明した熱処理装置22の処理容器24内へ複数枚収容し、まず、この半導体基板Wに図2(C)に示すような丸め工程を施し、引き続いてこの処理容器24内で図2(D)に示すような表面酸化工程を連続的に施す。
図3にも示すように具体的には、上記丸め工程では、半導体基板Wを、例えば300℃程度に加熱されている処理容器24内に導入し(ロード)、これと同時に処理容器24内に水素ガスの導入を開始する。
そして、この半導体基板Wの温度を850℃程度まで急激に昇温させて5分間程度このまま放置して半導体基板Wの温度を安定化させる。また、プロセス圧力は、例えば1kpa程度に維持する。
【0022】
次に、基板温度が安定したならばこの半導体基板Wの温度を850℃よりも高く且つ1050℃よりも低い温度の範囲内、例えば1000℃まで昇温する。これにより丸め工程が完了することになる。後述するように、半導体基板Wの温度を1000℃まで昇温させる場合には、半導体基板Wをこの温度に瞬間的に晒すだけで半導体基板Wの材料表面にマイグレーションが生じて表面が流動的になり、図2(C)に示すようにトレンチ16を区画する基板表面の角部10が所定の曲率の丸味を帯びることになり、丸め工程が完了することになる。この時の水素ガスの流量は、処理容器24の容量にもよるが、例えば2〜30リットル/分程度である。
【0023】
このようにして、丸め工程が完了したならば、すなわち、半導体基板Wの温度が、ここでのプロセス温度である1000℃に達したならば、次に、引き続いて表面酸化工程へ移行する。この表面酸化工程では、半導体基板Wの温度をこのまま維持し、すなわち1000℃に維持し、プロセスガスとしては水素と酸素とを同時に供給する。この時の各ガスの流量は、例えば水素が1リットル/分、酸素が2リットル/分程度である。そして、プロセス圧力は、133Pa(1Torr)以下の非常に低い圧力に設定し、いわゆる低圧活性種酸化処理(LPRO:Low Pressure Radical Oxidation)を行う。この低圧活性種酸化処理は、例えば本出願人による特願2002−197671号に開示されたように、酸素活性種と水酸基活性種とにより水蒸気が発生し、これらにより半導体基板の表面、具体的にはトレンチ16の内面に晒されているシリコン面が均一に酸化されて、SiO2 よりなる保護膜50が薄く、例えば6分間程度の処理を行った場合には6nm程度の厚さで形成される。この保護膜50により、図2(B)に示すプラズマエッチングによりダメージを受けたトレンチ16の内面の保護を行うことができる。
【0024】
この時の各ガスの供給量、プロセス温度、プロセス圧力は、上述した低圧活性種酸化処理が可能な範囲で種々変更できるのは勿論である。
このようにして、表面酸化工程が終了したならば、この半導体基板Wを処理容器24からアンロードして外へ取り出す。
【0025】
次に、この半導体基板Wに対して、例えばプラズマCVD処理、例えばHDP(High Density Plazma)処理を施すことにより、埋め込み工程を行う。これにより、図2(E)に示すように、例えばシリコン酸化物よりなる絶縁物50で上記トレンチ16内を埋め込むと共に、基板表面の全面にこの絶縁物50の薄膜を形成する。
このように埋め込み工程が完了したならば、次に、図2(F)に示すようにエッチング処理を行って、第2の絶縁膜14の表面が露出するまで上記絶縁物50の薄膜を削り取る。
【0026】
次に、図2(G)に示すように、エッチング処理を施すことにより、絶縁物50を残留させて不要になった上記第2の絶縁膜14及び第1の絶縁膜12を順次取り除く。尚、この際、絶縁物50の上端も僅かに削り取られることになる。
以上の操作によって、半導体素子を形成すべき領域毎に電気的に分離することができる。
そして、その後は図2(H)に示すように、例えばゲート酸化膜6及びゲート電極8を順次パターン形成することにより個別に電気的に分離された半導体素子52を形成する。
【0027】
このような半導体素子52では、図2(C)に示したようにトレンチ16を区画する基板表面の角部10が丸味を帯びるように丸め処理が行われているので、この上に形成されるゲート酸化膜6(図10参照)が局部的に薄くなることはなく、リーク電流を抑制できる。また、トレンチ16の内面に、図9(C)にて説明したような厚いライナー酸化膜18を形成する必要もないので、このトレンチ16内を、ボイドが発生することなく十分に埋め込むことができる。尚、図2(D)に示される保護膜49は上記ライナー酸化膜18と比較してその膜厚が遥かに薄いので、トレンチ16の幅L1(図2(B)参照)に大きな影響を与えることはない。
【0028】
ここで、図2(C)に示す丸め工程において、角部10に十分な丸味を形成できるプロセス条件について評価を行ったので、その評価結果について説明する。
図4及び図5は丸め工程の評価を行った時の半導体基板の温度変化を示すグラフ、図6は丸め工程におけるプロセス温度とプロセス圧力との関係の評価結果を示すグラフ、図7はトレンチの形状が変化する状態を示す模式図である。尚、図6中において○印は良好な結果を示し、×印は不良を示す。
この評価では、プロセス温度(到達最高値)を850℃〜1050℃の範囲内で50℃毎に種々変更すると共に、プロセス圧力も0.05kPa〜30kpaの範囲内で種々変更して行った。プロセスガスとしては、前述と同様に水素ガスのみを流した。
【0029】
半導体基板Wの温度に関しては、図4に示すように、300℃程度に予め加熱した処理容器24(図1参照)に半導体基板Wを導入し、これを850℃まで急激に昇温して温度安定化のためにこの温度で5分間程度放置し、その後、この半導体基板Wの温度を850℃〜1050℃の範囲内の種々の到達最高値まで昇温した後、直ちに(瞬時に)降温させてトレンチ16の角部10等の表面を観察した。尚、水素ガスは、基板温度が300℃程度まで低下するまで流し続けた。この理由は、基板が高温状態のままで水素ガスの供給を停止すると、処理容器内が高真空になり過ぎてシリコン表面からシリコン原子が脱離してしまうので、この脱離現象を防止するためである。
【0030】
この評価の結果、図6に示すように、プロセス温度が850℃の時及び1050℃の時には、プロセス圧力に関係なく好ましい効果が得られなかった。この理由は、プロセス温度が850℃の場合には、加熱温度が低過ぎて十分なマイグレーションが生ぜず、この結果、図7(A)に示すようにトレンチ16の角部10の形状が角ばったまま維持されてしまう。
これに対して、プロセス温度が1050℃の場合には、逆に加熱温度が高過ぎてマイグレーションが十分に発生して流動化が促進され、図7(C)に示すようにトレンチ16の角部10の形状は丸味を帯びても、トレンチ16内の底部で液滴状に大きな空洞54が発生し、これがボイドを発生させる原因になるので好ましくない。
【0031】
また、プロセス温度が950℃の場合にはプロセス圧力が0.05kPa〜10kpaの時、及びプロセス温度が975℃及び1025℃の場合にはプロセス圧力が0.05kPa〜20kpaの時、それぞれ図7(B)に示すようにトレンチ16の角部10には適切な丸味が付き、しかも図7(C)に示すような大きな空洞54も発生しないので、最も適正な範囲であることが判明した。尚、プロセス温度が950℃でプロセス圧力が20kpaの時、そしてプロセス温度が975℃及び1025℃でプロセス圧力が30kpaの時は、角部10には適切な丸味がつかなかった。
【0032】
そして、プロセス温度が900℃の場合には、プロセス圧力が0.05kpa及び0.1kPaの時には図7(B)に示すように角部10は適正な丸味形状となったが、その表面には表面荒れが目立った。従って、このプロセス条件は、最適ではないが一応角部10に丸味形状を付けられるプロセス条件であることが判明した。更に、プロセス圧力が1kpaの時には図7(A)に示すように、トレンチ16の角部10の形状には変化がなくて丸味はつかなかった。この場合、図5に示すように、900℃で20分間程度放置した結果、図7(B)に示すようにトレンチ16の角部10に適正な丸味が付くことが判明した。尚、この放置20分間は、基板処理のスループットを考慮すると限界値である。
【0033】
また、プロセス圧力が5kpa及び10kpaの時にはその時の温度で20分間放置しても角部10に丸味はつかなかった。尚、現状の熱処理装置では水素ガスを供給しつつ真空引きできる最低限の圧力は0.01kpa程度なので、この処理の下限のプロセス圧力は0.01kpa程度となる。
【0034】
以上の結果より、丸め工程におけるプロセス温度Tは、850℃<T<1050℃の範囲内で且つプロセス圧力Pは0.01kpa≦P<30kpaの範囲内がよく、好ましくはプロセス温度Tは、900℃≦T≦1025℃の範囲内で且つプロセス圧力Pは0.05kpa≦P≦20kpaの範囲内が最も適切であることが判明した。より詳しくは、図6中において、最終的に○印となる部分で囲まれた領域が必要で、且つ十分な範囲であることが判明した。
【0035】
尚、熱処理に用いる熱処理装置は図1に示されるものに限定されず、2重管式の処理容器、或いは枚葉式の熱処理装置を用いるようにしてもよい。
また、本発明は、6インチサイズ、8インチサイズ、12インチサイズの各種サイズの半導体基板に適用できるのは勿論である。
【0036】
【発明の効果】
以上説明したように、本発明の半導体基板の処理方法及び半導体素子によれば、トレンチの幅を狭くしても、トレンチの溝形状を崩すことなく、トレンチを区画する基板表面の角部を十分な丸め形状に成形することができる。
【図面の簡単な説明】
【図1】本発明方法の主要部の工程を実施するための熱処理装置を示す構成図である。
【図2】本発明の半導体基板の処理方法を説明するための工程図である。
【図3】図1に示す熱処理装置を用いて行われる処理工程の温度変化を示すグラフである。
【図4】丸め工程の評価を行った時の半導体基板の温度変化を示すグラフである。
【図5】丸め工程の評価を行った時の半導体基板の温度変化を示すグラフである。
【図6】丸め工程におけるプロセス温度とプロセス圧力との関係の評価結果を示すグラフである。
【図7】トレンチの形状が変化する状態を示す模式図である。
【図8】半導体基板の表面に形成したトレンチに絶縁物を埋め込んで素子分離を行った状態を示す部分拡大図である。
【図9】トレンチを区画する角部に丸味を持たせるようにした従来の半導体基板の処理方法を説明するための工程図である。
【図10】図9に示す処理方法を行った後に最終的に形成される素子の部分を示す拡大図である。
【符号の説明】
6 ゲート酸化膜
8 ゲート電極
10 角部
12 第1の絶縁膜
14 第2の絶縁膜
16 トレンチ(溝部)
52 半導体素子
W 半導体基板
Claims (8)
- 半導体基板上に第1の絶縁膜と第2の絶縁膜を順次形成する工程と、
前記第1及び第2の絶縁膜を含んで前記半導体基板の表面をエッチングすることにより所定のパターンの溝部を形成するエッチング工程と、
前記半導体基板の上面であって前記溝部に晒されている角部を丸めるための丸め工程と、
を有する半導体基板の処理方法において、
前記丸め工程は、プロセス温度Tが850℃<T<1050℃の範囲内であって、プロセス圧力Pが0.01kpa≦P<30kpaの範囲内で設定された水素ガス雰囲気中で行われることを特徴とする半導体基板の処理方法。 - 前記プロセス温度Tは900≦T≦1025の範囲内であって、前記プロセス圧力Pは0.05kpa≦P≦20kpaの範囲内であることを特徴とする請求項1記載の半導体基板の処理方法。
- 前記丸め工程では、前記半導体基板は前記プロセス温度に瞬間的に晒されることを特徴とする請求項1または2記載の半導体基板の処理方法。
- 前記丸め工程では、前記半導体基板は前記プロセス温度に所定の時間だけ晒されることを特徴とする請求項1または2記載の半導体基板の処理方法。
- 前記第1の絶縁膜はシリコン酸化膜であり、前記第2の絶縁膜はシリコン窒化膜であることを特徴とする請求項1乃至4のいずれかに記載の半導体基板の処理方法。
- 更に、前記溝部内の表面を酸化する表面酸化工程を行うことを特徴とする請求項1乃至5のいずれかに記載の半導体基板の処理方法。
- 更に、前記溝部を絶縁物によって埋め込むための埋め込み工程を行うことを特徴とする請求項6記載の半導体基板の処理方法。
- 請求項1乃至7のいずれかに記載の半導体基板の処理方法を用いて製造されたことを特徴とする半導体素子。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002273854A JP2004111747A (ja) | 2002-09-19 | 2002-09-19 | 半導体基板の処理方法及び半導体素子 |
US10/494,530 US6972235B2 (en) | 2002-09-19 | 2003-09-16 | Method for processing semiconductor substrate |
KR1020047006489A KR20050044851A (ko) | 2002-09-19 | 2003-09-16 | 반도체 기판의 처리 방법 |
PCT/JP2003/011771 WO2004027857A1 (ja) | 2002-09-19 | 2003-09-16 | 半導体基板の処理方法 |
TW092125802A TWI312572B (en) | 2002-09-19 | 2003-09-18 | Method of processing semiconductor substrate |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002273854A JP2004111747A (ja) | 2002-09-19 | 2002-09-19 | 半導体基板の処理方法及び半導体素子 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004111747A true JP2004111747A (ja) | 2004-04-08 |
Family
ID=32024970
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002273854A Pending JP2004111747A (ja) | 2002-09-19 | 2002-09-19 | 半導体基板の処理方法及び半導体素子 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6972235B2 (ja) |
JP (1) | JP2004111747A (ja) |
KR (1) | KR20050044851A (ja) |
TW (1) | TWI312572B (ja) |
WO (1) | WO2004027857A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006049413A (ja) * | 2004-08-02 | 2006-02-16 | Fujitsu Ltd | 半導体装置及びその製造方法 |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4285184B2 (ja) * | 2003-10-14 | 2009-06-24 | 東京エレクトロン株式会社 | 成膜方法及び成膜装置 |
JP4086054B2 (ja) * | 2004-06-22 | 2008-05-14 | 東京エレクトロン株式会社 | 被処理体の酸化方法、酸化装置及び記憶媒体 |
KR100663000B1 (ko) * | 2005-06-08 | 2006-12-28 | 동부일렉트로닉스 주식회사 | 반도체 소자의 트렌치 소자 분리막 형성 방법 |
JP4446202B2 (ja) * | 2006-09-22 | 2010-04-07 | エルピーダメモリ株式会社 | 半導体装置及び半導体装置の製造方法 |
JP5509520B2 (ja) * | 2006-12-21 | 2014-06-04 | 富士電機株式会社 | 炭化珪素半導体装置の製造方法 |
KR100856315B1 (ko) * | 2007-06-22 | 2008-09-03 | 주식회사 동부하이텍 | 반도체 소자의 제조 방법 |
KR20110003191A (ko) * | 2009-07-03 | 2011-01-11 | 삼성전자주식회사 | 소자 분리막 및 반도체 소자의 형성 방법 |
CN103345303B (zh) * | 2013-06-19 | 2016-10-05 | 华南理工大学 | 一种用智能移动设备全替代鼠标键盘的系统及实现方法 |
CN103700585A (zh) * | 2013-11-26 | 2014-04-02 | 上海华力微电子有限公司 | 一种浅沟槽隔离氧化层的制备方法及其装置 |
US9754993B2 (en) | 2015-08-31 | 2017-09-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Deep trench isolations and methods of forming the same |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3414590B2 (ja) * | 1996-06-20 | 2003-06-09 | 株式会社東芝 | 半導体装置の製造方法 |
JP2000058780A (ja) | 1997-12-02 | 2000-02-25 | Toshiba Corp | 半導体装置及びその製造方法 |
US6291310B1 (en) * | 1999-11-24 | 2001-09-18 | Fairfield Semiconductor Corporation | Method of increasing trench density for semiconductor |
US6825087B1 (en) * | 1999-11-24 | 2004-11-30 | Fairchild Semiconductor Corporation | Hydrogen anneal for creating an enhanced trench for trench MOSFETS |
JP2002190514A (ja) | 2000-12-20 | 2002-07-05 | Matsushita Electric Ind Co Ltd | 半導体装置とその製造方法 |
-
2002
- 2002-09-19 JP JP2002273854A patent/JP2004111747A/ja active Pending
-
2003
- 2003-09-16 US US10/494,530 patent/US6972235B2/en not_active Expired - Fee Related
- 2003-09-16 KR KR1020047006489A patent/KR20050044851A/ko not_active Application Discontinuation
- 2003-09-16 WO PCT/JP2003/011771 patent/WO2004027857A1/ja active Application Filing
- 2003-09-18 TW TW092125802A patent/TWI312572B/zh not_active IP Right Cessation
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---|---|---|---|---|
JP2006049413A (ja) * | 2004-08-02 | 2006-02-16 | Fujitsu Ltd | 半導体装置及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
TWI312572B (en) | 2009-07-21 |
US6972235B2 (en) | 2005-12-06 |
US20050003629A1 (en) | 2005-01-06 |
KR20050044851A (ko) | 2005-05-13 |
WO2004027857A1 (ja) | 2004-04-01 |
TW200417005A (en) | 2004-09-01 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070515 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070706 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080930 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081201 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20091124 |