KR100856315B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판 상에 제1절연막 패턴을 형성하고, 제1식각공정을 진행하여 상기 반도체 기판에 제1트렌치를 형성하는 단계; 상기 제1트렌치의 모서리를 노출시키는 단계; 상기 반도체 기판에 산화공정을 진행하여 상기 제1트렌치의 모서리가 라운드진 제2트렌치를 형성하는 단계; 상기 제2트렌치를 포함한 상기 반도체 기판 상에 제2절연막을 형성하는 단계; 상기 제2트렌치와 대응된 상기 제2절연막 상에 포토레지스트 패턴을 형성하고, 제2식각공정을 진행하는 단계; 및 상기 포토레지스트 패턴을 제거하는 단계를 포함한다.
실시예는 트렌치의 모서리를 라운드지게 형성함으로써, 험프(hump) 현상을 방지하여 소자 사이의 절연 특성을 향상시킬 수 있다.
소자분리막

Description

반도체 소자의 제조 방법 {Method of manufacturing semiconductor device}
도 1 내지 도 11은 실시예의 반도체 소자의 제조 방법을 도시한 단면도.
본 실시예는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 메모리 셀의 면적이 감소하면서 소자분리 영역 크기의 최소화가 요구되고 있다.
그러나, 소자분리 영역을 형성하기 위한 공정 및 메모리 어레이 내의 구조들에 대한 정렬에 의해 소자분리 영역의 크기가 제한되기 때문에 소자분리 영역의 크기를 감소시키는 데에는 어느 정도 한계가 있다.
따라서, 최근에는 버즈빅(bird's beak) 등의 문제를 가지는 로코스(LOCOS; LOCal Oxidation of Silicon) 공정 대신 적은 폭을 가지면서 우수한 소자분리 특성을 가지는 STI(shallow trench isolation) 공정을 적용하여 소자분리 영역을 형성하고 있다.
STI 공정은 반도체 기판에 트렌치를 형성하고 트렌치 내부에 산화막을 채운 후 화학기계연마(Chemical Mechanical Polishing; CMP)를 수행하는 과정으로 이루 어진다.
그러나, STI 공정에 의한 소자분리막을 적용하는 경우에는, 소자분리막의 모서리 부분에 전계가 집중되어 의도하지 않은 트랜지스터가 형성되어 소자의 특성에 영향을 주게 된다.
실시예는 트렌치의 모서리를 라운드지게 형성하여, 디스로케이션을 방지하여 소자 사이의 절연 특성을 향상시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판 상에 제1절연막 패턴을 형성하고, 제1식각공정을 진행하여 상기 반도체 기판에 제1트렌치를 형성하는 단계; 상기 제1트렌치의 모서리를 노출시키는 단계; 상기 반도체 기판에 산화공정을 진행하여 상기 제1트렌치의 모서리가 라운드진 제2트렌치를 형성하는 단계; 상기 제2트렌치를 포함한 상기 반도체 기판 상에 제2절연막을 형성하는 단계; 상기 제2트렌치와 대응된 상기 제2절연막 상에 포토레지스트 패턴을 형성하고, 제2식각공정을 진행하는 단계; 및 상기 포토레지스트 패턴을 제거하는 단계를 포함한다.
실시예는 트렌치의 모서리를 라운드지게 형성함으로써, 험프(hump) 현상을 방지하여 소자 사이의 절연 특성을 향상시킬 수 있다.
이하, 실시예에 따른 반도체 소자의 제조 방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/위(on/over)"에 형성되는 것으로 기재되는 경우에 있어, 상/위(on/over)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 1 내지 도 11을 참조하여 실시예의 반도체 소자 제조 방법에 관해 살펴보도록 한다.
도 1에 도시된 바와 같이, 반도체 기판(10) 상에 패드산화막(20)과 질화막(30)을 형성한다.
상기 패드산화막(20)은 45 Å의 두께로 형성될 수 있으며, 상기 질화막(30)은 100~200 Å의 SiN막으로 형성될 수 있다.
도 2에 도시된 바와 같이, 상기 패드산화막(20) 및 질화막(30)이 형성된 상기 반도체 기판(10) 상에 제1포토레지스트 패턴(42)을 형성하고, 식각공정을 진행하여 제1패드산화막 패턴(22) 및 질화막 패턴(32)을 형성한다.
그리고, 도 3에 도시된 바와 같이, 상기 반도체 기판(10)에 식각 공정을 진행하여 제1트렌치(50)를 형성한다.
이어서, 상기 제1포토레지스트 패턴(42)을 제거하고, 상기 제1트렌치(50) 형성시 발생된 불순물을 제거하기 위해 제1세정공정을 진행한다.
상기 제1세정공정은 BHF(Buffered Hydrogen Fluoride) 또는 DHF(Dilute Hydrogen Fluoride) 세정용액을 사용한다.
상기 세정용액을 사용하여 세정함으로써, 도 4에 도시된 바와 같이, 상기 세정용액과 접촉하는 상기 제1패드산화막 패턴(22)의 일부가 제거된다.
상기 세정공정으로 상기 제1패드산화막 패턴(22)의 가장자리 영역이 제거되어, 상기 제1트렌치(50)의 상부 모서리 부분이 노출되는 제2패드산화막 패턴(24)이 형성된다.
그리고, 상기 반도체 기판(10)에 산화공정을 진행하여, 도 5에 도시된 바와 같이, 상기 제1트렌치(50)의 상부 모서리가 라운드진 제2트렌치(52)를 형성한다.
상기 산화공정은 가열로(furnace)를 사용하여 900~1100 ℃에서 50~60분 동안 공정이 진행될 수 있다.
상기 산화공정으로 상기 제1트렌치(50)의 노출된 부분은 열산화막(54)이 형성되고, 에너지 집중 현상이 발생하는 상기 제1트렌치(50)의 모서리 부분이 라운드지게 된다.
상기 산화공정으로 라운드진 상기 제2트렌치(52)가 형성됨으로써, 트렌치의 모서리 부위에 전계가 집중되어 트랜지스터의 특성에 영향을 미치는 험프(hump) 현상이 발생되는 것을 방지할 수 있고, 이에 따라 소자 사이의 절연특성을 향상시킬 수 있다.
이어서, 도 6에 도시된 바와 같이, 습식식각 공정을 진행하여 상기 질화막 패턴(32)을 제거한다.
그리고, 도 7에 도시된 바와 같이, 상기 제2트렌치(52)가 완전히 매립되도록 상기 반도체 기판(10) 상에 절연막(60)을 형성한다.
상기 절연막(60)은 상기 반도체 기판(10)에 절연층을 형성한 후, CMP(chemical mechanical polishing) 공정을 진행하여 형성할 수 있다.
이때 상기 제2패드산화막 패턴(24)의 상부에도 상기 절연막(60)이 존재한다.
상기 절연막(60)은 TEOS(Tetra Ethyl Ortho Silicate), USG(undoped silicate glass) 및 HDP(high density plasma) 산화막 등의 물질로 형성될 수 있다.
이어서, 도 8에 도시된 바와 같이, 상기 절연막(60) 상에 반사방지막(65) 및 제2포토레지스트 패턴(70)을 형성한다.
상기 제2포토레지스트 패턴(70)은 상기 제2트렌치(52)와 대응된 상기 절연막(60) 상부에 형성될 수 있다.
그리고, 도 9에 도시된 바와 같이, 상기 반사방지막(65) 및 절연막(60)을 식각하여 반사방지막 패턴(67) 및 절연막 패턴(62)을 형성한다.
상기 식각은 RIE(reactive ion etching) 공정으로 진행될 수 있다.
이어서, 도 10에 도시된 바와 같이, 상기 제2포토레지스트 패턴(70) 및 상기 반사방지막 패턴(67)을 제거하고, 상기 식각 공정시 발생된 불순물을 제거하기 위해 제2세정공정을 진행한다.
상기 제2세정공정은 BHF(Buffered Hydrogen Fluoride) 또는 DHF(Dilute Hydrogen Fluoride) 세정용액을 사용한다.
상기 세정용액을 사용하여 세정함으로써, 도 11에 도시된 바와 같이, 상기 절연막 패턴(62)의 일부가 제거되어 소자분리막(70)을 형성할 수 있다.
상기 제2세정공정으로 상기 제2패드산화막 패턴(24)도 제거될 수 있으며, 상기 제2패드산화막 패턴(24)이 잔류하게 되면, 후속 세정공정으로 상기 제2패드산화막 패턴(24)을 모두 제거할 수 있다.
이와 같이 트렌치의 모서리를 라운드지게 형성함으로써, 험프(hump) 현상을 방지하여 소자 사이의 절연 특성을 향상시킬 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
실시예는 트렌치의 모서리를 라운드지게 형성함으로써, 험프(hump) 현상을 방지하여 소자 사이의 절연 특성을 향상시킬 수 있다.

Claims (10)

  1. 반도체 기판 상에 제1절연막 패턴을 형성하고, 제1식각공정을 진행하여 상기 반도체 기판에 제1트렌치를 형성하는 단계;
    상기 제1트렌치의 모서리를 노출시키는 단계;
    상기 반도체 기판에 산화공정을 진행하여 상기 제1트렌치의 모서리가 라운드진 제2트렌치를 형성하는 단계;
    상기 제2트렌치를 포함한 상기 반도체 기판 상에 제2절연막을 형성하고, 상기 반도체 기판 상에 형성된 상기 제2절연막에 평탄화 공정을 진행하는 단계;
    상기 제2트렌치와 대응된 상기 제2절연막 상에 포토레지스트 패턴을 형성하고, 제2식각공정을 진행하여, 상기 제2트렌치에 매립된 제2절연막 패턴을 형성하는 단계;
    상기 제2절연막 패턴 상에 형성된 상기 포토레지스트 패턴을 제거하는 단계; 및
    상기 제2절연막 패턴으로 매립된 상기 제2트렌치를 포함하는 상기 반도체 기판에 제2세정공정을 진행하여, 상기 제2트렌치에 매립된 제2절연막 패턴으로 이루어진 소자분리막을 형성하는 단계를 포함하며,
    상기 제2절연막에 평탄화 공정을 진행하여도, 상기 제1절연막 패턴 상에도 상기 제2절연막의 일부가 남겨진 것을 포함하는 반도체 소자의 제조 방법.
  2. 제 1항에 있어서,
    상기 제1절연막 패턴은 패드산화막 패턴 및 질화막 패턴으로 형성되는 것을 포함하는 반도체 소자의 제조 방법.
  3. 제 2항에 있어서,
    상기 반도체 기판 상에 상기 제2절연막을 형성하기 전,
    상기 질화막 패턴을 제거하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  4. 제 2항에 있어서,
    상기 제1트렌치의 모서리는 제1세정공정을 진행하여 상기 패드산화막 패턴의 가장자리 부분이 제거됨으로써 노출되는 반도체 소자의 제조 방법.
  5. 제 3항에 있어서,
    상기 반도체 기판에 제2세정공정을 진행한 후, 상기 반도체 기판에 제3세정공정을 진행하여 제거되지 않은 상기 패드산화막 패턴을 제거하는 것을 포함하는 반도체 소자의 제조 방법.
  6. 제 4항에 있어서,
    상기 각 세정공정은 BHF(Buffered Hydrogen Fluoride) 또는 DHF(Dilute Hydrogen Fluoride)를 이용하여 진행하는 반도체 소자의 제조 방법.
  7. 삭제
  8. 제 1항에 있어서,
    상기 산화공정은 가열로(furnace)에서 진행되는 반도체 소자의 제조 방법.
  9. 제 1항에 있어서,
    상기 산화공정은 900~1100 ℃에서 50~60분 동안 공정이 진행되는 것을 포함하는 반도체 소자의 제조 방법.
  10. 제 1항에 있어서,
    상기 제2트렌치는 상기 산화공정 진행시 형성된 열산화막을 포함하는 반도체 소자의 제조 방법.
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