KR100493423B1 - 반도체 소자의 제조 방법 - Google Patents

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KR100493423B1 KR10-2003-0000709A KR20030000709A KR100493423B1 KR 100493423 B1 KR100493423 B1 KR 100493423B1 KR 20030000709 A KR20030000709 A KR 20030000709A KR 100493423 B1 KR100493423 B1 KR 100493423B1
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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 소자 분리막으로 PSOG막을 이용하고, 소자 분리 영역 상부에만 식각 정지막으로 작용하는 질화막을 형성함으로써 0.1㎛ 이하의 소자에서 소자 분리막으로 HDP 산화막을 사용함에 따라 발생되는 갭필 보이드와 기계적 스트레스를 방지하고, 활성 영역에 고온에서 형성되는 질화막이 형성되지 않기 때문에 소자의 동작 특성을 열화시키지 않으며, 무경계 콘택홀이 형성되어도 소자 분리 영역이 날카롭게 파이는 문제가 발생하지 않아 소자의 누설 전류를 방지할 수 있어 마진을 확보할 수 있는 반도체 소자의 제조 방법이 제시된다.

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 소자 분리막으로 PSOG막을 이용하고, 소자 분리 영역 상부에만 식각 정지막으로 작용하는 질화막을 형성함으로써 소자의 누설 전류를 방지할 수 있어 마진을 확보할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
논리 소자(logic device)의 설계 구조상 콘택홀은 게이트 또는 활성 영역 위에만 형성되도록 되어 있다. 그러나, 논리 소자의 크기가 축소됨에 따라 활셩 영역에 대한 콘택홀의 오버랩 마진(overlap margin)이 점차로 작아지게 된다. 그 결과 리소그라피(lithography) 공정에서 발생하는 오정렬(misalignment) 현상으로 인해 활성 영역에 형성되어야 할 콘택홀의 일부가 그 경계면을 벗어나 활성 영역과 소자 분리 영역에 동시에 걸쳐 형성되는 경우가 있는데, 이와 같이 형성되는 콘택홀을 무경계 콘택홀(Borderless Contact Hole)이라 부른다.
현행 반도체 소자의 제조 공정에서는 Cxfy와 O2 기체를 활성화시킨 플라즈마(Plasma)를 이용한 건식 식각을 실시하여 콘택홀을 형성하는 것이 일반화 되어 있다. 여기서, CxFy 기체는 CF4, C2F6, C4 F8, C4F8, C5F8등의 기체 또는 이러한 기체들을 조합한 기체를 의미하며, 필요할 경우 이러한 기체 또는 이러한 기체의 조합에 CHF3, Ar등을 첨가하기도 한다. 게이트 또는 활성 영역을 구성하는 물질인 폴리실리콘 또는 실리사이드는 이러한 플라즈마에 의해 잘 식각되지 않는 특성을 갖고 있기 때문에 콘택홀을 식각하는 과정에서 손상되지 않는다. 그러나 소자 분리 영역을 구성하는 산화막(SiO2-δ) 계열의 물질은 이러한 플라즈마에 의해 잘 식각되는 특성을 가지고 있기 때문에 무경계 콘택홀 형성 과정에서 소자 분리 영역이 깊고 날카롭게 파이는 문제가 발생된다. 이와 같이 콘택홀 형성 과정에서 소자 분리 영역이 손상되면 누설 전류(leakage current) 또는 소자의 특성이 열화되어 소자의 동작에 문제가 발생한다. 또한, 얕은 트렌치 소자 분리막(Shallow Trench Isolation; STI) 형성에 있어 트렌치 갭필은 HDP 산화막을 이용하는데, 이는 0.1㎛ 소자 이하에서는 트렌치 보이드를 유발하여 기계적 스트레스(mechanical stress)를 유발하여 소자 분리 특성을 저하시키며 스트레스로 인한 접합 누설을 발생하여 소자의 열화를 초래한다.
따라서, 이러한 문제점을 개선하기 위해 현재 반도체 소자의 제조 공정에서는 식각 정지막을 이용하여 콘택홀을 형성하는데, 그 방법을 도 1(a) 내지 도 1(e)를 이용하여 설명하면 다음과 같다.
도 1(a)를 참조하면, 반도체 기판(101) 상부에 패드 산화막(102)을 형성한 후 그 상부에 패드 질화막(103)을 형성한다. 이때, 패드 질화막(103)은 후속 공정에서 트렌치 내부를 매립하기 위해 형성하는 산화막을 CMP 공정을 이용하여 평탄화시킬 때 연마 정지층으로 사용된다. 또한, 패드 산화막(102)은 패드 질화막(103)에 의해 유발되는 기계적 스트레스가 반도체 기판(101)에 영향을 미치는 것을 완화시키는 완충막의 역할을 수행한다. 패드 산화막(102)의 두께와 패드 질화막(103)의 두께는 공정 방식에 따라 달라지는데, 일반적으로 패드 산화막(102)은 70∼200Å 정도, 그리고 패드 질화막(103)은 500∼1500Å 정도의 두께로 형성한다. 소자 분리 마스크를 이용한 리소그라피 공정 및 식각 공정으로 패드 질화막(103)과 패드 산화막(102)의 소정 영역을 식각한다. 이때, 식각 공정은 활성화된 플라즈마를 이용하여 실시하는데, 활성화시키는 기체는 공정 방식에 따라 다르지만, 일반적으로 CxFy, CoHpFq, Ar 등을 일정한 비율로 혼합한 기체를 주로 이용한다. 계속하여 활성화된 플라즈마를 이용한 건식 식각 공정을 실시하여 반도체 기판(101)을 소정 깊이로 식각하여 트렌치(104)를 형성한다. 반도체 기판(101)에 트렌치(104)를 형성하기 위한 건식 식각 공정은 Cl2, HBr, N2, Ar등을 적절하게 혼합한 기체를 주로 이용한다.
도 1(b)를 참조하면, PECVD 방법을 이용하여 트렌치(104)가 매립되도록 고밀도 플라즈마 산화막(HDP) 산화막(105)을 형성한다. 이때, 산화막(105) 상부는 하부의 표면 굴곡을 반영한 단차가 존재한다. 또한, HDP 산화막은 0.1㎛ 이하의 소자에서는 트렌치 보이드(trench void)를 유발하고 기계적 스트레스를 유발하여 소자 분리막 특성을 저하시키며 스트레스로 인한 접합 누설을 발생하여 소자의 열화를 초래한다.
도 1(c)를 참조하면, CMP 공정을 실시하여 산화막(105)의 상부를 평탄화시킴과 동시에 패드 질화막(103) 상부에 형성된 산화막(105)을 제거한다. 이때 패드 질화막(103)은 연마 정지막의 역할을 수행하여 하부의 패드 산화막(102)이 연마되는 것을 방지한다. 이 과정에서 패드 질화막(103)의 일부가 연마되어 그 두께가 얇아진다. 인산(H3PO4)를 이용하여 나머지 패드 질화막(103)을 제거한다. 인산 수용액의 농도와 온도를 적절하게 조절하면 일반 산화막에 대한 질화막의 식각 선택비를 약 1:50 이상으로 크게 만들 수 있다. 따라서, 인산 수용액을 이용하면 트렌치(104) 내부에 매립된 산화막(105)을 거의 손상하지 않으면서도 잔류하는 패드 질화막(103)을 완전히 제거할 수 있다.
도 1(d)를 참조하면, 이온 주입 공정을 통하여 반도체 기판(101)상에 웰 영역(106)을 형성한 후 전체 구조 상부에 게이트 산화막(107) 및 폴리실리콘막(108)을 형성한다. 게이트 마스크를 이용한 리소그라피 공정 및 식각 공정으로 폴리실리콘막(108) 및 게이트 산화막(107)의 소정 영역을 식각하여 게이트를 형성한다. 저농도 불순물 이온 주입을 실시한 후 게이트 측벽에 스페이서(109)을 형성하고, 고농도 불순물 이온 주입을 실시하여 반도체 기판(101)상의 소정 영역에 접합 영역(110)을 형성한다. 게이트 상부 및 접합 영역(110) 상부의 소정 영역에 실리사이드막(111)을 형성한다. 그리고, 전체 구조 상부에 질화막(112)을 200∼400Å 정도의 두께로 형성한다. 이때, 질화막(112)은 후속 콘택홀 식각 공정에서 식각 정지막의 역할을 수행한다.
도 1(e)를 참조하면, 전체 구조 상부에 층간 절연막(113)을 형성한 후 CMP 공정을 이용하여 평탄화시킨다. 일반적으로 평탄화가 완료된 층간 절연막(113)의 두께는 7000∼9000Å 정도이다. 대부분의 경우 비록 층간 절연막(113)의 두께를 일정하게 조절할지라도 증착 공정 및 연마 공정의 불완전성 때문에 평탄화가 완료된 층간 절연막(113)의 두께는 웨이퍼 부위에 따라 약간의 편차가 존재한다. 소정의 마스크를 이용한 리소그라피 공정 및 식각 공정으로 층간 절연막(113)의 소정 영역을 식각하여 콘택홀(114)을 형성한다. 이때, 콘택홀(114)은 CxFy와 O2 기체를 주성분으로 하여 활성화시킨 플라즈마를 이용한 건식 식각 공정으로 층간 절연막(113)을 식각하여 형성하는데, 상대적으로 C/F 비율이 높은 기체, 예를들면 C4F8 또는 C5 F8 기체를 사용하면서 동시에 O2 첨가량을 최소화하여 활성화시킨 플라즈마를 이용하여 식각 공정을 실시한다. 이와 같이 하여 식각 공정을 실시하면 층간 절연막(113)은 비교적 잘 식각되지만, 질화막(112)에서는 식각 정지 현상이 발생하게 할 수 있다. 따라서, 웨이퍼 부위에 따라 층간 절연막(113)의 두께의 편차가 발생하였어도 그 편차는 식각이 질화막(112)에 이르러서는 완전히 해소된다. 층간 절연막(113)에 대한 식각이 완전히 이루어지면 질화막(112)이 잘 식각되도록 C/F 비율을 낮추고 O2 첨가량을 늘린 기체를 활성화시킨 플라즈마를 이용하여 식각 공정을 실시한다. 이때, 질화막(112)의 두께가 얇기 때문에 과도 식각을 심하게 할 필요가 없다. 예를들어 30%의 과도 식각을 할 경우 식각 정지막이 없을 경우에는 2100∼2700Å 정도의 과도 식각을 해야 하지만, 식각 정지막이 있을 경우에는 약 60∼120Å 정도의 과도 식각만 실시하면 된다. 따라서, 비록 리소그라피 공정에서 발생하는 오정렬으로 인해 활성 영역에 형성되어야 할 콘택홀(114)의 일부가 소자 분리 영역 위에 형성되어도 소자 분리 영역이 깊고 날카롭게 파이는 문제가 발생하지 않는다.
그러나, 이러한 방법은 다음과 같은 몇가지 문제점을 가지고 있다.
첫째, 소자 분리 영역을 형성하기 위한 STI 형성 과정에서 플라즈마 식각에 의한 스트레스로 인해 STI 상부 코너와 하부 코너 부분에 디스로케이션(dislocation) 및 스태킹 펄트(stacking fault)를 유발하여 접합 누설 전류의 원인이 되는 문제점을 가지고 있다.
둘째, 일반적으로 증착된 질화막은 ∼109dynes/㎠ 정도의 강한 압축 스트레스를 유발한다. 따라서, 활성 영역 상부에 형성된 질화막이 유발하는 이러한 강도의 압축 스트레스는 활성 영역의 실리콘 결정 구조를 변형시킴으로써 소자의 특성을 열화시킨다.
세째, 질화막을 제대로 증착시키기 위해서는 약 700∼800℃ 정도의 고온 환경이 필요하다. 그러나 이러한 고온 환경은 질화막을 형성하기 이전 최적화시켜 놓은 트랜지스터의 동작 특성을 변형시킬 수 있다.
네째, 현행 논리 소자의 제조 공정에서는 질화막을 형성하기 이전에 실리사이드를 형성한다. 그러나, 질화막을 형성하기 위해 필요한 700∼800℃ 정도의 고온 환경은 이미 형성된 실리사이드의 특성을 저하시킨다.
다섯째, 상기한 공정 방식에서 질화막은 활성 영역과 소자 분리 영역에 동시에 형성되어 있다. 소자 분리 영역에 형성된 질화막은 식각 정지막으로 작용하여 도움이 된다. 만약 식각 정지막이 없다면 콘택홀을 형성할 때 활성 영역의 소실을 유발하여 결국 접합 누설의 원인이 되는 문제점을 야기한다.
따라서, 질화막을 콘택홀을 형성할 때 식각 정지막으로 이용하는 반도체 소자의 제조 공정에서 상기한 문제점들을 개선할 수 있는 새로운 공정 방식을 개발할 필요가 있다.
본 발명의 목적은 콘택홀을 형성하기 위한 식각 공정에서 식각 정지막으로 사용되는 질화막이 활성 영역 상부에 형성되기 때문에 발생되는 상기와 같은 문제점을 해결하기 위한 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 식각 정지막으로 사용되는 질화막을 소자 분리 영역에만 형성함으로써 상기와 같은 문제점을 해결할 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 상부에 패드 산화막 및 패드 질화막을 형성하고, 상기 패드 질화막 및 패드 산화막의 소정 영역을 식각하여 상기 반도체 기판을 노출시킨 후 상기 노출된 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계와, 상기 트렌치가 매립되도록 전체 구조 상부에 PSOG막을 형성한 후 상기 트렌치의 소정 깊이까지 상기 PSOG막이 잔류하도록 식각 공정을 실시하는 단계와, 전체 구조 상부에 질화막을 형성한 후 상기 질화막 및 패드 질화막을 연마하는 단계와, 상기 잔류하는 패드 질화막 및 상기 패드 산화막을 제거하여 상기 트렌치에 상기 PSOG막 및 질화막이 적층하여 매립된 소자 분리막을 형성하는 단계와, 상기 반도체 기판 상부에 게이트를 형성한 후 상기 반도체 기판상에 접합 영역을 형성하는 단계와, 전체 구조 상부에 층간 절연막을 형성한 후 상기 층간 절연막의 소정 영역을 식각하여 상기 반도체 기판의 소정 영역을 노출시키는 콘택홀을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며, 이 기술 분야에서 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한, 도면상에서 동일 부호는 동일 요소를 지칭한다.
도 2(a) 내지 도 2(f)는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 2(a)를 참조하면, 반도체 기판(201) 상부에 패드 산화막(202)을 형성한 후 그 상부에 패드 질화막(203)을 형성한다. 이때, 패드 질화막(203)은 후속 공정에서 트렌치 내부를 매립하기 위해 형성하는 산화막을 CMP 공정을 이용하여 평탄화시킬 때 연마 정지층으로 사용된다. 또한, 패드 산화막(202)은 패드 질화막(203)에 의해 유발되는 기계적 스트레스가 반도체 기판(201)에 영향을 미치는 것을 완화시키는 완충막의 역할을 수행한다. 패드 산화막(202)의 두께와 패드 질화막(203)의 두께는 공정 방식에 따라 달라지는데, 일반적으로 패드 산화막(202)은 70∼200Å 정도, 그리고 패드 질화막(203)은 500∼1500Å 정도의 두께로 형성한다. 소자 분리 마스크를 이용한 리소그라피 공정 및 식각 공정으로 패드 질화막(203)과 패드 산화막(202)의 소정 영역을 식각한다. 이때, 식각 공정은 활성화된 플라즈마를 이용하여 실시하는데, 활성화시키는 기체는 공정 방식에 따라 다르지만, 일반적으로 CxFy, CoHpFq, Ar 등을 일정한 비율로 혼합한 기체를 주로 이용한다. 계속하여 활성화된 플라즈마를 이용한 건식 식각 공정을 실시하여 반도체 기판(201)을 3000∼4000Å 정도의 깊이로 식각하여 트렌치(204)를 형성한다. 반도체 기판(201)에 트렌치(204)를 형성하기 위한 건식 식각 공정은 Cl2, HBr, N2, Ar등을 적절하게 혼합한 기체를 주로 이용한다.
도 2(b)를 참조하면, 트렌치(204)가 매립되도록 PSOG(polysilanzane based inorganic spin-on-glass)막(205)을 2000∼4000Å 정도의 두께로 형성한다. 이는 기존의 HDP 산화막이 0.1㎛ 이하의 소자에서 트렌치 보이드(trench void)를 유발하고 기계적 스트레스를 유발하기 때문에 HDP 산화막 대신에 PSOG막(205)을 형성한다.
도 2(c)를 참조하면, 희석된 HF 용액, BOE등을 이용한 습식 식각 공정으로 PSOG막(205)을 식각하여 트렌치(204) 중간까지 PSOG막(205)을 잔류시킨다. 이때, 또다른 방법으로는 CxFy와 O2 기체를 주성분으로 하여 활성화시켜 패드 질화막(203)과의 선택비를 높인 플라즈마를 이용한 건식 식각 공정을 실시하여 트렌치(204) 내부에 매립된 PSOG막(205)을 리세스(recess)시킨다. 그리고, 전체 구조 상부에 질화막(206)을 리세스한 트렌치(204) 깊이보다는 두꺼운 1000∼3000Å 정도의 두께로 형성한다. CMP 공정을 실시하여 질화막(206)과 패드 질화막(203)을 연마하여 평탄화시킨다. 이때, 질화막(206)은 400∼600Å 정도의 두께로 잔류하도록 한다.
도 2(d)를 참조하면, 인산(H3PO4)를 이용한 습식 식각 또는 CxFy와 O2 기체를 활성화시킨 플라즈마를 이용한 건식 식각 공정으로 패드 질화막(203) 및 패드 산화막(202)이 완전히 제거되도록 한다. 이때, 질화막(206)도 일부 제거된다. 이와 같이 하면 트렌치(204) 내부에 매립된 PSOG막(205) 위에는 리세스시킨 깊이와 동일한 두께로 질화막(206)이 형성된다.
도 2(e)를 참조하면, 이온 주입 공정을 통하여 반도체 기판(201)상에 웰 영역(207)을 형성한 후 전체 구조 상부에 게이트 산화막(208) 및 폴리실리콘막(209)을 형성한다. 게이트 마스크를 이용한 리소그라피 공정 및 식각 공정으로 폴리실리콘막(209) 및 게이트 산화막(208)의 소정 영역을 식각하여 게이트를 형성한다. 저농도 불순물 이온 주입을 실시한 후 게이트 측벽에 스페이서(210)을 형성하고, 고농도 불순물 이온 주입을 실시하여 반도체 기판(201)상의 소정 영역에 접합 영역(211)을 형성한다. 게이트 상부 및 접합 영역(211) 상부의 소정 영역에 실리사이드막(212)을 형성한다.
도 2(f)를 참조하면, 전체 구조 상부에 층간 절연막(213)을 형성한 후 CMP 공정을 이용하여 평탄화시킨다. 소정의 마스크를 이용한 리소그라피 공정 및 식각 공정으로 층간 절연막(213)의 소정 영역을 식각하여 콘택홀(214)을 형성한다. 이때, 콘택홀(214)은 CxFy와 O2 기체를 주성분으로 하여 활성화시킨 플라즈마를 이용한 건식 식각 공정으로 층간 절연막(213)을 식각하여 형성하는데, 상대적으로 C/F 비율이 높은 기체, 예를들면 C4F8 또는 C5F8 기체를 사용하면서 동시에 O2 첨가량을 최소화하여 활성화시킨 플라즈마를 이용하여 식각 공정을 실시한다. 이와 같이 하여 식각 공정을 실시하면 층간 절연막(213)은 비교적 잘 식각되지만, 질화막(206)에서는 식각 정지 현상이 발생하게 할 수 있다. 기존 공정과 마찬가지로 웨이퍼 부위에 따라 층간 절연막(213)의 두께의 편차가 발생하기 때문에 충분한 과도 식각을 수행해야 하는데, 이러한 과도 식각 공정을 실시하여도 소자 분리 영역 위에는 일정한 두께의 질화막(206)이 잔류하고 있어 식각 정지막의 역할을 수행하기 때문에 소자 분리 영역이 날카롭게 파이는 문제가 발생하지 않는다. 또한, 기존의 공정 방식에서는 활성 영역 위에 질화막이 존재하기 때문에 층간 절연막을 식각한 후 플라즈마 활성 조건을 바꾸어 이중으로 식각을 실시해야 했지만, 본 발명에서 제시하는 공정 방식에서는 활성 영역 위에 질화막이 존재하지 않기 때문에 이중 식각을 실시할 필요가 없다.
상술한 바와 같이 본 발명에 의하면 소자 분리막으로 PSOG막을 이용하고, 소자 분리 영역 상부에만 식각 정지막으로 작용하는 질화막을 형성함으로써 0.1㎛ 이하의 소자에서 소자 분리막으로 HDP 산화막을 사용함에 따라 발생되는 갭필 보이드와 기계적 스트레스를 방지하고, 활성 영역에 고온에서 형성되는 질화막이 형성되지 않기 때문에 소자의 동작 특성을 열화시키지 않으며, 무경계 콘택홀이 형성되어도 소자 분리 영역이 날카롭게 파이는 문제가 발생하지 않는다. 따라서, 소자의 누설 전류를 방지할 수 있어 마진을 확보할 수 있다.
도 1(a) 내지 도 1(e)는 종래의 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 2(a) 내지 도 2(f)는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
101 및 201 : 반도체 기판 102 및 202 : 패드 산화막
103 및 203 : 패드 질화막 104 및 204 : 트렌치
105 : HDP 산화막 106 및 207 : 웰 영역
107 및 208 : 게이트 산화막 108 및 209 : 폴리실리콘막
109 및 210 : 스페이서 110 및 211 : 접합 영역
111 및 212 : 실리사이드막 112 및 206 : 질화막(식각 정지막)
113 및 213 : 층간 절연막 114 및 214 : 콘택홀
205 : PSOG막

Claims (5)

  1. 반도체 기판 상부에 패드 산화막 및 패드 질화막을 형성하고, 상기 패드 질화막 및 패드 산화막의 소정 영역을 식각하여 상기 반도체 기판을 노출시킨 후 상기 노출된 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계;
    상기 트렌치가 매립되도록 전체 구조 상부에 PSOG막을 형성한 후 상기 트렌치의 소정 깊이까지 상기 PSOG막이 잔류하도록 식각 공정을 실시하는 단계;
    전체 구조 상부에 질화막을 형성한 후 상기 질화막 및 패드 질화막을 연마하는 단계;
    상기 잔류하는 패드 질화막 및 상기 패드 산화막을 제거하여 상기 트렌치에 상기 PSOG막 및 질화막이 적층하여 매립된 소자 분리막을 형성하는 단계;
    상기 반도체 기판 상부에 게이트를 형성한 후 상기 반도체 기판상에 접합 영역을 형성하는 단계; 및
    전체 구조 상부에 층간 절연막을 형성한 후 상기 소자분리막의 질화막을 식각정지막으로 상기 층간 절연막의 소정 영역을 식각하여 상기 반도체 기판의 소정 영역을 노출시키는 콘택홀을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 PSOG막의 식가 공정은 희석된 HF 용액, BOE등을 이용한 습식 식각 공정으로 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서, 상기 PSOG막의 식각 공정은 CxFy와 O2 기체를 주성분으로 하여 활성화시켜 상기 패드 질화막과의 선택비를 높인 플라즈마를 이용한 건식 식각 공정으로 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서, 상기 PSOG막은 1500 내지 2500Å의 두께로 잔류하도록 식각하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서, 상기 질화막은 1000 내지 3000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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