JP3847217B2 - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 53
- 238000004519 manufacturing process Methods 0.000 title claims description 42
- 238000005530 etching Methods 0.000 claims description 121
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 105
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 105
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 104
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 104
- 238000000034 method Methods 0.000 claims description 98
- 238000007254 oxidation reaction Methods 0.000 claims description 93
- 230000003647 oxidation Effects 0.000 claims description 91
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 44
- 229910052710 silicon Inorganic materials 0.000 claims description 44
- 239000010703 silicon Substances 0.000 claims description 44
- 244000208734 Pisonia aculeata Species 0.000 claims description 42
- 239000000758 substrate Substances 0.000 claims description 42
- 238000002955 isolation Methods 0.000 claims description 36
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 34
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 17
- 230000001590 oxidative effect Effects 0.000 claims description 10
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 claims description 8
- 229910001882 dioxygen Inorganic materials 0.000 claims description 8
- 239000012212 insulator Substances 0.000 claims description 7
- 150000004767 nitrides Chemical class 0.000 claims description 6
- 239000011261 inert gas Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 16
- 230000015572 biosynthetic process Effects 0.000 description 12
- 238000007796 conventional method Methods 0.000 description 12
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000009279 wet oxidation reaction Methods 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 239000011800 void material Substances 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000005281 excited state Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000007781 pre-processing Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 208000024891 symptom Diseases 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
- H01L21/76235—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls trench shape altered by a local oxidation of silicon process step, e.g. trench corner rounding by LOCOS
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
- H01L21/31604—Deposition from a gas or vapour
- H01L21/31608—Deposition of SiO2
- H01L21/31612—Deposition of SiO2 on a silicon body
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Description
【発明の属する技術分野】
【０００１】
この発明は、半導体装置の製造方法に係り、詳しくは、ＳＴＩ（Sallow Trench Isolation；浅溝分離）法を利用して素子分離領域を形成する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置の代表として知られているＬＳＩ（大規模集積回路）は、メモリ製品とロジック製品とに概ね大別されるが、これらの製品のほとんどが、集積度の点で優れているＭＯＳ(Metal Oxide Semiconductor)型トランジスタによって構成されている。このようにＭＯＳ型トランジスタを構成単位としてＬＳＩを製造することにより、上述したような高集積化の利点を大きく生かせるため、コストダウンを図ることができる。
【０００３】
ＬＳＩを製造する場合、個々の素子（上述のＭＯＳ型トランジスタ）を形成すべき半導体領域（活性領域）を相互に絶縁分離するために、予め半導体基板に素子分離領域を形成することが行われる。このような素子分離領域を形成する方法として、従来からＬＯＣＯＳ(Local Oxidation of Silicon)法が広く実施されていたが、このＬＯＣＯＳ法により形成される素子分離領域は製法上比較的広い面積を占有するのが避けられないため集積度の低下を招くので、最近ではこのＬＯＣＯＳ法に代えてＳＴＩ法が採用されている。このＳＴＩ法は、予め半導体基板にトレンチ（溝）を形成した後、このトレンチ内に酸化物（絶縁物）を埋め込むことにより素子分離領域を形成することを特徴としている。このＳＴＩ法によれば周知のリソグラフィ法を利用して半導体基板に形成した微小面積のトレンチ内に酸化物を埋め込むので、狭い面積の素子分離領域を実現することができるため、集積度の低下を抑えることができるようになる。
【０００４】
しかしながら、一般にＳＴＩ法で素子分離領域を形成すると、図１２に示すように、半導体基板１３１のトレンチ１３２内に埋め込まれた酸化物１３５の周囲部がエッチングされて窪み１３３が形成されるようになる。そして、この窪み１３３は、この後に活性領域１３４に素子であるＭＯＳ型トランジスタを形成する場合に、サブチャネルを発生させる原因となって、オフ時にリーク電流がばらつくようになる。
【０００５】
このようにＳＴＩ法を利用して素子分離領域を形成する場合、上述したような窪みの形成を避けるようにした半導体装置の製造方法が、例えば特開２０００−３２３５６５号公報に開示されている。以下、図６及び図７を参照して、同半導体装置の製造方法（第１の従来技術）について工程順に説明する。
まず、図６（ａ）に示すように、シリコン基板１０１上にシリコン酸化膜から成る下敷酸化膜１０２及びシリコン窒化膜１０３を順次に積層するように形成する。次に、図６（ｂ）に示すように、異方性エッチングにより、素子分離領域の形成予定領域のシリコン窒化膜１０３及び下敷酸化膜１０２を選択的にエッチングした後、シリコン窒化膜１０３をマスクとしてシリコン基板１０１を選択的にエッチングしてトレンチ１０４を形成する。
【０００６】
次に、図６（ｃ）に示すように、熱燐酸を用いて等方性エッチングによりシリコン窒化膜１０３をプルバック（後退）させるエッチング（以下、プルバックエッチングと称する）を行って、トレンチ１０４の開口部の幅Ｗ２よりも広い幅Ｗ１の開口部１０５をシリコン窒化膜１０３に形成する。次に、図７（ｄ）に示すように、ＣＶＤ（Chemical Vapor Deposition）法により、全面にシリコン酸化膜から成る埋め込み酸化膜１０６を形成する。
【０００７】
次に、図７（ｅ）に示すように、ＣＭＰ（Chemical Mechanical Polishing）法により、シリコン窒化膜１０３をストッパ層として用いてシリコン埋め込み酸化膜１０６の膜厚を減少させるように研磨する。次に、図７（ｆ）に示すように、熱燐酸を用いてシリコン窒化膜１０３をエッチングする。これによって、上述した図６（ｃ）の工程のようにシリコン窒化膜１０３には予めプルバックエッチングによる広い開口部１０５が形成されているので、シリコン埋め込み酸化膜１０６の一部は、下敷酸化膜１０２上に広がって形成されるため、前述したような窪みが形成されなくなる。また、プルバックエッチングによる広い開口部１０５を形成することにより、トレンチ１０４内への酸化膜１０６の埋め込み性を向上させることができるようになる。ここで、広がり部の幅ａと、広がり部の高さｂとは、下敷酸化膜１０２の膜厚よりも大きく形成する。次に、図７（ｇ）に示すように、フッ化水素酸を用いてウエットエッチングにより、下敷酸化膜１０２を選択的にエッチングして、素子分離領域１０８を形成する。
【０００８】
ところで、上記第１の従来技術により素子分離領域１０８を形成する場合は、前述したような窪みの形成を避けることができるようになるものの、図６（ｃ）の工程のシリコン窒化膜１０３のプルバックエッチング時に、シリコン基板１０１のトレンチ１０４の表面が露出したままになっているので、トレンチ１０４の表面もエッチングされて荒れてエッチングされてしまうという欠点があった。
【０００９】
このような観点から、ＳＴＩ法を利用して素子分離領域を形成する場合、シリコン窒化膜のプルバックエッチング時にトレンチの表面を絶縁膜により保護するようにした半導体装置の製造方法が提供されている。以下、図８及び図９を参照して、同半導体装置の製造方法（第２の従来法）について工程順に説明する。
まず、図８（ａ）に示すように、予めシリコン基板１１１上にシリコン酸化膜１１２及びシリコン窒化膜１１３を順次に積層するように形成し、素子分離領域の形成予定領域のシリコン窒化膜１１３及びシリコン酸化膜１１２を選択的にエッチングした後、プラズマエッチング法によりシリコン窒化膜１１３をマスクとしてシリコン基板１１１を選択的にエッチングして、略３００ｎｍの深さのトレンチ１１４を形成する。次に、図８（ｂ）に示すように、ウエット酸化法により略９５０℃に加熱して、シリコン基板１１１のトレンチ１１４の肩部を丸めるための丸め酸化を行って、トレンチ１１４の表面に略２０ｎｍの膜厚のシリコン酸化膜１１５を形成する。このシリコン酸化膜１１５は、この後に行われるシリコン窒化膜１１３のプルバックエッチング時に、トレンチ１１４の表面を覆って保護する役割を担う。なお、丸め酸化時に同時にシリコン窒化膜１１３の表面も僅かに酸化されて、薄いシリコン酸化膜１１６が形成される。この場合、シリコン酸化膜１１５とシリコン酸化膜１１６との膜厚の比は、２０〜２５：１程度となる。
【００１０】
次に、図８（ｃ）に示すように、フッ化水素酸を含んだエッチング液を用いたウエットエッチングを略１分間行うことにより、シリコン窒化膜１１３の表面の薄いシリコン酸化膜１１６をエッチングして、プルバック前処理を行う。このシリコン酸化膜１１６のエッチングは、この後の熱燐酸を用いたシリコン窒化膜１１３のプルバックエッチングを安定に行うために施される。すなわち、シリコン窒化膜とシリコン酸化膜との選択比が高いため、シリコン窒化膜１１３の表面にシリコン酸化膜１１６が存在していると、シリコン酸化膜１１６はシリコン窒化膜１１３のエッチングを阻害するので、プルバックエッチング時にシリコン窒化膜１１３のエッチング量がばらつくようになって不安定になる。
このようにシリコン窒化膜１１３のエッチング量がばらつくと、この後に素子を形成する場合、イオン注入時のフィールドオーバハング、ＳＴＩ段差及び窪み形状がばらつく等望ましくない症状を引き起こす。
【００１１】
次に、図８（ｄ）に示すように、熱燐酸を用いて等方性エッチングによりシリコン窒化膜１１３をプルバックエッチングして、トレンチ１１４の開口部の幅Ｗ２よりも広い幅Ｗ１の開口部１１７をシリコン窒化膜１１３に形成する。このエッチング時に同時にシリコン酸化膜１１２、１１５も僅かにエッチングされる。次に、図９（ｅ）に示すように、ＣＶＤ法により全面にシリコン酸化膜から成る埋め込み酸化膜１１８を形成する。次に、図９（ｆ）に示すように、ＣＭＰ法によりシリコン窒化膜１１３をストッパ層として用いてシリコン埋め込み酸化膜１１８の膜厚を減少させるように研磨する。次に、図９（ｇ）に示すように、熱燐酸を用いてシリコン窒化膜１１３をエッチングする。次に、図５（ｈ）に示すように、シリコン酸化膜１１２を選択的にエッチングして、素子分離領域１１９を形成する。
【００１２】
ところで、上記第２の従来技術により素子分離領域１１９を形成する場合は、図８（ｂ）の工程のウエット酸化法による丸め酸化時に、トレンチ１１４の肩部の丸め形状が良好に形成されないという欠点が生ずる。すなわち、図１３に示したように、丸め酸化により形成されるシリコン酸化膜１１５がトレンチ１１４の肩部においてオーバハング状になり、その膜厚がばらつくようになる。このように丸め形状が良好に形成されないと、前述したようにサブチャネルを発生させる原因となって、オフ時のリーク電流や閾値電圧がばらつくようになる。このように、丸め酸化時に丸め形状が良好に形成されないのは、丸め酸化をウエット酸化により行うためと考えられる。
【００１３】
ここで、ＳＴＩ法を利用して素子分離領域を形成する場合、前述したような丸め酸化をラジカル酸化法を用いて行うことにより、良好な丸め形状が得られる半導体装置の製造方法が提供されている。ラジカル酸化法は、化学的に活性度の高い励起状態にある分子あるいは原子（ラジカル）を反応種として用いる酸化法であり、酸化性の高い酸化を行うことができる。以下、図１０及び図１１を参照して、同半導体装置の製造方法（第３の従来技術）について工程順に説明する。
まず、図１０（ａ）に示すように、予めシリコン基板１２１上にシリコン酸化膜１２２及びシリコン窒化膜１２３を順次に積層するように形成し、素子分離領域の形成予定領域のシリコン窒化膜１２３及びシリコン酸化膜１２２を選択的にエッチングした後、シリコン窒化膜１２３をマスクとしてプラズマエッチング法によりシリコン基板１２１を選択的にエッチングして、略３００ｎｍの深さのトレンチ１２４を形成する。次に、図１０（ｂ）に示すように、ラジカル酸化法により、シリコン基板１２１のトレンチ１２４の肩部を丸める丸め酸化を行って、トレンチ１２４の表面に略２０ｎｍの膜厚のシリコン酸化膜１２５を形成する。このようにラジカル酸化法を用いることにより、丸め形状を改善することができる。ラジカル酸化法は前述したように酸化性が高いので、この酸化時に同時にシリコン窒化膜１１３の表面もかなり酸化されて、シリコン酸化膜１２６が形成される。この場合、シリコン酸化膜１２５とシリコン酸化膜１２６との膜厚の比は、１．５〜２：１程度となる。
【００１４】
ところで、この後にプルバックエッチングを行おうとして、予めシリコン窒化膜１２３の表面のシリコン酸化膜１２６をエッチングしようとすると、このエッチング時にトレンチ１２４の表面のシリコン酸化膜１２５も同時にエッチングされてしまうおそれがある。すなわち、上述したようにラジカル酸化法を用いて丸め酸化を行うと、高い酸化性のためにトレンチ１２４の表面及びシリコン窒化膜１２３の表面にはそれぞれ膜厚があまり違わない（上述したように一例として、膜厚の比が１．５〜２：１）シリコン酸化膜１２５、１２６が形成されるので、シリコン窒化膜１２３の表面のシリコン酸化膜１２６をエッチングしようとすると、トレンチ１２４の表面のシリコン酸化膜１２５もエッチングされるおそれがある。したがって、トレンチ１２４の表面が露出されてしまうおそれがあるので、シリコン窒化膜１２３の表面のシリコン酸化膜１２６をエッチングするプルバック前処理は不可能となり、結果としてこの第３の従来技術においては、シリコン窒化膜１２３の表面にはシリコン酸化膜１２６が残した状態に保たれるので、プルバックエッチングを行うことはできなくなる。
【００１５】
次に、図１０（ｃ）に示すように、ＣＶＤ法により全面にシリコン酸化膜から成る埋め込み酸化膜１２７を形成する。次に、図１１（ｄ）に示すように、ＣＭＰ法によりシリコン窒化膜１２３をストッパ層として用いてシリコン埋め込み酸化膜１２７の膜厚を減少させるように研磨する。次に、図１１（ｅ）に示すように、熱燐酸を用いてシリコン窒化膜１２３をエッチングする。次に、図１１（ｆ）に示すように、シリコン酸化膜１２２を選択的にエッチングして、素子分離領域１２８を形成する。
【００１６】
【発明が解決しようとする課題】
ところで、ラジカル酸化法を用いて丸め酸化を行うようにした従来の半導体装置の製造方法（第３の従来技術）では、シリコン窒化膜のプルバックエッチングを行うことができないため、プルバックエッチングによる広い開口部を形成できないので、幅が狭い素子分離領域を形成しようとすると、シリコン酸化膜の埋め込み不良が発生する、という問題がある。
すなわち、第３の従来技術では、図１０（ｂ）の工程においてラジカル酸化法を用いて丸め酸化を行うことにより丸め形状を改善することができるものの、ラジカル酸化法は酸化性が高いために同時にシリコン窒化膜１２３の表面にもシリコン酸化膜１２６が形成されるようになる。そして、プルバックエッチングを行なおうとしてこのシリコン酸化膜１２６をエッチングしようとすると、トレンチ１２４の表面のシリコン酸化膜１２５も同時にエッチングされて、シリコン基板１２１の一部が露出されて荒れた状態になってしまうので、シリコン酸化膜１２６をエッチングすることができなくなる。この結果、プルバックエッチングを行うことができなくなる。
【００１７】
また、上記第３の従来技術では、シリコン窒化膜１２３がプルバックエッチングされてないため、シリコン窒化膜１２３に広い開口部が形成されていないので、幅が狭い素子分離領域を形成しようとすると、図１４（ａ）に示すように、幅が狭く形成されるトレンチ１２４内にシリコン酸化膜１２７が完全に埋め込まれなくなって、シリコン酸化膜１２７の内部にボイド１２９が発生するようになり、埋め込み不良が発生する。このボイド１２９は、この後に素子を形成して素子分離領域１２８上にまたがるようにゲート配線を形成した場合、図１４（ｂ）に示すように、空孔となってそのゲート配線が埋め込まれた状態となり、不要なゲート配線を残すように働くのでゲート配線同士を短絡させる等の原因となる。
【００１８】
この発明は、上述の事情に鑑みてなされたもので、ラジカル酸化法を用いて丸め酸化を行っても、シリコン窒化膜のプルバックエッチングを行うことができるようにした半導体装置の製造方法を提供することを目的としている。
【００１９】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明は、シリコン基板に形成したトレンチ内に酸化物を埋め込んで素子分離領域を形成し、該素子分離領域により絶縁分離された半導体領域に所望の素子を形成する半導体装置の製造方法に係り、前記シリコン基板上にシリコン酸化膜及びシリコン窒化膜を順次に積層するように形成し、前記素子分離領域の形成予定領域の前記シリコン窒化膜及び前記シリコン酸化膜を選択的にエッチングした後、前記シリコン窒化膜をマスクとして前記シリコン基板を選択的にエッチングして前記トレンチを形成するトレンチ形成工程と、前記トレンチの表面のみにシリコン酸化膜を形成し、かつ前記シリコン窒化膜の表面にはシリコン酸化膜を形成しない酸化法により前記シリコン基板を酸化するシリコン基板酸化工程と、前記シリコン窒化膜の開口部の幅が前記トレンチの開口部の幅よりも広くなるように前記シリコン窒化膜のプルバックエッチングを行うシリコン窒化膜プルバック工程と、ラジカル酸化法により前記トレンチの表面の肩部を丸める丸め酸化を行うラジカル酸化工程と、前記トレンチ内に前記絶縁物を埋め込む絶縁物埋め込み工程とを含み、かつ、前記シリコン基板酸化工程を、ドライ酸化法により６００℃〜７５０℃で行って、１ｎｍ〜４ｎｍの膜厚の前記シリコン酸化膜を形成することを特徴としている。
【００２０】
請求項２記載の発明は、請求項１記載の半導体装置の製造方法に係り、前記ドライ酸化法を、酸素ガスを含む酸化性雰囲気で行うことを特徴としている。
【００２１】
請求項３記載の発明は、請求項２記載の半導体装置の製造方法に係り、前記酸素ガスを不活性ガスで希釈した酸化性雰囲気で行うことを特徴としている。
【００２２】
また、請求項４記載の発明は、請求項１、２又は３記載の半導体装置の製造方法に係り、前記シリコン基板プルバック工程を、熱燐酸を用いて行うことを特徴としている。
【００２６】
【発明の原理】
この発明の発明者らは鋭意研究を重ねた結果、ＳＴＩ法を利用して素子分離領域を形成する場合、ラジカル酸化法を用いて丸め酸化を行ってもシリコン窒化膜のプルバックエッチングを行うことができることを見い出した。従来では、シリコン窒化膜のプルバックエッチングを行うには、トレンチ形成後の丸め酸化時にシリコン窒化膜の表面に形成されたシリコン酸化膜を除去するために、プルバック前処理としてエッチングを行う必要があった。一方、丸め酸化を改善するためにラジカル酸化法を用いると、高い酸化性のために丸め酸化と同時にシリコン窒化膜の表面も強く酸化されてシリコン酸化膜が形成されてしまうので、プルバックエッチングを行うべくこのシリコン酸化膜をエッチングしようとすると、トレンチの表面を覆っているシリコン酸化膜も同時にエッチングされてシリコン基板の一部が露出されて荒れた状態になるのが避けられなかった。したがって、従来においては、プルバックエッチングとラジカル酸化法とは併用できなかった。
【００２７】
しかしながら、トレンチ形成後にトレンチの表面のみ酸化してシリコン窒化膜の表面は酸化しない、あるいはほとんど酸化しない酸化法があれば、プルバック前処理としてのエッチングが不要になるので、シリコン窒化膜のプルバックエッチングを安定に行うことができるようになる。したがって、プルバックエッチング終了後にラジカル酸化法による丸め酸化を行うことができるようになるので、プルバックエッチングとラジカル酸化法とを併用できるようになる。
【００２８】
図５は、研究の結果得られた、シリコン窒化膜のエッチング時間（横軸）とシリコン窒化膜のエッチング量（縦軸）との関係を示す図で、後述する各種酸化条件の熱酸化法によってそれぞれ５種類のシリコン酸化膜を成膜したシリコン窒化膜から得られたエッチング特性Ａ〜Ｅを示している。なお、エッチング液としては熱燐酸（液温：１４０℃）を用いた例で示している。
【００２９】
図５において、特性Ａは、ドライ酸化法により略７００℃の成膜温度で略２ｎｍの膜厚のシリコン酸化膜を成膜したシリコン窒化膜から得られたエッチング特性を示している。このエッチング特性Ａは、基板を熱燐酸液に浸して略０．２分後にシリコン窒化膜のエッチングが開始したことを示し、以後略同じ割合のエッチング量で直線的にエッチングが進行していることを示している。ここで、略０．２分間は予め成膜されたシリコン酸化膜のエッチングが行われたと理解される。すなわち、熱燐酸により略０．２分費してシリコン酸化膜がエッチングされた後に、シリコン窒化膜のエッチングが開始したと理解される。
【００３０】
同様にして、特性Ｂは、ドライ酸化法により略７５０℃の成膜温度で略２．５ｎｍの膜厚のシリコン酸化膜を成膜したシリコン窒化膜から得られたエッチング特性を示している。このエッチング特性Ｂは、基板を熱燐酸液に浸して略０．９分後にシリコン窒化膜のエッチングが開始したことを示し、以後略同じ割合のエッチング量で直線的にエッチングが進行していることを示している。ここでは、シリコン窒化膜のエッチングに先立って、シリコン酸化膜のエッチングに略０．９分費したことが理解される。
【００３１】
同様にして、特性Ｃは、ドライ酸化法により略７５０℃の成膜温度で略３．８ｎｍの膜厚のシリコン酸化膜を成膜したシリコン窒化膜から得られたエッチング特性を示している。このエッチング特性Ｃは、基板を熱燐酸液に浸して略２分後にシリコン窒化膜のエッチングが開始したことを示し、以後略同じ割合のエッチング量で直線的にエッチングが進行していることを示している。ここでは、シリコン窒化膜のエッチングに先立って、シリコン酸化膜のエッチングに略２分費したことが理解される。
【００３２】
同様にして、特性Ｄは、ドライ酸化法により略８５０℃の成膜温度で略３．８ｎｍの膜厚のシリコン酸化膜を成膜したシリコン窒化膜から得られたエッチング特性を示している。このエッチング特性Ｄは、基板を熱燐酸液に浸して略５．８分後にシリコン窒化膜のエッチングが開始したことを示し、以後略同じ割合のエッチング量で直線的にエッチングが進行していることを示している。ここでは、シリコン窒化膜のエッチングに先立って、シリコン酸化膜のエッチングに略５．８分費したことが理解される。
【００３３】
同様にして、特性Ｅは、ウエット酸化法により略８５０℃の成膜温度で略３．８ｎｍの膜厚のシリコン酸化膜を成膜したシリコン窒化膜から得られたエッチング特性を示している。このエッチング特性Ｅは、基板を熱燐酸液に浸して略８分後にシリコン窒化膜のエッチングが開始したことを示している。ここで、エッチング特性Ｅでは時間の経過に関係なく、エッチング量は一定であることを示し、実質的にエッチング開始直後からエッチング量が飽和していることを示し、ほとんどエッチングは行われていないと理解される。
【００３４】
図５の５種類のエッチング特性Ａ〜Ｅを比較すれば明らかなように、シリコン窒化膜のエッチングが開始される時間は特性Ａが最も短く、以下特性Ｂ、Ｃ、Ｄ、Ｅの順で続いている。ここで、エッチング特性Ａにおけるシリコン窒化膜のエッチングに先立つ、シリコン酸化膜の略０．２分のエッチング時間は、図８（ｃ）を参照して説明した第２の従来技術におけるプルバック前処理としてのシリコン酸化膜１１６の略１分間のエッチング時間と比較すると、１／５以下であり、シリコン窒化膜の表面にシリコン酸化膜は存在しているものの実質的にこのシリコン酸化膜の膜厚はシリコン窒化膜のプルバックエッチングを阻害しない程度の値になっているとみなすことができる。
【００３５】
したがって、エッチング特性Ａに対応した酸化条件でプルバック前酸化を行うことにより、プルバック前処理としてエッチングを不要にすることができるようになる。ここで、エッチング特性Ａに対応した酸化条件でシリコン窒化膜の表面に形成されるシリコン酸化性の具体的な膜厚は、極薄であるので実質的に測定が困難である。しかしながら、エッチング特性Ａから推察すると、前述したように実質的にシリコン窒化膜のプルバックエッチングを阻害しない程度の極めて薄い膜厚であるとみなせる。
すなわち、エッチング特性Ａに対応した酸化条件である「ドライ酸化法により略７００℃の成膜温度で略２ｎｍの膜厚のシリコン酸化膜を成膜する酸化法」によって、後述するようにプルバック前酸化を行うことにより、プルバック前処理としてのエッチングが不要になるので、シリコン窒化膜のプルバックエッチングを安定に行うことができるようになる。そして、プルバックエッチング終了後にラジカル酸化法による丸め酸化ができるようになるので、プルバックエッチングとラジカル酸化法とを併用できるようになる。
【００３６】
次に、エッチング特性Ｂ、Ｃはともに、ドライ酸化法により略７５０℃でシリコン酸化膜を成膜した例であるが、膜厚が略２．５ｎｍと薄い特性Ｂの方が膜厚が略３．８ｎｍと厚い特性Ｃよりも、シリコン酸化膜のエッチングに費やす時間（略０．９分）は短くなっている。しかしながら、エッチング特性Ｂのエッチング時間（略０．９分）は、エッチング特性Ａにおけるシリコン酸化膜のエッチング時間（略０．２分）よりは長くなっており、このことはプルバック前処理としてのエッチングが必要になることを示唆している。さらに、エッチング特性Ｄのシリコン酸化膜のエッチング時間（略６分）はエッチング特性Ｃにおけるシリコン酸化膜のエッチング時間（略２分）よりは長くなっており、プルバック前処理としてのエッチングが必要になることを示唆している。なお、成膜されるシリコン酸化膜の膜厚は、同一温度条件であってもガス流量、成膜時間等のパラメータの違いにより、異なった値となる。
【００３７】
このように、ドライ酸化法によりシリコン酸化膜を成膜する場合で、エッチング特性Ｂ、Ｃのように同一成膜温度に設定しても、膜厚が厚くなるほどシリコン酸化膜のエッチング時間は大きくなるので、プルバック前処理としてのエッチングは必要になることが理解される。また、ドライ酸化法に比較してウエット酸化法は特性Ｄからも明らかなように、実質的にシリコン窒化膜のエッチングは困難になっており、プルバックエッチングには適用できないことを示している。なお、ドライ酸化法は、酸素１００％の酸素ガスを含む酸化性雰囲気で行われる。
【００３８】
【発明の実施の形態】
以下、上述の原理を基に、図面を参照して、この発明の実施の形態について説明する。説明は実施例を用いて具体的に行う。
図１乃至図３は、この発明の一実施例である半導体装置の製造方法の構成を工程順に示す工程図、図４は同半導体装置の製造方法により製造された半導体装置の一部を概略的に示す図である。以下、図１〜図４を参照して、この例の半導体装置の製造方法について説明する。
まず、図１（ａ）に示すように、熱酸化法により、シリコン基板１上に５〜２０ｎｍの膜厚のシリコン酸化膜２を形成した後、ＣＶＤ法により、シリコン酸化膜２上に１２０〜１４０ｎｍの膜厚のシリコン窒化膜３を順次に積層するように形成する。
【００３９】
次に、図１（ｂ）に示すように、シリコン基板１上の素子分離領域の形成予定領域以外をレジスト膜（図示せず）を形成した後、レジスト膜をマスクとして異方性エッチングにより素子分離領域の形成予定領域のシリコン窒化膜３及びシリコン酸化膜２を選択的にエッチングした後、シリコン窒化膜３をマスクとしてプラズマエッチング法によりシリコン基板１を選択的にエッチングして、略３００ｎｍの深さのトレンチ４を形成する。なお、トレンチ４の幅は要求される特性に応じて任意に決定される。
【００４０】
次に、図１（ｃ）に示すように、前述の原理で説明した「ドライ酸化法により略７００℃の成膜温度で略２ｎｍの膜厚のシリコン酸化膜を成膜する酸化法」によって、プルバック前酸化を行うことにより、トレンチ４の表面のみに略２ｎｍの膜厚のシリコン酸化膜５を形成する。ドライ酸化法は酸素１００％の酸素ガスを含む酸化性雰囲気で行う。このとき、前述の原理で説明したように、シリコン窒化膜３の表面にはほとんどシリコン酸化膜が形成されない。したがって、この後にプルバック前処理としてのエッチングは不要になる。
【００４１】
次に、図２（ｄ）に示すように、レジスト膜（図示せず）をマスクとして熱燐酸を用いて等方性エッチングによりシリコン窒化膜３をプルバックエッチングして、トレンチ４の開口部の幅Ｗ２よりも広い幅Ｗ１の開口部６をシリコン窒化膜３に形成して、略２０ｎｍプルバックさせる。このエッチング時に同時にシリコン酸化膜２、５も僅かにエッチングされる。
【００４２】
次に、図２（ｅ）に示すように、ラジカル酸化法により、シリコン基板１のトレンチ４の肩部を丸める丸め酸化を行って、トレンチ４の表面に略２０ｎｍの膜厚のシリコン酸化膜７を形成する。すなわち、トレンチ４の表面に形成されていた膜厚の薄かった（略２ｎｍ）シリコン酸化膜５を、膜厚の厚い（略２０ｎｍ）シリコン酸化膜７に変化させる。このようにラジカル酸化法を用いることにより、図１３に示したような従来のオーバハング状の丸め形状は改善されて、図４に示すようにトレンチ４の肩部の膜厚のばらつきは抑えられて略一定になる。ラジカル酸化法は酸化性が高いので、この酸化時に同時にシリコン窒化膜３の表面もかなり酸化され、１５〜１８ｎｍのシリコン酸化膜８が形成される。しかしながら、既にプルバックエッチングは終了しているので、そのシリコン酸化膜８の存在は何ら差し支えはない。
【００４３】
次に、図２（ｆ）に示すように、ＣＶＤ法により全面にシリコン酸化膜から成る埋め込み酸化膜９を形成する。この酸化膜９の埋め込みは、トレンチ４の内部からシリコン窒化膜３の表面のシリコン酸化膜８が完全に覆われるように行う。
【００４４】
次に、図３（ｇ）に示すように、ＣＭＰ法によりシリコン窒化膜３をストッパ層として用いて、シリコン埋め込み酸化膜９の膜厚を減少させるように研磨する。続いて、図３（ｈ）に示すように、熱燐酸を用いてシリコン窒化膜３をエッチングする。次に、図３（ｉ）に示すように、シリコン酸化膜２を選択的にエッチングして、素子分離領域１０を形成する。
【００４５】
素子分離領域１０を形成した後は、通常の半導体装置の製造方法と同様に、素子分離領域１０により絶縁分離されたそれぞれの半導体領域（活性領域）にＭＯＳ型トランジスタのような所望の素子を形成することにより、ＬＳＩを完成させる。
【００４６】
このように、この例の半導体装置の製造方法によれば、シリコン酸化膜２及びシリコン窒化膜３を順次に積層したシリコン基板１にトレンチ４を形成した後、トレンチ４の表面のみにシリコン酸化膜を形成し、かつシリコン窒化膜３の表面にはほとんどシリコン酸化膜を形成しない酸化法により、シリコン基板１を酸化してトレンチ４の表面にシリコン酸化膜５を形成してシリコン窒化膜３のプルバックエッチングを行い、続いてラジカル酸化法によりトレンチ４の表面の肩部を丸める丸め酸化を行うようにしたので、プルバックエッチングとラジカル酸化法とを併用できるようになり、シリコン酸化膜９の埋め込み性を向上させるとともに、トレンチ４の肩部の丸め形状を良好に形成することができる。
したがって、ラジカル酸化法を用いて丸め酸化を行っても、シリコン窒化膜のプルバックエッチングを行うことができる。
【００４７】
以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、トレンチの表面のみにシリコン酸化膜を形成し、かつシリコン窒化膜の表面にはほとんどシリコン酸化膜を形成しないドライ酸化法としては、酸素１００％の酸素ガスを含む酸化性雰囲気で行う例で説明したが、これに限らずに酸素ガスを窒素やアルゴン等の不活性ガスで希釈した酸化性雰囲気で行うこともできる。この場合は、酸素の濃度が低下するのでシリコン酸化膜の成膜速度は小さくなるが、成膜速度を調整したい場合には有効な方法となる。
【００４８】
また、トレンチの表面のみにシリコン酸化膜を形成し、かつシリコン窒化膜の表面にはほとんどシリコン酸化膜を形成しないドライ酸化法は、実施例で説明した温度条件及び膜厚に限らずに、６００℃〜７５０℃の温度範囲内において、１ｎｍ〜４ｎｍの膜厚範囲内であれば略同様な効果を得ることができる。また、トレンチ内にシリコン酸化膜を埋め込んで素子分離領域を形成する例で説明したが、シリコン酸化膜に代えてシリコン窒化膜や、硼素や燐のような不純物が添加されたシリコン酸化膜等の他の絶縁物を埋め込むようにしてもよい。
【００４９】
【発明の効果】
以上説明したように、この発明の半導体装置の製造方法によれば、酸化膜及び窒化膜を順次に積層した半導体基板にトレンチを形成した後、トレンチの表面のみに酸化膜を形成し、かつ窒化膜の表面にはほとんど酸化膜を形成しない酸化法により、半導体基板を酸化してトレンチの表面に酸化膜を形成して窒化膜のプルバックエッチングを行い、続いてラジカル酸化法によりトレンチの表面の肩部を丸める丸め酸化を行うようにしたので、プルバックエッチングとラジカル酸化法とを併用できるようになり、絶縁物の埋め込み性を向上させるとともに、トレンチの肩部の丸め形状を良好に形成することができる。また、窪みの形成も抑制することができる。
したがって、ラジカル酸化法を用いて丸め酸化を行っても、窒化膜のプルバックエッチングを行うことができる。
【図面の簡単な説明】
【図１】この発明の一実施例である半導体装置の製造方法の構成を工程順に示す工程図である。
【図２】同半導体装置の製造方法の構成を工程順に示す工程図である。
【図３】同半導体装置の製造方法の構成を工程順に示す工程図である。
【図４】同半導体装置の製造方法により製造された半導体装置の一部を概略的に示す図である。
【図５】この発明の原理を説明するためのシリコン窒化膜のエッチング時間（横軸）とシリコン窒化膜のエッチング量（縦軸）との関係を示す図である。
【図６】従来の半導体装置の製造方法（第１の従来技術）の構成を工程順に示す工程図である。
【図７】同半導体装置の製造方法（第１の従来技術）の構成を工程順に示す工程図である。
【図８】従来の半導体装置の製造方法（第２の従来技術）の構成を工程順に示す工程図である。
【図９】同半導体装置の製造方法（第２の従来技術）の構成を工程順に示す工程図である。
【図１０】従来の半導体装置の製造方法（第３の従来技術）の構成を工程順に示す工程図である。
【図１１】同半導体装置の製造方法（第３の従来技術）の構成を工程順に示す工程図である。
【図１２】従来の半導体装置の製造方法の欠点を概略的に示す図である。
【図１３】従来の半導体装置の製造方法の欠点を概略的に示す図である。
【図１４】従来の半導体装置の製造方法の欠点を概略的に示す図である。
【符号の説明】
１ シリコン基板
２、５、７、８ シリコン酸化膜
３ シリコン窒化膜
４ トレンチ（溝）
６ シリコン窒化膜の開口部
９ 埋め込み酸化膜
１０ 素子分離領域
Ｗ１ シリコン窒化膜の開口部の幅
Ｗ２ トレンチの開口部の幅
【０００１】
この発明は、半導体装置の製造方法に係り、詳しくは、ＳＴＩ（Sallow Trench Isolation；浅溝分離）法を利用して素子分離領域を形成する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置の代表として知られているＬＳＩ（大規模集積回路）は、メモリ製品とロジック製品とに概ね大別されるが、これらの製品のほとんどが、集積度の点で優れているＭＯＳ(Metal Oxide Semiconductor)型トランジスタによって構成されている。このようにＭＯＳ型トランジスタを構成単位としてＬＳＩを製造することにより、上述したような高集積化の利点を大きく生かせるため、コストダウンを図ることができる。
【０００３】
ＬＳＩを製造する場合、個々の素子（上述のＭＯＳ型トランジスタ）を形成すべき半導体領域（活性領域）を相互に絶縁分離するために、予め半導体基板に素子分離領域を形成することが行われる。このような素子分離領域を形成する方法として、従来からＬＯＣＯＳ(Local Oxidation of Silicon)法が広く実施されていたが、このＬＯＣＯＳ法により形成される素子分離領域は製法上比較的広い面積を占有するのが避けられないため集積度の低下を招くので、最近ではこのＬＯＣＯＳ法に代えてＳＴＩ法が採用されている。このＳＴＩ法は、予め半導体基板にトレンチ（溝）を形成した後、このトレンチ内に酸化物（絶縁物）を埋め込むことにより素子分離領域を形成することを特徴としている。このＳＴＩ法によれば周知のリソグラフィ法を利用して半導体基板に形成した微小面積のトレンチ内に酸化物を埋め込むので、狭い面積の素子分離領域を実現することができるため、集積度の低下を抑えることができるようになる。
【０００４】
しかしながら、一般にＳＴＩ法で素子分離領域を形成すると、図１２に示すように、半導体基板１３１のトレンチ１３２内に埋め込まれた酸化物１３５の周囲部がエッチングされて窪み１３３が形成されるようになる。そして、この窪み１３３は、この後に活性領域１３４に素子であるＭＯＳ型トランジスタを形成する場合に、サブチャネルを発生させる原因となって、オフ時にリーク電流がばらつくようになる。
【０００５】
このようにＳＴＩ法を利用して素子分離領域を形成する場合、上述したような窪みの形成を避けるようにした半導体装置の製造方法が、例えば特開２０００−３２３５６５号公報に開示されている。以下、図６及び図７を参照して、同半導体装置の製造方法（第１の従来技術）について工程順に説明する。
まず、図６（ａ）に示すように、シリコン基板１０１上にシリコン酸化膜から成る下敷酸化膜１０２及びシリコン窒化膜１０３を順次に積層するように形成する。次に、図６（ｂ）に示すように、異方性エッチングにより、素子分離領域の形成予定領域のシリコン窒化膜１０３及び下敷酸化膜１０２を選択的にエッチングした後、シリコン窒化膜１０３をマスクとしてシリコン基板１０１を選択的にエッチングしてトレンチ１０４を形成する。
【０００６】
次に、図６（ｃ）に示すように、熱燐酸を用いて等方性エッチングによりシリコン窒化膜１０３をプルバック（後退）させるエッチング（以下、プルバックエッチングと称する）を行って、トレンチ１０４の開口部の幅Ｗ２よりも広い幅Ｗ１の開口部１０５をシリコン窒化膜１０３に形成する。次に、図７（ｄ）に示すように、ＣＶＤ（Chemical Vapor Deposition）法により、全面にシリコン酸化膜から成る埋め込み酸化膜１０６を形成する。
【０００７】
次に、図７（ｅ）に示すように、ＣＭＰ（Chemical Mechanical Polishing）法により、シリコン窒化膜１０３をストッパ層として用いてシリコン埋め込み酸化膜１０６の膜厚を減少させるように研磨する。次に、図７（ｆ）に示すように、熱燐酸を用いてシリコン窒化膜１０３をエッチングする。これによって、上述した図６（ｃ）の工程のようにシリコン窒化膜１０３には予めプルバックエッチングによる広い開口部１０５が形成されているので、シリコン埋め込み酸化膜１０６の一部は、下敷酸化膜１０２上に広がって形成されるため、前述したような窪みが形成されなくなる。また、プルバックエッチングによる広い開口部１０５を形成することにより、トレンチ１０４内への酸化膜１０６の埋め込み性を向上させることができるようになる。ここで、広がり部の幅ａと、広がり部の高さｂとは、下敷酸化膜１０２の膜厚よりも大きく形成する。次に、図７（ｇ）に示すように、フッ化水素酸を用いてウエットエッチングにより、下敷酸化膜１０２を選択的にエッチングして、素子分離領域１０８を形成する。
【０００８】
ところで、上記第１の従来技術により素子分離領域１０８を形成する場合は、前述したような窪みの形成を避けることができるようになるものの、図６（ｃ）の工程のシリコン窒化膜１０３のプルバックエッチング時に、シリコン基板１０１のトレンチ１０４の表面が露出したままになっているので、トレンチ１０４の表面もエッチングされて荒れてエッチングされてしまうという欠点があった。
【０００９】
このような観点から、ＳＴＩ法を利用して素子分離領域を形成する場合、シリコン窒化膜のプルバックエッチング時にトレンチの表面を絶縁膜により保護するようにした半導体装置の製造方法が提供されている。以下、図８及び図９を参照して、同半導体装置の製造方法（第２の従来法）について工程順に説明する。
まず、図８（ａ）に示すように、予めシリコン基板１１１上にシリコン酸化膜１１２及びシリコン窒化膜１１３を順次に積層するように形成し、素子分離領域の形成予定領域のシリコン窒化膜１１３及びシリコン酸化膜１１２を選択的にエッチングした後、プラズマエッチング法によりシリコン窒化膜１１３をマスクとしてシリコン基板１１１を選択的にエッチングして、略３００ｎｍの深さのトレンチ１１４を形成する。次に、図８（ｂ）に示すように、ウエット酸化法により略９５０℃に加熱して、シリコン基板１１１のトレンチ１１４の肩部を丸めるための丸め酸化を行って、トレンチ１１４の表面に略２０ｎｍの膜厚のシリコン酸化膜１１５を形成する。このシリコン酸化膜１１５は、この後に行われるシリコン窒化膜１１３のプルバックエッチング時に、トレンチ１１４の表面を覆って保護する役割を担う。なお、丸め酸化時に同時にシリコン窒化膜１１３の表面も僅かに酸化されて、薄いシリコン酸化膜１１６が形成される。この場合、シリコン酸化膜１１５とシリコン酸化膜１１６との膜厚の比は、２０〜２５：１程度となる。
【００１０】
次に、図８（ｃ）に示すように、フッ化水素酸を含んだエッチング液を用いたウエットエッチングを略１分間行うことにより、シリコン窒化膜１１３の表面の薄いシリコン酸化膜１１６をエッチングして、プルバック前処理を行う。このシリコン酸化膜１１６のエッチングは、この後の熱燐酸を用いたシリコン窒化膜１１３のプルバックエッチングを安定に行うために施される。すなわち、シリコン窒化膜とシリコン酸化膜との選択比が高いため、シリコン窒化膜１１３の表面にシリコン酸化膜１１６が存在していると、シリコン酸化膜１１６はシリコン窒化膜１１３のエッチングを阻害するので、プルバックエッチング時にシリコン窒化膜１１３のエッチング量がばらつくようになって不安定になる。
このようにシリコン窒化膜１１３のエッチング量がばらつくと、この後に素子を形成する場合、イオン注入時のフィールドオーバハング、ＳＴＩ段差及び窪み形状がばらつく等望ましくない症状を引き起こす。
【００１１】
次に、図８（ｄ）に示すように、熱燐酸を用いて等方性エッチングによりシリコン窒化膜１１３をプルバックエッチングして、トレンチ１１４の開口部の幅Ｗ２よりも広い幅Ｗ１の開口部１１７をシリコン窒化膜１１３に形成する。このエッチング時に同時にシリコン酸化膜１１２、１１５も僅かにエッチングされる。次に、図９（ｅ）に示すように、ＣＶＤ法により全面にシリコン酸化膜から成る埋め込み酸化膜１１８を形成する。次に、図９（ｆ）に示すように、ＣＭＰ法によりシリコン窒化膜１１３をストッパ層として用いてシリコン埋め込み酸化膜１１８の膜厚を減少させるように研磨する。次に、図９（ｇ）に示すように、熱燐酸を用いてシリコン窒化膜１１３をエッチングする。次に、図５（ｈ）に示すように、シリコン酸化膜１１２を選択的にエッチングして、素子分離領域１１９を形成する。
【００１２】
ところで、上記第２の従来技術により素子分離領域１１９を形成する場合は、図８（ｂ）の工程のウエット酸化法による丸め酸化時に、トレンチ１１４の肩部の丸め形状が良好に形成されないという欠点が生ずる。すなわち、図１３に示したように、丸め酸化により形成されるシリコン酸化膜１１５がトレンチ１１４の肩部においてオーバハング状になり、その膜厚がばらつくようになる。このように丸め形状が良好に形成されないと、前述したようにサブチャネルを発生させる原因となって、オフ時のリーク電流や閾値電圧がばらつくようになる。このように、丸め酸化時に丸め形状が良好に形成されないのは、丸め酸化をウエット酸化により行うためと考えられる。
【００１３】
ここで、ＳＴＩ法を利用して素子分離領域を形成する場合、前述したような丸め酸化をラジカル酸化法を用いて行うことにより、良好な丸め形状が得られる半導体装置の製造方法が提供されている。ラジカル酸化法は、化学的に活性度の高い励起状態にある分子あるいは原子（ラジカル）を反応種として用いる酸化法であり、酸化性の高い酸化を行うことができる。以下、図１０及び図１１を参照して、同半導体装置の製造方法（第３の従来技術）について工程順に説明する。
まず、図１０（ａ）に示すように、予めシリコン基板１２１上にシリコン酸化膜１２２及びシリコン窒化膜１２３を順次に積層するように形成し、素子分離領域の形成予定領域のシリコン窒化膜１２３及びシリコン酸化膜１２２を選択的にエッチングした後、シリコン窒化膜１２３をマスクとしてプラズマエッチング法によりシリコン基板１２１を選択的にエッチングして、略３００ｎｍの深さのトレンチ１２４を形成する。次に、図１０（ｂ）に示すように、ラジカル酸化法により、シリコン基板１２１のトレンチ１２４の肩部を丸める丸め酸化を行って、トレンチ１２４の表面に略２０ｎｍの膜厚のシリコン酸化膜１２５を形成する。このようにラジカル酸化法を用いることにより、丸め形状を改善することができる。ラジカル酸化法は前述したように酸化性が高いので、この酸化時に同時にシリコン窒化膜１１３の表面もかなり酸化されて、シリコン酸化膜１２６が形成される。この場合、シリコン酸化膜１２５とシリコン酸化膜１２６との膜厚の比は、１．５〜２：１程度となる。
【００１４】
ところで、この後にプルバックエッチングを行おうとして、予めシリコン窒化膜１２３の表面のシリコン酸化膜１２６をエッチングしようとすると、このエッチング時にトレンチ１２４の表面のシリコン酸化膜１２５も同時にエッチングされてしまうおそれがある。すなわち、上述したようにラジカル酸化法を用いて丸め酸化を行うと、高い酸化性のためにトレンチ１２４の表面及びシリコン窒化膜１２３の表面にはそれぞれ膜厚があまり違わない（上述したように一例として、膜厚の比が１．５〜２：１）シリコン酸化膜１２５、１２６が形成されるので、シリコン窒化膜１２３の表面のシリコン酸化膜１２６をエッチングしようとすると、トレンチ１２４の表面のシリコン酸化膜１２５もエッチングされるおそれがある。したがって、トレンチ１２４の表面が露出されてしまうおそれがあるので、シリコン窒化膜１２３の表面のシリコン酸化膜１２６をエッチングするプルバック前処理は不可能となり、結果としてこの第３の従来技術においては、シリコン窒化膜１２３の表面にはシリコン酸化膜１２６が残した状態に保たれるので、プルバックエッチングを行うことはできなくなる。
【００１５】
次に、図１０（ｃ）に示すように、ＣＶＤ法により全面にシリコン酸化膜から成る埋め込み酸化膜１２７を形成する。次に、図１１（ｄ）に示すように、ＣＭＰ法によりシリコン窒化膜１２３をストッパ層として用いてシリコン埋め込み酸化膜１２７の膜厚を減少させるように研磨する。次に、図１１（ｅ）に示すように、熱燐酸を用いてシリコン窒化膜１２３をエッチングする。次に、図１１（ｆ）に示すように、シリコン酸化膜１２２を選択的にエッチングして、素子分離領域１２８を形成する。
【００１６】
【発明が解決しようとする課題】
ところで、ラジカル酸化法を用いて丸め酸化を行うようにした従来の半導体装置の製造方法（第３の従来技術）では、シリコン窒化膜のプルバックエッチングを行うことができないため、プルバックエッチングによる広い開口部を形成できないので、幅が狭い素子分離領域を形成しようとすると、シリコン酸化膜の埋め込み不良が発生する、という問題がある。
すなわち、第３の従来技術では、図１０（ｂ）の工程においてラジカル酸化法を用いて丸め酸化を行うことにより丸め形状を改善することができるものの、ラジカル酸化法は酸化性が高いために同時にシリコン窒化膜１２３の表面にもシリコン酸化膜１２６が形成されるようになる。そして、プルバックエッチングを行なおうとしてこのシリコン酸化膜１２６をエッチングしようとすると、トレンチ１２４の表面のシリコン酸化膜１２５も同時にエッチングされて、シリコン基板１２１の一部が露出されて荒れた状態になってしまうので、シリコン酸化膜１２６をエッチングすることができなくなる。この結果、プルバックエッチングを行うことができなくなる。
【００１７】
また、上記第３の従来技術では、シリコン窒化膜１２３がプルバックエッチングされてないため、シリコン窒化膜１２３に広い開口部が形成されていないので、幅が狭い素子分離領域を形成しようとすると、図１４（ａ）に示すように、幅が狭く形成されるトレンチ１２４内にシリコン酸化膜１２７が完全に埋め込まれなくなって、シリコン酸化膜１２７の内部にボイド１２９が発生するようになり、埋め込み不良が発生する。このボイド１２９は、この後に素子を形成して素子分離領域１２８上にまたがるようにゲート配線を形成した場合、図１４（ｂ）に示すように、空孔となってそのゲート配線が埋め込まれた状態となり、不要なゲート配線を残すように働くのでゲート配線同士を短絡させる等の原因となる。
【００１８】
この発明は、上述の事情に鑑みてなされたもので、ラジカル酸化法を用いて丸め酸化を行っても、シリコン窒化膜のプルバックエッチングを行うことができるようにした半導体装置の製造方法を提供することを目的としている。
【００１９】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明は、シリコン基板に形成したトレンチ内に酸化物を埋め込んで素子分離領域を形成し、該素子分離領域により絶縁分離された半導体領域に所望の素子を形成する半導体装置の製造方法に係り、前記シリコン基板上にシリコン酸化膜及びシリコン窒化膜を順次に積層するように形成し、前記素子分離領域の形成予定領域の前記シリコン窒化膜及び前記シリコン酸化膜を選択的にエッチングした後、前記シリコン窒化膜をマスクとして前記シリコン基板を選択的にエッチングして前記トレンチを形成するトレンチ形成工程と、前記トレンチの表面のみにシリコン酸化膜を形成し、かつ前記シリコン窒化膜の表面にはシリコン酸化膜を形成しない酸化法により前記シリコン基板を酸化するシリコン基板酸化工程と、前記シリコン窒化膜の開口部の幅が前記トレンチの開口部の幅よりも広くなるように前記シリコン窒化膜のプルバックエッチングを行うシリコン窒化膜プルバック工程と、ラジカル酸化法により前記トレンチの表面の肩部を丸める丸め酸化を行うラジカル酸化工程と、前記トレンチ内に前記絶縁物を埋め込む絶縁物埋め込み工程とを含み、かつ、前記シリコン基板酸化工程を、ドライ酸化法により６００℃〜７５０℃で行って、１ｎｍ〜４ｎｍの膜厚の前記シリコン酸化膜を形成することを特徴としている。
【００２０】
請求項２記載の発明は、請求項１記載の半導体装置の製造方法に係り、前記ドライ酸化法を、酸素ガスを含む酸化性雰囲気で行うことを特徴としている。
【００２１】
請求項３記載の発明は、請求項２記載の半導体装置の製造方法に係り、前記酸素ガスを不活性ガスで希釈した酸化性雰囲気で行うことを特徴としている。
【００２２】
また、請求項４記載の発明は、請求項１、２又は３記載の半導体装置の製造方法に係り、前記シリコン基板プルバック工程を、熱燐酸を用いて行うことを特徴としている。
【００２６】
【発明の原理】
この発明の発明者らは鋭意研究を重ねた結果、ＳＴＩ法を利用して素子分離領域を形成する場合、ラジカル酸化法を用いて丸め酸化を行ってもシリコン窒化膜のプルバックエッチングを行うことができることを見い出した。従来では、シリコン窒化膜のプルバックエッチングを行うには、トレンチ形成後の丸め酸化時にシリコン窒化膜の表面に形成されたシリコン酸化膜を除去するために、プルバック前処理としてエッチングを行う必要があった。一方、丸め酸化を改善するためにラジカル酸化法を用いると、高い酸化性のために丸め酸化と同時にシリコン窒化膜の表面も強く酸化されてシリコン酸化膜が形成されてしまうので、プルバックエッチングを行うべくこのシリコン酸化膜をエッチングしようとすると、トレンチの表面を覆っているシリコン酸化膜も同時にエッチングされてシリコン基板の一部が露出されて荒れた状態になるのが避けられなかった。したがって、従来においては、プルバックエッチングとラジカル酸化法とは併用できなかった。
【００２７】
しかしながら、トレンチ形成後にトレンチの表面のみ酸化してシリコン窒化膜の表面は酸化しない、あるいはほとんど酸化しない酸化法があれば、プルバック前処理としてのエッチングが不要になるので、シリコン窒化膜のプルバックエッチングを安定に行うことができるようになる。したがって、プルバックエッチング終了後にラジカル酸化法による丸め酸化を行うことができるようになるので、プルバックエッチングとラジカル酸化法とを併用できるようになる。
【００２８】
図５は、研究の結果得られた、シリコン窒化膜のエッチング時間（横軸）とシリコン窒化膜のエッチング量（縦軸）との関係を示す図で、後述する各種酸化条件の熱酸化法によってそれぞれ５種類のシリコン酸化膜を成膜したシリコン窒化膜から得られたエッチング特性Ａ〜Ｅを示している。なお、エッチング液としては熱燐酸（液温：１４０℃）を用いた例で示している。
【００２９】
図５において、特性Ａは、ドライ酸化法により略７００℃の成膜温度で略２ｎｍの膜厚のシリコン酸化膜を成膜したシリコン窒化膜から得られたエッチング特性を示している。このエッチング特性Ａは、基板を熱燐酸液に浸して略０．２分後にシリコン窒化膜のエッチングが開始したことを示し、以後略同じ割合のエッチング量で直線的にエッチングが進行していることを示している。ここで、略０．２分間は予め成膜されたシリコン酸化膜のエッチングが行われたと理解される。すなわち、熱燐酸により略０．２分費してシリコン酸化膜がエッチングされた後に、シリコン窒化膜のエッチングが開始したと理解される。
【００３０】
同様にして、特性Ｂは、ドライ酸化法により略７５０℃の成膜温度で略２．５ｎｍの膜厚のシリコン酸化膜を成膜したシリコン窒化膜から得られたエッチング特性を示している。このエッチング特性Ｂは、基板を熱燐酸液に浸して略０．９分後にシリコン窒化膜のエッチングが開始したことを示し、以後略同じ割合のエッチング量で直線的にエッチングが進行していることを示している。ここでは、シリコン窒化膜のエッチングに先立って、シリコン酸化膜のエッチングに略０．９分費したことが理解される。
【００３１】
同様にして、特性Ｃは、ドライ酸化法により略７５０℃の成膜温度で略３．８ｎｍの膜厚のシリコン酸化膜を成膜したシリコン窒化膜から得られたエッチング特性を示している。このエッチング特性Ｃは、基板を熱燐酸液に浸して略２分後にシリコン窒化膜のエッチングが開始したことを示し、以後略同じ割合のエッチング量で直線的にエッチングが進行していることを示している。ここでは、シリコン窒化膜のエッチングに先立って、シリコン酸化膜のエッチングに略２分費したことが理解される。
【００３２】
同様にして、特性Ｄは、ドライ酸化法により略８５０℃の成膜温度で略３．８ｎｍの膜厚のシリコン酸化膜を成膜したシリコン窒化膜から得られたエッチング特性を示している。このエッチング特性Ｄは、基板を熱燐酸液に浸して略５．８分後にシリコン窒化膜のエッチングが開始したことを示し、以後略同じ割合のエッチング量で直線的にエッチングが進行していることを示している。ここでは、シリコン窒化膜のエッチングに先立って、シリコン酸化膜のエッチングに略５．８分費したことが理解される。
【００３３】
同様にして、特性Ｅは、ウエット酸化法により略８５０℃の成膜温度で略３．８ｎｍの膜厚のシリコン酸化膜を成膜したシリコン窒化膜から得られたエッチング特性を示している。このエッチング特性Ｅは、基板を熱燐酸液に浸して略８分後にシリコン窒化膜のエッチングが開始したことを示している。ここで、エッチング特性Ｅでは時間の経過に関係なく、エッチング量は一定であることを示し、実質的にエッチング開始直後からエッチング量が飽和していることを示し、ほとんどエッチングは行われていないと理解される。
【００３４】
図５の５種類のエッチング特性Ａ〜Ｅを比較すれば明らかなように、シリコン窒化膜のエッチングが開始される時間は特性Ａが最も短く、以下特性Ｂ、Ｃ、Ｄ、Ｅの順で続いている。ここで、エッチング特性Ａにおけるシリコン窒化膜のエッチングに先立つ、シリコン酸化膜の略０．２分のエッチング時間は、図８（ｃ）を参照して説明した第２の従来技術におけるプルバック前処理としてのシリコン酸化膜１１６の略１分間のエッチング時間と比較すると、１／５以下であり、シリコン窒化膜の表面にシリコン酸化膜は存在しているものの実質的にこのシリコン酸化膜の膜厚はシリコン窒化膜のプルバックエッチングを阻害しない程度の値になっているとみなすことができる。
【００３５】
したがって、エッチング特性Ａに対応した酸化条件でプルバック前酸化を行うことにより、プルバック前処理としてエッチングを不要にすることができるようになる。ここで、エッチング特性Ａに対応した酸化条件でシリコン窒化膜の表面に形成されるシリコン酸化性の具体的な膜厚は、極薄であるので実質的に測定が困難である。しかしながら、エッチング特性Ａから推察すると、前述したように実質的にシリコン窒化膜のプルバックエッチングを阻害しない程度の極めて薄い膜厚であるとみなせる。
すなわち、エッチング特性Ａに対応した酸化条件である「ドライ酸化法により略７００℃の成膜温度で略２ｎｍの膜厚のシリコン酸化膜を成膜する酸化法」によって、後述するようにプルバック前酸化を行うことにより、プルバック前処理としてのエッチングが不要になるので、シリコン窒化膜のプルバックエッチングを安定に行うことができるようになる。そして、プルバックエッチング終了後にラジカル酸化法による丸め酸化ができるようになるので、プルバックエッチングとラジカル酸化法とを併用できるようになる。
【００３６】
次に、エッチング特性Ｂ、Ｃはともに、ドライ酸化法により略７５０℃でシリコン酸化膜を成膜した例であるが、膜厚が略２．５ｎｍと薄い特性Ｂの方が膜厚が略３．８ｎｍと厚い特性Ｃよりも、シリコン酸化膜のエッチングに費やす時間（略０．９分）は短くなっている。しかしながら、エッチング特性Ｂのエッチング時間（略０．９分）は、エッチング特性Ａにおけるシリコン酸化膜のエッチング時間（略０．２分）よりは長くなっており、このことはプルバック前処理としてのエッチングが必要になることを示唆している。さらに、エッチング特性Ｄのシリコン酸化膜のエッチング時間（略６分）はエッチング特性Ｃにおけるシリコン酸化膜のエッチング時間（略２分）よりは長くなっており、プルバック前処理としてのエッチングが必要になることを示唆している。なお、成膜されるシリコン酸化膜の膜厚は、同一温度条件であってもガス流量、成膜時間等のパラメータの違いにより、異なった値となる。
【００３７】
このように、ドライ酸化法によりシリコン酸化膜を成膜する場合で、エッチング特性Ｂ、Ｃのように同一成膜温度に設定しても、膜厚が厚くなるほどシリコン酸化膜のエッチング時間は大きくなるので、プルバック前処理としてのエッチングは必要になることが理解される。また、ドライ酸化法に比較してウエット酸化法は特性Ｄからも明らかなように、実質的にシリコン窒化膜のエッチングは困難になっており、プルバックエッチングには適用できないことを示している。なお、ドライ酸化法は、酸素１００％の酸素ガスを含む酸化性雰囲気で行われる。
【００３８】
【発明の実施の形態】
以下、上述の原理を基に、図面を参照して、この発明の実施の形態について説明する。説明は実施例を用いて具体的に行う。
図１乃至図３は、この発明の一実施例である半導体装置の製造方法の構成を工程順に示す工程図、図４は同半導体装置の製造方法により製造された半導体装置の一部を概略的に示す図である。以下、図１〜図４を参照して、この例の半導体装置の製造方法について説明する。
まず、図１（ａ）に示すように、熱酸化法により、シリコン基板１上に５〜２０ｎｍの膜厚のシリコン酸化膜２を形成した後、ＣＶＤ法により、シリコン酸化膜２上に１２０〜１４０ｎｍの膜厚のシリコン窒化膜３を順次に積層するように形成する。
【００３９】
次に、図１（ｂ）に示すように、シリコン基板１上の素子分離領域の形成予定領域以外をレジスト膜（図示せず）を形成した後、レジスト膜をマスクとして異方性エッチングにより素子分離領域の形成予定領域のシリコン窒化膜３及びシリコン酸化膜２を選択的にエッチングした後、シリコン窒化膜３をマスクとしてプラズマエッチング法によりシリコン基板１を選択的にエッチングして、略３００ｎｍの深さのトレンチ４を形成する。なお、トレンチ４の幅は要求される特性に応じて任意に決定される。
【００４０】
次に、図１（ｃ）に示すように、前述の原理で説明した「ドライ酸化法により略７００℃の成膜温度で略２ｎｍの膜厚のシリコン酸化膜を成膜する酸化法」によって、プルバック前酸化を行うことにより、トレンチ４の表面のみに略２ｎｍの膜厚のシリコン酸化膜５を形成する。ドライ酸化法は酸素１００％の酸素ガスを含む酸化性雰囲気で行う。このとき、前述の原理で説明したように、シリコン窒化膜３の表面にはほとんどシリコン酸化膜が形成されない。したがって、この後にプルバック前処理としてのエッチングは不要になる。
【００４１】
次に、図２（ｄ）に示すように、レジスト膜（図示せず）をマスクとして熱燐酸を用いて等方性エッチングによりシリコン窒化膜３をプルバックエッチングして、トレンチ４の開口部の幅Ｗ２よりも広い幅Ｗ１の開口部６をシリコン窒化膜３に形成して、略２０ｎｍプルバックさせる。このエッチング時に同時にシリコン酸化膜２、５も僅かにエッチングされる。
【００４２】
次に、図２（ｅ）に示すように、ラジカル酸化法により、シリコン基板１のトレンチ４の肩部を丸める丸め酸化を行って、トレンチ４の表面に略２０ｎｍの膜厚のシリコン酸化膜７を形成する。すなわち、トレンチ４の表面に形成されていた膜厚の薄かった（略２ｎｍ）シリコン酸化膜５を、膜厚の厚い（略２０ｎｍ）シリコン酸化膜７に変化させる。このようにラジカル酸化法を用いることにより、図１３に示したような従来のオーバハング状の丸め形状は改善されて、図４に示すようにトレンチ４の肩部の膜厚のばらつきは抑えられて略一定になる。ラジカル酸化法は酸化性が高いので、この酸化時に同時にシリコン窒化膜３の表面もかなり酸化され、１５〜１８ｎｍのシリコン酸化膜８が形成される。しかしながら、既にプルバックエッチングは終了しているので、そのシリコン酸化膜８の存在は何ら差し支えはない。
【００４３】
次に、図２（ｆ）に示すように、ＣＶＤ法により全面にシリコン酸化膜から成る埋め込み酸化膜９を形成する。この酸化膜９の埋め込みは、トレンチ４の内部からシリコン窒化膜３の表面のシリコン酸化膜８が完全に覆われるように行う。
【００４４】
次に、図３（ｇ）に示すように、ＣＭＰ法によりシリコン窒化膜３をストッパ層として用いて、シリコン埋め込み酸化膜９の膜厚を減少させるように研磨する。続いて、図３（ｈ）に示すように、熱燐酸を用いてシリコン窒化膜３をエッチングする。次に、図３（ｉ）に示すように、シリコン酸化膜２を選択的にエッチングして、素子分離領域１０を形成する。
【００４５】
素子分離領域１０を形成した後は、通常の半導体装置の製造方法と同様に、素子分離領域１０により絶縁分離されたそれぞれの半導体領域（活性領域）にＭＯＳ型トランジスタのような所望の素子を形成することにより、ＬＳＩを完成させる。
【００４６】
このように、この例の半導体装置の製造方法によれば、シリコン酸化膜２及びシリコン窒化膜３を順次に積層したシリコン基板１にトレンチ４を形成した後、トレンチ４の表面のみにシリコン酸化膜を形成し、かつシリコン窒化膜３の表面にはほとんどシリコン酸化膜を形成しない酸化法により、シリコン基板１を酸化してトレンチ４の表面にシリコン酸化膜５を形成してシリコン窒化膜３のプルバックエッチングを行い、続いてラジカル酸化法によりトレンチ４の表面の肩部を丸める丸め酸化を行うようにしたので、プルバックエッチングとラジカル酸化法とを併用できるようになり、シリコン酸化膜９の埋め込み性を向上させるとともに、トレンチ４の肩部の丸め形状を良好に形成することができる。
したがって、ラジカル酸化法を用いて丸め酸化を行っても、シリコン窒化膜のプルバックエッチングを行うことができる。
【００４７】
以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、トレンチの表面のみにシリコン酸化膜を形成し、かつシリコン窒化膜の表面にはほとんどシリコン酸化膜を形成しないドライ酸化法としては、酸素１００％の酸素ガスを含む酸化性雰囲気で行う例で説明したが、これに限らずに酸素ガスを窒素やアルゴン等の不活性ガスで希釈した酸化性雰囲気で行うこともできる。この場合は、酸素の濃度が低下するのでシリコン酸化膜の成膜速度は小さくなるが、成膜速度を調整したい場合には有効な方法となる。
【００４８】
また、トレンチの表面のみにシリコン酸化膜を形成し、かつシリコン窒化膜の表面にはほとんどシリコン酸化膜を形成しないドライ酸化法は、実施例で説明した温度条件及び膜厚に限らずに、６００℃〜７５０℃の温度範囲内において、１ｎｍ〜４ｎｍの膜厚範囲内であれば略同様な効果を得ることができる。また、トレンチ内にシリコン酸化膜を埋め込んで素子分離領域を形成する例で説明したが、シリコン酸化膜に代えてシリコン窒化膜や、硼素や燐のような不純物が添加されたシリコン酸化膜等の他の絶縁物を埋め込むようにしてもよい。
【００４９】
【発明の効果】
以上説明したように、この発明の半導体装置の製造方法によれば、酸化膜及び窒化膜を順次に積層した半導体基板にトレンチを形成した後、トレンチの表面のみに酸化膜を形成し、かつ窒化膜の表面にはほとんど酸化膜を形成しない酸化法により、半導体基板を酸化してトレンチの表面に酸化膜を形成して窒化膜のプルバックエッチングを行い、続いてラジカル酸化法によりトレンチの表面の肩部を丸める丸め酸化を行うようにしたので、プルバックエッチングとラジカル酸化法とを併用できるようになり、絶縁物の埋め込み性を向上させるとともに、トレンチの肩部の丸め形状を良好に形成することができる。また、窪みの形成も抑制することができる。
したがって、ラジカル酸化法を用いて丸め酸化を行っても、窒化膜のプルバックエッチングを行うことができる。
【図面の簡単な説明】
【図１】この発明の一実施例である半導体装置の製造方法の構成を工程順に示す工程図である。
【図２】同半導体装置の製造方法の構成を工程順に示す工程図である。
【図３】同半導体装置の製造方法の構成を工程順に示す工程図である。
【図４】同半導体装置の製造方法により製造された半導体装置の一部を概略的に示す図である。
【図５】この発明の原理を説明するためのシリコン窒化膜のエッチング時間（横軸）とシリコン窒化膜のエッチング量（縦軸）との関係を示す図である。
【図６】従来の半導体装置の製造方法（第１の従来技術）の構成を工程順に示す工程図である。
【図７】同半導体装置の製造方法（第１の従来技術）の構成を工程順に示す工程図である。
【図８】従来の半導体装置の製造方法（第２の従来技術）の構成を工程順に示す工程図である。
【図９】同半導体装置の製造方法（第２の従来技術）の構成を工程順に示す工程図である。
【図１０】従来の半導体装置の製造方法（第３の従来技術）の構成を工程順に示す工程図である。
【図１１】同半導体装置の製造方法（第３の従来技術）の構成を工程順に示す工程図である。
【図１２】従来の半導体装置の製造方法の欠点を概略的に示す図である。
【図１３】従来の半導体装置の製造方法の欠点を概略的に示す図である。
【図１４】従来の半導体装置の製造方法の欠点を概略的に示す図である。
【符号の説明】
１ シリコン基板
２、５、７、８ シリコン酸化膜
３ シリコン窒化膜
４ トレンチ（溝）
６ シリコン窒化膜の開口部
９ 埋め込み酸化膜
１０ 素子分離領域
Ｗ１ シリコン窒化膜の開口部の幅
Ｗ２ トレンチの開口部の幅
Claims (4)
- シリコン基板に形成したトレンチ内に酸化物を埋め込んで素子分離領域を形成し、該素子分離領域により絶縁分離された半導体領域に所望の素子を形成する半導体装置の製造方法であって、
前記シリコン基板上にシリコン酸化膜及びシリコン窒化膜を順次に積層するように形成し、前記素子分離領域の形成予定領域の前記シリコン窒化膜及び前記シリコン酸化膜を選択的にエッチングした後、前記シリコン窒化膜をマスクとして前記シリコン基板を選択的にエッチングして前記トレンチを形成するトレンチ形成工程と、
前記トレンチの表面のみにシリコン酸化膜を形成し、かつ前記シリコン窒化膜の表面にはシリコン酸化膜を形成しない酸化法により前記シリコン基板を酸化するシリコン基板酸化工程と、
前記シリコン窒化膜の開口部の幅が前記トレンチの開口部の幅よりも広くなるように前記シリコン窒化膜のプルバックエッチングを行うシリコン窒化膜プルバック工程と、
ラジカル酸化法により前記トレンチの表面の肩部を丸める丸め酸化を行うラジカル酸化工程と、
前記トレンチ内に前記絶縁物を埋め込む絶縁物埋め込み工程とを含み、かつ、
前記シリコン基板酸化工程を、ドライ酸化法により６００℃〜７５０℃で行って、１ｎｍ〜４ｎｍの膜厚の前記シリコン酸化膜を形成することを特徴とする半導体装置の製造方法。 - 前記ドライ酸化法を、酸素ガスを含む酸化性雰囲気で行うことを特徴とする請求項１記載の半導体装置の製造方法。
- 前記酸素ガスを不活性ガスで希釈した酸化性雰囲気で行うことを特徴とする請求項２記載の半導体装置の製造方法。
- 前記シリコン基板プルバック工程を、熱燐酸を用いて行うことを特徴とする請求項１、２又は３記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002174094A JP3847217B2 (ja) | 2002-06-14 | 2002-06-14 | 半導体装置の製造方法 |
| TW092115635A TWI224830B (en) | 2002-06-14 | 2003-06-10 | Method for manufacturing semiconductor device |
| US10/460,269 US6825128B2 (en) | 2002-06-14 | 2003-06-13 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002174094A JP3847217B2 (ja) | 2002-06-14 | 2002-06-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004022718A JP2004022718A (ja) | 2004-01-22 |
| JP3847217B2 true JP3847217B2 (ja) | 2006-11-22 |
Family
ID=29727949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002174094A Expired - Lifetime JP3847217B2 (ja) | 2002-06-14 | 2002-06-14 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6825128B2 (ja) |
| JP (1) | JP3847217B2 (ja) |
| TW (1) | TWI224830B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100779370B1 (ko) * | 2005-06-08 | 2007-11-23 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 형성 방법 |
| KR100810409B1 (ko) * | 2006-10-31 | 2008-03-04 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 형성 방법 |
| US8642441B1 (en) | 2006-12-15 | 2014-02-04 | Spansion Llc | Self-aligned STI with single poly for manufacturing a flash memory device |
| KR100856315B1 (ko) * | 2007-06-22 | 2008-09-03 | 주식회사 동부하이텍 | 반도체 소자의 제조 방법 |
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| JP6907948B2 (ja) | 2018-01-04 | 2021-07-21 | 富士通株式会社 | ファイル生成プログラム、ファイル生成方法及びファイル生成装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6074931A (en) * | 1998-11-05 | 2000-06-13 | Vanguard International Semiconductor Corporation | Process for recess-free planarization of shallow trench isolation |
| JP2000323565A (ja) | 1999-05-13 | 2000-11-24 | Mitsubishi Electric Corp | 半導体装置の製造方法及び半導体装置 |
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| KR20020005851A (ko) * | 2000-07-10 | 2002-01-18 | 윤종용 | 트렌치 소자 분리형 반도체 장치 및 그 형성방법 |
-
2002
- 2002-06-14 JP JP2002174094A patent/JP3847217B2/ja not_active Expired - Lifetime
-
2003
- 2003-06-10 TW TW092115635A patent/TWI224830B/zh not_active IP Right Cessation
- 2003-06-13 US US10/460,269 patent/US6825128B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US20030232503A1 (en) | 2003-12-18 |
| US6825128B2 (en) | 2004-11-30 |
| JP2004022718A (ja) | 2004-01-22 |
| TWI224830B (en) | 2004-12-01 |
| TW200405509A (en) | 2004-04-01 |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041129 |
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| A131 | Notification of reasons for refusal |
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| A521 | Request for written amendment filed |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090901 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100901 Year of fee payment: 4 |
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Free format text: PAYMENT UNTIL: 20100901 Year of fee payment: 4 |
|
| S533 | Written request for registration of change of name |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120901 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130901 Year of fee payment: 7 |
|
| S531 | Written request for registration of change of domicile |
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|
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