JP2009111091A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2009111091A JP2009111091A JP2007280892A JP2007280892A JP2009111091A JP 2009111091 A JP2009111091 A JP 2009111091A JP 2007280892 A JP2007280892 A JP 2007280892A JP 2007280892 A JP2007280892 A JP 2007280892A JP 2009111091 A JP2009111091 A JP 2009111091A
- Authority
- JP
- Japan
- Prior art keywords
- film
- oxide film
- semiconductor device
- silicon nitride
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
【課題】素子分離絶縁膜の表面の平坦度を向上させることができる半導体装置の製造方法を提供する。
【解決手段】シリコン酸化膜11及びシリコン窒化膜12をハードマスクとして用いながら、半導体基板51のエッチングを行うことにより、溝13及び溝14を形成する。溝13及び14を埋め込むようにシリコン酸化膜を高密度プラズマCVD法により形成する。溝13上に開口部を備えたレジストパターンをシリコン酸化膜上に形成する。レジストパターンをマスクとして用いながら、窒素イオンをシリコン酸化膜の表面に注入する。レジストパターンし、窒素雰囲気中でアニールを行うことにより、シリコン酸化膜の窒素イオンが導入された部分にシリコン酸窒化膜を形成する。700℃〜900℃程度のアンモニア雰囲気中でアニールを行うことにより、シリコン酸化膜のうちで、シリコン酸化膜11の表面より上方に位置する部分をシリコン窒化膜18に変化させる。
【選択図】図1F
【解決手段】シリコン酸化膜11及びシリコン窒化膜12をハードマスクとして用いながら、半導体基板51のエッチングを行うことにより、溝13及び溝14を形成する。溝13及び14を埋め込むようにシリコン酸化膜を高密度プラズマCVD法により形成する。溝13上に開口部を備えたレジストパターンをシリコン酸化膜上に形成する。レジストパターンをマスクとして用いながら、窒素イオンをシリコン酸化膜の表面に注入する。レジストパターンし、窒素雰囲気中でアニールを行うことにより、シリコン酸化膜の窒素イオンが導入された部分にシリコン酸窒化膜を形成する。700℃〜900℃程度のアンモニア雰囲気中でアニールを行うことにより、シリコン酸化膜のうちで、シリコン酸化膜11の表面より上方に位置する部分をシリコン窒化膜18に変化させる。
【選択図】図1F
Description
本発明は、素子分離絶縁膜の表面の平坦度の向上を図った半導体装置の製造方法に関する。
素子分離絶縁膜の形成方法として、STI(Shallow Trench Isolation)法がある。図3は、従来のSTI法による素子分離絶縁膜の形成方法を示す断面図である。ここでは、メモリ部102及び論理回路部101を備えた半導体装置を製造する際の素子分離絶縁膜の形成方法について説明する。
従来の方法では、半導体基板151上に、シリコン酸化膜111及びシリコン窒化膜112からなるハードマスクを形成し、これを用いて溝113及び114を形成する。次いで、溝113及び114を埋め込むようにシリコン酸化膜115を高密度プラズマCVD(Chemical Vapor Deposition)法により形成する。その後、化学機械研磨(CMP:Chemical Mechanical Polishing)法によりシリコン酸化膜115の平坦化を行う。この平坦化では、ハードマスクに含まれるシリコン窒化膜112の研磨も行う。
しかしながら、図3に示すように、従来の方法では、論理回路部101において溝113内に適切な厚さのシリコン酸化膜115を残存させることが困難である。これは主に次の二つの理由による。
第一に、高密度プラズマCVD法により形成されたシリコン酸化膜115の研磨速度は、シリコン窒化膜112の研磨速度よりも著しく速い。第二に、集積回路の種類によってその内部に必要とされる個々の素子分離領域の広さも著しく相違している。例えば、メモリ部102では論理回路部101よりも広い素子分離領域が必要とされる。このため、溝の広さのばらつきが大きく、シリコン酸化膜115の厚さのばらつきも大きい。そして、このような研磨速度の相違及びシリコン酸化膜115の厚さのばらつきがあるため、メモリ部102よりも広い素子分離領域が必要とされる論理回路部101において、図3に示すように、溝113内のシリコン酸化膜115が過剰に研磨されてしまうのである。
また、CMP法による研磨の量を低減すれば、図4Aに示すように、溝113内のシリコン酸化膜115の厚さを適切なものとすることも可能である。しかしながら、溝115内にシリコン酸化膜115が過剰に残存してしまう。CMP法による研磨の後には、リン酸を用いたウェット処理によりシリコン窒化膜112を除去するが、この除去の結果、図4Bに示すように、メモリ部102においてシリコン酸化膜115に伴う段差が大きくなってしまう。このような大きな段差は、後の配線の形成時に残渣を生じさせる。そして、このような残渣のために、短絡が生じたり、ジャンクションリークが生じたりする。従って、CMP法による研磨の量の調整は適切な対応とはいえない。
また、特許文献1〜4に研磨に対するストッパを選択的に形成しておく技術が記載されているが、これらの技術によっても、適切な素子分離領域を得ることは困難である。
本発明の目的は、素子分離絶縁膜の表面の平坦度を向上させることができる半導体装置の製造方法を提供することにある。
本願発明者は、上記課題を解決すべく、鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
本発明に係る半導体装置の製造方法では、半導体基板上に、第1のシリコン窒化膜を含むマスクを形成し、その後、前記マスクを用いて前記半導体基板の表面に溝を形成する。次いで、前記溝内が埋まるように前記マスク上にシリコン酸化膜を形成する。続いて、前記シリコン酸化膜のうち前記溝の上方に位置する部分を酸窒化膜に変化させる第1の窒化処理を含む工程を行う。次いで、前記酸窒化膜が形成された前記半導体基板に対して第2の窒化処理を行い、第2のシリコン窒化膜を形成する。そして、前記第1のシリコン窒化膜及び前記第2のシリコン窒化膜の平坦化処理を行う。
本発明によれば、平坦化の対象を第1及び第2のシリコン窒化膜としているため、これらに凹凸があった場合でも、この凹凸を緩和して高い平坦度を得ることができる。従って、溝内に残り素子分離絶縁膜として使用されるシリコン酸化膜の表面の平坦度を高めることができる。
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図1A乃至図1Iは、本発明の実施形態に係る半導体装置の製造方法における素子分離絶縁膜の形成方法を工程順に示す断面図である。ここでは、メモリ部2及び論理回路部1を備えたフラッシュメモリを製造する際のSTI法による素子分離絶縁膜の形成方法について説明する。メモリ部2には、フラッシュメモリのメモリセルが含まれる。また、論理回路部1には、メモリセルの駆動に使用される論理回路が含まれる。
先ず、図1Aに示すように、半導体基板51上に、例えば、厚さが10nmのシリコン酸化膜11及び厚さが100nmのシリコン窒化膜12(第1のシリコン窒化膜)を形成し、これらのパターニングを行う。シリコン酸化膜11は、例えば熱酸化により形成する。シリコン窒化膜12は、例えばCVD法により形成する。次いで、シリコン酸化膜11及びシリコン窒化膜12をハードマスクとして用いながら、半導体基板51のエッチングを行うことにより、論理回路部1内に素子分離用の溝13を形成し、メモリ部2内に素子分離用の溝14を形成する。溝13の幅は最大で10.0μm程度である。
その後、溝13及び14の表面に薄い犠牲酸化膜(図示せず)を形成し、図1Bに示すように、溝13及び14を埋め込むようにシリコン酸化膜15を高密度プラズマCVD法により形成する。シリコン酸化膜15の厚さは、例えばシリコン窒化膜12の表面を基準として300nmとする。なお、シリコン酸化膜15の表面には、溝13及び14に起因する凹凸が生じる。
続いて、図1Cに示すように、溝13上に開口部を備えたレジストパターン16をシリコン酸化膜15上に形成する。
次いで、図1Dに示すように、レジストパターン16をマスクとして用いながら、窒素イオンをシリコン酸化膜15の表面に、5.0×1015cm-2〜2.0×1016cm-2程度のドーズ量で注入する。
その後、図1Eに示すように、レジストパターン16を除去する。続いて、例えば、900℃〜1000℃程度の窒素雰囲気中でアニールを行う(第1の窒化処理)。この結果、シリコン酸化膜15の窒素イオンが導入された部分に、厚さが20nm〜100nm程度のシリコン酸窒化膜17が形成される。
続いて、拡散炉等を用いて、700℃〜900℃程度のアンモニア雰囲気中でアニール(第2の窒化処理)を行うことにより、図1Fに示すように、シリコン酸化膜15のうちで、シリコン酸化膜11の表面より上方に位置する部分をシリコン窒化膜18(第2のシリコン窒化膜)に変化させる。この時、溝13の上方では、既にシリコン酸窒化膜17が形成されているため、溝14の上方と比較すると、シリコン酸化膜15が窒化しにくい。例えば、溝13の上方においてシリコン酸化膜15が窒化する速度は、溝14の上方においてシリコン酸化膜15が窒化する速度の1/3程度となる。このため、シリコン酸化膜11より上方の部分の窒化にかかる時間は、溝13の上方と溝14の上方とで互いに同程度となる。この結果、シリコン酸化膜11よりも上方には、シリコン窒化膜12及びシリコン窒化膜18のみが存在することとなる。
次いで、図1Gに示すように、CMP法により、シリコン窒化膜18及びシリコン窒化膜12の研磨(平坦化処理)を行う。なお、この研磨では、シリコン窒化膜18及びシリコン窒化膜12を完全に消失させるのではなく、シリコン窒化膜12及び18の途中で研磨を終了する。例えば、シリコン窒化膜12及び18を20nm程度残す。
その後、図1Hに示すように、リン酸を用いた湿式処理(ウェットエッチング)によりシリコン窒化膜12及び18を除去する。続いて、図1Iに示すように、シリコン酸化膜11を除去すると共に、シリコン酸化膜15の表面部分をシリコン酸化膜11の厚さと同程度だけ除去する。このようにして、STI法により素子分離絶縁膜が形成される。
本実施形態では、CMP法による研磨の対象をすべてシリコン窒化膜としている。このため、シリコン窒化膜の表面に凹凸が存在していても、次第に凹凸が緩和され、最終的にはシリコン窒化膜の凹凸が消失する。従って、高い平坦度を得ることができる。つまり、論理回路部1及びメモリ部2のいずれにおいても素子分離絶縁膜の表面を平坦にすることができ、素子分離絶縁膜と素子活性領域との間の段差を抑制することができる。
なお、上述の方法では、シリコン酸化膜15の窒化をシリコン酸化膜11の表面より上方に位置する部分としているが、シリコン酸化膜11が極めて薄いため、シリコン酸化膜15の窒化を半導体基板51の表面より上方まで行ってもよい。つまり、溝13及び14内の部分までが窒化されなければ、厳密な制御は必要とされない。
また、窒素イオンのドーズ量、並びにアンモニア雰囲気中でアニールの温度及び時間等の種々の条件は特に限定されず、その適当な範囲は素子分離絶縁膜の広さ及び密度等に応じて容易に決定することができる。
次に、素子分離絶縁膜の形成後の処理について説明する。図2A乃至図2Dは、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
先ず、図2Aに示すように、シリコン酸化膜15を含む素子分離絶縁膜52が形成された半導体基板51の素子活性領域内にウェル53を形成する。
ウェル53の形成後に、図2Bに示すように、ゲート絶縁膜54及びゲート電極55を形成する。ゲート絶縁膜54及びゲート電極55の形成後に、不純物拡散層56及びサイドウォール絶縁膜57を形成する。このようにして、電界効果トランジスタが形成される。
電界効果トランジスタの形成後に、図2Cに示すように、この電界効果トランジスタを覆う層間絶縁膜58を形成し、これに不純物拡散層56まで達するコンタクトホール59を形成する。コンタクトホール59の形成後に、コンタクトホール59内にコンタクトプラグ60を形成する。
コンタクトプラグ60の形成後に、図2Dに示すように、コンタクトプラグ60に接続される配線61を層間絶縁膜58上に形成する。
その後、上層の配線及び層間絶縁膜等を形成し、半導体装置を完成させる。なお、素子活性領域内に電界効果トランジスタ以外の半導体素子を形成してもよい。
このような方法によれば、素子分離絶縁膜との間の段差が抑制された素子活性領域内に電界効果トランジスタ等の半導体素子を形成するため、不要な段差に起因する残渣の発生等の不都合を抑制することができる。
以下、本発明の諸態様を付記としてまとめて記載する。
(付記1)
半導体基板上に、第1のシリコン窒化膜を含むマスクを形成する工程と、
前記マスクを用いて前記半導体基板の表面に溝を形成する工程と、
前記溝内が埋まるように前記マスク上にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜のうち前記溝の上方に位置する部分を酸窒化膜に変化させる第1の窒化処理を含む工程と、
前記酸窒化膜が形成された前記半導体基板に対して第2の窒化処理を行い、第2のシリコン窒化膜を形成する工程と、
前記第1のシリコン窒化膜及び前記第2のシリコン窒化膜の平坦化処理を行う工程と、
を有することを特徴とする半導体装置の製造方法。
半導体基板上に、第1のシリコン窒化膜を含むマスクを形成する工程と、
前記マスクを用いて前記半導体基板の表面に溝を形成する工程と、
前記溝内が埋まるように前記マスク上にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜のうち前記溝の上方に位置する部分を酸窒化膜に変化させる第1の窒化処理を含む工程と、
前記酸窒化膜が形成された前記半導体基板に対して第2の窒化処理を行い、第2のシリコン窒化膜を形成する工程と、
前記第1のシリコン窒化膜及び前記第2のシリコン窒化膜の平坦化処理を行う工程と、
を有することを特徴とする半導体装置の製造方法。
(付記2)
前記第2のシリコン窒化膜は、前記半導体基板の表面よりも上方に形成されることを特徴とする付記1に記載の半導体装置の製造方法。
前記第2のシリコン窒化膜は、前記半導体基板の表面よりも上方に形成されることを特徴とする付記1に記載の半導体装置の製造方法。
(付記3)
前記第1の窒化処理は、
前記シリコン酸化膜の表面に窒素イオンを注入する工程と、
前記窒素イオンが注入された部分の熱処理を行う工程と、
を有することを特徴とする付記1又は2に記載の半導体装置の製造方法。
前記第1の窒化処理は、
前記シリコン酸化膜の表面に窒素イオンを注入する工程と、
前記窒素イオンが注入された部分の熱処理を行う工程と、
を有することを特徴とする付記1又は2に記載の半導体装置の製造方法。
(付記4)
前記熱処理を、窒素を含有する雰囲気中で行うことを特徴とする付記3に記載の半導体装置の製造方法。
前記熱処理を、窒素を含有する雰囲気中で行うことを特徴とする付記3に記載の半導体装置の製造方法。
(付記5)
前記シリコン酸窒化膜を形成する工程は、前記窒素イオンを注入する工程の前に、前記シリコン酸化膜上にレジストパターンを形成する工程を有することを特徴とする付記3又は4に記載の半導体装置の製造方法。
前記シリコン酸窒化膜を形成する工程は、前記窒素イオンを注入する工程の前に、前記シリコン酸化膜上にレジストパターンを形成する工程を有することを特徴とする付記3又は4に記載の半導体装置の製造方法。
(付記6)
前記第2の窒化処理は、アンモニアアニールであることを特徴とする付記1乃至5のいずれか1項に記載の半導体装置の製造方法。
前記第2の窒化処理は、アンモニアアニールであることを特徴とする付記1乃至5のいずれか1項に記載の半導体装置の製造方法。
(付記7)
前記溝として、幅が相違する2種類のものを形成し、
前記シリコン酸窒化膜を、前記2種類の溝のうちで幅が広いものの上方に位置する部分のみに形成することを特徴とする付記1乃至6のいずれか1項に記載の半導体装置の製造方法。
前記溝として、幅が相違する2種類のものを形成し、
前記シリコン酸窒化膜を、前記2種類の溝のうちで幅が広いものの上方に位置する部分のみに形成することを特徴とする付記1乃至6のいずれか1項に記載の半導体装置の製造方法。
(付記8)
前記2種類の溝のうちで幅が狭いものを、メモリセルを含むメモリ部に形成し、
前記2種類の溝のうちで幅が広いものを、前記メモリセルの駆動に使用する論理回路を含む論理回路部に形成することを特徴とする付記7に記載の半導体装置の製造方法。
前記2種類の溝のうちで幅が狭いものを、メモリセルを含むメモリ部に形成し、
前記2種類の溝のうちで幅が広いものを、前記メモリセルの駆動に使用する論理回路を含む論理回路部に形成することを特徴とする付記7に記載の半導体装置の製造方法。
(付記9)
前記平坦化処理は、化学機械的研磨法による処理であることを特徴とする付記1乃至8のいずれか1項に記載の半導体装置の製造方法。
前記平坦化処理は、化学機械的研磨法による処理であることを特徴とする付記1乃至8のいずれか1項に記載の半導体装置の製造方法。
(付記10)
前記シリコン酸化膜を、高密度プラズマ法により形成することを特徴とする付記1乃至9のいずれか1項に記載の半導体装置の製造方法。
前記シリコン酸化膜を、高密度プラズマ法により形成することを特徴とする付記1乃至9のいずれか1項に記載の半導体装置の製造方法。
(付記11)
前記平坦化処理の後に、
残存させた前記第1のシリコン窒化膜及び前記第2のシリコン窒化膜を、リン酸を用いた湿式処理により除去する工程を有することを特徴とする付記1乃至10のいずれか1項に記載の半導体装置の製造方法。
前記平坦化処理の後に、
残存させた前記第1のシリコン窒化膜及び前記第2のシリコン窒化膜を、リン酸を用いた湿式処理により除去する工程を有することを特徴とする付記1乃至10のいずれか1項に記載の半導体装置の製造方法。
11:シリコン酸化膜
12:シリコン窒化膜
13、14:溝
15:シリコン酸化膜
16:レジストパターン
17:シリコン酸窒化膜
18:シリコン窒化膜
12:シリコン窒化膜
13、14:溝
15:シリコン酸化膜
16:レジストパターン
17:シリコン酸窒化膜
18:シリコン窒化膜
Claims (8)
- 半導体基板上に、第1のシリコン窒化膜を含むマスクを形成する工程と、
前記マスクを用いて前記半導体基板の表面に溝を形成する工程と、
前記溝内が埋まるように前記マスク上にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜のうち前記溝の上方に位置する部分を酸窒化膜に変化させる第1の窒化処理を含む工程と、
前記酸窒化膜が形成された前記半導体基板に対して第2の窒化処理を行い、第2のシリコン窒化膜を形成する工程と、
前記第1のシリコン窒化膜及び前記第2のシリコン窒化膜の平坦化処理を行う工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記第2のシリコン窒化膜は、前記半導体基板の表面よりも上方に形成されることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記第1の窒化処理は、
前記シリコン酸化膜の表面に窒素イオンを注入する工程と、
前記窒素イオンが注入された部分の熱処理を行う工程と、
を有することを特徴とする請求項1又は2に記載の半導体装置の製造方法。 - 前記熱処理を、窒素を含有する雰囲気中で行うことを特徴とする請求項3に記載の半導体装置の製造方法。
- 前記第2の窒化処理は、アンモニアアニールであることを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置の製造方法。
- 前記溝として、幅が相違する2種類のものを形成し、
前記シリコン酸窒化膜を、前記2種類の溝のうちで幅が広いものの上方に位置する部分のみに形成することを特徴とする請求項1乃至5のいずれか1項に記載の半導体装置の製造方法。 - 前記平坦化処理は、化学機械的研磨法による処理であることを特徴とする請求項1乃至6のいずれか1項に記載の半導体装置の製造方法。
- 前記平坦化処理の後に、
残存させた前記第1のシリコン窒化膜及び前記第2のシリコン窒化膜を、リン酸を用いた湿式処理により除去する工程を有することを特徴とする請求項1乃至7のいずれか1項に記載の半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007280892A JP2009111091A (ja) | 2007-10-29 | 2007-10-29 | 半導体装置の製造方法 |
US12/251,856 US20090111240A1 (en) | 2007-10-29 | 2008-10-15 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007280892A JP2009111091A (ja) | 2007-10-29 | 2007-10-29 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009111091A true JP2009111091A (ja) | 2009-05-21 |
Family
ID=40583364
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007280892A Withdrawn JP2009111091A (ja) | 2007-10-29 | 2007-10-29 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20090111240A1 (ja) |
JP (1) | JP2009111091A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5977002B2 (ja) * | 2011-08-25 | 2016-08-24 | 東京エレクトロン株式会社 | トレンチの埋め込み方法および半導体集積回路装置の製造方法 |
KR101946296B1 (ko) | 2011-11-28 | 2019-04-26 | 삼성전자 주식회사 | 반도체 장치의 제조 방법 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5721172A (en) * | 1996-12-02 | 1998-02-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Self-aligned polish stop layer hard masking method for forming planarized aperture fill layers |
US6225171B1 (en) * | 1998-11-16 | 2001-05-01 | Taiwan Semiconductor Manufacturing Company | Shallow trench isolation process for reduced for junction leakage |
US6391780B1 (en) * | 1999-08-23 | 2002-05-21 | Taiwan Semiconductor Manufacturing Company | Method to prevent copper CMP dishing |
US6207533B1 (en) * | 1999-10-08 | 2001-03-27 | Chartered Semiconductor Manufacturing Ltd. | Method for forming an integrated circuit |
US6498383B2 (en) * | 2001-05-23 | 2002-12-24 | International Business Machines Corporation | Oxynitride shallow trench isolation and method of formation |
-
2007
- 2007-10-29 JP JP2007280892A patent/JP2009111091A/ja not_active Withdrawn
-
2008
- 2008-10-15 US US12/251,856 patent/US20090111240A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
US20090111240A1 (en) | 2009-04-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2005026586A (ja) | 半導体装置及びその製造方法 | |
JP2010027904A (ja) | 半導体装置の製造方法 | |
JP2007027348A (ja) | 半導体装置及びその製造方法 | |
KR20070000758A (ko) | 수직 채널을 갖는 전계 효과 트랜지스터의 제조방법 | |
JP2009158813A (ja) | 半導体装置の製造方法、及び半導体装置 | |
JP2007194333A (ja) | 半導体装置の製造方法 | |
US20030054597A1 (en) | Method of manufacturing semiconductor device including steps of forming both insulating film and epitaxial semiconductor on substrate | |
JP2007019191A (ja) | 半導体装置とその製造方法 | |
JP2009111091A (ja) | 半導体装置の製造方法 | |
JP4782411B2 (ja) | 半導体装置及びその製造方法 | |
KR100842749B1 (ko) | 반도체소자의 트렌치 소자분리막 형성방법 | |
JP2012028562A (ja) | 半導体装置の製造方法 | |
JP2006332404A (ja) | 半導体装置の製造方法及び半導体装置 | |
TWI792239B (zh) | 閘介電層的製造方法 | |
JP2005317736A (ja) | 半導体装置の製造方法 | |
JP2006032700A (ja) | メモリ領域とロジック領域を混載する半導体装置の製造方法 | |
JP2005093816A (ja) | 半導体装置の製造方法および半導体装置 | |
JP2008135765A (ja) | 半導体装置 | |
JP3053009B2 (ja) | 半導体装置の製造方法 | |
CN108807267B (zh) | 半导体装置及其制造方法 | |
KR20100011212A (ko) | 반도체 소자의 게이트 형성 방법 | |
KR100629694B1 (ko) | 반도체 소자 제조 방법 | |
KR100609035B1 (ko) | 반도체 장치의 모스트랜지스터 게이트 제조방법 | |
JP2001237308A (ja) | 半導体装置の製造方法 | |
JP2007142156A (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100706 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20110708 |