KR101946296B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조방법이 제공된다. 반도체 장치의 제조방법은 반도체 기판 상에 하드 마스크 패턴을 형성하고, 하드 마스크 패턴을 마스크로하여 반도체 기판에 제1 폭을 갖는 제1 트렌치와 제1 폭과 다른 제2 폭을 갖는 제2 트렌치를 형성하고, 하드 마스크 패턴, 제1 및 제2 트렌치 상에 산화막을 형성하고, 하드 마스크 패턴이 노출될 때까지 산화막을 평탄화하여 제1 및 제2 트렌치에 각각 제1 및 제2 소자 분리막을 형성하고, 반도체 기판을 건식 세정(dry cleaning)하여 제1 소자 분리막을 제1 두께만큼 식각하고, 제2 소자 분리막을 제1 두께와 다른 제2 두께만큼 식각하는 것을 포함한다.

Description

반도체 장치의 제조 방법{Method for fabricating semi conductor device}
본 발명은 반도체 장치의 제조 방법에 관한 것이다.
다양한 형태의 반도체 장치에 대한 관심이 높아지면서, 반도체 기판 상에 형성되는 소자의 형태도 다양해지고 있다. 반도체 기판 상에 형성되는 소자들은 예를 들어, 소자 분리막 등을 통해 서로 분리되는데, 소자의 형태가 다양해짐에 따라 이러한 소자 분리막의 형상도 다양해지고 있다. 이렇게 변형된 형태의 소자 및 소자 분리막을 반도체 기판에 같이 형성할 경우, 종래 예상치 못한 문제들이 발생할 수 있다. 이러한 문제들은 결과적으로 완성된 장치 신뢰성에 영향을 줄 수가 있기 때문에, 이러한 문제들을 해결하기 위한 연구가 요구된다.
본 발명이 해결하고자 하는 기술적 과제는 제품 신뢰성이 향상된 반도체 장치를 제조할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 반도체 기판 상에 하드 마스크 패턴을 형성하고, 하드 마스크 패턴을 마스크로하여 반도체 기판에 제1 폭을 갖는 제1 트렌치와 제1 폭과 다른 제2 폭을 갖는 제2 트렌치를 형성하고, 하드 마스크 패턴, 제1 및 제2 트렌치 상에 산화막을 형성하고, 하드 마스크 패턴이 노출될 때까지 산화막을 평탄화하여 제1 및 제2 트렌치에 각각 제1 및 제2 소자 분리막을 형성하고, 반도체 기판을 건식 세정(dry cleaning)하여 제1 소자 분리막을 제1 두께만큼 식각하고, 제2 소자 분리막을 제1 두께와 다른 제2 두께만큼 식각하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은, 버퍼 산화막 패턴과 하드 마스크막 패턴이 형성된 반도체 기판에 제1 폭을 갖는 제1 소자 분리막과 제1 폭과 다른 제2 폭을 갖는 제2 소자 분리막을 형성하고, 반도체 기판을 건식 세정하는 과정에서, 제1 및 제2 소자 분리막을 각각 서로 다른 제1 및 제2 두께만큼 식각하고, 버퍼 산화막 패턴과 하드 마스크막 패턴을 제거하여 반도체 기판의 액티브를 노출시키는 과정에서, 제1 및 제2 소자 분리막을 각각 서로 다른 제3 및 제4 두께 만큼 식각하고, 노출된 액티브 상에 메탈 게이트를 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법의 순서도이다.
도 2 내지 도 13은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 14는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법의 순서도이다.
도 15는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 16 내지 도 18은 본 발명의 실시예들에 따라 제조된 비휘발성 메모리 장치의 이용예를 설명하는 도면들이다.
도 19는 본 발명의 실시예들에 따라 제조된 반도체 장치가 적용되는 메모리 카드를 보여주는 개략도이다.
도 20은 본 발명의 실시예들에 따라 제조된 반도체 장치가 적용되는 전자 시스템을 보여주는 블록도이다.
도 21은 전자 시스템이 모바일 폰에 적용되는 예를 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법의 순서도이다. 도 2 내지 도 13은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
먼저 도 1을 참조하면, 반도체 기판에 제1 및 제2 소자 분리막을 형성한다(S100). 이하, 도 2 내지 도 5를 참조하여 이에 대해 보다 구체적으로 설명하도록 한다.
도 2를 참조하면, 반도체 기판(100) 상에 버퍼 산화막(110)과 하드 마스크막(120)을 순차적으로 형성한다.
반도체 기판(100)은 예를 들어, 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택 에피택셜 성장(SEG; Selective Epitaxial Growth)을 수행하여 획득한 에피택셜 박막의 기판일 수 있다.
본 실시예에서, 하드 마스크막(120)은 실리콘 질화막(SiN)일 수 있다. 후술하겠으나, 이러한 하드 마스크막(120)은 반도체 기판(100)을 식각하는데 이용되므로 그 막질이 반도체 기판(100)에 비해 단단할 수 있다.
다음 도 3을 참조하면, 하드 마스크막(120) 상에 마스크 패턴(미도시)을 형성하고, 형성된 마스크 패턴(미도시)을 이용하여 하드 마스크막(120)을 식각한다. 그 결과 도시된 것과 같이 하드 마스크 패턴(121)이 형성된다.
하드 마스크 패턴(121)이 형성되면, 이를 마스크로하여 버퍼 산화막(110)과 반도체 기판(100)을 식각한다. 이에 따라 버퍼 산화막(110)은 버퍼 산화막 패턴(111)이되며, 반도체 기판(100)에는 트렌치(130, 140)가 형성된다. 반도체 기판(100)에 트렌치(130, 140)가 형성됨으로써, 트렌치(130, 140)의 양측에는 각각 액티브(131, 141)가 정의된다.
한편, 본 실시에에서, 반도체 기판(100)에 형성되는 트렌치(130, 140)는 그 폭이 서로 다를 수 있다. 구체적으로, 반도체 기판(100)의 제1 영역(I)에 형성되는 제1 트렌치(130)는 제1 폭(W1)을 가질 수 있고, 반도체 기판(100)의 제2 영역(II)에 형성되는 제2 트렌치(140)는 제2 폭(W2)을 가질 수 있다. 여기서, 제1 폭(W1)과 제2 폭(W2)은 서로 다를 수 있다. 특히 본 실시예에서, 제2 폭(W2)은 제1 폭(W1)보다 클 수 있다.
정리하면, 하드 마스크 패턴(121)을 마스크로하여 반도체 기판(100)을 식각함으로써, 반도체 기판(100)의 제1 영역(I)에는 제1 폭(W1)을 갖는 다수의 제1 트렌치(130)가 형성될 수 있고, 제2 영역(II)에는 제1 폭(W1)보다 큰 제2 폭(W2)을 갖는 다수의 제2 트렌치(140)가 형성될 수 있다.
다음 도 4를 참조하면, 하드 마스크 패턴(121), 제1 및 제2 트렌치(130, 140) 상에 산화막(150)을 형성한다. 이를 통해 하드 마스크 패턴(121)의 상부는 산화막(150)으로 덮이게 된다. 본 실시예에서, 이러한 산화막(150)은 예를 들어, USG(Undoped Silicate Glass) 계열의 산화막일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
다음 도 5를 참조하면, 하드 마스크 패턴(121)이 노출될 때까지 산화막(도 4의 150)을 평탄화한다. 이에 따라, 도시된 것과 같이, 반도체 기판(100)의 제1 영역(I)에는 제1 폭(W1)을 갖는 제1 소자 분리막(151)이 형성되며, 제2 영역(II)에는 제1 폭(W1)보다 큰 제2 폭(W2)을 갖는 제2 소자 분리막(152)이 형성될 수 있다. 여기서, 비록 상세히 도시하지는 않았으나 하드 마스크 패턴(121) 상부에는 완전히 제거되지 않은 산화막(150)의 잔류물이 남아 있을 수도 있다.
다시 도 1을 참조하면, 반도체 기판을 건식 세정(dry cleaning) 및 습식 식각(wet etching)한다(S110).
이하, 도 6 내지 도 8을 참조하여, 보다 구체적으로 설명하도록 한다.
도 6을 참조하면, 바이어스(bias)가 인가 되지 않은 챔버 내에 에칭 가스와, 촉매 가스와, 불활성 가스를 주입한다. 여기서, 에칭 가스는 예를 들어, HF 가스를 포함할 수 있고, 촉매 가스는 예를 들어, NH3 가스를 포함할 수 있으며, 불활성 가스는 예를 들어, N2 또는 Ar 가스를 포함할 수 있다.
이렇게 챔버 내에 바이어스가 인가되지 않은 상태에서, 챔버의 온도를 상온 내지 300℃, 챔버의 압력을 0 내지 760 Torr로 유지하면서 반도체 기판(100)을 챔버 내에 수십초간 둠으로써 건식 세정을 수행한다.
이렇게 건식 세정이 수행되면, 챔버 내의 가스와 제1 및 제2 소자 분리막(151, 152)이 반응하여 제1 및 제2 희생막(156, 157)이 형성된다. 구체적으로, 상대적으로 좁은 폭(W1)을 갖는 제1 소자 분리막(151)에는 제1 두께(T1)의 제1 희생막(156)이 형성되고, 상대적으로 넓은 폭(W2)을 갖는 제2 소자 분리막(152)에는 제1 두께(T1)보다 두꺼운 제2 두께(T2)의 제2 희생막(157)이 형성된다. 여기서, 상대적으로 넓은 폭(W2)을 갖는 제2 소자 분리막(152)에 제1 희생막(156)보다 두꺼운 제2 희생막(157)이 형성되는 것은 반응 가스와 접촉되는 면적이 보다 넓기 때문인 것으로 이해될 수 있다. 이렇게 형성되는 제1 희생막(156)과 제2 희생막(157)은 각각 암모늄-실리콘-플루오라이드(예를 들어, (NH4)2SiF6)로 이루어질 수 있다.
이렇게 서로 다른 두께의 제1 및 제2 희생막(156, 157)이 형성되면, 베이킹(baking) 공정 등을 통하여 이를 제거한다. 여기서, 제1 및 제2 희생막(156, 157)을 형성하는 공정과 이를 제거하는 공정은 인-시츄(in-situ)로 수행될 수 있다.
도 7을 참조하면, 제1 및 제2 소자 분리막(151, 152)에 형성된 제1 및 제2 희생막(도 6의 156, 157)이 제거되었으므로, 제1 및 제2 소자 분리막(151, 152)은 제1 및 제2 희생막(도 6의 156, 157)의 두께만큼 식각되게 된다. 다시 말해, 제1 소자 분리막(151)은 앞서 설명한 건식 세정 과정을 통해, 제1 두께(T1)만큼 식각되게 되고, 제2 소자 분리막(152)은 제1 두께(T1)보다 큰 제2 두께(T2)만큼 식각되게 된다. 여기서, 식각된 제1 및 제2 소자 분리막(151, 152)은 도시된 것과 같이 등방성(isotropic) 식각 프로파일을 가질 수 있다.
다음 도 8을 참조하면, 하드 마스크 패턴(121)과 버퍼 산화막 패턴(111)을 습식 식각(wet etching)한다. 이 때, 앞서 설명한 것과 같이 하드 마스크 패턴(121) 상에 산화막(도 5의 150)의 잔류물이 남아 있다면 이를 같이 식각할 수 있다.
구체적으로, 먼저 하드 마스크 패턴(121) 상에 산화막(도 5의 150)의 잔류물이 남아 있다면 이를 HF 용액 등을 이용한 습식 식각을 통해 제거한다. 그리고, 하드 마스크 패턴(121)을 인산 용액 등을 이용한 습식 식각을 통해 제거한다. 그 후, 비록 상세하게는 도시하지는 않았으나, 반도체 기판(100)에 필요한 웰(미도시)들을 이온 주입 등의 방법을 통해 형성한다. 그리고, 버퍼 산화막 패턴(111)을 HF 용액 등을 이용한 습식 식각을 통해 제거한다.
이렇게 반도체 기판(100)상에 형성된 막들이 제거되는 동안 제1 소자 분리막(151)과 제2 소자 분리막(152)은 같이 식각되게 된다. 특히, 제1 소자 분리막(151)은 제2 소자 분리막(152)보다 좁은 폭(W1)을 갖기 때문에 그 구조적인 특성으로 인해, 제2 소자 분리막(152)보다 더 많이 식각되게 된다. 다시 말해, 상기 식각 과정 중에서, 제1 소자 분리막(151)이 제3 두께(T3)만큼 식각될 때, 제2 소자 분리막(152)은 제3 두께(T3)보다 작은 제4 두께(T4)만큼 식각되게 된다.
향후 더 자세히 후술하겠지만, 본 실시예에서는 건식 세정을 통해 제2 소자 분리막(152)을 제1 소자 분리막(151)보다 더 두꺼운 두께(도 7의 T2>T1)로 식각하였다. 따라서, 하드 마스크 패턴(121)과 버퍼 산화막 패턴(111) 등이 식각되는 과정에서 비록 제1 소자 분리막(151)이 제2 소자 분리막(152)보다 더 두꺼운 두께(T3>T4)로 식각된다고 하더라도, 서로간의 식각량의 균형이 맞추어지게 된다.
만약, 앞서 설명한 건식 세정 공정이 수행되지 않았다면, 하드 마스크 패턴(121)과 버퍼 산화막 패턴(111) 등이 식각되는 과정에서 제1 소자 분리막(151)이 제2 소자 분리막(152)보다 더 두꺼운 두께(T3>T4)로 식각되기 때문에, 제2 소자 분리막(152)과 인접한 액티브(141) 간에는 단차가 형성될 수 있다. 즉, 제2 소자 분리막(152)이 덜 식각되어 제2 소자 분라막(152)의 두께(T6)가 제1 소자 분리막(151)의 두께(T5)보다 두꺼워질 수 있다. 이렇게 형성된 단차는 후속 공정에서 제품 신뢰성과 관련된 문제를 발생시킬 수 있는데, 이에 대해서는 후술하도록 한다.
다시 도 1을 참조하면, 반도체 기판 상에 트랜지스터를 형성한다(S120). 이하, 도 9 내지 도 11을 참조하여, 보다 구체적으로 설명하도록한다.
도 9를 참조하면, 반도체 기판(100) 상에 절연막(미도시)과 도전막(미도시)을 순차적으로 형성하고, 이들을 패터닝하여 게이트 절연막(200)과 그 상부에 형성된 더미 게이트(210)를 형성한다.
여기서, 게이트 절연막(200)은 예를 들어, 계면 산화막(interfacial oxide layer)(미도시)과 고유전율막(high-k oxide layer)(미도시)의 이중막 구조로 형성될 수 있다. 이러한 계면 산화막(미도시)을 이루는 물질로는 SiO2를 예로 들 수 있고, 고유전율막(미도시)을 이루는 물질로는 HfO2, Al2O3, ZrO2, TaO2 등을 예로 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 한편, 더미 게이트(210)는 폴리 실리콘(poly-si) 등의 도전 물질로 이루어질 수 있으나, 역시 본 발명이 이에 제한되는 것은 아니다.
한편 본 발명의 몇몇 실시예에서, 더미 게이트(210) 상부에는 버퍼막(미도시)이 추가적으로 더 형성될 수도 있다.
게이트 절연막(200)과 더미 게이트(210)가 형성되면, 게이트 절연막(200)과 더미 게이트(210)의 양측에 스페이서(220)를 형성한다. 이러한 스페이서(220)는 예를 들어, 실리콘 나이트라이드(SiNx) 또는 실리콘 옥사이드(SiOx) 등의 절연 물질로 이루어질 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
게이트 스페이서(220)의 형상은 필요에 따라 도시된 것과 달리 L자형 등으로 변형될 수 있다. 또한 필요에 따라 본 발명의 몇몇 실시예에서는, 이러한 게이트 스페이서(220)를 형성하지 않을 수도 있다.
게이트 스페이서(220)가 형성된 후, 반도체 기판(100) 상에 층간 절연막(230)을 형성한다. 그리고, 층간 절연막(230)을 도시된 것과 같이 더미 게이트(210)가 노출될 때까지 평탄화한다. 만약, 더미 게이트(210) 상부에 앞서 설명한 것과 같이 버퍼막(미도시)이 형성되었다면, 버퍼막(미도시)이 노출될 때까지 층간 절연막(230)을 평탄화할 수 있다.
다시 도 9를 참조하면, 몇몇 게이트 절연막(200)과 더미 게이트(210)는 반도체 기판(100)의 액티브(131, 141) 상에 형성될 수 있다. 하지만 몇몇 게이트 절연막(200)과 더미 게이트(210)는 반도체 기판(100)의 액티브(131, 141)와 제1 및 제2 소자 분리막(151, 152) 상에 형성될 수 있다. 즉, 반도체 기판(100)의 제1 영역(I)에는 제1 소자 분리막(151)의 상면과 액티브(131)의 상면에 걸쳐 형성된 제1 더미 트랜지스터(A)가 존재하고, 반도체 기판(100)의 제2 영역(II)에는 제2 소자 분리막(152)의 상면과 액티브(141)의 상면에 걸쳐 형성된 제2 더미 트랜지스터(B)가 존재할 수 있다.
이어서 도 10을 참조하면, 더미 게이트(도 9의 210)를 제거하여 게이트 절연막(200)을 노출시킨다. 그리고 도 11을 참조하면, 노출된 게이트 절연막(200) 상에 메탈 도전막을 형성하고 이를 평탄화하여 메탈 게이트(240)를 형성한다.
이 때, 액티브(131) 상에 형성된 메탈 게이트(240)의 두께(T7)는 제1 소자 분리막(151) 상에 형성된 메탈 게이트(240)의 두께(T7)와 실질적으로 동일할 수 있다. 또한, 액티브(141) 상에 형성된 메탈 게이트(240)의 두께(T8)는 제2 소자 분리막(152) 상에 형성된 메탈 게이트(240)의 두께(T8)와 실질적으로 동일할 수 있다. 즉, 본 실시예에 따른 제조 방법에서는, 앞서 설명한 것과 같이 제2 소자 분리막(152)과 인접한 액티브(141) 간에 단차가 형성되지 않기 때문에, 액티브(141) 상에 형성된 메탈 게이트(240)의 두께(T8)와 제2 소자 분리막(152) 상에 형성된 메탈 게이트(240)의 두께(T8)가 실질적으로 동일할 수 있다. 따라서, 설계하고자 의도한 제1 트랜지스터(C)나 제2 트랜지스터(D)의 성능이 제대로 구현되게 된다.
하지만 만약, 본 실시예와 달리, 건식 세정 등의 공정을 통해 제2 소자 분리막(152)을 제1 소자 분리막(151)보다 더 식각하지 않았다면, 제2 소자 분리막(152)과 인접한 액티브(141) 간에 단차가 형성되게 된다. 따라서, 이러한 상태에서 앞서 설명한 도 9 및 도 10의 공정을 진행하게되면, 도 12와 같은 형상이 된다. 즉, 제2 더미 트랜지스터(B′)의 게이트 절연막(200)이 액티브(141)와 제2 소자 분리막(152) 사이에 형성된 단차로 인해 계단형으로 형성될 수 있다.
여기서, 도 13과 같이 메탈 도전막을 형성하고 이를 평탄화하여 메탈 게이트(240′)를 형성하게 되면, 액티브(141) 상에 형성된 메탈 게이트(240′)의 두께와 제2 소자 분리막(152) 상에 형성된 메탈 게이트(240′)의 두께가 다르게 된다. 이렇게 메탈 게이트(240′)의 두께가 균일하지 못하고, 불규칙 하게되면, 제2 트랜지스터(D′)가 설계하고자 의도한 성능을 구현하지 못할 수 있다. 즉, 제품 신뢰성에 악영향을 줄 수 있다.
따라서, 본 실시예에서는, 건식 세정 등의 공정을 통해 제2 소자 분리막(152)을 제1 소자 분리막(151)보다 미리 더 식각함으로써, 액티브(141) 상에 형성된 메탈 게이트(240)의 두께(도 11의 T8)와 제2 소자 분리막(152) 상에 형성된 메탈 게이트(240)의 두께(도 11의 T8)가 실질적으로 동일하도록 조절할 수 있으며, 나아가 제품 신뢰성을 향상 시킬 수 있다.
다음 도 14 및 도 15를 참조하여, 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법에 대해 설명한다.
도 14는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법의 순서도이다. 도 15는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 14를 참조하면, 반도체 기판에 서로 다른 폭을 갖는 제1 및 제2 소자 분리막을 형성한다(S200). 여기서, 제1 및 제2 소자 분리막을 형성하는 공정(S200)은 앞서 충분히 설명한바 중복된 설명을 생략하도록 한다. 제1 및 제2 소자 분리막(151, 152)이 형성된 반도체 기판(100)은 도 5와 같을 것이다.
다음 도 14를 참조하면, 제1 및 제2 소자 분리막을 습식 식각한다(S210). 구체적으로 도 15를 참조하면, 도 5에 도시된 반도체 기판(100)의 제1 및 제2 소자 분리막(151, 152)을 HF 용액 등을 이용한 습식 식각 공정을 통해 식각한다. 이러한 식각 공정을 통해, 상대적으로 폭이 넓게 형성된 제2 소자 분리막(152)의 상부 표면적이 상대적으로 폭이 좁게 형성된 제1 소자 분리막(151)의 상부 표면적보다 넓게 형성될 수 있다. 이렇게 제2 소자 분리막(152)의 상부 표면적을 제1 소자 분리막(151)의 상부 표면적보다 넓게 형성하는 것은 후속 공정에서 반응 가스와 제2 소자 분리막(152) 간의 접촉 면적을 더 늘리기 위함일 수 있다. 이에 따라, 제2 소자 분리막(152)에는 보다 두꺼운 제2 희생막(도 5의 157)이 형성될 수 있다.
다시 도 14를 참조하면, 반도체 기판을 건식 세정 및 습식 식각한다(S220). 그리고, 반도체 기판 상에 트랜지스터를 형성한다(S230). 이러한 공정에 대해서는 앞서 충분히 설명한바 중복된 자세한 설명은 생략하도록 한다.
이하에서는 본 발명의 실시예들에 따라 제조된 반도체 장치의 응용예들에 대해 설명하도록 한다. 먼저, 도 16 내지 도 18을 참조하여, 본 발명의 실시예들에 따라 제조된 반도체 장치가 비휘발성 메모리 장치인 경우에 대해 설명한다.
도 16 내지 도 18은 본 발명의 실시예들에 따라 제조된 비휘발성 메모리 장치의 이용예를 설명하는 도면들이다.
도 16을 참조하면, 본 발명의 일 실시예에 따른 시스템은 메모리 장치(510)와 메모리 장치(510)에 연결된 메모리 제어부(520)를 포함한다. 여기서, 메모리 장치(510)는 앞에서 설명한 실시예들에 따라 제조된 비휘발성 메모리 장치일 수 있다. 메모리 제어부(520)는 메모리 장치(510)의 동작을 제어하는 것에 대응하는 입력 신호, 예컨대, 리드 동작 및 라이트 동작을 제어하는 커맨드(command) 신호와 어드레스 신호를 메모리 장치(510)에 제공할 수 있다.
이러한 메모리 장치(510) 및 메모리 제어부(520)를 포함하는 시스템은 예컨대, 메모리 카드와 같은 카드에 임바디(embody)될 수 있다. 구체적으로, 본 발명의 일 실시예에 따른 시스템은 휴대 전화기, 양방향 라디오 커뮤니케이션 시스템(two-way communication system), 일방향 페이저(one way pager), 양방향 페이저(two-way pager), 개인용 커뮤니케이션 시스템(personal communication system), 휴대용 컴퓨터(portable computer), 개인 정보 관리기(PDA; Personal Data Assistance), 오디오 및/또는 비디오 플레이어, 디지털 및/또는 비디오 카메라, 네비게이션 시스템(navigation system), GPS(Global Positioning System) 등의 전자 장치에 사용되는 소정의 산업 표준(industry standard)을 충족하는 카드에 임바디되어 사용될 수 있다. 하지만 이에 한정하는 것은 아니며 본 발명의 일 실시예에 따른 시스템은 예컨대, 메모리 스틱(stick)과 같은 다양한 형태로 임바디될 수도 있다.
도 17을 참조하면, 본 발명의 다른 실시예에 따른 시스템은 메모리 장치(510), 메모리 제어부(520) 및 호스트 시스템(530)을 포함할 수 있다. 여기서, 호스트 시스템(530)은 버스 등을 통하여 메모리 제어부(520)에 연결되며, 메모리 제어부(520)에 제어 신호를 제공하여 메모리 제어부(520)가 메모리 장치(510)의 동작을 제어할 수 있도록 할 수 있다. 이러한 호스트 시스템(530)은 예컨대, 휴대 전화기, 양방향 라디오 커뮤니케이션 시스템, 일방향 페이저, 양방향 페이저, 개인용 커뮤니케이션 시스템, 휴대용 컴퓨터, 개인 정보 관리기, 오디오 및/또는 비디오 플레이어, 디지털 및/또는 비디오 카메라, 네비게이션 시스템, GPS 등에서 사용되는 프로세싱 시스템일 수 있다.
한편, 도 17에서는 메모리 장치(510)와 호스트 시스템(530) 사이에 메모리 제어부(520)가 개재되어 있으나, 이에 한정하는 것은 아니며, 본 발명의 또 다른 실시예에 따른 시스템에서 메모리 제어부(520)는 선택적으로 생략될 수도 있다.
도 18을 참조하면, 본 발명의 또 다른 실시예에 따른 시스템은 CPU(Central Processing Unit)(540)와 메모리 장치(510)를 포함하는 컴퓨터 시스템(560)일 수도 있다. 컴퓨터 시스템(560)에서 메모리 장치(510)는 CPU(540)와 직접 연결되거나 통상적인 컴퓨터 버스 아키텍쳐(architecture)를 이용하여 연결되며, OS(Operation System) 인스트럭션(instruction) 세트, BIOS(Basic Input/Output Start up) 인스트럭션 세트, ACPI(Advanced Configuration and Power Interface) 인스트럭션 세트 등을 저장하거나, SSD(Solid State Disk)와 같은 대용량 저장 장치로 사용될 수 있다.
한편, 도 18에서는 설명의 편의를 위하여, 컴퓨터 시스템(560)에 포함되는 모든 구성 요소를 도시하지 않았으나 이에 한정하는 것은 아니다. 또한, 도 18에서는 설명의 편의를 위하여 메모리 장치(510)와 CPU(540) 사이에 메모리 제어부(520)가 생략되어 있으나, 본 발명의 또 다른 실시예에서 메모리 장치(510)와 CPU(540) 사이에 메모리 제어부(520)가 개재될 수도 있다.
다음, 도 19를 참조하여 본 발명의 실시예들에 따라 제조된 반도체 장치가 적용된 메모리 카드에 대해 설명한다.
도 19는 본 발명의 실시예들에 따라 제조된 반도체 장치가 적용되는 메모리 카드를 보여주는 개략도이다.
도 19를 참조하면, 메모리 카드(800)는 하우징(810) 내에 제어기(820)와 메모리(830)를 포함할 수 있다. 제어기(820)와 메모리(830)는 전기적인 신호를 교환할 수 있다. 예를 들어, 제어기(820)의 명령에 따라서, 메모리(830)와 제어기(820)는 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드(800)는 메모리(830)에 데이터를 저장하거나 또는 메모리(830)로부터 데이터를 외부로 출력할 수 있다.
제어기(820) 또는 메모리(830)는 본 발명의 실시예들에 따라 제조된 반도체 장치를 포함할 수 있다. 예를 들어, 제어기(820)는 시스템 인 패키지를 포함하고, 메모리(830)은 멀티 칩 패키지를 포함할 수 있다. 또는 제어기(820) 및/또는 메모리(830)가 스택 패키지로 제공될 수 있다. 이러한 메모리 카드(800)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들어, 카드(800)는 멀티미디어 카드(multi media card; MMC) 또는 보안 디지털(secure digital; SD) 카드를 포함할 수 있다.
다음, 도 20 및 도 21을 참조하여, 본 발명의 실시예들에 따라 제조된 반도체 장치가 적용된 전자 시스템에 대해 설명한다.
도 20은 본 발명의 실시예들에 따라 제조된 반도체 장치가 적용되는 전자 시스템을 보여주는 블록도이다. 도 21은 전자 시스템이 모바일 폰에 적용되는 예를 도시한 도면이다.
도 20을 참조하면, 전자 시스템(900)은 본 발명의 실시예들에 따라 제조된 반도체 장치를 포함할 수 있다. 전자 시스템(900)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 예를 들어, 전자 시스템(900)은 메모리 시스템(912), 프로세서(914), 램(916), 및 유저인터페이스(918)를 포함할 수 있고, 이들은 버스(Bus, 920)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(914)는 프로그램을 실행하고 전자 시스템(900)을 제어하는 역할을 할 수 있다. 램(916)은 프로세서(914)의 동작 메모리로서 사용될 수 있다. 예를 들어, 프로세서(914) 및 램(916)은 각각 본 발명의 실시예들에 따라 제조된 반도체 장치를 포함할 수 있다. 또는 프로세서(914)와 램(916)이 하나의 패키지에 포함될 수 있다. 유저 인터페이스(918)는 전자 시스템(900)에 데이터를 입력 또는 출력하는데 이용될 수 있다. 메모리 시스템(912)은 프로세서(914)의 동작을 위한 코드, 프로세서(914)에 의해 처리된 데이터 또는 외부에서 입력된 데이터를 저장할 수 있다. 메모리 시스템(912)은 제어기 및 메모리를 포함할 수 있다.
전자 시스템(900)은 다양한 전자기기들의 전자 제어 장치에 적용될 수 있다. 도 21을 참조하면, 전자 시스템(도 20의 900)은 예를 들어, 모바일 폰(1000)에 적용될 수 있다. 그 밖에, 전자 시스템(도 20의 900)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전제품(Household appliances)에 적용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 반도체 기판 130, 140: 트렌치
131, 141: 액티브 151, 152: 소자 분리막
156, 157: 희생막
S100~S120, S200~S230: 반도체 장치의 제조방법

Claims (10)

  1. 반도체 기판 상에 하드 마스크 패턴을 형성하고,
    상기 하드 마스크 패턴을 마스크로하여 상기 반도체 기판에 제1 폭을 갖는 제1 트렌치와 상기 제1 폭과 다른 제2 폭을 갖는 제2 트렌치를 형성하고,
    상기 하드 마스크 패턴, 상기 제1 및 제2 트렌치 상에 산화막을 형성하고,
    상기 하드 마스크 패턴이 노출될 때까지 상기 산화막을 평탄화하여 상기 제1 및 제2 트렌치에 각각 제1 및 제2 소자 분리막을 형성하고,
    건식 세정(dry cleaning)을 이용하여, 상기 제1 소자 분리막을 제1 두께만큼 등방성 식각하고, 상기 제2 소자 분리막을 상기 제1 두께와 다른 제2 두께만큼 등방성 식각하고,
    습식 식각(wet etching)을 이용하여 상기 제1 및 제2 소자 분리막을 식각하여, 상기 제1 및 제2 소자 분리막의 상면과 상기 반도체 기판의 상면을 동일 평면상에 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  2. 제 1항에 있어서,
    상기 제2 폭은 상기 제1 폭보다 크고,
    상기 제2 두께는 상기 제1 두께보다 큰 반도체 장치의 제조 방법.
  3. 삭제
  4. 제 1항에 있어서,
    상기 반도체 기판을 건식 세정하는 것은,
    바이어스가 인가 되지 않은 챔버 내에 에칭 가스와, 촉매 가스와, 불활성 가스를 주입하고,
    상기 반도체 기판을 상기 챔버 내에 10초 이상 100초 미만으로 두어 상기 제1 및 제2 소자 분리막 상에 각각 서로 다른 두께의 제1 및 제2 희생막을 형성하고,
    상기 제1 및 제2 희생막을 제거하는 것을 포함하는 반도체 장치의 제조 방법.
  5. 제 4항에 있어서,
    상기 에칭 가스는 HF 가스를 포함하고,
    상기 촉매 가스는 NH3 가스를 포함하고,
    상기 불활성 가스는 N2 또는 Ar 가스를 포함하는 반도체 장치의 제조 방법.
  6. 제 4항에 있어서,
    상기 제2 희생막의 두께는 상기 제1 희생막의 두께보다 큰 반도체 장치의 제조 방법.
  7. 제 4항에 있어서,
    상기 제1 및 제2 희생막은 암모늄-실리콘-플루오라이드로 이루어진 반도체 장치의 제조 방법.
  8. 제 1항에 있어서,
    상기 건식 세정 전, 상기 제1 및 제2 소자 분리막을 습식 식각하는 것을 더 포함하는 반도체 장치의 제조 방법.
  9. 버퍼 산화막 패턴과 하드 마스크막 패턴이 형성된 반도체 기판에 제1 폭을 갖는 제1 소자 분리막과 상기 제1 폭과 다른 제2 폭을 갖는 제2 소자 분리막을 형성하고,
    상기 반도체 기판을 건식 세정하는 과정에서, 상기 제1 및 제2 소자 분리막을 각각 서로 다른 제1 및 제2 두께만큼 등방성 식각하고,
    상기 제1 및 제2 소자 분리막을 각각 서로 다른 제1 및 제2 두께만큼 등방성 식각한 직후, 상기 버퍼 산화막 패턴과 상기 하드 마스크막 패턴을 제거하여 반도체 기판의 액티브를 노출시키는 과정에서, 상기 제1 및 제2 소자 분리막을 각각 서로 다른 제3 및 제4 두께만큼 식각하고,
    상기 노출된 액티브 상에 메탈 게이트를 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  10. 제 9항에 있어서,
    상기 제2 폭은 상기 제1 폭보다 크고,
    상기 제2 두께는 상기 제1 두께보다 크고,
    상기 제4 두께는 상기 제3 두께보다 작은 반도체 장치의 제조 방법.
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