KR101912579B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법의 제공된다. 반도체 장치의 제조 방법은, 기판 상에 형성되고 제1 물질을 포함하는 더미 게이트 절연막과, 게이트 절연막의 적어도 일측에 형성되고 제1 물질을 포함하는 스페이서를 제공하고, 제1 공정을 통해 더미 게이트 절연막에 포함된 제1 물질을 제거하고, 제1 공정과 다른 제2 공정을 통해 제1 물질이 제거된 더미 게이트 절연막을 제거하고, 기판 상에 순차적으로 게이트 절연막과 게이트 전극 구조물을 형성하는 것을 포함한다.

Description

반도체 장치의 제조 방법{Method for fabricating semiconductor device}
본 발명은 반도체 장치의 제조 방법에 관한 것이다.
MOS 트랜지스터의 피쳐 사이즈(feature size)가 감소함에 따라, 게이트 길이와 그 아래에 형성되는 채널의 길이도 작아지게 된다. 따라서, 게이트와 채널 사이의 커패시턴스를 증가시키고, MOS 트랜지스터의 동작 특성을 향상시키기 위하여 여러가지 연구가 진행되고 있다.
게이트 절연막으로 주로 사용되는 실리콘 산화막은 두께가 축소됨에 따라 전기적인 성질에 있어서 물리적 한계에 부딪히게 되었다. 따라서, 기존의 실리콘 산화막을 대체하기 위해, 고유전 상수를 갖는 고유전막에 대한 연구가 활발히 이루어지고 있다.
이렇게 고유전 상수를 갖는 고유전막을 형성하기 위한 하나의 방법으로는 게이트 절연막을 질화(nitridation)시켜 그 유전율을 높이는 방법이 있다. 그런데, 이렇게 질화된 게이트 절연막이 제거되어야 할 경우, 게이트 절연막을 제거하는 과정에 있어서, 그에 인접하여 형성된 질화된 스페이서가 같이 손상되는 문제점이 발생할 수 있다. 이를 방지하기 위해, 질화된 스페이서와의 식각 선택비를 높이게 되면, 게이트 절연막이 잘 식각되지 않는 문제점이 발생할 수 있다. 이렇게 손상된 스페이서나 식각되지 않은 게이트 절연막은 향후 장치 신뢰성에 악영향을 줄 수 있으므로, 이를 해결하는 방안에 대한 연구가 필요한 실정이다.
본 발명이 해결하고자 하는 기술적 과제는 반도체 장치를 신뢰성 있게 제조할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에 형성되고 제1 물질을 포함하는 더미 게이트 절연막과, 게이트 절연막의 적어도 일측에 형성되고 제1 물질을 포함하는 스페이서를 제공하고, 제1 공정을 통해 더미 게이트 절연막에 포함된 제1 물질을 제거하고, 제1 공정과 다른 제2 공정을 통해 제1 물질이 제거된 더미 게이트 절연막을 제거하고, 기판 상에 순차적으로 게이트 절연막과 게이트 전극 구조물을 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 물질은 질소를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 공정은 상기 제1 물질과 다른 제2 물질을 이용하여 상기 더미 게이트 절연막을 플라즈마 처리하는 것을 포함할 수 있다. 이 때, 상기 제2 물질은 산소를 포함할 수 있으며, 상기 제1 공정을 수행하는 동안 상기 기판에는 바이어스 전압이 인가될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 공정은 상기 더미 게이트 절연막을 건식 식각(dry etching)하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 공정은, 상기 제1 및 제2 물질과 다른 제3 및 제4 물질을 각각 상기 제1 물질이 제거된 상기 더미 게이트 절연막에 흡수시켜 바이-프로덕트(by-product)를 형성한 후, 상기 형성된 바이-프로덕트를 제거하는 것을 포함할 수 있다. 이 때, 상기 제2 공정은 복수회 반복되어 수행될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은, 제1 영역과 제2 영역을 포함하는 기판을 제공하고, 제1 영역과 제2 영역에 각각, 제1 물질과 제2 물질을 포함하는 제1 게이트 절연막과, 제1 게이트 절연막의 적어도 일측에 형성되는 스페이서를 형성하고, 제거 공정을 수행하여, 제1 영역에 형성된 제1 게이트 절연막을 선택적으로 제거하고, 제1 영역과 제2 영역에 각각, 제1 게이트 절연막과 다른 물질로 이루어진 제2 게이트 절연막을 형성하고, 제2 게이트 절연막 상에 게이트 전극 구조물을 형성하는 것을 포함하되, 제거 공정은, 제1 영역에 형성된 제1 게이트 절연막에 포함된 제1 물질을 제거하는 제1 공정과, 제1 물질이 제거된 제1 게이트 절연막을 제거하는 제2 공정을 포함한다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치의 제조 방법은, 상기 제1 영역에 형성된 상기 제1 게이트 절연막의 상면을 노출시키고 상기 제2 영역에 형성된 상기 제2 게이트 절연막의 상면을 덮는 희생막을 형성하는 것을 더 포함하고, 상기 제거 공정은, 상기 희생막을 마스크로 이용하여 수행될 수 있다. 이 때, 상기 희생막은 실리콘 산화막을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 스페이서는 상기 제1 물질을 포함하고, 상기 제1 물질은 질소를 포함하고, 상기 제2 물질은 산소를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 공정은 상기 제1 영역에 형성된 제1 게이트 절연막에 상기 제2 물질을 주입하여 상기 제1 물질을 제거하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 게이트 절연막의 유전율은 상기 제1 게이트 절연막의 유전율 보다 클 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 영역은 저전압 영역(low voltage region)을 포함하고, 상기 제2 영역은 고전압 영역(high voltage region)을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 도시한 순서도이다.
도 2 내지 도 7은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 8은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 도시한 순서도이다.
도 9 내지 도 15는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 16 및 도 17은 본 발명의 실시예들에 따라 제조된 반도체 장치의 일 예를 도시한 도면이다.
도 18은 본 발명의 실시예들에 따라 제조된 반도체 장치가 적용되는 전자 시스템의 블록도이다.
도 19 및 도 20은 도 18에 도시된 전자 시스템이 적용될 수 있는 예시적인 반도체 시스템들을 도시한 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
먼저, 도 1 내지 도 7을 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에 대해 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 도시한 순서도이다. 도 2 내지 도 7은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
먼저 도 1을 참조하면, 더미 게이트 절연막, 더미 게이트 및 스페이서를 제공한다(S100). 이렇게 더미 게이트 절연막, 더미 게이트 및 스페이서를 형성하는 방법은 본 기술분야의 통상의 지식을 가진자에게 널리 알려져 있는 바, 여기서는 그 중 하나의 예시적인 형성 방법에 대해 설명하도록 한다. 즉, 이하에서 설명하는 예시적인 형성 방법이 본 발명의 권리 범위를 제한하는 것은 아니다.
구체적으로 도 2를 참조하면, 먼저 기판(100) 상에 더미 게이트 절연막(110)과, 더미 게이트(120)를 순차적으로 형성한다.
기판(100)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, 본 발명의 몇몇 실시예에서, 기판(100)은 SOI(silicon on insulator)으로 이루어질 수도 있다. 기판(100) 내에는 예를 들어, STI(Shallow Trench Isolation)와 같은 소자 분리막(105)이 형성될 수 있다.
더미 게이트 절연막(110)은 예를 들어, 유전율을 높이기 위해 질화(nitridation) 처리된 막일 수 있다. 본 발명의 몇몇 실시예에서, 더미 게이트 절연막(110)은 그 유전율을 높이기 위해 실리콘산화막(SiO2)을 질화처리하여 형성된 실리콘산질화막(SiON)일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
더미 게이트(120)는 예를 들어, 폴리 실리콘(poly silicon)으로 이루어질 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
이렇게, 기판(100) 상에 더미 게이트 절연막(110)과 더미 게이트(120)를 순차적으로 형성한 후, 더미 게이트 절연막(110)과 더미 게이트(120)를 패터닝(patterning)한다. 이어서, 패터닝된 더미 게이트 절연막(110)과 더미 게이트(120)의 상부로부터 측벽을 따라 스페이서(130)를 형성한다.
본 발명의 몇몇 실시예에서, 더미 게이트 절연막(110)과 스페이서(130)는 서로 동일한 물질을 포함할 수 있다. 구체적으로 더미 게이트 절연막(110)과 스페이서(130)는 예를 들어, 질소를 서로 동일하게 포함할 수 있다. 더욱 구체적으로, 더미 게이트 절연막(110)은 실리콘산질화막(SiON)으로 이루어질 수 있고, 스페이서(130)는 실리콘질화막(SiN) 또는 실리콘산질화막(SiON)으로 이루어질 수 있다.
한편, 도 2에는 비록 스페이서(130)가 바(bar)형상으로 형성된 것이 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 다른 몇몇 실시예에서, 스페이서(130)의 형상은 이와 다르게 얼마든지 L형 등으로 변형될 수 있다.
이렇게 스페이서(130)가 형성된 후, 기판(100) 내에 불순물을 주입하여 소오스 및 드레인(103)을 형성한다. 이 때, 불순물을 주입하는 방법으로는 예를 들어, 이온 주입(ion implant)법이 사용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
이어서, 기판(100)상에 층간 절연막(140)을 형성한다. 이 때, 층간 절연막(140)은 더미 게이트(120)의 상부에 형성된 스페이서(130)를 덮도록 형성될 수 있다. 이 후, 더미 게이트(120)의 상부에 형성된 층간 절연막(140)을 더미 게이트(120)의 상부가 노출될 때까지 평탄화하여 도 2에 도시된 더미 게이트 절연막(110), 더미 게이트(120) 및 스페이서(130)를 완성한다.
다음 도 1을 참조하면, 더미 게이트를 제거한다(S110).
구체적으로 도 3을 참조하면, 습식 식각(wet etching) 등의 공정을 통해 더미 게이트 절연막(110) 상에 형성된 더미 게이트(120)을 제거한다. 이 때, 더미 게이트(120)을 제거하는 식각 공정에서는 스페이서(130) 및 더미 게이트 절연막(110)과 식각 선택비를 갖는 식각액을 사용한다. 예를 들어, 더미 게이트(120)가 폴리 실리콘(poly silicon)으로 이루어지고, 스페이서가 실리콘질화막(SiN)으로 이루어지며, 더미 게이트 절연막(110)이 실리콘산질화막(SiON)으로 이루어졌을 경우, 식각 공정은, HF를 식각액으로 약 2 내지 8초 식각하는 제1 식각 공정과, NH4OH를 식각액으로 약 100 내지 150초 식각하는 제2 식각 공정을 포함할 수 있다.
다음 도 1을 참조하면, 제1 공정을 수행한다(S120).
구체적으로, 도 4를 참조하면, 더미 게이트 절연막(도 3의 110)과 스페이서(130)가 공통적으로 포함하고 있는 물질을 제거하기 위한 제1 공정을 수행한다. 본 발명의 몇몇 실시예에서, 이러한 물질은 예를 들어, 질소(nitrogen)일 수 있다. 앞서 설명한 것 같이, 더미 게이트 절연막(도 3의 110)의 유전율을 높이기 위한 하나의 방법으로 더미 게이트 절연막(도 3의 110)을 질화(nitridation)시키는 것을 들 수 있다. 그런데, 반도체 장치(예를 들어, 트랜지스터)의 몇몇 제조 공정에서, 이러한 더미 게이트 절연막(도 3의 110)의 양 측에 형성되는 스페이서(130)는 종종 이러한 더미 게이트 절연막(도 3의 110)과 동일한 질화막으로 형성될 수 있다. 이렇게 더미 게이트 절연막(도 3의 110)과 스페이서(130)가 공통으로 질소를 포함하게 되면, 다음과 같은 문제가 발생할 수 있다.
먼저, 질화된 더미 게이트 절연막(도 3의 110)을 제거하기 위한 에천트(echant)를 사용하는 경우, 질화된 스페이서(130)가 같이 손상될 수 있다. 이를 방지하기 위해, 질화된 스페이서(130)를 손상시키지 않는 에천트로 질화된 더미 게이트 절연막(도 3의 110)을 제거하게 되면, 더미 게이트 절연막(도 3의 110)이 제대로 제거되지 않을 수 있다.
따라서, 본 발명에서는, 더미 게이트 절연막(도 3의 110)을 제거하는 공정을 더미 게이트 절연막(도 3의 110)에 포함된 질소를 선택적으로 제거하는 제1 공정과, 질소가 제거된 더미 게이트 절연막(도 4의 111)을 제거하는 제2 공정으로 세분화하여 진행함으로써, 스페이서(130)가 손상되지 않으면서 더미 게이트 절연막(도 3의 110)을 완전히 제거할 수 있게 된다.
이렇게 더미 게이트 절연막(도 3의 110)에 포함된 질소를 선택적으로 제거하는 제1 공정의 예로는, 예를 들어, 산소(O2) 플라즈마 공정을 들 수 있다. 즉, 산소(O2)를 포함한 플라즈마 가스를 이용하여 더미 게이트 절연막(도 3의 110)을 플라즈마 처리함으로써, 더미 게이트 절연막(도 3의 110)에 포함된 질소를 선택적으로 먼저 제거할 수 있다. 이 때, 플라즈마 가스에 포함된 산소(O2)는 더미 게이트 절연막(도 3의 110)에 주입되어 질소를 대체하게 되므로, 더미 게이트 절연막(도 3의 110) 내에 포함된 질소가 선택적으로 제거되어 질소가 제거된 더미 게이트 절연막(도 4의 111)이 형성될 수 있다.
이 때, 산소(O2)를 포함한 플라즈마 가스는 질소를 제거하는 역할을 하므로, 스페이서(130)에 포함된 질소도 이에 영향을 받을 수 있다. 따라서, 본 실시예에서는, 이러한 산소(O2) 플라즈마 공정 수행 시 기판(100)에 도시된 것과 같이 바이어스(160)를 걸어, 플라즈마 가스의 반응 방향이 기판(100)에 수직인 방향(예를 들어, Y방향)이 되도록 한다. 기판(100)에 이처럼 바이어스(160)가 걸리게 되면, 기판(100)의 상면으로부터 상대적으로 수평 방향(예를 들어, X방향)에 형성된 스페이서(130)에는 앞서 설명한 질소 제거 반응이 거의 일어나지 않게 된다.
본 발명의 몇몇 실시예에서, 상기 플라즈마 처리의 효율성을 높이기위해 산소(O2)를 포함한 플라즈마 가스는 염소(Cl) 또는 아르곤(Ar) 등을 더 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
다음 도 1을 참조하면, 제2 공정을 수행한다(S130). 앞서 설명한 것과 같이, 이러한 제2 공정은 질소가 제거된 더미 게이트 절연막을 제거하는 공정일 수 있다. 이러한 공정은 본 기술분야의 통상의 지식을 가진자에게 널리 알려져 있는 바, 여기서는 그 중 하나의 예시적인 제거 방법에 대해 설명하도록 한다. 즉, 이하에서 설명하는 방법이 본 발명의 권리 범위를 제한하는 것은 아니다.
도 5를 참조하면, 질소가 제거된 더미 게이트 절연막(111)을 제거하는 데에는 예를 들어, 화학적 산소 제거법(COR; Chemical Oxide Removal)이 사용될 수 있다. 구체적으로, 제2 공정은 HF와 NH3를 질소가 제거된 더미 게이트 절연막(111)에 흡수시켜 바이-프로덕트(by-product)를 형성하는 제1 서브 공정과, 형성된 바이-프로덕트를 열 또는 물을 통해 제거하는 제2 서브 공정을 포함할 수 있다. 본 발명의 몇몇 실시예에서, 이러한 제1 서브 공정과 제2 서브 공정은 질소가 제거된 더미 게이트 절연막(111)이 제거될 때까지 복수회 반복되어 수행될 수 있다.
이렇게 질소가 제거된 더미 게이트 절연막(111)이 제거되면, 기판(100)의 상면이 도시된 것과 같이 노출될 수 있다. 그러나 본 발명이 도시된 형상에 제한되는 것은 아니며, 더미 게이트 절연막(111) 하부에 다른 기능막(미도시)이 형성되어 있었다면, 그 기능막(미도시)의 상면이 노출될 수 있다.
다음 도 1을 참조하면, 게이트 절연막과 게이트 전극 구조물을 형성한다(S140).
구체적으로, 도 6을 먼저 참조하면, 질소가 제거된 더미 게이트 절연막(도 5의 111)이 제거된 자리에 게이트 절연막(170), 일함수 조절막(180), 및 게이트 전극 구조물(190)을 순차적으로 형성한다.
비록 도면에서는 도시하지 않았으나, 게이트 절연막(170) 하부에는 기판(100)과 게이트 절연막(170) 사이의 불량 계면을 방지하는 역할을 할 수 있는 인터페이스막(미도시)이 형성될 수도 있다. 인터페이스막(미도시)은 유전율(k)이 9 이하인 저유전 물질층, 예를 들면 실리콘 산화막(k는 약 4) 또는 실리콘 산질화막 (산소 원자 및 질소 원자 함량에 따라 k는 약 4~8)을 포함할 수 있다. 또는, 인터페이스막(125)은 실리케이트로 이루어질 수도 있으며, 앞서 예시된 막들의 조합으로 이루어질 수도 있다.
게이트 절연막(170)은 고유전율을 갖는 물질로 이루어질 수 있다. 본 발명의 몇몇 실시예에서, 이러한 게이트 절연막(170)은 예를 들어, HfO2, Al2O3, ZrO2, TaO2 등의 물질로 이루어질 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
일함수 조절막(180)은 반도체 장치(예를 들어, 트랜지스터)의 문턱 전압(Vt; threshold voltage)을 조절하기 위해 형성될 수 있다. 반도체 장치(예를 들어, 트랜지스터)의 도전형이 예를 들어, N형이라면, 일함수 조절막(180)은 N형 일함수 조절막일 수 있다. 이러한 N형 일함수 조절막의 예로는, TiAl, TiAlN, TaC, TaAlN, TiC, HfSi 등을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
한편, 반도체 장치(예를 들어, 트랜지스터)의 도전형이 예를 들어, P형이라면, 일함수 조절막(180)은 P형 일함수 조절막일 수 있다. 이러한 P형 일함수 조절막의 예로는, TiN을 들 수 있으나 본 발명이 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시에에서, 일함수 조절막(180)은 앞서 설명한 일함수 조절막들의 조합일 수도 있다. 즉, 일함수 조절막(180)은 하부에 P형 일함수 조절막이 형성되고, 상부에 N형 일함수 조절막이 형성된 이중막 구조일 수 있다.
게이트 전극 구조물(190)은 도전성을 갖는 금속 물질, 예를 들어, Al, W 등으로 이루어지거나 이들의 조합으로 이루어진 다중막 구조일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
이어서, 도 7을 참조하면, 층간 절연막(140)의 상면이 노출될 때까지 게이트 전극 구조물(190), 일함수 조절막(180), 및 게이트 절연막(170)을 평탄화한다. 이에 따라, 일함수 조절막(180)과 게이트 절연막(170)은 도시된 것과 같이 스페이서(170)의 양 측벽을 따라 상부로 연장된 형상으로 형성될 수 있다.
한편, 이상에서는 본 실시예에 따른 제1 공정으로 산소(O2) 플라즈마 공정을 예로 들어, 제2 공정으로 화학적 산소 제거법(COR; Chemical Oxide Removal)을 예로 들었으나, 본 발명이 이에 제한되는 것은 아니다.
예를 들어, 본 발명의 다른 몇몇 실시예에서, 제1 공정으로는 건식 식각(dry etching) 공정이 사용될 수 있고, 제2 공정으로는 습식 식각(wet etching)이 사용될 수도 있다.
더미 게이트 절연막(도 3의 110)에 포함된 질소는 그 특성 상, 더미 게이트 절연막(도 3의 110)의 표면 근처에 많이 존재하게 된다. 따라서, 본 실시예에 따른 제1 공정에서는, 질소와 반응하여 바이-프로덕트를 생성하는 에천트를 사용하여 더미 게이트 절연막(도 3의 110)의 표면 근처를 건식 식각함으로써 더미 게이트 절연막(도 3의 110)에 포함된 질소를 선택적으로 제거할 수 있다. 한편 이 때에도, 더미 게이트 절연막(도 3의 110)에 인접하여 배치된 스페이서(130)가 손상되는 것을 최대한 방지하기 위해, 기판(100)에 바이어스(도 4의 160)를 걸어줄 수 있다.
이어서, 제2 공정으로 습식 식각을 이용하여 제1 공정에서 생성된 바이-프로덕트를 제거한다. 그러면, 도 5에 도시된 것과 같이 더미 게이트 절연막(111)을 제거할 수 있다.
다음, 도 8 내지 도 15를 참조하여, 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법에 대해 설명하도록 한다.
도 8은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 도시한 순서도이다. 도 9 내지 도 15는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
먼저, 도 8을 참조하면, 제1 영역과 제2 영역을 포함하는 기판을 제공하고, 제1 게이트 절연막, 더미 게이트 및 스페이서를 형성한다(S200).
앞서 설명한 것과 같이 이렇게 제1 게이트 절연막, 더미 게이트 및 스페이서를 형성하는 방법은 본 기술분야의 통상의 지식을 가진자에게 널리 알려져 있는 바, 여기서는 그 중 하나의 예시적인 형성 방법에 대해 설명하도록 한다. 즉, 이하에서 설명하는 예시적인 형성 방법이 본 발명의 권리 범위를 제한하는 것은 아니다.
구체적으로 도 9를 참조하면, 먼저 제1 영역(I)과 제2 영역(II)을 포함하는 기판(100)을 제공한다. 여기서, 제1 영역(I)은 저전압으로 구동되는 저전압 소자(low voltage device)가 형성되는 영역일 수 있고, 제2 영역(II) 고전압으로 구동되는 고전압 소자(high voltage device)가 형성되는 영역일 수 있다.
다음 기판(200) 상에 제1 게이트 절연막(210)과, 더미 게이트(220)를 순차적으로 형성한다. 이이서, 더미 게이트 절연막(210)과 더미 게이트(220)를 패터닝(patterning)한다. 그리고, 패터닝된 제1 게이트 절연막(210)과 더미 게이트(220)의 상부로부터 측벽을 따라 스페이서(230)를 형성한다.
여기서, 형성되는 제1 게이트 절연막(210), 더미 게이트(220), 및 스페이서(230)에 관한 설명은 앞서 설명한 실시예와 동일한 바, 중복된 자세한 설명은 생략하도록한다.
이렇게 스페이서(230)가 형성된 후, 기판(200) 내에 불순물을 주입하여 소오스 및 드레인(203)을 형성한다. 이어서, 기판(200)상에 층간 절연막(240)을 형성한다. 이 때, 층간 절연막(240)은 더미 게이트(220)의 상부에 형성된 스페이서(230)를 덮도록 형성될 수 있다. 이 후, 더미 게이트(220)의 상부에 형성된 층간 절연막(240)을 더미 게이트(220)의 상부가 노출될 때까지 평탄화하여 도 9에 도시된 제1 게이트 절연막(210), 더미 게이트(220) 및 스페이서(230)를 완성한다.
다음 도 8을 참조하면, 더미 게이트를 제거한다(S210).
구체적으로 도 10을 참조하면, 습식 식각(wet etching) 등의 공정을 통해 제1 게이트 절연막(210) 상에 형성된 더미 게이트(220)을 제거한다. 이 때, 더미 게이트(220)을 제거하는 식각 공정에서는 스페이서(230) 및 제1 게이트 절연막(210)과 식각 선택비를 갖는 식각액을 사용한다. 예를 들어, 더미 게이트(120)가 폴리 실리콘(poly silicon)으로 이루어지고, 스페이서가 실리콘질화막(SiN)으로 이루어지며, 제1 게이트 절연막(210)이 실리콘산질화막(SiON)으로 이루어졌을 경우, 식각 공정은, HF를 식각액으로 약 2 내지 8초 식각하는 제1 식각 공정과, NH4OH를 식각액으로 약 100 내지 150초 식각하는 제2 식각 공정을 포함할 수 있다.
다음 도 8을 참조하면, 희생막을 형성한다(S220).
구체적으로, 도 11을 참조하면, 기판(200)의 제2 영역(II)에만 선택적으로 희생막(245)을 형성한다. 이렇게, 기판(200)의 제2 영역(II)에만 선택적으로 희생막(245)을 형성하는 방법은 본 기술분야의 통상의 지식을 가진자에게 널리 알려져 있는 바, 여기서는 그 중 하나의 예시적인 형성 방법에 대해 설명하도록 한다. 즉, 이하에서 설명하는 예시적인 형성 방법이 본 발명의 권리 범위를 제한하는 것은 아니다.
먼저, 기판(200)의 제1 영역(I)과 제2 영역(II)에 걸처 희생막(245)을 형성한다. 본 실시예에서, 희생막(245)은 예를 들어, 산화막일 수 있다. 구체적으로, 희생막(245)은 실리콘산화막(SiO2)일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
제1 영역(I)과 제2 영역(II)에 걸처 희생막(245)을 형성한 후, 기판(200)의 제2 영역(II)에만 선택적으로 포토레지스트 패턴(미도시)을 형성한다. 그리고, 형성된 포토레지스터 패턴(미도시)을 마스크로 기판(200)의 제1 영역(I)에 형성된 희생막(245)을 식각한다. 이러한 식각 공정이 완료되고 나면, 도시된 것과 같이 기판(200)의 제2 영역(II)에만 선택적으로 형성된 희생막(245)을 형성할 수 있다.
다음 도 8을 참조하면, 제1 공정을 수행한다(S230).
구체적으로 도 12을 참조하면, 여기서, 제1 공정은 앞서 설명한 공정 중 어느 하나일 수 있다. 즉, 본 발명의 몇몇 실시예에서, 제1 공정은 산소(O2)를 포함한 플라즈마 가스를 이용하여 제1 게이트 절연막(210)을 플라즈마 처리하는 것일 수 있다. 이 때, 기판(200)의 제2 영역(II)에는 희생막(245)이 형성되어 있기 때문에, 기판(200)의 제2 영역(II)에 형성된 제1 게이트 절연막(210)은 플라즈마 가스와 반응하지 않고, 기판(200)의 제1 영역(I)에 형성된 제1 게이트 절연막(도 11의 210)만 플라즈마 가스와 반응하여 질소가 제거된 제1 게이트 절연막(211)이 형성될 수 있다. 즉, 본 실시예에서는, 플라즈마 처리 결과, 기판(200)의 제1 영역(I)에는 질소가 제거된 제1 게이트 절연막(211)이 존재하게되고, 기판(200)의 기판(200)의 제2 영역(II)에는 질소가 여전히 포함된 제1 게이트 절연막(210)이 존재하게 된다.
마찬가지로 이 때에도, 기판(200)에 도시된 것과 같이 바이어스(260)를 걸어, 플라즈마 가스의 반응 방향이 기판(200)에 수직인 방향(예를 들어, Y방향)이 되도록 할 수 있다. 이에 따라, 기판(200)의 상면으로부터 상대적으로 수평 방향(예를 들어, X방향)에 형성된 스페이서(230)에는 앞서 설명한 질소 제거 반응이 거의 일어나지 않게 된다.
한편, 본 발명의 다른 몇몇 실시예에서, 이러한 제1 공정으로 건식 식각(dry etching) 공정이 사용될 수 있다. 질소와 반응하여 바이-프로덕트를 생성하는 에천트를 사용하여 기판(200)을 건식 식각하게 되면, 기판(200)의 제1 영역(I)에 형성된 제1 게이트 절연막(도 11의 210)은 에천트와 반응하여 바이-프로덕트를 생성하게되고, 기판(200)의 제2 영역(II)에 형성된 제1 게이트 절연막(210)은 희생막(245)에 의해 차단되어 에천트와 반응하지 않으므로 바이-프로덕트가 생성되지 않게 된다.
다음 도 8을 참조하면, 제2 공정을 수행한다(S240).
구체적으로 도 13을 참조하면, 여기서도, 제2 공정은 앞서 설명한 공정 중 어느 하나일 수 있다.
즉, 제2 공정으로는 예를 들어, 화학적 산소 제거법(COR; Chemical Oxide Removal)이 사용될 수도 있고, 습식 식각 공정이 사용될 수도 있다.
화학적 산소 제거법이 제2 공정으로 사용될 경우, HF와 NH3를 질소가 제거된 더미 게이트 절연막(211)에 흡수시켜 바이-프로덕트(by-product)를 형성하는 제1 서브 공정과, 형성된 바이-프로덕트를 열 또는 물을 통해 제거하는 제2 서브 공정이 수행하여, 기판(200)의 제1 영역(I)에 형성된 질소가 제거된 제1 게이트 절연막(211)을 제거할 수 있다.
그리고, 습식 식각이 제2 공정으로 사용될 경우, 제1 공정에서 생성된 바이-프로덕트를 제거하기 위한 식각액을 사용함으로써, 기판(200)의 제1 영역(I)에 형성된 질소가 제거된 제1 게이트 절연막(211)을 제거할 수 있다.
이러한 공정에 대한 구체적인 사항들은 앞서 충분히 설명한바, 중복된 설명은 생략하도록한다.
다음 도 8을 참조하면, 제2 게이트 절연막과 게이트 전극 구조물을 형성한다(S250).
구체적으로 도 14를 참조하면, 먼저 희생막(도 13의 245)을 제거한다. 이렇게 희생먁(도 13의 245)을 제거하는데에는 건식 식각 또는 습식 식각 공정이 이용될 수 있다.
이어서, 기판(200) 상에 제2 게이트 절연막(270), 일함수 조절막(280), 및 게이트 전극 구조물(290)을 순차적으로 형성한다. 여기서, 기판(200)의 제2 영역(II)에는 제1 게이트 절연막(210)이 제거되지 않았으므로, 제2 게이트 절연막(270)은 도시된 것과 같이 제1 게이트 절연막(210) 상에 형성될 수 있다.
여기서, 제2 게이트 절연막(270)의 유전율은 제1 게이트 절연막(210)의 유전율보다 클 수 있다. 예를 들어, 제1 게이트 절연막(210)은 실리콘산질화막(SiON)일 수 있고, 제2 게이트 절연막(270)은 HfO2, Al2O3, ZrO2, TaO2 등의 물질로 이루어질 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
일함수 조절막(280) 및 게이트 전극 구조물(290)에 대해서는 앞서 충분히 자세히 설명한 바, 중복된 설명은 생략하도록 한다.
다음, 도 15를 참조하면, 층간 절연막(240)의 상면이 노출될 때까지 게이트 전극 구조물(290), 일함수 조절막(280), 및 제2 게이트 절연막(270)을 평탄화한다. 이에 따라, 기판(200)의 제1 영역(I)에는 저전압으로 동작하는 저전압 트랜지스터(TR1)가 형성되고, 기판(200)의 제2 영역(II)에는 고전압으로 동작하는 고전압 트랜지스터(TR2)가 형성될 수 있다. 이 때, 일함수 조절막(280)과 게이트 절연막(270)은 도시된 것과 같이 스페이서(270)의 양 측벽을 따라 상부로 연장된 형상으로 형성될 수 있다. 저전압 트랜지스터(TR1)는 HfO2, Al2O3, ZrO2, TaO2 등의 물질로 이루어진 제2 게이트 절연막(270)만 포함하나, 고전압 트랜지스터(TR2)는 실리콘산질화막(SiON)으로 이루어진 제1 게이트 절연막(230)과 HfO2, Al2O3, ZrO2, TaO2 등의 물질로 이루어진 제2 게이트 절연막(270)을 모두 포함할 수 있다.
다음, 도 16 및 도 17을 참조하여, 본 발명의 실시예들에 따라 제조된 반도체 장치의 일 예를 설명하도록 한다.
도 16 및 도 17은 본 발명의 실시예들에 따라 제조된 반도체 장치의 일 예를 도시한 도면이다.
도 16을 참조하면, 반도체 장치는 메모리 영역(300)과 주변(peripheral) 영역(400)을 포함할 수 있다. 메모리 영역(300)은 예를 들어, 메모리 소자가 형성되는 영역일 수 있고, 주변 영역(400)은 주변 회로 소자(peripheral circuit device)가 형성되는 영역일 수 있다.
본 발명의 몇몇 실시예에서, 메모리 영역(300)에는 도 17에 도시된 것과 같은 SRAM 소자 형성될 수 있다. 하지만, 본 발명이 이러한 예시에 제한되는 것은 아니며, 메모리 영역(300)에 형성된 메모리 소자의 종류는 얼마든지 변형될 수 있다.
도 17을 참조하면, 메모리 소자는 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터)(INV1, INV2)의 출력 노드에 연결된 제1 전송 트랜지스터(T1) 및 제2 전송 트랜지스터(T2)를 포함할 수 있다. 제1 전송 트랜지스터(T1)와 제2 전송 트랜지스터(T2)는 각각 비트 라인(BL)과 상보 비트 라인(BL/)과 연결될 수 있다. 제1 전송 트랜지스터(T1)와 제2 전송 트랜지스터(T2)의 게이트는 각각 워드 라인(WL1, WL2)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 부하 트랜지스터(T5)와 제1 구동 트랜지스터(T3)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 부하 트랜지스터(T6)와 제2 구동 트랜지스터(T4)를 포함할 수 있다. 또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고(노드 NC2 참조), 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결될 수 있다(노드 NC1 참조).
여기서, 제1 및 제2 전송 트랜지스터(T1, T2), 제1 및 제2 구동 트랜지스터(T3, T4), 제1 및 제2 부하 트랜지스터(T5, T6) 중 적어도 하나는 앞서 도 15에 도시된 제1 트랜지스터(도 15의 TR1)일 수 있다.
주변 영역(400)은 메모리 영역(300)에 비해서 밀도(density)가 낮고, 소자간의 간격이 넓을 수 있다. 본 발명의 몇몇 실시예에서, 주변 영역(400)은 예를 들어, 입출력(I/O) 영역(410)을 포함할 수 있다. 입출력(I/O) 영역(410)에는 고전압으로 구동되는 복수의 트랜지스터들이 형성될 수 있다. 예를 들어, 입출력(I/O)에는 앞서 도 15에 도시된 제2 트랜지스터(도 15의 TR2)가 형성될 수 있다.
도 18은 본 발명의 실시예들에 따라 제조된 반도체 장치가 적용되는 전자 시스템의 블록도이다.
도 18을 참조하면, 전자 시스템은 메모리 시스템(912), 프로세서(914), 램(916), 및 유저인터페이스(918)를 포함할 수 있다. 이러한 전자 시스템의 예로는 모바일 기기나 컴퓨터 등을 들 수 있다.
메모리 시스템(912), 프로세서(914), 램(916), 및 유저인터페이스(918)는 버스(Bus, 920)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(914)는 프로그램을 실행하고 전자 시스템을 제어하는 역할을 할 수 있다. 램(916)은 프로세서(914)의 동작 메모리로서 사용될 수 있다.
예를 들어, 프로세서(914), 램(916), 및/또는 메모리 시스템(912)은 각각 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다. 그리고, 본 발명의 몇몇 실시예에서, 프로세서(914)와 램(916)은 하나의 패키지에 포함될 수도 있다.
유저 인터페이스(918)는 전자 시스템에 데이터를 입력 또는 출력하는데 이용될 수 있다. 메모리 시스템(912)은 프로세서(914)의 동작을 위한 코드, 프로세서(914)에 의해 처리된 데이터 또는 외부에서 입력된 데이터를 저장할 수 있다. 메모리 시스템(912)은 제어기 및 메모리를 포함할 수도 있다.
본 발명의 실시예들에 따른 트랜지스터들은 메모리 시스템(912) 내에 제공되거나, 프로세서(914), 유저인터페이스(918) 등의 일부로 제공될 수 있다.
전자 시스템은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 19 및 도 20은 도 18에 도시된 전자 시스템이 적용될 수 있는 예시적인 반도체 시스템들을 도시한 도면들이다.
도 19는 태블릿 PC이고, 도 20은 노트북을 도시한 것이다. 본 발명의 실시예들에 따라 제조된 반도체 장치 중 적어도 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 하지만, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100, 200: 기판
110, 111, 210, 211: 게이트 절연막
130, 230: 스페이서

Claims (10)

  1. 기판 상에 형성되고 제1 물질을 포함하는 더미 게이트 절연막과, 상기 게이트 절연막의 적어도 일측에 형성되고 상기 제1 물질을 포함하는 스페이서를 제공하고,
    제1 공정을 통해 상기 더미 게이트 절연막에 포함된 상기 제1 물질을 제거하고,
    상기 제1 공정과 다른 제2 공정을 통해 상기 제1 물질이 제거된 상기 더미 게이트 절연막을 제거하고,
    상기 기판 상에 순차적으로 게이트 절연막과 게이트 전극 구조물을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  2. 제 1항에 있어서,
    상기 제1 물질은 질소를 포함하는 반도체 장치의 제조 방법.
  3. 제 1항에 있어서,
    상기 제1 공정은 상기 제1 물질과 다른 제2 물질을 이용하여 상기 더미 게이트 절연막을 플라즈마 처리하는 것을 포함하는 반도체 장치의 제조 방법.
  4. 제 3항에 있어서,
    상기 제2 물질은 산소를 포함하는 반도체 장치의 제조 방법.
  5. 제 3항에 있어서,
    상기 제1 공정을 수행하는 동안 상기 기판에는 바이어스 전압이 인가되는 반도체 장치의 제조 방법.
  6. 제 1항에 있어서,
    상기 제1 공정은 상기 더미 게이트 절연막을 건식 식각(dry etching)하는 것을 포함하는 반도체 장치의 제조 방법.
  7. 제 3항에 있어서,
    상기 제2 공정은,
    상기 제1 및 제2 물질과 다른 제3 및 제4 물질을 각각 상기 제1 물질이 제거된 상기 더미 게이트 절연막에 흡수시켜 바이프로덕트(by-product)를 형성한 후, 상기 형성된 바이프로덕트를 제거하는 것을 포함하는 반도체 장치의 제조 방법.
  8. 제1 영역과 제2 영역을 포함하는 기판을 제공하고,
    상기 제1 영역과 제2 영역에 각각, 제1 물질과 제2 물질을 포함하는 제1 게이트 절연막과, 상기 제1 게이트 절연막의 적어도 일측에 형성되는 스페이서를 형성하고,
    제거 공정을 수행하여, 상기 제1 영역에 형성된 제1 게이트 절연막을 선택적으로 제거하고,
    상기 제1 영역과 제2 영역에 각각, 상기 제1 게이트 절연막과 다른 물질로 이루어진 제2 게이트 절연막을 형성하고,
    상기 제2 게이트 절연막 상에 게이트 전극 구조물을 형성하는 것을 포함하되,
    상기 제거 공정은, 상기 제1 영역에 형성된 제1 게이트 절연막에 포함된 상기 제1 물질을 제거하는 제1 공정과, 상기 제1 물질이 제거된 상기 제1 게이트 절연막을 제거하는 제2 공정을 포함하는 반도체 장치의 제조 방법.
  9. 제 8항에 있어서,
    상기 제1 영역에 형성된 상기 제1 게이트 절연막의 상면을 노출시키고 상기 제2 영역에 형성된 상기 제1 게이트 절연막의 상면을 덮는 희생막을 형성하는 것을 더 포함하고,
    상기 제거 공정은, 상기 희생막을 마스크로 이용하여 수행되는 반도체 장치의 제조 방법.
  10. 제 8항에 있어서,
    상기 제1 영역은 저전압 영역(low voltage region)을 포함하고, 상기 제2 영역은 고전압 영역(high voltage region)을 포함하는 반도체 장치의 제조 방법.
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