KR20170009672A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는, 기판, 상기 기판에서 돌출되고, 제1 핀 영역과 상기 제1 핀 영역의 일 측에 배치되는 제2 핀 영역을 포함하고, 제1 물질 및 제2 물질을 포함하는 핀, 상기 제1 핀 영역 상에서 상기 제1 핀 영역과 교차하는 게이트 구조체 및 상기 게이트 구조체 일 측의 상기 핀 내에 상기 제2 핀 영역과 접하는 소오스 영역을 포함하되, 상기 제2 핀 영역에서의 상기 제1 물질의 제2 농도는 상기 제1 핀 영역에서의 상기 제1 물질의 제1 농도보다 크다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
MOS 트랜지스터의 피쳐 사이즈(feature size)가 감소함에 따라, 게이트 길이와 그 아래에 형성되는 채널의 길이도 작아지게 된다. 따라서, 게이트와 채널 사이의 커패시턴스를 증가시키고, MOS 트랜지스터의 동작 특성을 향상시키기 위하여 여러가지 연구가 진행되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 채널 영역의 모빌리티(mobility)를 향상시키고 SCE(short channel effect)를 조절할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 채널 영역의 모빌리티를 향상시키고 SCE를 조절할 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 기판, 상기 기판에서 돌출되고, 제1 핀 영역과 상기 제1 핀 영역의 일 측에 배치되는 제2 핀 영역을 포함하고, 제1 물질 및 제2 물질을 포함하는 핀, 상기 제1 핀 영역 상에서 상기 제1 핀 영역과 교차하는 게이트 구조체 및 상기 게이트 구조체 일 측의 상기 핀 내에 상기 제2 핀 영역과 접하는 소오스 영역을 포함하되, 상기 제2 핀 영역에서의 상기 제1 물질의 제2 농도는 상기 제1 핀 영역에서의 상기 제1 물질의 제1 농도보다 크다.
상기 핀은 상기 제1 핀 영역의 타 측에 배치되는 제3 핀 영역을 더 포함하고, 상기 게이트 구조체 타 측의 상기 핀 내에 상기 제3 핀 영역과 접하는 드레인 영역을 더 포함하고, 상기 제3 핀 영역에서의 상기 제1 물질의 제3 농도는 상기 제1 농도보다 클 수 있다.
상기 제2 농도는 상기 제3 농도와 실질적으로 동일할 수 있다.
상기 드레인 영역은 상기 제1 물질을 포함하고, 상기 드레인 영역에서의 상기 제1 물질의 농도는 상기 제3 핀 영역에서의 상기 제3 농도보다 클 수 있다.
상기 소오스 영역은 상기 제1 물질을 포함하고, 상기 소오스 영역에서의 상기 제1 물질의 농도는 상기 제2 농도보다 클 수 있다.
상기 제2 핀 영역 내에서 상기 제2 농도는, 상기 소오스 영역과 접하는 부분에서 상기 제1 핀 영역과 접하는 부분으로 갈수록 낮아질 수 있다.
상기 제2 핀 영역은 상기 핀 내에서 상기 소오스 영역을 둘러싸도록 연장될 수 있다.
상기 제2 핀 영역은 상기 게이트 구조체와 이격될 수 있다.
상기 게이트 구조체의 양 측벽에 형성되는 스페이서를 더 포함하고, 상기 스페이서는 상기 제2 핀 영역 상에 배치될 수 있다.
상기 제2 핀 영역의 폭은 상기 제2 핀 영역과 접하는 상기 스페이서의 폭보다 좁을 수 있다.
상기 게이트 구조체의 폭은 상기 제1 핀 영역의 폭보다 좁을 수 있다.
상기 제1 물질은 Ge를 포함할 수 있다.
상기 소오스 영역은 상기 제2 물질을 더 포함하고, 상기 제2 핀 영역에서의 상기 제2 물질의 농도는 상기 제1 핀 영역 및 상기 소오스 영역에서의 상기 제2 물질의 농도보다 낮을 수 있다.
상기 제2 물질은 Si를 포함할 수 있다.
상기 제1 영역에서, 상기 제1 물질은 균일하게 상기 제1 농도를 가질 수 있다.
상기 핀은 기판 상의 하부 영역과, 상기 하부 영역 상의 상부 영역을 포함하고, 상기 상부 영역은 상기 제1 핀 영역과 상기 제2 핀 영역을 포함하고, 상기 소오스 영역은 상기 하부 영역과 접할 수 있다.
상기 하부 영역의 상기 제1 물질의 농도는 상기 상부 영역의 상기 제1 물질의 농도보다 낮을 수 있다.
상기 기판은 상기 제1 물질을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는, 기판 상으로 돌출되고, 제1 방향으로 연장되고, 채널 영역을 포함하고, 제1 물질을 포함하는 핀, 상기 채널 영역 상에서 상기 제1 방향과 다른 제2 방향으로 상기 채널 영역과 교차하는 게이트 구조체 및 상기 게이트 구조체 일 측의 상기 핀 내에 상기 채널 영역과 접하고, 상기 제1 물질을 포함하는 소오스 영역을 포함하되, 상기 채널 영역은 상기 게이트 구조체 하부에 배치되는 제1 핀 영역과, 상기 소오스 영역과 상기 제1 핀 영역 사이에 배치되고 상기 소오스 영역과 접하며 상기 기판과 수직 방향으로 연장되는 제2 핀 영역을 포함하고, 상기 소오스 영역에서 상기 제2 영역으로 갈수록 상기 제1 물질의 농도는 점차 감소한다.
상기 게이트 구조체 타 측의 상기 핀 내에 배치되는 드레인 영역을 더 포함하고, 상기 채널 영역은 상기 드레인 영역과 접하고, 상기 제1 핀 영역과 상기 드레인 영역 사이에 배치되는 제3 핀 영역을 더 포함하고, 상기 제3 핀 영역에서의 상기 제1 물질의 농도는 상기 제1 농도보다 클 수 있다.
상기 제2 영역에서, 상기 제1 물질의 농도는 상기 제2 방향으로 점차 감소할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 또다른 실시예에 따른 반도체 장치는, 제1 영역과 제2 영역을 포함하는 기판, 상기 제1 및 제2 영역 상에 각각 배치되고 제1 방향으로 연장되는 제1 및 제2 핀, 상기 제1 핀을 교차하는 제1 게이트 구조체와 상기 제2 핀을 교차하는 제2 게이트 구조체 및 상기 제1 게이트 구조체의 일 측에, 상기 제1 핀 내에 배치되는 제1 소오스 영역과 상기 제2 게이트 구조체의 일 측에, 상기 제2 핀 내에 배치되는 제2 소오스 영역을 포함하되, 상기 제1 핀은 제1 물질을 포함하고, 상기 제1 핀은 상기 제1 게이트 구조체 하부의 제1 핀 영역과, 상기 제1 소오스 영역과 상기 제1 영역 사이의 제2 핀 영역을 포함하고, 상기 제2 핀 영역의 상기 제1 물질의 농도와 상기 제1 핀 영역의 상기 제1 물질의 농도는 서로 다를 수 있다.
상기 제1 소오스 영역은 상기 제1 물질을 포함할 수 있다.
상기 제2 핀은 제1 물질을 포함하고, 상기 제2 핀은 상기 제2 게이트 구조체 하부의 제3 영역과, 상기 제2 소오스 영역과 상기 제3 영역 사이의 제4 영역을 포함하고, 상기 제3 영역의 상기 제1 물질의 농도는 상기 제4 영역의 상기 제1 물질의 농도보다 낮을 수 있다.
상기 제2 소오스 영역은 상기 제1 물질을 미포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에 제1 물질과 제2 물질을 포함하는 핀을 형성하고, 상기 핀과 교차하는 더미 게이트 구조체를 형성하고, 상기 더미 게이트 구조체의 적어도 일 측의 상기 핀 내에 리세스를 형성하고, 상기 리세스에 의해 노출된 상기 핀의 측벽을 산화시켜 산화막을 형성하고, 상기 산화막을 제거하되, 상기 핀의 측벽에서 상기 제1 물질의 농도는 상기 제2 물질의 농도보다 높고, 상기 리세스 내에 소오스 영역을 형성하는 것을 포함한다.
상기 산화막에서, 상기 제1 물질의 농도는 상기 제2 물질의 농도보다 낮을 수 있다.
상기 소오스 영역을 형성하는 것은, 에피택셜 성장을 통해 상기 소오스 영역을 형성하는 것을 포함할 수 있다.
상기 리세스를 형성하는 것은, 상기 기판을 노출할 때까지 상기 리세스를 형성하는 것을 포함할 수 있다.
상기 핀은 상기 더미 게이트 구조체 하부의 제1 영역과, 상기 노출된 핀의 표면을 포함하는 제2 영역을 포함하고, 상기 제1 영역에서의 상기 제1 물질의 농도는 상기 제2 영역에서의 상기 제1 물질의 농도보다 낮을 수 있다.
상기 소오스 영역은 제1 물질을 포함하고, 상기 소오스 영역에서의 상기 제1 물질의 농도는 상기 제2 영역에서의 상기 제1 물질의 농도보다 낮을 수 있다.
상기 소오스 영역을 형성한 후에, 상기 더미 게이트 구조체를 게이트 구조체로 대체하는 것을 더 포함할 수 있다.
상기 핀의 측벽을 산화시키는 것은 700 내지 800℃에서 수행될 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에 돌출된 형상을 갖고 제1 및 제2 물질을 포함하는 핀을 형성하고, 상기 핀과 교차하는 더미 게이트 구조체를 형성하고, 상기 더미 게이트 구조체 양 측의 상기 핀 내에 제1 및 제2 리세스를 형성하고, 상기 제1 및 제2 리세스의 표면을 산화하여 산화막을 형성하되, 상기 산화막은 상기 제1 물질보다 상기 제2 물질과 더 반응하여 형성되고, 상기 산화막을 제거하여 상기 제1 및 제2 리세스의 표면을 노출시키되, 상기 제1 및 제2 리세스의 표면에서의 상기 제1 물질의 농도는 상기 더미 구조체 하부의 상기 핀의 제1 물질의 농도보다 높고, 상기 제1 리세스 내에 소오스 영역을, 상기 제2 리세스 내에 드레인 영역을 에피택셜 공정을 통해 형성하고, 상기 더미 게이트 구조체를 게이트 구조체로 대체하는 것을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 3은 본 발명의 일 실시예에 따른 반도체 장치에 대한 도면이다.
도 4 및 도 5는 본 발명의 다른 실시예에 따른 반도체 장치에 대한 도면이다.
도 6 내지 도 8은 본 발명의 또다른 실시예에 따른 반도체 장치에 대한 도면이다.
도 9 및 도 10은 본 발명의 또다른 실시예에 따른 반도체 장치에 대한 도면이다.
도 11 및 도 12는 본 발명의 또다른 실시예예 따른 반도체 장치에 대한 도면이다.
도 13 및 도 14는 본 발명의 또다른 실시예에 따른 반도체 장치에 대한 도면이다.
도 15 내지 도 31은 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 32 내지 도 42는 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 43 내지 도 58은 본 발명의 또다른 실시예에 따른 반도체 장치 제조 방법의 중간 단계 도면들이다.
도 59 내지 도 69는 본 발명의 또다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 70 및 도 71은 본 발명의 몇몇 실시예들에 따라 제조된 반도체 장치를 포함하는 반도체 장치를 설명하기 위한 회로도와 레이아웃도이다.
도 72는 본 발명의 몇몇 실시예들에 따라 제조된 반도체 장치를 포함하는 전자 시스템의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 내지 도 3을 참조하여 본 발명의 일 실시예에 따른 반도체 장치(1)에 대해 설명한다.
도 1 내지 도 3은 본 발명의 일 실시예에 따른 반도체 장치(1)에 대한 도면이다. 구체적으로, 도 1은 본 발명의 일 실시예에 따른 반도체 장치(1)의 사시도이고, 도 2는 도 1의 A―A를 따라 절단한 단면도이고, 도 3은 도 1의 B―B를 따라 절단한 단면도이다. 도 1에서는 제1 및 제2 층간 절연막(131, 133)을 생략하였다.
도 1 내지 도 3을 참조하면, 반도체 장치(1)는 기판(100), 핀(F1), 필드 절연막(110), 게이트 구조체(151), 스페이서(121), 소오스 영역(125), 드레인 영역(126), 실리사이드막(191), 컨택(193), 제1 층간 절연막(131) 및 제2 층간 절연막(133) 등을 포함할 수 있다.
핀(F1)은 기판(100) 상에서, 길이 방향, 즉 제2 방향(Y1)을 따라서 길게 연장될 수 있다. 핀(F1)은 장변과 단변을 가질 수 있으며, 도 1에서는 장변 방향이 제2 방향(Y1)으로, 단변 방향이 제1 방향(X1)으로 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어 핀(F1)은 장변 방향이 제1 방향(X1), 단변 방향이 제2 방향(Y2)일 수 있다. 핀(F1)은 제3 방향(Z1)으로 기판(100) 상에서 돌출되는 형상을 가질 수 있다.
핀(F1)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 핀(F1)은 제1 물질과 제2 물질을 포함할 수 있다. 제1 물질은 제2 물질에 비해 격자상수가 큰 물질일 수 있으며, 예를 들어, 제1 물질은 Ge이고, 제2 물질은 Si일 수 있다.
핀(F1)은 소오스 영역(125)과 드레인 영역(126) 사이, 게이트 구조체(151) 하부에 배치되는 채널 영역(C)을 포함할 수 있다.
채널 영역(C)에는 제1 핀 영역(103)과 제2 핀 영역(105)이 배치될 수 있다. 제1 핀 영역(103)은 채널 영역(C) 내에 배치되고, 제2 핀 영역(105)은 제1 핀 영역(103)과 소오스 영역(125) 사이에 배치될 수 있다. 제2 핀 영역(105)은 소오스 영역(125)과 접할 수 있다.
제2 핀 영역(105)은 핀(F1) 내에 형성되며, 소오스 영역(105)을 둘러쌀 수 있다. 구체적으로, 제2 핀 영역(105)은 채널 영역(C)에서는 제1 핀 영역(103)과 소오스 영역(125) 사이에 배치되고, 소오스 영역(105)을 둘러싸도록 소오스 영역(105)의 측벽과 하면을 따라 연장될 수 있다. 제2 핀 영역(105)은 핀(F1)이 소오스 영역(125)과 접하는 부분에 형성되는데 이는 후술하기로 한다.
제1 핀 영역(103)과 제2 핀 영역(105)은 제1 물질과 제2 물질을 포함한다. 그런데, 제1 물질과 제2 물질의 농도는 서로 다르다.
제1 핀 영역(103)에서 제1 물질의 농도인 제1 농도는 제2 핀 영역(105)에서 제1 물질의 농도인 제2 농도보다 낮다. 다시 말헤서, 제2 농도는 제1 농도보다 크다. 그리고, 제1 핀 영역(103)에서 제2 물질의 농도는 제2 핀 영역(105)에서 제2 물질의 농도보다 낮다.
제2 핀 영역(105)에서 제1 물질의 농도는 균일하지 않을 수 있다. 구체적으로, 제2 핀 영역(105)에서, 소오스 영역(125)과 접하는 부분의 제1 물질의 농도가 가장 클 수 있고, 제1 핀 영역(103)과 접하는 부분의 제1 물질의 농도가 가장 작을 수 있다. 즉, 제2 핀 영역(105) 내에서 제2 농도는, 소오스 영역(125)과 접하는 부분에서 제1 핀 영역(103)과 접하는 부분으로 갈수록 낮아질 수 있다. 이에 따라, 제2 핀 영역(105) 내에서 제2 물질의 농도는, 소오스 영역(125)과 접하는 부분에서 제1 핀 영역(103)과 접하는 부분으로 갈수록 높아질 수 있다.
제1 핀 영역(103)에서는 제1 물질의 농도 차이가 없다. 따라서, 제1 물질은 제1 핀 영역(103)에서 균일하게 제1 농도를 가질 수 있다. 마찬가지로, 제1 핀 영역(103)에서 제2 물질의 농도는 어느 부분에서나 일정할 수 있다.
채널 영역(C)이 제1 물질을 포함하면, 채널 영역(C)에서 캐리어의 모빌리티를 향상시킬 수 있다. 따라서, 트랜지스터의 스케일이 작아지더라도 채널 영역(C)의 모빌리티를 향상시킬 수 있다.
기판(100)은 제2 물질을 포함할 수 있다. 예를 들어, 기판(100)은 Si, SiC로 이루어지는 군에서 선택된 반도체 물질을 포함할 수 있고, SOI(silicon on insulator) 기판일 수도 있다. 또는, 기판(100)은 핀(F1)과 마찬가지로 제1 물질과 제2 물질을 모두 포함할 수 있다. 예를 들어, 기판(100)은 SiGe, SiGeC로 이루어지는 군에서 선택된 반도체 물질을 포함할 수 있다.
필드 절연막(110)은 기판(100) 상에 형성되며, 핀(F1)의 측벽 일부를 덮고 핀(F1)의 상부를 노출시킬 수 있다.
게이트 구조체(151)는 핀(F1) 상에 배치되고, 핀(F1)과 교차할 수 있다. 구체적으로, 게이트 구조체(151)는 채널 영역(C)과 교차할 수 있다. 도 1에서는 게이트 구조체(151)가 제1 방향(X1)으로 연장되는 것으로 도시되어 있으나 이에 제한되는 것은 아니며, 게이트 구조체(151)는 핀(F1)과 예각 또는 둔각을 이루면서 핀(F1)과 교차할 수 있다.
게이트 구조체(151)는 게이트 전극(155, 157)과 게이트 절연막(153)을 포함할 수 있다.
게이트 전극은 제1 금속층(155)과 제2 금속층(157)을 포함할 수 있다. 게이트 전극은 도시된 것과 같이, 2층 이상의 금속층(155, 157)이 적층될 수 있다. 제1 금속층(155)은 일함수 조절을 하고, 제2 금속층(157)은 제1 금속층(155)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(155)은 TiAl, TiAlC, TiAlN, HfSi, TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(157)은 W 또는 Al을 포함할 수 있다. 또는, 게이트 전극은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다. 이러한 게이트 구조체(151)는 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
게이트 절연막(153)은 핀(F1)과 게이트 전극(155, 157) 사이에 형성될 수 있다. 도 3에 도시된 것과 같이, 게이트 절연막(153)은 핀(F1)의 상면과 측벽의 상부에 형성될 수 있다. 또한, 게이트 절연막(153)은 게이트 전극(155, 157)과 필드 절연막(110) 사이에 배치될 수 있다. 이러한 게이트 절연막(153)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(153)은 HfO2, ZrO2, LaO, Al2O3 또는 Ta2O5을 포함할 수 있다.
스페이서(121)는 게이트 구조체(151)의 측벽 상에 형성될 수 있다. 스페이서(121)는 질화막, 산질화막 중 적어도 하나를 포함할 수 있으며, 도면에 도시된 바와 달리 단층이 아닌 복수층으로 형성될 수도 있다.
스페이서(121)는 제2 핀 영역(105) 상에 형성될 수 있고, 제2 핀 영역(105)과 접할 수 있다. 스페이서(121)가 제2 핀 영역(105)과 접하는 부분의 폭(W1)은 제2 핀 영역(105)의 폭(W2)보다 클 수 있다. 제2 핀 영역(105)의 폭(W2)이 제2 핀 영역(105)과 접하는 스페이서(121)의 폭(W1)보다 좁으므로 제2 핀 영역(105)은 게이트 구조체(151)와 이격될 수 있다.
제2 핀 영역(105)은 제1 물질의 제2 농도를 갖기 때문에 모빌리티가 높다. 따라서, 제2 핀 영역(105)이 게이트 구조체(151)와 접하면 SCE가 발생할 확률이 높다. 따라서, 이를 방지하기 위하여 제2 핀 영역(105)의 폭(W2)을 제2 핀 영역(105)과 접하는 스페이서(121)의 폭(W1)보다 좁게 형성할 수 있다.
제2 핀 영역(105)의 폭(W2)은 제2 핀 영역(105)과 접하는 스페이서(121)의 폭(W1)보다 좁으므로, 제1 핀 영역(103)의 폭은 게이트 구조체(151)의 폭보다 클 수 있다.
소오스 영역(125)과 드레인 영역(126)은 게이트 구조체(151) 양 측에 배치될 수 있다. 구체적으로, 소오스 영역(125)은 제2 핀 영역(105)이 형성된 게이트 구조체(151)의 일 측에서 제2 핀 영역(105)과 접하도록 배치될 수 있고, 드레인 영역(126)은 게이트 구조체(151)의 타 측에 배치될 수 있다. 소오스 영역(125)은 제1 핀 영역(103)과 접하지 않는다.
소오스 영역(125)과 드레인 영역(126)은 상승된(elevated) 소오스 영역과 상승된 드레인 영역일 수 있다. 따라서, 도 2와 같이 소오스 영역(125)과 드레인 영역(126)의 상면은 핀(F1)의 상면보다 높을 수 있다.
소오스 영역(125)과 드레인 영역(126)은 핀(F1)과 같이 제1 물질과 제2 물질을 포함할 수 있다. 그러나, 소오스 영역(125)과 드레인 영역(126)에서 제1 물질의 농도는 제2 핀 영역(105)과 다르다. 예를 들어, 소오스 영역(125)에서의 제1 물질의 농도는 제2 핀 영역(105)의 제1 물질의 농도, 즉 제2 농도보다 클 수 있다. 따라서, 제1 물질의 농도는 제1 핀 영역(103), 제2 핀 영역(105), 소오스 영역(125) 순으로 커질 수 있다.
반대로, 제2 물질의 농도는 소오스 영역(125), 제2 핀 영역(105), 제1 핀 영역(103) 순으로 커질 수 있다.
후술하겠지만 소오스 영역(125)과 드레인 영역(126)은 동시에 형성하기 때문에 소오스 영역(125)의 제1 물질의 농도는 드레인 영역(126)의 제1 물질의 농도와 실질적으로 동일할 수 있다. 여기서, 실질적으로 동일이라는 의미는 같다는 의미뿐만 아니라 공정 상에서 발생할 수 있는 오차 범위도 포함한다.
소오스 영역(125)과 드레인 영역(126)은 에피택셜 성장(epitaxial growth)시켜 형성할 수 있다.
소오스 영역(125)과 드레인 영역(126) 상에는 각각 실리사이드막(191)이 배치된다. 실리사이드막(191)은 소오스 영역(125)과 컨택(193) 사이, 그리고 드레인 영역(126)과 컨택(193) 사이의 면 저항, 접촉 저항 등을 감소시키는 역할을 할 수 있으며, 예를 들어, Pt, Ni, Co, Au, Al 등을 포함할 수 있다.
실리사이드막(191) 상에는 컨택(193)이 형성된다. 컨택(193)은 제1 및 제2 층간 절연막(131, 133)을 관통하여 실리사이드막(191)과 접하도록 형성될 수 있다. 컨택(193)은 도전 물질을 포함하며, 예를 들어, W, Al Cu 등을 포함할 수 있다.
한편, 도시된 바와 같이, 컨택(193)은 하부에서 상부까지 일정한 폭을 가질 수도 있으나, 이에 제한되는 것은 아니며, 예를 들어, 컨택(193)은 하부에서 상부로 갈수록 폭이 넓어질 수 있다.
제1 층간 절연막(131)과 제2 층간 절연막(133)은 필드 절연막(110) 상에 순차적으로 형성된다. 제1 층간 절연막(131)은 실리사이드막(191)을 덮고, 컨택(193)의 측벽 일부를 덮을 수 있다. 제2 층간 절연막(133)은 컨택(193)의 나머지 측벽을 덮을 수 있다.
도 2에 도시된 것처럼, 제1 층간 절연막(131)의 상면은, 게이트 구조체(151)의 상면과 동일 평면에 위치할 수 있다. 평탄화 공정(예를 들어, CMP 공정)을 통해서 제1 층간 절연막(130)과 게이트 구조체(151)의 상면이 나란해 질 수 있다. 제2 층간 절연막(132)은 게이트 구조체(151)를 덮도록 형성될 수 있다. 제1 층간 절연막(131) 및 제2 층간 절연막(133)은 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다.
도 4 및 도 5를 참조하여 본 발명의 다른 실시예에 따른 반도체 장치(2)를 설명하기로 한다. 상술한 바와 중복되는 내용은 설명을 생략하고 차이점을 위주로 설명하기로 한다.
도 4 및 도 5는 본 발명의 다른 실시예에 따른 반도체 장치(2)에 대한 도면이다. 구체적으로, 도 4는 본 발명의 다른 실시예에 따른 반도체 장치(2)의 사시도이고, 도 5는 도 4의 A―A를 따라 절단한 단면도이다. 도 4에서는 제1 및 제2 층간 절연막(131, 133)을 생략하였다.
도 4 및 도 5의 반도체 장치(2)는 제3 핀 영역(107)을 더 포함한다. 구체적으로, 채널 영역(C)은 제1 핀 영역(103), 제2 핀 영역(105) 및 제3 핀 영역(107)을 포함할 수 있다. 제1 핀 영역(103)은 제2 핀 영역(105)과 제3 핀 영역(107) 사이에 배치되고, 제3 핀 영역(107)은 제2 핀 영역(105)과 이격될 수 있다.
제3 핀 영역(107)은 게이트 구조체(151)의 타 측에 배치되고 드레인 영역(126)과 접할 수 있다.
제3 핀 영역(107)은 핀(F1) 내에서, 드레인 영역(126)을 둘러싸도록 연장될 수 있다. 제3 핀 영역(126)은 드레인 영역(126)의 측벽과 하면을 따라 형성될 수 있다.
제3 핀 영역(107)도 제1 물질과 제2 물질을 포함할 수 있다. 제3 핀 영역(107)에서 제1 물질의 농도인 제3 농도는 제2 농도와 실질적으로 동일할 수 있다. 따라서, 제3 농도는 제1 농도보다 클 수 있고, 드레인 영역(126)의 제1 물질의 농도보다는 작을 수 있다.
제3 핀 영역(107)의 제2 물질의 농도는 제1 영역(103)의 제2 물질의 농도보다 작고, 드레인 영역(126)의 제2 물질의 농도보다 클 수 있다.
제3 핀 영역(107)은 게이트 구조체(151)와 이격될 수 있다. 따라서, 제3 핀 영역(107)의 폭(W3)은 스페이서(W1)의 폭보다 작을 수 있다. 게이트 구조체(151)의 폭은 제1 핀 영역의 폭보다 좁을 수 있다.
제3 핀 영역(106)이 게이트 구조체(151)와 접하지 않으므로, SCE를 방지할 수 있다.
도 6 내지 도 8을 참조하여 본 발명의 또다른 실시예에 따른 반도체 장치(3)를 설명하기로 한다. 상술한 바와 중복되는 내용은 설명을 생략하고 차이점을 위주로 설명하기로 한다.
도 6 내지 도 8은 본 발명의 또다른 실시예에 따른 반도체 장치(3)에 대한 도면이다. 구체적으로, 도 6은 본 발명의 또다른 실시예에 대한 반도체 장치(3)의 사시도이고, 도 7은 도 6의 A―A를 따라 절단한 단면도이고, 도 8은 도 6의 B―B를 따라 절단한 단면도이다. 도 6에서는 제1 및 제2 층간 절연막(131, 133)을 생략하였다.
도 6 내지 도 8의 반도체 장치(3)에서, 핀(F1)은 하부 영역(101)과, 상부 영역(102)을 포함할 수 있다. 하부 영역(101)은 기판(100) 상에 배치되고, 상부 영역(102)은 하부 영역(101) 상에 배치된다.
제1 핀 영역(104)과 제2 핀 영역(106)은 상부 영역(102) 내에 배치된다. 제2 핀 영역(106)은 제1 핀 영역(104)과 소오스 영역(125) 사이에 배치되고, 제2 핀 영역(106)은 기판(100)에 수직인 방향인 제3 방향(Z1 방향)으로 연장될 수 있다. 제2 핀 영역(106)은 소오스 영역(125)의 측벽과 접할 수 있다.
소오스 영역(125)과 드레인 영역(126)은 하부 영역(101) 상에 형성될 수 있고, 각각이 하부 영역(101)과 접할 수 있다.
상부 영역(102)은 제1 물질과 제2 물질을 포함할 수 있다. 그리고, 상술한 바와 같이 상부 영역(102)에서, 제2 핀 영역(106)의 제1 물질의 제2 농도는 제1 핀 영역(104)의 제1 물질의 제1 농도보다 크고 소오스 영역(125)의 제1 물질의 농도보다 작을 수 있다.
하부 영역(101)은 제1 물질과 제2 물질을 포함할 수 있다. 그러나, 하부 영역(101)의 제1 물질의 농도는 상부 영역(102)의 제1 물질의 농도보다 작을 수 있다. 구체적으로, 하부 영역(101)의 제1 물질의 농도는 제1 핀 영역(104)의 제1 농도보다 작을 수 있다. 이 경우, 하부 영역(101)의 제2 물질의 농도는 상부 영역(102), 특히 제1 영역(104)의 제2 물질의 농도보다 클 수 있다.
한편, 하부 영역(101)은 제1 물질의 농도가 낮을 수도 있지만, 제1 물질을 포함하지 않을 수도 있다.
도 9 및 도 10을 참조하여 본 발명의 또다른 실시예에 따른 반도체 장치(4)를 설명하기로 한다. 상술한 바와 중복되는 내용은 설명을 생략하고 차이점을 위주로 설명하기로 한다.
도 9 및 도 10은 본 발명의 또다른 실시예에 따른 반도체 장치(4)에 대한 도면이다. 구체적으로, 도 9는 본 발명의 또다른 실시예에 따른 반도체 장치(4)의 사시도이고, 도 10은 도 9의 A―A를 따라 절단한 단면도이다. 도 9에서 제1 및 ㅈ테2 층간 절연막(131, 133)을 생략하였다.
도 9의 반도체 장치(4)는 도 6의 반도체 장치(3)에서 제3 핀 영역(108)이 추가되었다. 구체적으로, 상부 영역(102)은 제1 핀 영역(104), 제2 핀 영역(106), 제3 핀 영역(108)을 포함할 수 있다. 제1 핀 영역(104)은 게이트 구조체(151) 하부에 배치되고, 제2 핀 영역(106)과 제3 핀 영역(108)은 제1 핀 영역(104)의 양 측에 각각 배치된다. 제2 핀 영역(106)은 소오스 영역(125)과 접하고 제3 핀 영역(108)은 드레인 영역(126)과 접한다. 제3 핀 영역(108)은 기판(100)과 수직 방향, 예를 들어 제3 방향(Z1 방향)으로 연장될 수 있다.
제3 핀 영역(108)은 제1 물질과 제2 물질을 포함할 수 있고, 제3 핀 영역(108)에서의 제1 물질의 농도는 제2 핀 영역(106)의 제1 물질의 제2 농도와 실질적으로 동일할 수 있다. 따라서, 제3 핀 영역(108)에서의 제1 물질의 농도는 드레인 영역(126)의 제1 물질의 농도보다 작고, 제1 영역(104)에서의 제1 물질의 농도보다 클 수 있다.
도 11 및 도 12를 참조하여 본 발명의 또다른 실시예에 따른 반도체 장치(5)를 설명하기로 한다.
도 11 및 도 12는 본 발명의 또다른 실시예예 따른 반도체 장치(5)에 대한 도면이다. 구체적으로, 도 11은 본 발명의 또다른 실시예에 따른 반도체 장치(5)의 사시도이고, 도 12는 도 11의 A―A를 따라 절단한 단면도이다. 도 11에서는 제1 및 제2 층간 절연막(131, 231, 133, 233)을 생략하였다.
도 11의 반도체 장치(5)에서, 기판(100)은 제1 영역()과 제2 영역()을 포함할 수 있다. 제1 영역()과 제2 영역()은 서로 붙어있을 수도 있고, 서로 이격될 수도 있다.
예를 들어, 제1 영역()은 PMOS 영역이고, 제2 영역()은 NMOS 영역일 수 있다.
제1 영역()은 도 1 내지 도 3에서 상술한 바와 동일하므로 더 이상의 설명은 생략하기로 한다.
도 11 및 도 12를 참조하면, 제2 영역()은 핀(F2), 필드 절연막(210), 게이트 구조체(251), 스페이서(221), 소오스 영역(225), 드레인 영역(226), 실리사이드막(291), 컨택(293), 제1 층간 절연막(231) 및 제2 층간 절연막(233) 등을 포함할 수 있다.
핀(F2)은 기판(200) 상에서, 길이 방향, 즉 제2 방향(Y1)을 따라서 길게 연장될 수 있다. 핀(F1)은 장변과 단변을 가질 수 있으며, 도 11에서는 장변 방향이 제2 방향(Y1)으로, 단변 방향이 제1 방향(X1)으로 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어 핀(F2)은 장변 방향이 제1 방향(X1), 단변 방향이 제2 방향(Y2)일 수 있다. 핀(F2)은 제3 방향(Z1)으로 기판(200) 상에서 돌출되는 형상을 가질 수 있다.
핀(F2)은 기판(200)의 일부일 수도 있고, 기판(200)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 핀(F2)은 제1 물질과 제2 물질을 포함할 수 있다. 제1 물질은 제2 물질에 비해 격자상수가 큰 물질일 수 있으며, 예를 들어, 제1 물질은 Ge이고, 제2 물질은 Si일 수 있다.
또는, 핀(F2)은 제1 물질을 포함하지 않을 수 있다.
핀(F2)은 소오스 영역(225)과 드레인 영역(226) 사이, 게이트 구조체(251) 하부에 배치되는 채널 영역(C)을 포함할 수 있다.
기판(200)은 제2 물질을 포함할 수 있다. 예를 들어, 기판(200)은 Si, SiC로 이루어지는 군에서 선택된 반도체 물질을 포함할 수 있고, SOI(silicon on insulator) 기판일 수도 있다. 또는, 기판(200)은 제1 물질과 제2 물질을 모두 포함할 수 있다. 예를 들어, 기판(200)은 SiGe, SiGeC로 이루어지는 군에서 선택된 반도체 물질을 포함할 수 있다.
필드 절연막(210)은 기판(200) 상에 형성되며, 핀(F2)의 측벽 일부를 덮고 핀(F2)의 상부를 노출시킬 수 있다.
게이트 구조체(251)는 핀(F2) 상에 배치되고, 핀(F2)과 교차할 수 있다. 구체적으로, 게이트 구조체(251)는 채널 영역(C)과 교차할 수 있다. 도 11에서는 게이트 구조체(251)가 제1 방향(X1)으로 연장되는 것으로 도시되어 있으나 이에 제한되는 것은 아니며, 게이트 구조체(251)는 핀(F2)과 예각 또는 둔각을 이루면서 핀(F1)과 교차할 수 있다.
게이트 구조체(251)는 게이트 전극(255, 257)과 게이트 절연막(253)을 포함할 수 있다.
게이트 전극은 제1 금속층(255)과 제2 금속층(257)을 포함할 수 있다. 게이트 전극은 도시된 것과 같이, 2층 이상의 금속층(255, 257)이 적층될 수 있다. 제1 금속층(255)은 일함수 조절을 하고, 제2 금속층(257)은 제1 금속층(255)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(255)은 N형 일함수 조절막이고 TiAl, TiAlC, TiAlN, TaC, TiC, 또는 HfSi 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(257)은 W 또는 Al을 포함할 수 있다. 또는, 게이트 전극은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다. 이러한 게이트 구조체(251)는 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
게이트 절연막(253)은 핀(F2)과 게이트 전극(255, 257) 사이에 형성될 수 있다. 게이트 절연막(253)은 핀(F2)의 상면과 측벽의 상부에 형성될 수 있다. 또한, 게이트 절연막(253)은 게이트 전극(255, 257)과 필드 절연막(210) 사이에 배치될 수 있다. 이러한 게이트 절연막(253)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(253)은 HfO2, ZrO2, LaO, Al2O3 또는 Ta2O5을 포함할 수 있다.
스페이서(221)는 게이트 구조체(251)의 측벽 상에 형성될 수 있다. 스페이서(221)는 질화막, 산질화막 중 적어도 하나를 포함할 수 있으며, 도면에 도시된 바와 달리 단층이 아닌 복수층으로 형성될 수도 있다.
소오스 영역(225)과 드레인 영역(226)은 게이트 구조체(251) 양 측에 배치될 수 있다. 구체적으로, 소오스 영역(225)은 채널 영역(C)의 일 측에, 드레인 영역(226)은 채널 영역(C)의 타 측에 배치될 수 있다.
소오스 영역(225)과 드레인 영역(226)은 상승된(elevated) 소오스 영역과 상승된 드레인 영역일 수 있다. 따라서, 도 12와 같이 소오스 영역(225)과 드레인 영역(226)의 상면은 핀(F2)의 상면보다 높을 수 있다.
소오스 영역(225)과 드레인 영역(226)은 기판(200)과 동일 물질 또는, 인장 스트레스 물질을 포함할 수 있다. 따라서, 소오스 영역(225)과 드레인 영역(226)은 제2 물질을 포함할 수 있다. 또는, 소오스 영역(225)과 드레인 영역(226)은 핀(F2)의 물질보다 격자 상수가 작은 물질을 더 포함할 수 있으며, 예를 들어, 소오스 영역(225)과 드레인 영역(226)은 C, P 등의 물질을 더 포함할 수 있다.
소오스 영역(225)과 드레인 영역(226) 상에는 각각 실리사이드막(291)이 배치된다. 실리사이드막(291)은 소오스 영역(225)과 컨택(293) 사이, 그리고 드레인 영역(226)과 컨택(293) 사이의 면 저항, 접촉 저항 등을 감소시키는 역할을 할 수 있으며, 예를 들어, Pt, Ni, Co, Au, Al 등을 포함할 수 있다.
실리사이드막(291) 상에는 컨택(293)이 형성된다. 컨택(293)은 제1 및 제2 층간 절연막(231, 233)을 관통하여 실리사이드막(291)과 접하도록 형성될 수 있다. 컨택(293)은 도전 물질을 포함하며, 예를 들어, W, Al Cu 등을 포함할 수 있다.
한편, 도시된 바와 같이, 컨택(293)은 하부에서 상부까지 일정한 폭을 가질 수도 있으나, 이에 제한되는 것은 아니며, 예를 들어, 컨택(293)은 하부에서 상부로 갈수록 폭이 넓어질 수 있다.
제1 층간 절연막(231)과 제2 층간 절연막(233)은 필드 절연막(210) 상에 순차적으로 형성된다. 제1 층간 절연막(231)은 실리사이드막(291)을 덮고, 컨택(293)의 측벽 일부를 덮을 수 있다. 제2 층간 절연막(233)은 컨택(293)의 나머지 측벽을 덮을 수 있다.
도 12에 도시된 것처럼, 제1 층간 절연막(231)의 상면은, 게이트 구조체(251)의 상면과 동일 평면에 위치할 수 있다. 평탄화 공정(예를 들어, CMP 공정)을 통해서 제1 층간 절연막(230)과 게이트 구조체(251)의 상면이 나란해 질 수 있다. 제2 층간 절연막(232)은 게이트 구조체(251)를 덮도록 형성될 수 있다. 제1 층간 절연막(231) 및 제2 층간 절연막(233)은 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다.
도 13 및 도 14를 참조하여 본 발명의 또다른 실시예에 따른 반도체 장치(6)를 설명하기로 한다.
도 13 및 도 14는 본 발명의 또다른 실시예에 따른 반도체 장치(6)에 대한 도면이다. 구체적으로, 도 13은 본 발명의 또다른 실시예에 따른 반도체 장치(6)의 사시도이고, 도 14는 도 13의 A―A를 따라 절단한 단면도이다. 도 13에서는 제1 및 제2 층간 절연막(131, 231, 133, 233)을 생략하였다.
도 13의 반도체 장치(6)는 도 11의 반도체 장치(5)와 같이 제1 영역()과 제2 영역()으로 나눌 수 있다. 예를 들어, 제1 영역()은 PMOS 영역이고, 제2 영역()은 NMOS 영역일 수 있다.
도 13의 반도체 장치(6)에서, 제1 영역()은 도 4의 반도체 장치(2)와 동일한 구성을 가질 수 있고, 제2 영역()은 도 11의 반도체 장치(5)와 동일한 구성을 가질 수 있다.
도 1 내지 도 3, 도 15 내지 도 28을 참조하여 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기로 한다. 상술한 바와 중복되는 내용은 설명을 생략하기로 한다.
도 15 내지 도 31은 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다. 구체적으로, 도 15, 도 16, 도 17, 도 20, 도 21, 도 22, 도 24 및 도 29는 사시도이고, 도 18은 도 17의 A―A를 따라 절단한 단면도이고, 도 19는 도 17의 B―B를 따라 절단한 단면도이고, 도 23은 도 22의 A―A를 따라 절단한 단면도이고, 도 25 내지 도 28은 도 24의 A―A를 따라 절단한 단면도이고, 도 30은 도 29의 A―A를 따라 절단한 단면도이고, 도 31은 도 29의 B―B를 따라 절단한 단면도이다.
먼저, 도 15를 참조하면, 기판(100) 상에 핀(F1)을 형성한다. 핀(F1)은 기판(100)으로부터 제3 방향(Z1)으로 돌출될 수 있다. 핀(F1)은 길이 방향인 제2 방향(Y1)을 따라 길게 연장될 수 있으며, 제2 방향(Y1)의 장변과 제1 방향(X1)의 단변을 가질 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니며, 예를 들어, 장변 방향이 제1 방향(X1)이고 단변 방향이 제2 방향(Y1)일 수 있다.
핀(F1)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 핀(F1)은 제1 물질과 제2 물질을 포함할 수 있다. 예를 들어, 제1 물질은 Ge이고, 제2 물질은 Si일 수 있다.
기판(100)은 제1 물질과 제2 물질을 모두 포함할 수도 있고, 제2 물질만을 포함할 수도 있다.
도 16을 참조하면, 기판(100) 상에 핀(F1)의 측벽을 덮도록 필드 절연막(110)을 형성한다. 필드 절연막(110)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
도 17을 참조하면, 필드 절연막(110)의 상부를 리세스하여 핀(F1)의 상부를 노출시킨다. 리세스 공정은 선택적 식각 공정을 포함할 수 있다.
한편, 필드 절연막(110) 위로 돌출된 핀(F1)의 일부는, 에피택셜 공정에 의하여 형성될 수도 있다. 예를 들어, 필드 절연막(110) 형성 후, 리세스 공정없이 필드 절연막(110)에 의하여 노출된 핀(F1)의 상면을 씨드로 하는 에피택셜 공정에 의하여 핀(F1)의 일부가 형성될 수 있다.
이어서, 핀(F1) 상에서 핀(F1)과 교차하는 더미 게이트 구조체(111)를 형성한다. 도 17에서는 더미 게이트 구조체(111)가 직각으로 즉, 제1 방향(X1)으로 핀(F1)과 교차하는 것으로 도시되어 있지만 본 발명이 이에 제한되는 것은 아니며, 더미 게이트 구조체(111)는 제1 방향(X1)과 예각 및/또는 둔각을 이루면서 핀(F1)과 교차할 수 있다. 더미 게이트 구조체(111)와 핀(F1)이 교차하는 부분이 채널 영역(도 23의 C)이 될 수 있다.
더미 게이트 구조체(111)는 더미 게이트 절연막(113)과 더미 게이트 전극(115)을 포함할 수 있다. 도 18 및 도 19와 같이, 더미 게이트 절연막(113)과 더미 게이트 전극(115)은 순차적으로 적층될 수 있다.
더미 게이트 절연막(113)은 필드 절연막(110)에 의해 덮이지 않고 노출된 핀(F1)의 측벽의 상부와 상면에 컨포말하게 형성될 수 있다. 또한, 더미 게이트 절연막(113)은 더미 게이트 전극(115)과 필드 절연막(110) 사이에 배치될 수 있다.
더미 게이트 전극(115)은 더미 게이트 절연막(113) 상에 형성될 수 있다.
예를 들어, 더미 게이트 전극(115)은 폴리 실리콘을 포함할 수 있고, 더미 게이트 절연막(113)은 실리콘 산화막을 포함할 수 있다.
더미 하드 마스크막(117)은 더미 게이트 구조체(111) 상에 형성될 수 있다. 더미 하드 마스크막(117)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
이어서, 더미 게이트 구조체(111)의 양 측벽에 스페이서(121)를 형성한다. 스페이서(121)는 더미 하드 마스크막(117)의 상면을 노출할 수 있다. 스페이서(121)는 실리콘 질화물 또는 실리콘 산질화물일 수 있다.
도 20을 참조하면, 더미 게이트 구조체(111)가 덮지 않아 노출된 핀(F1)을 식각한다. 스페이서(121)와 더미 게이트 구조체(111)를 식각 마스크로 이용하여, 핀(F1)을 식각할 수 있다. 핀(F1)을 식각하여 제1 리세스(122)와 제2 리세스(123)를 형성할 수 있다. 제1 및 제2 리세스(122, 123)에 의하여, 채널 영역(도 23의 C)의 측벽과 제1 및 제2 리세스(122, 123)의 하면은 외부로 노출된다.
도 21을 참조하면, 마스크(1001)로 제2 리세스(123)를 덮는다. 도 21에서는 마스크(1001)가 제2 리세스(123)와 제2 리세스(123) 측의 스페이서(121) 측벽을 덮는 것으로 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니며, 예를 들어, 마스크(1001)는 더미 하드 마스크막(117)의 일부도 덮을 수 있다.
이어서, 제1 리세스(121)에 의해 노출된 핀(F1)의 표면을 산화시켜 산화막(124)을 형성한다. 700℃ 내지 800℃에서 핀(F1)의 표면을 산화시킬 수 있다. 이 때, 핀(F1)의 표면에서 제1 물질보다 제2 물질이 산소와 더 반응한다. 따라서, 산화막(124)이 함유하는 제1 물질의 농도는 제2 물질의 농도보다 작다.
도 22 및 도 23을 참조하면, 산화막(124)을 제거한다. 산화막(124)에 의하여, 핀(F1)은 제1 핀 영역(103)과 제2 핀 영역(105)을 포함할 수 있다.
제2 핀 영역(105)은 산화된 핀(F1)의 일부이고, 제1 핀 영역(103)은 산화되지 않은 핀(F1)의 일부일 수 있다. 제2 핀 영역(105)은 핀(F1) 내에 형성되고, 제1 리세스(122)의 표면을 따라 배치될 수 있다. 따라서, 제2 핀 영역(105)은 채널 영역(C)의 측벽과 제1 리세스(122)의 하면을 따라서 형성될 수 있다. 제2 핀 영역(105)은 채널 영역(C)의 일 측벽을 구성할 수 있다. 제1 핀 영역(103)은 채널 영역(C) 내에 배치될 수 있다.
제2 핀 영역(105)의 폭(W2)은 제2 핀 영역(105)과 접하는 스페이서(121)의 폭(W1)보다 좁을 수 있다.
제2 핀 영역(105)에서 제2 물질이 제1 물질에 비하여 더 많이 산화되었기 때문에, 제1 핀 영역(105)과 비교했을 때, 상대적으로 제1 물질의 농도가 높다. 따라서, 제2 핀 영역(105)에서 제1 물질의 제2 농도는 제1 핀 영역(103)에서 제1 물질의 제1 농도보다 높을 수 있다. 또한, 제2 핀 영역(105) 중 노출된 핀(F1)의 표면에서 제2 물질이 더 많이 산화되기 때문에, 제2 핀 영역(105)에서, 노출된 제2 핀 영역(105)의 표면에서 제1 핀 영역(103)으로 갈수록 제1 물질의 농도는 점차 감소할 수 있다.
제1 핀 영역(103)에서는 제2 물질이 산화되지 않았으므로 제1 핀 영역(103)에서는 제1 물질의 농도와 제2 물질의 농도가 어느 부분에서나 균일할 수 있다.
한편, 제2 핀 영역(105)에서의 제2 물질의 농도는 제1 핀 영역(103)에서의 제2 물질의 농도보다 낮을 수 있다.
도 24 및 도 25를 참조하면, 마스크(1001)를 제거한다. 제1 리세스(122)와 제2 리세스(123)는 노출된다.
이어서, 제1 리세스(122)에 소오스 영역(125)을 형성하고, 제2 리세스(123)에 드레인 영역(126)을 형성한다. 소오스 영역(125)과 드레인 영역(126)은 동시에 형성될 수 있다. 채널 영역(C)은 소오스 영역(125)과 드레인 영역(126) 사이에 배치될 수 있다.
소오스 영역(125)과 드레인 영역(126)은 상승된(elevated) 소오스/드레인 영역일 수 있다. 따라서, 도 25와 같이 소오스 영역(125)과 드레인 영역(126)의 상면은 핀(F1)의 상면보다 높을 수 있다.
소오스 영역(125)은 제2 핀 영역(105)과 접할 수 있다.
소오스 영역(125)과 드레인 영역(126)은 제1 물질과 제2 물질을 포함할 수 있다. 소오스 영역(125)에서의 제1 물질의 농도와 드레인 영역(126)에서의 제1 물질의 농도는 제2 핀 영역(105)에서의 제1 물질의 제2 농도보다 높을 수 있다. 소오스 영역(125)과 드레인 영역(126)은 동시에 형성하므로, 소오스 영역(125)에서의 제1 물질의 농도는 드레인 영역(126)에서의 제1 물질의 농도와 실질적으로 동일할 수 있다.
소오스 영역(125)과 드레인 영역(126)이 포함하는 제1 물질은 제2 물질에 비해 격자 상수가 크다. 따라서, 제1 물질은 채널 영역(C)에 압축 스트레스를 가하여 채널 영역(C)의 캐리어의 모빌리티를 향상시킬 수 있다.
소오스 영역(125)과 드레인 영역(126)은 에피택셜 성장시켜 형성할 수 있다.
한편, 도 24에서는 소오스 영역(125)과 드레인 영역(126)이 오각형인 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니며, 예를 들어 소오스 영역(125)과 드레인 영역(126)은 사각형, 원형, 육각형 등의 형상을 가질 수 있다.
도 26을 참조하면, 소오스 영역(125)과 드레인 영역(126)을 덮는 제1 층간 절연막(131)을 형성한다. 제1 층간 절연막(131)은 스페이서(121)의 측벽을 덮을 수 있으며, 하드 마스크막(117)의 상면을 노출시킨다. 제1 층간 절연막(131)은 예를 들어, 실리콘 산화물을 포함할 수 있다.
도 27을 참조하면, 더미 하드 마스크막(117)과 더미 게이트 구조체(111)를 제거한다. 더미 하드 마스크막(117)은 평탄화 공정 등을 통해서 제거할 수 있으나, 이에 제한되는 것은 아니다.
이어서, 더미 게이트 전극(115)과 더미 게이트 절연막(113)을 제거하여 핀(F1)을 노출한다. 더미 게이트 전극(115)과 더미 게이트 절연막(113)을 제거하면 스페이서(121, 221)의 측벽이 노출되고, 채널 영역(C)이 노출되 수 있다.
도 28을 참조하면, 게이트 절연막(153a), 게이트 전극을 구성하는 제1 금속층(155a)과 제2 금속층(157a)을 순차적으로 형성한다.
게이트 절연막(153a)은 스페이서(121)의 측벽과 핀(F1)의 상면을 따라 컨포말하게 형성될 수 있고, 제1 층간 절연막(131) 상에도 형성될 수 있다.
게이트 절연막(153a)은 실리콘 산화막 또는 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(153a)은, HfSiON, HfO2, ZrO2, Al2O3, Ta2O5, TiO2, SrTiO3 또는 (Ba,Sr)TiO3 등을 포함하는 그룹에서 선택된 물질을 포함할 수 있다. 이러한 게이트 절연막(153a)은 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성될 수 있다.
게이트 절연막(153a) 상에 제1 금속층(155a)을 형성한다. 제1 금속층(155a)은 스페이서(121)의 측벽과 핀(F1)의 상면을 따라 컨포말하게 형성될 수 있다. 또한, 제1 금속층(155a)은 제1 층간 절연막(130) 상에도 형성될 수 있다. 제1 금속층(155a)은 트랜지스터의 일함수를 조절한다.
예를 들어, 제1 금속층(155a)이 P형 일함수 조절막이면 TiN을 포함할 수 있고, 제1 금속층(155a)이 N형 일함수 조절막이면 TiAl, TiAlC, TiAlN, TaC, TiC, 또는 HfSi 중 적어도 하나를 포함할 수 있다.
도면에는 제1 금속층(155a)이 단층인 것으로 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니며, 예를 들어, 제1 금속층(155a)은 P형 일함수 조절막과 그 위에 N형 일함수 조절막이 배치되어 복수층일 수 있다.
제1 금속층(155a) 상에는 제2 금속층(157a)이 형성된다. 제2 금속층(157a)의 상면이 제1 층간 절연막(131)의 상면보다 높게 형성될 때까지 제2 금속층(157a)을 덮을 수 있다. 제2 금속층(157a)은 제1 층간 절연막(131) 상에도 형성될 수 있다.
제2 금속층(157a)은 예를 들어, Al, W 등을 포함할 수 있다.
도 29 내지 도 31을 참조하면, 게이트 구조체(151)를 형성한다. 도 28의 결과물에서, 제1 층간 절연막(131)이 노출되도록 평탄화 공정을 수행하면, 게이트 절연막(153), 제1 금속층(155), 제2 금속층(157)을 포함하는 게이트 구조체(151)를 형성할 수 있다.
게이트 구조체(151)는 제2 핀 영역(105)과 접하지 않으며 이격될 수 있다.
게이트 절연막(153), 제1 금속층(155)은 스페이서(121) 사이에서 오목한 형상을 가질 수 있다.
도 31을 참조하면, 게이트 절연막(153)은 필드 절연막(110), 핀(F1)의 측벽 상부와 상면을 따라 컨포말하게 형성될 수 있다. 또한, 제1 금속층(155)도 필드 절연막(110), 핀(F1)의 측벽 상부와 상면을 따라 컨포말하게 형성될 수 있다.
이어서, 제1 층간 절연막(131) 상에 게이트 구조체(151)를 덮도록 제2 층간 절연막(133)을 형성한다.
제2 층간 절연막(133)은 제1 층간 절연막(131)과 동일한 물질을 포함할 수 있으며, 예를 들어, 산화막, 산질화막 중 적어도 하나를 포함할 수 있다.
이어서, 소오스 영역(125) 상면과 드레인 영역(126) 상면을 노출시키고, 제1 및 제2 층간 절연막(131, 133)을 관통하는 컨택홀을 형성하고, 소오스 영역(125) 상면과 드레인 영역(126) 상면에 실리사이드막(191)을 형성하고, 실리사이드막(191) 상에 컨택홀을 채우는 컨택(193)을 형성하면 도 1 내지 도 3의 반도체 장치(1)를 형성할 수 있다.
실리사이드막(191)은 소오스 영역(125)과 드레인 영역(126)의 면 저항, 접촉 저항 등을 감소시키는 역할을 할 수 있으며, 예를 들어, Pt, Ni, Co, Au, Al 등을 포함할 수 있다.
컨택(193)은 예를 들어, W, Al Cu 등을 포함할 수 있다.
도 4 및 도 5, 도 15 내지 도 20, 도 32 내지 도 42을 참조하여 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기로 한다. 상술한 바와 중복되는 내용은 설명을 생략하고 차이점을 위주로 설명하기로 한다.
도 32 내지 도 42는 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다. 구체적으로, 도 32, 도 33, 도 35, 도 40은 사시도이고, 도 34는 도 33의 A―A를 따라 절단한 단면도이고, 도 36 내지 도 39는 도 35의 A―A를 따라 절단한 단면도이고, 도 41은 도 40의 A―A를 따라 절단한 단면도이고, 도 42는 도 40의 B―B를 따라 절단한 단면도이다.
도 15 내지 도 20까지는 상술한 바와 동일하므로 설명을 생략하기로 한다.
도 32를 참조하면 제1 리세스(122)와 제2 리세스(123)에 의해 노출된 핀(F1)의 표면을 산화시켜 산화막(124)을 형성한다. 마스크(1001)를 덮지 않으므로 제2 리세스(123) 표면에도 산화막(125)이 형성될 수 있다. 산화는 700℃ 내지 800℃에서 수행될 수 있으며, 제2 물질이 제1 물질보다 산소와 더 반응하여 산화막을 형성할 수 있다.
도 33을 참조하면, 산화막(124)을 제거한다. 산화막(124)을 제거하면, 핀(F1)의 표면을 따라 제2 핀 영역(105), 제3 핀 영역(107)이 형성될 수 있다. 제2 핀 영역(105)은 제1 리세스(122)에 의해 노출된 핀(F1)의 표면을 따라 형성될 수 있고, 제3 핀 영역(107)은 제2 리세스(123)에 의해 노출된 핀(F1)의 표면을 따라 형성될 수 있다. 제1 핀 영역(103)은 산화되지 않은 핀(F1)의 일부일 수 있다.
제1 핀 영역(103)은 제2 핀 영역(105)과 제3 핀 영역(107) 사이에 배치될 수 있고, 제1 핀 영역(103), 제2 핀 영역(105)의 일부, 제3 핀 영역(107)의 일부는 채널 영역(C)을 구성할 수 있다.
제2 핀 영역(105)은 채널 영역(C)의 측벽뿐만 아니라 제1 리세스(122)의 하면에도 형성될 수 있고, 제3 핀 영역(107)은 채널 영역(C)의 측벽뿐만 아니라 제2 리세스(123)의 하면에도 형성될 수 있다.
제2 핀 영역(105)의 폭(W2)은 제2 핀 영역(105)과 접하는 스페이서(121)의 폭(W1)보다 좁고, 제3 핀 영역(107)의 폭(W3)은 제3 핀 영역(107)과 접하는 스페이서(121)의 폭(W1)보다 좁을 수 있다.
제2 핀 영역(105)에서의 제1 물질의 제2 농도는 제1 핀 영역(103)에서의 제1 물질의 제1 농도보다 높고, 제3 핀 영역(107)에서의 제1 물질의 제3 농도는 제1 핀 영역(103)에서의 제1 물질의 제1 농도보다 높을 수 있다. 제2 핀 영역(105)과 제3 핀 영역(107)은 동시에 형성되므로 제3 농도와 제2 농도는 실질적으로 동일할 수 있다.
한편, 제2 핀 영역(105)에서의 제2 물질의 농도는 제1 핀 영역(103)에서의 제2 물질의 농도보다 낮을 수 있고, 제3 핀 영역(105)에서의 제2 물질의 농도는 제1 핀 영역(103)에서의 제2 물질의 농도보다 낮을 수 있다.
노출된 핀(F1)의 표면에서 제2 물질이 더 많이 산화되고, 핀(F1)의 내부로 갈수록 제2 물질이 덜 산화될 수 있다. 따라서, 제2 핀 영역(105)과 제3 핀 영역(107)에서, 노출된 제2 핀 영역(105) 및 제3 핀 영역(107)의 표면에서 제1 핀 영역(103)으로 갈수록 제1 물질의 농도는 점차 감소할 수 있다.
제1 핀 영역(103)에서는 제2 물질이 산화되지 않았으므로 제1 핀 영역(103)에서는 제1 물질의 농도는 어느 부분에서나 균일할 수 있고, 제2 물질의 농도도 어느 부분에서나 균일할 수 있다.
도 35 및 도 36을 참조하면, 제1 리세스(122)에 소오스 영역(125)을 형성하고, 제2 리세스(123)에 드레인 영역(126)을 형성한다. 소오스 영역(125)과 드레인 영역(126)은 동시에 형성될 수 있다. 채널 영역(C)은 소오스 영역(125)과 드레인 영역(126) 사이에 배치될 수 있다.
소오스 영역(125)과 드레인 영역(126)은 상승된(elevated) 소오스/드레인 영역일 수 있다. 따라서, 도 25와 같이 소오스 영역(125)과 드레인 영역(126)의 상면은 핀(F1)의 상면보다 높을 수 있다.
소오스 영역(125)과 드레인 영역(126)은 제1 물질과 제2 물질을 포함할 수 있다. 소오스 영역(125)에서의 제1 물질의 농도와 드레인 영역(126)에서의 제1 물질의 농도는 제2 핀 영역(105)에서의 제1 물질의 제2 농도보다 높을 수 있다. 소오스 영역(125)과 드레인 영역(126)은 동시에 형성하므로, 소오스 영역(125)에서의 제1 물질의 농도는 드레인 영역(126)에서의 제1 물질의 농도와 실질적으로 동일할 수 있다.
제1 물질은 채널 영역(C)에 압축 스트레스를 가하여 채널 영역(C)의 캐리어의 모빌리티를 향상시킬 수 있다.
소오스 영역(125)과 드레인 영역(126)은 에피택셜 성장시켜 형성할 수 있다.
도 37을 참조하면, 소오스 영역(125)과 드레인 영역(126)을 덮는 제1 층간 절연막(131)을 형성한다. 제1 층간 절연막(131)은 스페이서(121)의 측벽을 덮을 수 있으며, 하드 마스크막(117)의 상면을 노출시킨다. 제1 층간 절연막(131)은 예를 들어, 실리콘 산화물을 포함할 수 있다.
도 38을 참조하면, 더미 하드 마스크막(117)과 더미 게이트 구조체(111)를 제거한다. 더미 하드 마스크막(117)은 평탄화 공정 등을 통해서 제거할 수 있으나, 이에 제한되는 것은 아니다.
이어서, 더미 게이트 전극(115)과 더미 게이트 절연막(113)을 제거하여 핀(F1)을 노출한다. 더미 게이트 전극(115)과 더미 게이트 절연막(113)을 제거하면 스페이서(121, 221)의 측벽이 노출되고, 채널 영역(C)이 노출되 수 있다.
도 39를 참조하면, 게이트 절연막(153a), 게이트 전극을 구성하는 제1 금속층(155a)과 제2 금속층(157a)을 순차적으로 형성한다.
도 40 내지 도 42을 참조하면, 게이트 구조체(151)를 형성한다. 도 39의 결과물에서, 제1 층간 절연막(131)이 노출되도록 평탄화 공정을 수행하면, 게이트 절연막(153), 제1 금속층(155), 제2 금속층(157)을 포함하는 게이트 구조체(151)를 형성할 수 있다.
게이트 구조체(151)는 제2 핀 영역(105)과 접하지 않으며 이격될 수 있다.
이어서, 제1 층간 절연막(131) 상에 게이트 구조체(151)를 덮도록 제2 층간 절연막(133)을 형성하고, 소오스 영역(125) 상면과 드레인 영역(126) 상면을 노출시키고, 제1 및 제2 층간 절연막(131, 133)을 관통하는 컨택홀을 형성하고, 소오스 영역(125) 상면과 드레인 영역(126) 상면에 실리사이드막(191)을 형성하고, 실리사이드막(191) 상에 컨택홀을 채우는 컨택(193)을 형성하면 도 4 및 도 5의 반도체 장치(2)를 형성할 수 있다.
도 6 내지 도 8, 도 43 내지 도 58을 참조하여 본 발명의 또다른 실시예에 따른 반도체 장치 제조 방법을 설명하기로 한다. 상술한 바와 중복되는 내용은 설명을 생략하고 차이점을 위주로 설명하기로 한다.
도 43 내지 도 58은 본 발명의 또다른 실시예에 따른 반도체 장치 제조 방법의 중간 단계 도면들이다. 구체적으로, 도 43, 도 44, 도 45, 도 48, 도 49, 도 50, 도 52, 도 56은 사시도이고, 도 46은 도 45의 A―A를 따라 절단한 단면도이고, 도 47은 도 45의 B―B를 따라 절단한 단면도이고, 도 51은 도 50의 A―A를 따라 절단한 단면도이고, 도 53 내지 도 55는 도 52의 A―A를 따라 절단한 단면도이고, 도 57은 도 56의 A―A를 따라 절단한 단면도이고, 도 58은 도 56의 B―B를 따라 절단한 단면도이다.
먼저, 도 43을 참조하면, 기판(100) 상에 핀(F1)을 형성한다. 핀(F1)은 기판(100)으로부터 제3 방향(Z1)으로 돌출될 수 있다. 핀(F1)은 길이 방향인 제2 방향(Y1)을 따라 길게 연장될 수 있으며, 제2 방향(Y1)의 장변과 제1 방향(X1)의 단변을 가질 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니며, 예를 들어, 장변 방향이 제1 방향(X1)이고 단변 방향이 제2 방향(Y1)일 수 있다.
핀(F1)은 하부 영역(101)과 상부 영역(102)을 포함할 수 있다. 구체적으로, 기판(100) 상에 하부 영역(101)이 배치되고, 하부 영역(101) 상에 상부 영역(102)이 배치될 수 있다.
하부 영역(101) 및 상부 영역(102)은 제1 물질과 제2 물질을 포함하는 점에 있어서는 동일하나, 제1 물질의 농도에 있어서 차이가 있을 수 있다. 예를 들어, 하부 영역(101)에서 제1 물질의 농도는 상부 영역(102)에서 제1 물질의 농도보다 낮을 수 있다. 그리고, 하부 영역(101)에서 제2 물질의 농도는 상부 영역(102)에서 제2 물질의 농도보다 클 수 있다.
또는 하부 영역(101)은 제1 물질을 포함하지 않을 수 있다.
기판(100) 상에 에피태셜 성장을 통해 핀(F1)을 형성하는 경우, 핀(F1)에 디펙(defect)이 형성될 수 있다. 이 때, 기판(100) 상에 제1 물질의 농도가 낮은 하부 영역(101)을 먼저 형성하고, 하부 영역(101) 상에 제1 하부 영역(101)보다 제1 물질의 농도가 높은 상부 영역(102)을 형성하면, 디펙이 없는 핀(F1)을 형성할 수 있다.
핀(F1)은 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다.
기판(100)은 제1 물질과 제2 물질을 모두 포함할 수도 있고, 제2 물질만을 포함할 수도 있다.
도 44를 참조하면, 기판(100) 상에 핀(F1)의 측벽을 덮도록 필드 절연막(110)을 형성한다. 필드 절연막(110)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다. 필드 절연막(110)은 하부 영역(101)과 상부 영역(102)의 측벽을 모두 덮을 수 있다.
도 45 내지 도 47을 참조하면, 필드 절연막(110)의 상부를 리세스하여 핀(F1)의 상부를 노출시킨다. 리세스 공정은 선택적 식각 공정을 포함할 수 있다.
이어서, 핀(F1) 상에서 핀(F1)과 교차하는 더미 게이트 구조체(111)를 형성한다. 더미 게이트 구조체(111)는 더미 게이트 절연막(113)과 더미 게이트 전극(115)을 포함할 수 있다. 더미 게이트 구조체(111) 상에 더미 하드 마스크막(117)을 형성할 수 있다.
이어서, 더미 게이트 구조체(111)의 양 측벽에 스페이서(121)를 형성한다. 스페이서(121)는 더미 하드 마스크막(117)의 상면을 노출할 수 있다.
도 48을 참조하면, 더미 게이트 구조체(111)가 덮지 않아 노출된 핀(F1)을 식각한다. 스페이서(121)와 더미 게이트 구조체(111)를 식각 마스크로 이용하여, 핀(F1)을 식각할 수 있다. 핀(F1)을 식각하여 제1 리세스(122)와 제2 리세스(123)를 형성할 수 있다. 제1 및 제2 리세스(122, 123)에 의하여, 하부 영역(101)의 상면이 노출되고, 상부 영역(102)의 측벽, 즉 채널 영역(도 51의 C)의 측벽은 외부로 노출될 수 있다.
도 49를 참조하면, 마스크(1001)로 제2 리세스(123)를 덮는다. 도 49에서는 마스크(1001)가 제2 리세스(123)와 제2 리세스(123) 측의 스페이서(121) 측벽을 덮는 것으로 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니며, 예를 들어, 마스크(1001)는 더미 하드 마스크막(117)의 일부도 덮을 수 있다.
이어서, 제1 리세스(121)에 의해 노출된 핀(F1)의 표면을 산화시켜 산화막(124)을 형성한다. 700℃ 내지 800℃에서 핀(F1)의 표면을 산화시킬 수 있다. 구체적으로, 하부 영역(101)의 상면과 상부 영역(102)의 측벽이 산화될 수 있다. 이 때, 핀(F1)의 표면에서 제1 물질보다 제2 물질이 산소와 더 반응한다. 따라서, 산화막(124)이 함유하는 제1 물질의 농도는 제2 물질의 농도보다 작다. 다만, 하부 영역(101)에서는 제1 물질의 농도가 낮기 때문에 제2 물질이 산소와 반응하더라도 제1 물질의 농도 변화는 거의 없을 수 있다.
도 50 및 도 51을 참조하면, 산화막(124)을 제거한다. 산화에 의하여, 상부 영역(102)은 제1 핀 영역(104)과 제2 핀 영역(106)을 포함할 수 있다.
제1 핀 영역(104)과 제2 핀 영역(106)은 채널 영역(C)에 형성될 수 있다. 구체적으로, 제1 핀 영역(104)은 더미 게이트 구조체(111) 하부 배치되고, 제2 핀 영역(106)은 채널 영역(C)의 측벽, 즉 제1 리세스(122)의 측벽에 형성될 수 있다. 제2 핀 영역(106)은 기판(100)과 수직 방향으로 연장될 수 있다. 제2 핀 영역(106)은 하부 영역(101)에는 형성되지 않는다.
제2 핀 영역(106)의 폭(W2)은 제2 핀 영역(106)과 접하는 스페이서(121)의 폭(W1)보다 좁을 수 있다.
제2 핀 영역(106)에서 제2 물질이 제1 물질에 비하여 더 많이 산화되었기 때문에, 제1 핀 영역(104)과 비교했을 때, 상대적으로 제1 물질의 농도가 높다. 따라서, 제2 핀 영역(106)에서 제1 물질의 제2 농도는 제1 핀 영역(104)에서 제1 물질의 제1 농도보다 높을 수 있다. 또한, 제2 핀 영역(106) 중 노출된 핀(F1)의 표면에서 제2 물질이 더 많이 산화되기 때문에, 제2 핀 영역(106)에서, 노출된 제2 핀 영역(106)의 표면에서 제1 핀 영역(104)으로 갈수록 제1 물질의 농도는 점차 감소할 수 있다.
제1 핀 영역(104)에서는 제2 물질이 산화되지 않았으므로 제1 핀 영역(104)에서는 제1 물질의 농도가 균일할 수 있다. 마찬가지로, 제2 물질의 농도도 균일할 수 있다.
한편, 제2 핀 영역(105)에서의 제2 물질의 농도는 제1 핀 영역(103)에서의 제2 물질의 농도보다 낮을 수 있다.
도 52 및 도 53을 참조하면, 마스크(1001)를 제거한다. 제1 리세스(122)와 제2 리세스(123)는 노출된다.
이어서, 제1 리세스(122)에 소오스 영역(125)을 형성하고, 제2 리세스(123)에 드레인 영역(126)을 형성한다. 소오스 영역(125)과 드레인 영역(126)은 동시에 형성될 수 있다. 채널 영역(C)은 소오스 영역(125)과 드레인 영역(126) 사이에 배치될 수 있다.
소오스 영역(125)과 드레인 영역(126)은 상승된(elevated) 소오스/드레인 영역일 수 있다. 따라서, 도 25와 같이 소오스 영역(125)과 드레인 영역(126)의 상면은 핀(F1)의 상면보다 높을 수 있다.
소오스 영역(125)은 제2 핀 영역(106)과 접할 수 있다.
소오스 영역(125)과 드레인 영역(126)은 제1 물질과 제2 물질을 포함할 수 있다. 소오스 영역(125)에서의 제1 물질의 농도와 드레인 영역(126)에서의 제1 물질의 농도는 제2 핀 영역(105)에서의 제1 물질의 제2 농도보다 높을 수 있다. 소오스 영역(125)과 드레인 영역(126)은 동시에 형성하므로, 소오스 영역(125)에서의 제1 물질의 농도는 드레인 영역(126)에서의 제1 물질의 농도와 실질적으로 동일할 수 있다.
제1 물질은 채널 영역(C)에 압축 스트레스를 가하여 채널 영역(C)의 캐리어의 모빌리티를 향상시킬 수 있다.
소오스 영역(125)과 드레인 영역(126)은 에피택셜 성장시켜 형성할 수 있다.
한편, 도 52에서는 소오스 영역(125)과 드레인 영역(126)이 오각형인 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니며, 예를 들어 소오스 영역(125)과 드레인 영역(126)은 사각형, 원형, 육각형 등의 형상을 가질 수 있다.
도 54를 참조하면, 소오스 영역(125)과 드레인 영역(126)을 덮는 제1 층간 절연막(131)을 형성한다. 제1 층간 절연막(131)은 스페이서(121)의 측벽을 덮을 수 있다.
이어서, 더미 하드 마스크막(117)과 더미 게이트 구조체(111)를 제거한다. 더미 하드 마스크막(117)은 평탄화 공정 등을 통해서 제거할 수 있으나, 이에 제한되는 것은 아니다.
도 55를 참조하면, 게이트 절연막(153a), 게이트 전극을 구성하는 제1 금속층(155a)과 제2 금속층(157a)을 순차적으로 형성한다.
도 56 내지 도 58을 참조하면, 게이트 구조체(151)를 형성한다. 도 55의 결과물에서, 제1 층간 절연막(131)이 노출되도록 평탄화 공정을 수행하면, 게이트 절연막(153), 제1 금속층(155), 제2 금속층(157)을 포함하는 게이트 구조체(151)를 형성할 수 있다.
게이트 구조체(151)는 제2 핀 영역(106)과 접하지 않으며 이격될 수 있다.
게이트 절연막(153), 제1 금속층(155)은 스페이서(121) 사이에서 오목한 형상을 가질 수 있다.
이어서, 제1 층간 절연막(131) 상에 게이트 구조체(151)를 덮도록 제2 층간 절연막(133)을 형성하고, 소오스 영역(125) 상면과 드레인 영역(126) 상면에 실리사이드막(191)을 형성하고, 실리사이드막(191) 상에 컨택홀을 채우는 컨택(193)을 형성하면 도 6 내지 도 8의 반도체 장치(3)를 형성할 수 있다.
도 9 및 도 10, 도 43 내지 도 48, 도 59 내지 도 69를 참조하여 본 발명의 또다른 실시예에 따른 반도체 장치 제조 방법을 설명하기로 한다. 상술한 바와 중복되는 내용은 설명을 생략하고 차이점을 위주로 설명하기로 한다.
도 59 내지 도 69는 본 발명의 또다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다. 구체적으로, 도 59, 도 60, 도 62, 도 67은 사시도이고, 도 61은 도 60의 A―A를 따라 절단한 단면도이고, 도 63 내지 도 66은 도 62의 A―A를 따라 절단한 단면도이고, 도 68은 도 67의 A―A를 따라 절단한 단면도이고, 도 69는 도 67의 B―B를 따라 절단한 단면도이다.
도 43 내지 도 48까지는 상술한 바와 동일하므로 설명을 생략하기로 한다.
도 59를 참조하면 제1 리세스(122)와 제2 리세스(123)에 의해 노출된 핀(F1)의 표면을 산화시켜 산화막(124)을 형성한다. 마스크(1001)를 덮지 않으므로 제2 리세스(123) 표면에도 산화막(125)이 형성될 수 있다. 산화는 700℃ 내지 800℃에서 수행될 수 있으며, 제2 물질이 제1 물질보다 산소와 더 반응하여 산화막을 형성할 수 있다.
도 60 및 61을 참조하면, 산화막(124)을 제거한다. 산화막(124)을 제거하면, 상부 영역(102)에 제2 핀 영역(106)과 제3 핀 영역(108)이 형성될 수 있다. 제2 핀 영역(106)은 제1 리세스(122)에 의해 노출된 상부 영역(102)의 측벽에 형성될 수 있고, 제3 핀 영역(108)은 제2 리세스(123)에 의해 노출된 상부 영역(102)의 측벽에 형성될 수 있다. 제2 핀 영역(106)과 제3 핀 영역(108)은 기판(100)과 수직 방향으로 연장될 수 있다.
제2 핀 영역(106)과 제3 핀 영역(108) 사이에는 제1 핀 영역(104)이 배치될 수 있고, 제1 핀 영역(104), 제2 핀 영역(106), 제3 핀 영역(108)은 채널 영역(C)을 구성할 수 있다.
하부 영역(101)은 상부 영역(102)보다 제1 물질의 농도가 낮다. 따라서, 하부 영역(101)의 상면을 산화하더라도 제1 물질의 농도 변화는 거의 없으며, 제2 핀 영역(106)과 제3 핀 영역(108)은 상부 영역(102)에서 형성될 수 있다.
제2 핀 영역(106)의 폭(W2)은 제2 핀 영역(106)과 접하는 스페이서(121)의 폭(W1)보다 좁고, 제3 핀 영역(108)의 폭(W3)은 제3 핀 영역(108)과 접하는 스페이서(121)의 폭(W1)보다 좁을 수 있다.
제2 핀 영역(106)에서의 제1 물질의 제2 농도는 제1 핀 영역(104)에서의 제1 물질의 제1 농도보다 높고, 제3 핀 영역(108)에서의 제1 물질의 제3 농도는 제1 핀 영역(104)에서의 제1 물질의 제1 농도보다 높을 수 있다. 제2 핀 영역(106)과 제3 핀 영역(108)은 동시에 형성되므로 제3 농도와 제2 농도는 실질적으로 동일할 수 있다.
한편, 제2 핀 영역(106)에서의 제2 물질의 농도는 제1 핀 영역(104)에서의 제2 물질의 농도보다 낮을 수 있고, 제3 핀 영역(108)에서의 제2 물질의 농도는 제1 핀 영역(104)에서의 제2 물질의 농도보다 낮을 수 있다.
노출된 핀(F1)의 표면에서 제2 물질이 더 많이 산화되고, 핀(F1)의 내부로 갈수록 제2 물질이 덜 산화될 수 있다. 따라서, 제2 핀 영역(106)과 제3 핀 영역(108)에서, 노출된 제2 핀 영역(106)의 표면에서 제1 핀 영역(104)으로 갈수록, 제3 핀 영역(108)의 표면에서 제1 핀 영역(104)으로 갈수록 제1 물질의 농도는 점차 감소할 수 있다.
제1 핀 영역(104)에서는 제2 물질이 산화되지 않았으므로 제1 핀 영역(104)에서는 제1 물질의 농도는 어느 부분에서나 균일할 수 있고, 제2 물질의 농도도 어느 부분에서나 균일할 수 있다.
도 62 및 도 63을 참조하면, 제1 리세스(122)에 소오스 영역(125)을 형성하고, 제2 리세스(123)에 드레인 영역(126)을 형성한다. 소오스 영역(125)과 드레인 영역(126)은 동시에 형성될 수 있다. 채널 영역(C)은 소오스 영역(125)과 드레인 영역(126) 사이에 배치될 수 있다.
제2 핀 영역(106)은 소오스 영역(125)과 접하고, 제3 핀 영역(108)은 드레인 영역(126)과 접할 수 있다.
소오스 영역(125)과 드레인 영역(126)은 상승된(elevated) 소오스/드레인 영역일 수 있다. 따라서, 도 62와 같이 소오스 영역(125)과 드레인 영역(126)의 상면은 핀(F1)의 상면보다 높을 수 있다.
소오스 영역(125)과 드레인 영역(126)은 제1 물질과 제2 물질을 포함할 수 있다. 소오스 영역(125)에서의 제1 물질의 농도와 드레인 영역(126)에서의 제1 물질의 농도는 제2 및 제3 핀 영역(106, 108)에서의 제1 물질의 제2 농도보다 높을 수 있다. 소오스 영역(125)과 드레인 영역(126)은 동시에 형성하므로, 소오스 영역(125)에서의 제1 물질의 농도는 드레인 영역(126)에서의 제1 물질의 농도와 실질적으로 동일할 수 있다.
제1 물질은 채널 영역(C)에 압축 스트레스를 가하여 채널 영역(C)의 캐리어의 모빌리티를 향상시킬 수 있다.
소오스 영역(125)과 드레인 영역(126)은 에피택셜 성장시켜 형성할 수 있다.
도 64를 참조하면, 소오스 영역(125)과 드레인 영역(126)을 덮는 제1 층간 절연막(131)을 형성한다. 제1 층간 절연막(131)은 스페이서(121)의 측벽을 덮을 수 있으며, 하드 마스크막(117)의 상면을 노출시킨다. 제1 층간 절연막(131)은 예를 들어, 실리콘 산화물을 포함할 수 있다.
도 65를 참조하면, 더미 하드 마스크막(117)과 더미 게이트 구조체(111)를 제거한다. 더미 하드 마스크막(117)은 평탄화 공정 등을 통해서 제거할 수 있다.
이어서, 더미 게이트 전극(115)과 더미 게이트 절연막(113)을 제거하여 핀(F1), 즉 채널 영역(C)을 노출한다. 더미 게이트 전극(115)과 더미 게이트 절연막(113)을 제거하면 스페이서(121, 221)의 측벽이 노출되고, 채널 영역(C)이 노출되 수 있다.
도 66을 참조하면, 게이트 절연막(153a), 게이트 전극을 구성하는 제1 금속층(155a)과 제2 금속층(157a)을 순차적으로 형성한다.
도 67 내지 도 69를 참조하면, 게이트 구조체(151)를 형성한다. 도 66의 결과물에서, 제1 층간 절연막(131)이 노출되도록 평탄화 공정을 수행하면, 게이트 절연막(153), 제1 금속층(155), 제2 금속층(157)을 포함하는 게이트 구조체(151)를 형성할 수 있다.
게이트 구조체(151)는 제2 및 제3 핀 영역(106, 108)과 접하지 않으며 이격될 수 있다.
이어서, 제1 층간 절연막(131) 상에 게이트 구조체(151)를 덮도록 제2 층간 절연막(133)을 형성하고, 소오스 영역(125) 상면과 드레인 영역(126) 상면을 노출시키고, 제1 및 제2 층간 절연막(131, 133)을 관통하는 컨택홀을 형성하고, 소오스 영역(125) 상면과 드레인 영역(126) 상면에 실리사이드막(191)을 형성하고, 실리사이드막(191) 상에 컨택홀을 채우는 컨택(193)을 형성하면 도 9 및 도 10의 반도체 장치(4)를 형성할 수 있다.
도 70 및 도 71은 본 발명의 몇몇 실시예들에 따라 제조된 핀형 트랜지스터를 포함하는 반도체 장치를 설명하기 위한 회로도와 레이아웃도이다. 도 70 및 도 71은 예시적으로 SRAM을 도시하지만, 본 발명의 몇몇 실시예에 따라 제조된 핀형 트랜지스터는 다른 반도체 장치에도 적용될 수 있다.
우선, 도 70을 참조하면, 반도체 장치는 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(BL/)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PMOS 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NMOS 트랜지스터일 수 있다.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결된다.
여기서, 도 70 및 도 71을 참조하면, 서로 이격된 제1 핀(310), 제2 핀(320), 제3 핀(330), 및 제4 핀(340)은 일 방향으로 길게 연장되도록 형성된다. 제2 핀(320), 제3 핀(330)은 제1 핀(310), 제4 핀(340)보다 연장 길이가 짧을 수 있다.
또한, 제1 게이트 전극(351), 제2 게이트 전극(352), 제3 게이트 전극(353), 및 제4 게이트 전극(354)은 핀들(310, 320, 330, 340)과 교차하는 타 방향)으로 길게 연장되고, 제1 핀(310) 내지 제4 핀(340)을 교차하도록 형성된다. 구체적으로, 제1 게이트 전극(351)은 제1 핀(310)과 제2 핀(320)을 완전히 교차하고, 제3 핀(330)의 종단과 일부 오버랩될 수 있다. 제3 게이트 전극(353)은 제4 핀(340)과 제3 핀(330)을 완전히 교차하고, 제2 핀(320)의 종단과 일부 오버랩될 수 있다. 제2 게이트 전극(352), 제4 게이트 전극(354)은 각각 제1 핀(310), 제4 핀(340)을 교차하도록 형성된다.
도시된 것과 같이, 제1 풀업 트랜지스터(PU1)는 제1 게이트 전극(351)과 제2 핀(320)이 교차되는 영역 주변에 정의되고, 제1 풀다운 트랜지스터(PD1)는 제1 게이트 전극(351)과 제1 핀(310)이 교차되는 영역 주변에 정의되고, 제1 패스 트랜지스터(PS1)는 제2 게이트 전극(352)과 제1 핀(310)이 교차되는 영역 주변에 정의된다. 제2 풀업 트랜지스터(PU2)는 제3 게이트 전극(353)과 제3 핀(330)이 교차되는 영역 주변에 정의되고, 제2 풀다운 트랜지스터(PD2)는 제3 게이트 전극(353)과 제4 핀(340)이 교차되는 영역 주변에 정의되고, 제2 패스 트랜지스터(PS2)는 제4 게이트 전극(354)과 제4 핀(340)이 교차되는 영역 주변에 정의된다.
명확하게 도시하지 않았으나, 제1 내지 제4 게이트 전극들(351~354)과, 제1 내지 제4 핀들(310, 320, 330, 340)이 교차되는 영역의 양측들에는 리세스들이 형성되고, 각 리세스 내에 소오스/드레인이 형성될 수 있다.
또한, 다수의 컨택들(350)이 형성될 수 있다.
뿐만 아니라, 제1 공유 컨택(shared contact)(361)은 제2 핀(320), 제3 게이트 라인(353)과, 배선(371)을 동시에 연결한다. 제2 공유 컨택(362)은 제3 핀(330), 제1 게이트 라인(351)과, 배선(372)을 동시에 연결한다.
제1 풀업 트랜지스터(PU1), 제1 풀다운 트랜지스터(PD1), 제1 패스 트랜지스터(PS1), 제2 풀업 트랜지스터(PU2), 제2 풀다운 트랜지스터(PD2), 제2 패스 트랜지스터(PS2)는 모두 핀형 트랜지스터이고, 본 발명의 몇몇 실시예들에 따른 반도체 장치(1∼6)를 포함할 수 있다.
도 72는 본 발명의 몇몇 실시예들에 따라 제조된 반도체 장치(1∼6)를 포함하는 전자 시스템의 블록도이다.
도 72를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 실시예들에 따라 제조된 반도체 장치는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
F1: 핀
100: 기판 101: 하부 영역
102: 하부 영역 103, 104: 제1 핀 영역
105, 106: 제2 핀 영역 107, 108: 제3 핀 영역
110: 필드 절연막 121: 스페이서
122, 123: 리세스 124: 산화막
125: 소오스 영역 126: 드레인 영역
131, 133: 층간 절연막 151: 게이트 구조체

Claims (20)

  1. 기판;
    상기 기판에서 돌출되고, 제1 핀 영역과 상기 제1 핀 영역의 일 측에 배치되는 제2 핀 영역을 포함하고, 제1 물질 및 제2 물질을 포함하는 핀;
    상기 제1 핀 영역 상에서 상기 제1 핀 영역과 교차하는 게이트 구조체;및
    상기 게이트 구조체 일 측의 상기 핀 내에 상기 제2 핀 영역과 접하는 소오스 영역을 포함하되,
    상기 제2 핀 영역에서의 상기 제1 물질의 제2 농도는 상기 제1 핀 영역에서의 상기 제1 물질의 제1 농도보다 큰 반도체 장치.
  2. 제 1항에 있어서,
    상기 핀은 상기 제1 핀 영역의 타 측에 배치되는 제3 핀 영역을 더 포함하고,
    상기 게이트 구조체 타 측의 상기 핀 내에 상기 제3 핀 영역과 접하는 드레인 영역을 더 포함하고,
    상기 제3 핀 영역에서의 상기 제1 물질의 제3 농도는 상기 제1 농도보다 큰 반도체 장치.
  3. 제 2항에 있어서,
    상기 드레인 영역은 상기 제1 물질을 포함하고,
    상기 드레인 영역에서의 상기 제1 물질의 농도는 상기 제3 핀 영역에서의 상기 제3 농도보다 큰 반도체 장치.
  4. 제 1항에 있어서,
    상기 소오스 영역은 상기 제1 물질을 포함하고,
    상기 소오스 영역에서의 상기 제1 물질의 농도는 상기 제2 농도보다 큰 반도체 장치.
  5. 제 1항에 있어서,
    상기 제2 핀 영역 내에서 상기 제2 농도는, 상기 소오스 영역과 접하는 부분에서 상기 제1 핀 영역과 접하는 부분으로 갈수록 낮아지는 반도체 장치.
  6. 제 1항에 있어서,
    상기 제2 핀 영역은 상기 핀 내에서 상기 소오스 영역을 둘러싸도록 연장되는 반도체 장치.
  7. 제 1항에 있어서,
    상기 제2 핀 영역은 상기 게이트 구조체와 이격되는 반도체 장치.
  8. 제 7항에 있어서,
    상기 게이트 구조체의 양 측벽에 형성되는 스페이서를 더 포함하고,
    상기 스페이서는 상기 제2 핀 영역 상에 배치되는 반도체 장치.
  9. 제 1항에 있어서,
    상기 제1 물질은 Ge를 포함하는 반도체 장치.
  10. 제 1항에 있어서,
    상기 소오스 영역은 상기 제2 물질을 더 포함하고,
    상기 제2 핀 영역에서의 상기 제2 물질의 농도는 상기 제1 핀 영역 및 상기 소오스 영역에서의 상기 제2 물질의 농도보다 낮은 반도체 장치.
  11. 제 1항에 있어서,
    상기 제1 영역에서, 상기 제1 물질은 균일하게 상기 제1 농도를 갖는 반도체 장치.
  12. 제 1항에 있어서,
    상기 핀은 기판 상의 하부 영역과, 상기 하부 영역 상의 상부 영역을 포함하고,
    상기 상부 영역은 상기 제1 핀 영역과 상기 제2 핀 영역을 포함하고,
    상기 소오스 영역은 상기 하부 영역과 접하는 반도체 장치.
  13. 제 1항에 있어서,
    상기 기판은 상기 제1 물질을 포함하는 반도체 장치.
  14. 기판 상으로 돌출되고, 제1 방향으로 연장되고, 채널 영역을 포함하고, 제1 물질을 포함하는 핀;
    상기 채널 영역 상에서 상기 제1 방향과 다른 제2 방향으로 상기 채널 영역과 교차하는 게이트 구조체;및
    상기 게이트 구조체 일 측의 상기 핀 내에 상기 채널 영역과 접하고, 상기 제1 물질을 포함하는 소오스 영역을 포함하되,
    상기 채널 영역은 상기 게이트 구조체 하부에 배치되는 제1 핀 영역과, 상기 소오스 영역과 상기 제1 핀 영역 사이에 배치되고 상기 소오스 영역과 접하며 상기 기판과 수직 방향으로 연장되는 제2 핀 영역을 포함하고,
    상기 소오스 영역에서 상기 제2 영역으로 갈수록 상기 제1 물질의 농도는 점차 감소하는 반도체 장치.
  15. 제 14항에 있어서,
    상기 게이트 구조체 타 측의 상기 핀 내에 배치되는 드레인 영역을 더 포함하고,
    상기 채널 영역은 상기 드레인 영역과 접하고, 상기 제1 핀 영역과 상기 드레인 영역 사이에 배치되는 제3 핀 영역을 더 포함하고,
    상기 제3 핀 영역에서의 상기 제1 물질의 농도는 상기 제1 농도보다 큰 반도체 장치.
  16. 제 14항에 있어서,
    상기 제2 영역에서, 상기 제1 물질의 농도는 상기 제2 방향으로 점차 감소하는 반도체 장치.
  17. 제1 영역과 제2 영역을 포함하는 기판;
    상기 제1 및 제2 영역 상에 각각 배치되고 제1 방향으로 연장되는 제1 및 제2 핀;
    상기 제1 핀을 교차하는 제1 게이트 구조체와 상기 제2 핀을 교차하는 제2 게이트 구조체; 및
    상기 제1 게이트 구조체의 일 측에, 상기 제1 핀 내에 배치되는 제1 소오스 영역과 상기 제2 게이트 구조체의 일 측에, 상기 제2 핀 내에 배치되는 제2 소오스 영역을 포함하되,
    상기 제1 핀은 제1 물질을 포함하고,
    상기 제1 핀은 상기 제1 게이트 구조체 하부의 제1 핀 영역과, 상기 제1 소오스 영역과 상기 제1 영역 사이의 제2 핀 영역을 포함하고,
    상기 제2 핀 영역의 상기 제1 물질의 농도와 상기 제1 핀 영역의 상기 제1 물질의 농도는 서로 다른 반도체 장치.
  18. 제 17항에 있어서,
    상기 제1 소오스 영역은 상기 제1 물질을 포함하는 반도체 장치.
  19. 기판 상에 제1 물질과 제2 물질을 포함하는 핀을 형성하고,
    상기 핀과 교차하는 더미 게이트 구조체를 형성하고,
    상기 더미 게이트 구조체의 적어도 일 측의 상기 핀 내에 리세스를 형성하고,
    상기 리세스에 의해 노출된 상기 핀의 측벽을 산화시켜 산화막을 형성하고,
    상기 산화막을 제거하되, 상기 핀의 측벽에서 상기 제1 물질의 농도는 상기 제2 물질의 농도보다 높고,
    상기 리세스 내에 소오스 영역을 형성하는 것을 포함하는 반도체 장치 제조 방법.
  20. 기판 상에 돌출된 형상을 갖고 제1 및 제2 물질을 포함하는 핀을 형성하고,
    상기 핀과 교차하는 더미 게이트 구조체를 형성하고,
    상기 더미 게이트 구조체 양 측의 상기 핀 내에 제1 및 제2 리세스를 형성하고,
    상기 제1 및 제2 리세스의 표면을 산화하여 산화막을 형성하되, 상기 산화막은 상기 제1 물질보다 상기 제2 물질과 더 반응하여 형성되고,
    상기 산화막을 제거하여 상기 제1 및 제2 리세스의 표면을 노출시키되, 상기 제1 및 제2 리세스의 표면에서의 상기 제1 물질의 농도는 상기 더미 구조체 하부의 상기 핀의 제1 물질의 농도보다 높고,
    상기 제1 리세스 내에 소오스 영역을, 상기 제2 리세스 내에 드레인 영역을 에피택셜 공정을 통해 형성하고,
    상기 더미 게이트 구조체를 게이트 구조체로 대체하는 것을 포함하는 반도체 장치 제조 방법.
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