KR20150035452A - 핀펫을 포함하는 집적 회로 디바이스 및 그 제조 방법 - Google Patents

핀펫을 포함하는 집적 회로 디바이스 및 그 제조 방법 Download PDF

Info

Publication number
KR20150035452A
KR20150035452A KR20140129317A KR20140129317A KR20150035452A KR 20150035452 A KR20150035452 A KR 20150035452A KR 20140129317 A KR20140129317 A KR 20140129317A KR 20140129317 A KR20140129317 A KR 20140129317A KR 20150035452 A KR20150035452 A KR 20150035452A
Authority
KR
South Korea
Prior art keywords
channel region
forming
source
region
barrier film
Prior art date
Application number
KR20140129317A
Other languages
English (en)
Other versions
KR102226997B1 (ko
Inventor
보르나 제이 오브라도빅
로버트 씨 보우엔
마크 에스 로더
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Publication of KR20150035452A publication Critical patent/KR20150035452A/ko
Application granted granted Critical
Publication of KR102226997B1 publication Critical patent/KR102226997B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

핀펫(fin field-effect transistors, finFET)을 포함하는 집적 회로 디바이스 및 그 제조 방법이 제공된다. 상기 방법은 기판 상에 게르마늄(germanium)을 포함하는 핀-형상의 채널 영역(fin-shaped channel region)을 형성하고, 상기 기판 상에 상기 채널 영역에 인접하여 소오스/드레인 영역을 형성하는 것을 포함할 수 있다. 상기 방법은 상기 채널 영역 및 상기 소오스/드레인 영역의 측벽에 접촉하는 배리어 막(barrier layer)을 형성하는 것을 더 포함할 수 있고, 상기 배리어 막은 SixGe1-x을 포함할 수 있고, 상기 x는 약 0.05 내지 약 0.2의 범위일 수 있다.

Description

핀펫을 포함하는 집적 회로 디바이스 및 그 제조 방법{INTEGRATED CIRCUIT DEVICES INCLUDING FINFETS AND METHODS OF FORMING THE SAME}
본 발명은 일반적으로 전자 공학 분야, 특히 집적 회로 디바이스를 제조하는 방법에 관한 것이다.
순 게르마늄 채널(pure germanium channel)을 포함하는 핀펫(Fin Field-Effect Transistors)은 캐리어 이동성을 증가시키기 위해 발전되어 왔다. 그러나, 순 게르마늄 채널은, 드레인 영역의 더 많은 밴드-투-밴드 터널링(band-to-band tunneling, BTBT) 전류로 인해 실리콘 채널(silicon channel)보다 높은 누설 전류를 가질 수 있다. 게르마늄에서의 다이렉트 밴드갭(direct bandgap)은 실리콘에서의 다이렉트 밴드갭보다 작기 때문에, 밴드-투-밴드 터널링 전류는 실리콘에서 보다 게르마늄에서 더 많을 수 있다.
본 발명은 개선된 핀펫을 포함하는 집적 회로 디바이스 및 그 제조 방법을 제공하기 위한 것이다.
핀펫(finFET)의 제조 방법은 기판 상에 게르마늄(germanium)을 포함하는 핀-형상의 채널 영역(fin-shaped channel region)을 형성하고, 상기 기판 상에 상기 채널 영역에 인접하여 소오스/드레인 영역을 형성하는 것을 포함한다. 또한, 상기 방법은 상기 채널 영역 및 상기 소오스/드레인 영역의 측벽에 접촉하는 배리어 막(barrier layer)을 형성하는 것을 포함한다. 상기 배리어 막은 SixGe1 -x을 포함하고, 상기 x의 값은 약 0.05 내지 약 0.2의 범위일 수 있다.
다양한 실시예에 따르면, 상기 채널 영역의 게르마늄 농도는 상기 배리어 막의 게르마늄 농도보다 높을 수 있다.
다양한 실시예에서, 상기 채널 영역을 형성하는 것은, Si1 - yGey을 포함하는 채널 영역을 형성하는 것을 포함하고, 상기 소오스/드레인 영역을 형성하는 것은, 실질적으로 순 게르마늄(pure germanium)을 포함하는 상기 소오스/드레인 영역의 일부분을 형성하는 것을 포함할 수 있다. 상기 y의 값은 약 0.8 내지 약 1의 범위일 수 있다. 다양한 실시예에 따르면, 상기 채널 영역의 게르마늄 농도는 상기 배리어 막의 게르마늄 농도보다 높고, 상기 소오스/드레인 영역의 게르마늄 농도는 상기 배리어 막의 게르마늄 농도보다 크거나, 실질적으로 동일할 수 있다. 다양한 실시예에 따르면, 상기 방법은 상기 소오스/드레인 영역의 상면에 접촉하는 접촉 영역을 형성하는 것을 더 포함하고, 실질적으로 순 게르마늄을 포함하는 상기 소오스/드레인 영역의 상기 일부분은 상기 접촉 영역에 접촉할 수 있다.
다양한 실시예에서, 상기 채널 영역을 형성하는 것은, Si1 - yGey을 포함하는 채널 영역을 형성하는 것을 포함하고, 상기 소오스/드레인 영역을 형성하는 것은, 실질적으로 순 실리콘(pure silicon)을 포함하는 상기 소오스/드레인 영역의 일부분을 형성하는 것을 포함할 수 있다. 상기 y의 값은 약 0.85 내지 약 1의 범위일 수 있다. 다양한 실시예에서, 상기 채널 영역의 게르마늄 농도는 상기 배리어 막의 게르마늄 농도보다 높을 수 있다. 다양한 실시예에서, 상기 방법은 상기 소오스/드레인 영역의 상면에 접촉하는 접촉 영역을 형성하는 것을 더 포함하고, 실질적으로 순 실리콘을 포함하는 상기 소오스/드레인 영역의 상기 일부분은 상기 접촉 영역에 접촉할 수 있다.
다양한 실시예에서, 상기 채널 영역 및 상기 배리어 막을 형성하는 것은, 상기 기판 상에 임시 채널 영역(preliminary channel region)을 형성하고, 상기 임시 채널 영역 상에 마스크 패턴을 형성하고, 상기 마스크 패턴을 상기 채널 영역을 형성하기 위한 식각 마스크로 사용하여 상기 임시 채널 영역을 식각하고, 상기 채널 영역을 시드 막(seed layer)으로 사용하여 상기 배리어 막을 에피택셜 성장시키는 것을 포함할 수 있다.
다양한 실시예에서, 상기 마스크 패턴을 형성하는 것은, 상기 임시 채널 영역 상에 제1 마스크 패턴을 형성하고, 상기 제1 마스크 패턴의 반대 측벽 상에 스페이서 패턴(spacer pattern)을 형성하는 것을 포함할 수 있다.
다양한 실시예에서, 상기 임시 채널 영역을 식각하는 것은, 상기 임시 채널 영역의 식각된 부분의 깊이가 미리 정해진 깊이에 도달할 때까지 상기 임시 채널 영역을 식각하는 것을 포함할 수 있다.
다양한 실시예에 따르면, 상기 채널 영역 및 상기 배리어 막을 형성하는 것은, 상기 기판 상에 임시 채널 영역(preliminary channel region)을 형성하고, 상기 임시 채널 영역의 제1 부분 상에 제1 마스크 패턴을 형성하고, 상기 제1 마스크 패턴을 주입 차단 마스크(implantation blocking mask)로 사용하여 상기 임시 채널 영역에 실리콘 이온을 주입하고, 상기 실리콘 이온을 주입한 후 상기 임시 채널 영역의 상기 제1 부분 상에 제2 마스크 패턴을 형성하고, 상기 제2 마스크 패턴을 상기 채널 영역 및 상기 배리어 막을 형성하기 위한 식각 마스크로 사용하여 상기 임시 채널 영역을 식각하는 것을 포함할 수 있다.
다양한 실시예에서, 상기 제2 마스크 패턴을 형성하는 것은, 상기 제1 마스크 패턴의 반대 측벽 상에 스페이서 패턴(spacer pattern)을 형성하는 것을 포함할 수 있다.
다양한 실시예에서, 상기 소오스/드레인 영역을 형성하는 것은, 상기 배리어 막을 시드 막(seed layer)으로 사용하여 상기 소오스/드레인 영역을 에피택셜 성장시키는 것을 포함할 수 있다.
다양한 실시예에 따르면, 상기 소오스/드레인 영역을 형성하는 것은, 상기 채널 영역의 제1 측벽에 인접하여 제1 소오스/드레인 영역을 형성하여, 상기 배리어 막이 상기 채널 영역의 상기 제1 측벽 및 상기 제1 소오스/드레인 영역의 측벽에 접촉하도록 하는 것을 포함할 수 있다. 상기 방법은 상기 채널 영역의 상기 제1 측벽에 반대되는 상기 채널 영역의 제2 측벽에 접촉하는 제2 소오스/드레인 영역을 형성하는 것을 더 포함할 수 있다.
다양한 실시예에서, 상기 방법은 상기 소오스/드레인 영역의 상면에 접촉하는 접촉 영역을 형성하는 것을 더 포함할 수 있다.
다양한 실시예에 따르면, 상기 채널 영역에서 상기 소오스/드레인 영역으로의 방향에서 상기 배리어 막의 폭은 약 10 nm일 수 있다.
다양한 실시예에 따르면, 상기 방법은, 상기 채널 영역을 덮는(overlying) 게이트 전극을 형성하는 것을 더 포함하고, 상기 채널 영역의 상기 측벽에 접촉하는 상기 배리어 막의 측벽은 상기 게이트 전극의 측벽에 실질적으로 정렬되어, 상기 배리어 막에 정션(junction)이 형성될 수 있다.
핀펫 디바이스의 제조 방법은 기판 상에 게르마늄(germanium)을 포함하는 핀-형상의 채널 영역(fin-shaped channel region)을 형성하고, 상기 기판 상에 상기 채널 영역의 측벽 상에 소오스/드레인 영역을 형성하고, 상기 채널 영역의 상기 측벽과 상기 소오스/드레인 영역의 측벽 사이에 배리어 막(barrier layer)을 형성하는 것을 포함할 수 있다. 상기 배리어 막은 실리콘(silicon) 및 게르마늄을 포함하고, 상기 배리어 막의 게르마늄 농도는 상기 채널 영역의 게르마늄 농도보다 낮을 수 있다.
다양한 실시예에 따르면, 상기 배리어 막을 형성하는 것은, SixGe1 -x을 포함하는 배리어 막을 형성하는 것을 포함하고, 상기 x의 값은 약 0.05 내지 약 0.2의 범위일 수 있다.
다양한 실시예에 따르면, 상기 채널 영역 및 상기 배리어 막을 형성하는 것은, 상기 기판 상에 임시 채널 영역(preliminary channel region)을 형성하고, 상기 임시 채널 영역 상에 마스크 패턴을 형성하고, 상기 마스크 패턴을 상기 채널 영역을 형성하기 위한 식각 마스크로 사용하여 상기 임시 채널 영역을 식각하고, 상기 채널 영역을 시드 막(seed layer)으로 사용하여 상기 배리어 막을 에피택셜 성장시키는 것을 포함할 수 있다.
다양한 실시예에서, 상기 마스크 패턴을 형성하는 것은, 상기 임시 채널 영역 상에 제1 마스크 패턴을 형성하고, 상기 제1 마스크 패턴의 반대 측벽 상에 스페이서 패턴(spacer pattern)을 형성하는 것을 포함할 수 있다.
다양한 실시예에 따르면, 상기 채널 영역 및 상기 배리어 막을 형성하는 것은, 상기 기판 상에 임시 채널 영역(preliminary channel region)을 형성하고, 상기 임시 채널 영역 상에 제1 마스크 패턴을 형성하고, 상기 제1 마스크 패턴을 주입 차단 마스크(implantation blocking mask)로 사용하여 상기 임시 채널 영역에 실리콘 이온을 주입하고, 상기 실리콘 이온을 주입한 후 상기 임시 채널 영역 상에 제2 마스크 패턴을 형성하고, 상기 제2 마스크 패턴을 상기 채널 영역 및 상기 배리어 막을 형성하기 위한 식각 마스크로 사용하여 상기 임시 채널 영역을 식각하는 것을 포함할 수 있다.
다양한 실시예에서, 상기 제2 마스크 패턴을 형성하는 것은, 상기 제1 마스크 패턴의 반대 측벽 상에 스페이서 패턴(spacer pattern)을 형성하는 것을 포함할 수 있다.
다양한 실시예에 따르면, 상기 채널 영역을 형성하는 것은, Si1 - yGey을 포함하는 채널 영역을 형성하는 것을 포함하고, 상기 소오스/드레인 영역을 형성하는 것은, 실질적으로 실질적으로 순 게르마늄(pure germanium)을 포함하는 상기 소오스/드레인 영역의 일부분을 형성하는 것을 포함할 수 있다. 상기 y의 값은 약 0.8 내지 약 1의 범위일 수 있다. 다양한 실시예에서, 상기 방법은 상기 소오스/드레인 영역의 상면에 접촉하는 접촉 영역을 형성하는 것을 더 포함하고, 실질적으로 순 게르마늄을 포함하는 상기 소오스/드레인 영역의 상기 일부분은 상기 접촉 영역에 접촉할 수 있다. 다양한 실시예에서, 상기 채널 영역의 게르마늄 농도는 상기 배리어 막의 게르마늄 농도보다 높고, 상기 소오스/드레인 영역의 게르마늄 농도는 상기 배리어 막의 게르마늄 농도보다 크거나, 실질적으로 동일할 수 있다. 상기 핀펫은 P-타입(P-type) 핀펫일 수 있다.
다양한 실시예에 따르면, 상기 채널 영역을 형성하는 것은, Si1 - yGey을 포함하는 채널 영역을 형성하는 것을 포함하고, 상기 소오스/드레인 영역을 형성하는 것은, 실질적으로 순 실리콘(pure silicon)을 포함하는 상기 소오스/드레인 영역의 일부분을 형성하는 것을 포함할 수 있다. 상기 y의 값은 약 0.85 내지 약 1의 범위일 수 있다. 다양한 실시예에서, 상기 소오스/드레인 영역의 상면에 접촉하는 접촉 영역을 형성하는 것을 더 포함하고, 실질적으로 순 실리콘을 포함하는 상기 소오스/드레인 영역의 상기 일부분은 상기 접촉 영역에 접촉할 수 있다. 다양한 실시예에서, 상기 채널 영역의 게르마늄 농도는 상기 배리어 막의 게르마늄 농도보다 높을 수 있다. 상기 핀펫은 N-타입(N-type) 핀펫일 수 있다.
다양한 실시예에서, 상기 소오스/드레인 영역을 형성하는 것은, 상기 채널 영역의 제1 측벽 상에 제1 소오스/드레인 영역을 형성하여, 상기 배리어 막이 상기 채널 영역의 상기 제1 측벽과 상기 제1 소오스/드레인 영역의 측벽 사이에 배치되도록 하는 것을 포함할 수 있다. 상기 방법은, 상기 채널 영역의 상기 제1 측벽에 반대되는 상기 채널 영역의 제2 측벽에 접촉하는 제2 소오스/드레인 영역을 형성하는 것을 더 포함할 수 있다.
다양한 실시예에 따르면, 상기 채널 영역에서 상기 소오스/드레인 영역으로의 방향에서 상기 배리어 막의 폭은 약 10 nm일 수 있다.
다양한 실시예에서, 상기 방법은 상기 채널 영역을 덮는(overlying) 게이트 전극을 형성하는 것을 더 포함하고, 상기 채널 영역의 상기 측벽을 마주하는 상기 배리어 막의 측벽은 상기 게이트 전극의 측벽에 실질적으로 정렬되어, 상기 배리어 막에 정션(junction)이 형성될 수 있다.
핀펫을 포함하는 집적 회로 디바이스는, 기판 상에 형성된 게르마늄(germanium)을 포함하는 핀-형상의 채널 영역(fin-shaped channel region), 상기 기판 상에 상기 채널 영역에 인접하여 형성된 소오스/드레인 영역 및 상기 채널 영역 및 상기 소오스/드레인 영역의 측벽에 접촉하는 배리어 막(barrier layer)을 포함할 수 있다. 상기 배리어 막은 SixGe1 -x을 포함하고, 상기 x의 값은 약 0.05 내지 약 0.2의 범위일 수 있다.
다양한 실시예에 따르면, 상기 채널 영역의 게르마늄 농도는 상기 배리어 막의 게르마늄 농도보다 높을 수 있다.
다양한 실시예에서, 상기 채널 영역은 Si1 - yGey을 포함하고, 상기 소오스/드레인 영역은 실질적으로 순 게르마늄(pure germanium)을 포함하는 일부분을 포함할 수 있다. 상기 y의 값은 약 0.8 내지 약 1의 범위일 수 있다. 상기 채널 영역의 게르마늄 농도는 상기 배리어 막의 게르마늄 농도보다 높고, 상기 소오스/드레인 영역의 게르마늄 농도는 상기 배리어 막의 게르마늄 농도보다 크거나, 실질적으로 동일할 수 있다. 다양한 실시예에 따르면, 상기 집적 회로 디바이스는, 상기 소오스/드레인 영역의 상면에 접촉하는 접촉 영역을 을 더 포함하고, 실질적으로 순 게르마늄을 포함하는 상기 소오스/드레인 영역의 상기 일부분은 상기 접촉 영역에 접촉할 수 있다.
다양한 실시예에서, 상기 채널 영역은, Si1 - yGey을 포함하고, 상기 y의 값은 약 0.85 내지 약 1의 범위일 수 있다. 상기 소오스/드레인 영역은 실질적으로 순 실리콘(pure silicon)을 포함하는 일부분을 포함할 수 있다. 상기 채널 영역의 게르마늄 농도는 상기 배리어 막의 게르마늄 농도보다 높을 수 있다. 다양한 실시예에 따르면, 상기 집적 회로 디바이스는 상기 소오스/드레인 영역의 상면에 접촉하는 접촉 영역을 더 포함하고, 실질적으로 순 실리콘을 포함하는 상기 소오스/드레인 영역의 상기 일부분은 상기 접촉 영역에 접촉할 수 있다.
다양한 실시예에서, 상기 배리어 막에 접촉하는 상기 채널 영역의 상기 측벽은 상기 채널 영역의 제1 측벽을 포함할 수 있다. 상기 소오스/드레인 영역은 제1 소오스/드레인 영역을 포함하여, 상기 배리어 막이 상기 채널 영역의 상기 제1 측벽 및 상기 제1 소오스/드레인 영역의 측벽에 접촉하도록 할 수 있다. 상기 집적 회로 디바이스는, 상기 채널 영역의 상기 제1 측벽에 반대되는 상기 채널 영역의 제2 측벽에 접촉하는 제2 소오스/드레인 영역을 더 포함할 수 있다.
다양한 실시예에 따르면, 상기 채널 영역에서 상기 소오스/드레인 영역으로의 방향에서 상기 배리어 막의 폭은 약 10 nm일 수 있다.
다양한 실시예에서, 상기 집적 회로 디바이스는, 상기 채널 영역을 덮는(overlying) 게이트 전극을 더 포함하고, 상기 채널 영역의 상기 측벽에 접촉하는 상기 배리어 막의 측벽은 상기 게이트 전극의 측벽에 실질적으로 정렬되어, 상기 배리어 막에 정션(junction)이 형성될 수 있다.
도 1은 본 발명의 몇몇의 실시예에 따른 집적 회로 디바이스를 설명하기 위한 사시도이다.
도 2는 본 발명의 몇몇의 실시예에 따른 집적 회로 디바이스를 설명하기 위한 도 1의 A-A' 선을 따라 절단한 단면을 나타내는 단면도이다.
도 3은 본 발명의 몇몇의 실시예에 따른 집적 회로 디바이스를 설명하기 위한 도 1의 A-A' 선을 따라 절단한 단면을 나타내는 단면도이다.
도 4는 본 발명의 몇몇의 실시예에 따른 집적 회로 디바이스를 설명하기 위한 사시도이다.
도 5 및 도 6은 본 발명의 몇몇의 실시예에 따른 집적 회로 디바이스의 제조 방법의 일부로서 제공되는 중간 구조를 설명하기 위한 사시도이다.
도 7은 본 발명의 몇몇의 실시예에 따른 집적 회로 디바이스의 제조 방법의 일부로서 제공되는 중간 구조를 설명하기 위한 도 6의 B-B'선을 따라 절단한 단면을 나타낸 단면도이다.
도 8 내지 도 10은 본 발명의 몇몇의 실시예에 따른 집적 회로 디바이스의 제조 방법의 일부로서 제공되는 중간 구조를 설명하기 위한 도 6의 B-B'선을 따라 절단한 단면을 나타낸 단면도이다.
도 11 내지 도 13은 본 발명의 몇몇의 실시예에 따른 집적 회로 디바이스의 제조 방법의 일부로서 제공되는 중간 구조를 설명하기 위한 도 6의 B-B'선을 따라 절단한 단면을 나타낸 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
순 게르마늄 채널을 사용하는 것은, 드레인 영역의 높은 누설 전류로 인해 기대하는 만큼 디바이스의 성능을 향상시키지 않을 수도 있다. 게르마늄에 실리콘을 부가하는 것(예컨대, 게르마늄에 실리콘을 합금화하는 것)은 다이렉트 밴드갭을 증가시키고 드레인 영역의 누설 전류를 감소시킬 수 있다. 본 발명의 다양한 실시예에 따른 핀펫을 포함하는 집적 회로 디바이스의 제조 방법은, 채널 영역과 드레인 영역 사이에 배치된 터널링 영역(tunneling region)에 게르마늄 및 실리콘을 포함하는 배리어 막을 선택적으로 형성하는 것을 포함할 수 있다.
도 1은 본 발명의 몇몇의 실시예에 따른 집적 회로 디바이스를 설명하기 위한 사시도이고, 도 2는 본 발명의 몇몇의 실시예에 따른 집적 회로 디바이스를 설명하기 위한 도 1의 A-A' 선을 따라 절단한 단면을 나타내는 단면도이다. A-A' 선은 X 방향으로 연장된다.
도 1 및 도 2를 참조하면, 집적 회로 디바이스는 기판(100) 및 기판 상에 배치된 분리 막(110)을 포함할 수 있다. 또한, 집적 회로 디바이스는 핀 형상을 갖는 채널 영역(120)을 포함할 수 있고, 채널 영역(120)은 기판(100) 상에 그리고 그 일부는 분리 막(110)에 있을 수 있다. 채널 영역(120)은 게르마늄(Ge)을 포함할 수 있다. 채널 영역(120)은 Si1 - yGey을 포함할 수 있고, y의 값은 변형의 적절한 레벨(an appropriate level of strain)에 기초하여 결정될 수 있다.
몇몇의 실시예에서, 채널 영역(120)은 Si1 - yGey을 포함할 수 있고, 채널 영역(120)이 N-타입 트랜지스터의 채널 영역인 경우, y의 값은 약 0.85 이상일 수 있다. 이와 다른 몇몇의 실시예에서, y의 값은 약 0.9 이상일 수 있다. 이와 다른 몇몇의 실시예에서, 채널 영역(120)이 높은 캐리어 이동성을 갖는 N-타입 트랜지스터의 채널 영역인 경우, 채널 영역(120)은 실질적으로 순 게르마늄(즉, y의 값은 약 1)을 포함할 수 있다. 몇몇의 실시예에서, 채널 영역(120)은 Si1 - yGey을 포함할 수 있고, 채널 영역(120)이 P-타입 트랜지스터의 채널 영역인 경우, y의 값은 약 0.8 이상일 수 있다. 이와 다른 몇몇의 실시예에서, y의 값은 약 0.9 이상일 수 있다.
기판(100)은 예컨대 Si, Ge, SiGe, GaAs 또는 SiGeC와 같은 하나 이상의 반도체 물질을 포함할 수 있다. 몇몇의 실시예에서, 기판(100)은 벌크 실리콘 기판 또는 SOI(semiconductor on insulator) 기판일 수 있다. 분리 막(110)은 예컨대 실리콘 옥사이드(silicon oxide)와 같은 절연 물질을 포함할 수 있다.
게이트(240)는 채널 영역(120) 상에 형성될 수 있다. 게이트(240)는 게이트 절연 막(236) 및 게이트 전극(238)을 포함할 수 있다. 몇몇의 실시예에서, 게이트 절연 막(236)은, 예컨대, HfO2(hafnium oxide), La2O3(lanthanum oxide), ZrO2(zirconium oxide) 및 Ta2O5(tantalum oxide)와 같은, 실리콘 옥사이드보다 높은 유전 상수를 갖는 고유전율(high-k) 물질을 포함할 수 있다. 게이트 절연 막(236)은, 예컨대 원자층 증착(atomic layer deposition, ALD) 공정을 사용하여 게이트 전극(238)의 하면 및 측벽 상에 컨포말하게(conformally) 형성될 수 있다.
몇몇의 실시예에서, 게이트 전극(238)은 순차적으로 적층된 제1 게이트 전극 및 제2 게이트 전극을 포함할 수 있다. 예를 들어, 제1 게이트 전극은 TiN, TaN, TiC 및 TaC 중 하나를 포함하고, 제2 게이트 전극은 W 또는 Al을 포함할 수 있다.
도 2에 따르면, 배리어 막(140)은 채널 영역(120)의 측벽 상에 배치될 수 있다. 배리어 막(140)은 채널 영역(120)의 측벽에 접촉할 수 있다. 또한, 배리어 막(140)은 채널 영역(120)의 각각의 반대 측벽 상에 배치된 2 개의 배리어 막(140)을 포함할 수 있다. 몇몇의 실시예에서, 각각의 배리어 막(140)은 도 2에 도시된 바와 같이 기판(100)의 상면 상에서 연장되는 수평 부분을 포함할 수 있다. 배리어 막(140)은 SixGe1 -x을 포함할 수 있고, x는 약 0.05 내지 약 0.2의 범위일 수 있다. 따라서, 배리어 막(140)의 게르마늄 농도는 채널 영역(120)의 게르마늄 농도보다 낮을 수 있다.
배리어 막(140)의 폭은 일반적으로 10 nm의 차수(order of 10 nm)일 수 있고, 몇몇의 실시예에서, 배리어 막(140)의 폭은 약 10 nm일 수 있다. 배리어 막(140)의 폭은 도 1에 도시된 X 방향의 배리어 막(140)의 두께를 나타낸다. 몇몇의 실시예에서, 배리어 막(140)은 도핑되지 않은 부분 및/또는 도핑된 부분을 포함할 수 있고, 도핑된 부분은, 예컨대, P-타입 핀펫의 경우 붕소(B) 또는 N-타입 핀펫의 경우 비소(As)를 도펀트로서 포함할 수 있다. 몇몇의 실시예에서, 정션(예컨대, P-N 정션)은 게이트 전극(238)의 에지의 외부에 형성되어, 정션이 게이트 전극(238)을 측면으로(laterally) 오버랩 하지 않을 수 있다. 정션은 배리어 막(140) 내에 형성될 수 있다. 이와 다른 몇몇의 실시예에서, 정션은 게이트 전극(238)의 에지의 내부에 형성되어, 게이트 전극(238)이 정션을 측면으로 오버랩 할 수 있다. 정션의 위치와 무관하게, 밴드-투-밴드 터널링 전류를 감소시키는 실시예들은 게르마늄과 실리콘의 합금을 포함하는 배리어 막(140)을 포함할 수 있다. 도 2는 배리어 막(140)의 측벽이 도 2의 게이트 절연 막(236)의 측벽에 정렬된 것을 도시하고 있지만, 몇몇의 실시예에서, 배리어 막(140)의 측벽은 게이트 전극(238)의 측벽에 정렬될 수 있다.
몇몇의 실시예에서, 채널 영역(120)의 수평 부분은 도 2에 도시된 바와 같이 기판(100)의 상면과 배리어 막(140)의 수평 부분 사이에 연장될 수 있다. 그러나, 몇몇의 실시예에서, 채널 영역(120)은 수평 부분을 포함하지 않을 수 있고, 이에 따라 배리어 막(140)은 기판(100)의 상면에 접촉할 수 있다.
집적 회로 디바이스는 배리어 막(140)의 측벽 상에 배치된 소오스/드레인 영역(160) 및 소오스/드레인 영역(160) 상에 배치된 접촉 영역(180)을 더 포함할 수 있다. 따라서, 배리어 막(140)은 채널 영역(120)과 소오스/드레인 영역(160) 사이의 터널링 영역에 배치될 수 있다. 접촉 영역(180)은 소오스/드레인 영역(160)의 상면에 접촉할 수 있다. 배리어 막(140)은 채널 영역(120) 및 소오스/드레인 영역(160)의 측벽에 접촉할 수 있다. 접촉 영역(180)은 도전 막에 접촉할 수 있고, 도전 막은 소오스/드레인 영역(160)을 집적 회로 디바이스의 다양한 구성요소들, 예컨대 비트 라인(bit line) 또는 캐패시터(capacitor)에 전기적으로 연결한다. 도전 막은 금속 또는 금속 합금을 포함할 수 있다.
소오스/드레인 영역(160)이 N-타입 트랜지스터인 경우, 소오스/드레인 영역(160)은 접촉 영역(180) 부근에 실질적으로 순 실리콘을 포함하는 부분을 포함할 수 있고, 소오스/드레인 영역(160)이 P-타입 트랜지스터인 경우, 소오스/드레인 영역(160)은 접촉 영역(180) 부근에 실질적으로 순 게르마늄을 포함하는 부분을 포함할 수 있다. 따라서, 본 발명의 몇몇의 실시예에 따른 N-타입 트랜지스터는 채널 영역(120), 배리어 막(140) 및 소오스/드레인 영역(160)에서 게르마늄 농도를 가질 수 있고, 게르마늄 농도는 채널 영역(120)에서 소오스/드레인 영역(160)으로의 방향을 따라 감소할 수 있다. 본 발명의 몇몇의 실시예에 따른 P-타입 트랜지스터는 배리어 막의 게르마늄 농도보다 높은 채널 영역의 게르마늄 농도를 가질 수 있고, 배리어 막의 게르마늄 농도보다 높거나, 실질적으로 동일한 소오스/드레인 영역의 게르마늄 농도를 가질 수 있다. 몇몇의 실시예에서, N-타입 트랜지스터에서, 실질적으로 순 실리콘을 포함하는 소오스/드레인 영역(160)의 일부분이 접촉 영역(180)에 접촉할 수 있고, 반면, P-타입 트랜지스터에서, 실질적으로 순 게르마늄을 포함하는 소오스/드레인 영역(160)의 일부분이 접촉 영역(180)에 접촉할 수 있다.
도 3은 본 발명의 몇몇의 실시예에 따른 집적 회로 디바이스를 설명하기 위한 도 1의 A-A' 선을 따라 절단한 단면을 나타내는 단면도이다. 도 3을 참조하면, 집적 회로 디바이스는 채널 영역(120)의 제1 측벽 상에 배치된 하나의 배리어 막(140)을 포함할 수 있다. 따라서, 채널 영역(120)의 제1 측벽의 반대인, 채널 영역(120)의 제2 측벽에 인접한 소오스/드레인 영역(160)은 채널 영역(120)의 제2 측벽에 접촉할 수 있다. 다시 말해서, 몇몇의 실시예에서, 배리어 막(140)은 오로지 채널 영역(120)의 측벽 중 하나일 수 있고, 이에 따라 집적 회로 디바이스는 비대칭 구조를 가질 수 있다.
도 4는 본 발명의 몇몇의 실시예에 따른 집적 회로 디바이스를 설명하기 위한 사시도이다. 도 4를 참조하면, 매립형 분리 막(buried isolation layer)(112)이 기판(100) 상에 배치될 수 있고, 채널 영역(120)이 매립형 분리 막(112)의 상면 상에 배치될 수 있다. 매립형 분리 막(112)은 기판(100)과 채널 영역(120) 사이에 개재될 수 있다. 채널 영역(120)은 SOI 제조 공정, 예컨대 웨이퍼 본딩 공정을 사용하여 형성될 수 있다.
도 5 및 도 6은 본 발명의 몇몇의 실시예에 따른 집적 회로 디바이스의 제조 방법의 일부로서 제공되는 중간 구조를 설명하기 위한 사시도이다. 도 7은 본 발명의 몇몇의 실시예에 따른 집적 회로 디바이스의 제조 방법의 일부로서 제공되는 중간 구조를 설명하기 위한 도 6의 B-B'선을 따라 절단한 단면을 나타낸 단면도이다. 도 5를 참조하면, 분리 막(110) 및 임시 채널 영역(118)이 기판(100) 상에 형성될 수 있다. 임시 채널 영역(118)의 하부는 분리 막(110)에 있을 수 있고, 임시 채널 영역(118)의 반대 측벽은 분리 막(110)에 접촉할 수 있다. 임시 채널 영역(118)은 X 방향으로 연장되는 라인 형상(line shape)을 가질 수 있다. 몇몇의 실시예에서, 임시 채널 영역(118)은 시드 막으로서 기판(100)을 사용하여, 에피택셜 성장 공정을 사용하여 형성될 수 있다.
도 6 및 도 7에 따르면, 임시 게이트(220)가 임시 채널 영역(118) 상에 형성될 수 있다. 임시 게이트(220)는 X 방향과 실질적으로 수직인 Y 방향으로 연장되는 라인 형상을 가질 수 있다. 따라서, 임시 게이트(220)는 임시 채널 영역(118)을 가로지를(cross over) 수 있다. 임시 게이트(220)는 임시 게이트 절연 막(214), 임시 게이트 전극(216) 및 마스크 패턴(218)을 포함할 수 있다. 예를 들어, 임시 게이트 절연 막(214)은 옥사이드(oxide)를 포함하고, 임시 게이트 전극(216)은 폴리실리콘(polysilicon)을 포함할 수 있고, 마스크 패턴(218)은 예비 게이트 절연 막(214) 및 예비 게이트 전극(216)에 대해 식각 선택비(etch selectivity)를 갖는 물질을 포함할 수 있다.
도 8 내지 도 10은 본 발명의 몇몇의 실시예에 따른 집적 회로 디바이스의 제조 방법의 일부로서 제공되는 중간 구조를 설명하기 위한 도 6의 B-B'선을 따라 절단한 단면을 나타낸 단면도이다. 도 8을 참조하면, 임시 채널 영역(118)은 채널 영역(120)을 형성하기 위한 식각 마스크로서 임시 게이트(220)를 사용하여 식각될 수 있다. 임시 게이트(220)의 측벽 및 채널 영역(120)의 측벽은 서로 실질적으로 수직으로 정렬될 수 있다. 임시 채널 영역(118)은, 기판(100)의 상면 상에 연장되는 채널 영역(120)의 수평 부분이 도 8에 도시된 바와 같이 미리 정해진 두께에 도달할 때까지 식각될 수 있다. 다시 말해서, 임시 채널 영역(118)은, 임시 채널 영역(118)의 식각된 부분의 깊이가 미리 정해진 깊이에 도달할 때까지 식각될 수 있다. 몇몇의 실시예에서, 임시 채널 영역(118)은 기판(100)의 상면이 노출될 때까지 식각될 수 있다.
임시 채널 영역(118)을 식각하기 전에, 임시 게이트(220)의 측벽 상에 오프셋 스페이서(offset spacer)가 형성될 수 있고, 임시 채널 영역(118)이 식각되는 경우 임시 게이트(220)와 함께 오프셋 스페이서는 식각 마스크로서 사용될 수 있다. 따라서, 몇몇의 실시예에서, 채널 영역(120)의 측벽은 임시 게이트(220)의 측벽으로부터 측면으로 돌출될 수 있다. 몇몇의 실시예에서, 임시 게이트(220)의 측벽 및 채널 영역(120)의 측벽은 오프셋 스페이서 아래의 임시 채널 영역(118)의 측방향 리세스로 인해 오프셋 스페이서가 식각 마스크로서 사용되는 경우라도, 도 8에 도시된 바와 같이 서로 실질적으로 수직으로 정렬될 수 있다. 오프셋 스페이서는 임시 채널 영역(118)에 대해 식각 선택비를 갖는 물질을 포함할 수 있고, 오프셋 스페이서는 예컨대 실리콘 질화물(silicon nitride)을 포함할 수 있다.
도 9를 참조하면, 배리어 막(140)은 채널 영역(120) 상에 형성될 수 있다. 배리어 막(140)을 형성하기 위해 에피택셜 성장 공정이 수행될 수 있고, 채널 영역(120)은 시드 막으로서 사용될 수 있다. 배리어 막(140)은 SixGe1 -x을 포함하고, 상기 x는 약 0.05 내지 약 0.2의 범위일 수 있다. 몇몇의 실시예에서, 배리어 막(140)은 배리어 막(140)을 걸쳐 실질적으로 균일한 조성물를 가질 수 있고, x는 배리어 막(140)을 걸쳐 일정할 수 있다. 그러나, 배리어 막(140)은 다양한 조성물을 포함할 수 있다. 예를 들어, 실리콘 농도는 배리어 막(140)을 걸쳐 구배(gradient)를 가질 수 있고 x는 배리어 막(140)의 x 값의 평균값일 수 있다.
배리어 막(140)의 측벽은, 배리어 막(140)을 형성하기 전에 임시 게이트(220)의 측벽 및 채널 영역(120)의 측벽이 서로에 대해 실질적으로 수직으로 정렬된 경우, 도 9에 도시된 바와 같이 임시 게이트의 측벽에 대해 실질적으로 수직으로 정렬될 수 있다. 도 8을 참조하여 상술한 바와 같이, 몇몇의 실시예에서, 채널 영역(120)의 측벽은, 배리어 막(140)을 형성하기 전에 임시 게이트(220)의 측벽으로부터 측방향으로 돌출될 수 있고, 이에 따라 배리어 막(140)의 측벽은 임시 게이트(220)의 측벽으로부터 측방향으로 돌출될 수 있다. 배리어 막(140)의 폭은 일반적으로 10 nm의 차수(order of 10 nm)일 수 있고, 몇몇의 실시예에서, 배리어 막(140)의 폭은 약 10 nm일 수 있다. 몇몇의 실시예에서, 배리어 막(140)은 도핑되지 않은 부분 및/또는 도핑된 부분을 포함할 수 있다. 예를 들어, 도핑된 부분은 P-타입 핀펫의 경우 붕소(B) 또는 N-타입 핀펫의 경우 인(P) 또는 비소(As)를 도펀트로서 포함할 수 있다.
도 10에 따르면, 소오스/드레인 영역(160)은 배리어 막(140) 상에 형성될 수 있다. 소오스/드레인 영역(160)은 에피택셜 성장 공정을 사용하여 형성될 수 있고, 배리어 막(140)은 시드 막으로서 사용될 수 있다. 배리어 막(140) 및 소오스/드레인 영역(160)을 형성하기 위한 에피택셜 성장 공정은 동일한 공정 챔버에서 수행될 수 있다. 몇몇의 실시예에서, N-타입 트랜지스터에서, 소오스/드레인 영역(160)은 접촉 영역(180) 부근에 실질적으로 순 실리콘을 포함하는 일부분을 포함할 수 있고, 반면, P-타입 트랜지스터에서, 소오스/드레인 영역(160)은 접촉 영역(180) 부근에 실질적으로 순 게르마늄을 포함하는 일부분을 포함할 수 있다. 접촉 영역(180)은 소오스/드레인 영역(160) 상에 형성될 수 있고, 소오스/드레인 영역(160)의 상면에 접촉할 수 있다.
도 2를 다시 참조하면, 게이트(240)는 채널 영역(120) 상에 형성될 수 있다. 몇몇의 실시예에서, 임시 게이트(220)는, 예컨대 대체 게이트 공정(replacement gate process)을 사용하여 게이트(240)로 대체될 수 있다. 대체 게이트 공정이 사용되는 경우, 상기 방법은 채널 영역(100) 상에, 그리고 임시 게이트(220)의 측벽 상에 층간 절연 막을 형성하는 것을 포함할 수 있다. 층간 절연 막을 형성하기 전에 스페이스가 임시 게이트(220)의 반대 측벽 상에 형성될 수 있다. 임시 게이트 절연 막(214), 임시 게이트 전극(216) 및 마스트 패턴(218)은 식각 공정, 습식 및/또는 건식 식각 공정을 사용하여 제거되어, 층간 절연 막에 트렌치를 형성할 수 있다. 그러면 게이트 절연 막(236) 및 게이트 전극(238)은 트렌치에 형성될 수 있다.
도 11 내지 도 13은 본 발명의 몇몇의 실시예에 따른 집적 회로 디바이스의 제조 방법의 일부로서 제공되는 중간 구조를 설명하기 위한 도 6의 B-B'선을 따라 절단한 단면을 나타낸 단면도이다. 도 11을 참조하면, 도 7에 도시된 구조가 형성된 후, 이온 주입 공정이 수행되어, 임시 게이트(220)를 주임 마스크 층으로서 사용하여 실리콘 이온을 임시 채널 영역(118)에 주입할 수 있다. 따라서, 임시 게이트(220)에 의해 노출된 임시 채널 영역(118)의 일부분은 실리콘을 포함하는 임시 배리어 막(138)으로 변환될 수 있다. 임시 배리어 막(138)은 SixGe1 -x을 포함하고, 상기 x는 약 0.05 내지 약 0.2의 범위일 수 있다. 이온 주입 공정이 수행된 후 임시 배리어 막(128)은 비정질(amorphous)일 수 있고, 이에 따라 어닐 공정이 수행되어 임시 배리어 막(138)을 결정화할 수 있다.
임시 배리어 막(138)의 두께는 이온 주입 공정의 에너지 레벨에 기초하여 결정될 수 있다. 예를 들어, 임시 배리어 막(138)의 두께는 이온 주입 공정의 에너지 레벨이 증가함에 따라 증가할 수 있다. 몇몇의 실시예에서, 임시 채널 영역(118)의 상부만이 도 11에 도시된 바와 같이 임시 배리어 막(138)으로 변환되어, 채널 영역(120)의 수평 부분은 기판(100)의 상면과 임시 배리어 막(138) 사이에 연장될 수 있다. 그러나, 수직 방향의 임시 채널 영역(118)의 전 부분은 임시 배리어 막(138)으로 변환될 수 있고, 임시 배리어 막(138)은 기판(100)의 상면에 접촉할 수 있다.
도 12에 따르면, 오프셋 스페이서(250)는 임시 게이트(220)의 반대 측벽 상에 형성될 수 있고, 다음으로 임시 배리어 막(138)은 오프셋 스페이서(250) 및 임시 게이트(220)를 배리어 막(140)을 형성하기 위한 식각 마스크로서 사용하여 식각될 수 있다. 임시 배리어 막(138)은, 기판(100)의 상면 상에 연장되는 임시 배리어 막(138)의 일부분이 도 12에 도시된 바와 같이 미리 정해진 두께에 도달할 때까지 식각될 수 있다. 다시 말해서, 임시 배리어 막(138)은, 임시 배리어 막(138)의 식각된 부분이 미리 정해진 깊이에 도달할 때까지 식각될 수 있다. 몇몇의 실시예에서, 임시 배리어 막(138)은, 채널 영역(120)의 상면이 노출될 때까지 식각될 수 있다.
소오스/드레인 영역(160)은 배리어 막(140) 상에 형성될 수 있다(도 13). 소오스/드레인 영역(160)은 에피택셜 성장 공정을 사용하여 형성될 수 있고, 배리어 막(140)은 시드 막으로서 사용될 수 있다. 도 2를 다시 참조하면, 게이트(240)는 채널 영역(120) 상에 형성될 수 있다. 임시 게이트(220)는, 예컨대 대체 게이트 공정을 사용하여 게이트(240)로 대체될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 분리 막
112: 매립형 분리 막 118: 임시 채널 영역
120: 채널 영역 138: 임시 배리어 막
140: 배리어 막 160: 소오스/드레인 영역
180: 접촉 영역 214: 임시 게이트 절연 막
216: 임시 게이트 전극 218: 마스크 패턴
220: 임시 게이트 236: 게이트 절연 막
238: 게이트 전극 240: 게이트
250: 오프셋 스페이서

Claims (20)

  1. 기판 상에 게르마늄(germanium)을 포함하는 핀-형상의 채널 영역(fin-shaped channel region)을 형성하고,
    상기 기판 상에 상기 채널 영역에 인접하여 소오스/드레인 영역을 형성하고,
    상기 채널 영역 및 상기 소오스/드레인 영역의 측벽에 접촉하는 배리어 막(barrier layer)을 형성하는 것을 포함하고,
    상기 배리어 막은 SixGe1 -x을 포함하고, 상기 x는 0.05 내지 0.2의 범위인 핀펫(finFET)의 제조 방법.
  2. 제1항에 있어서,
    상기 채널 영역의 게르마늄 농도는 상기 배리어 막의 게르마늄 농도보다 높은 핀펫의 제조 방법.
  3. 제1항에 있어서,
    상기 채널 영역을 형성하는 것은, Si1 - yGey을 포함하는 채널 영역을 형성하는 것을 포함하고, 상기 y는 0.8 내지 1의 범위이고,
    상기 소오스/드레인 영역을 형성하는 것은, 실질적으로 순 게르마늄(pure germanium)을 포함하는 상기 소오스/드레인 영역의 일부분을 형성하는 것을 포함하는 핀펫의 제조 방법.
  4. 제3항에 있어서,
    상기 채널 영역의 게르마늄 농도는 상기 배리어 막의 게르마늄 농도보다 높고,
    상기 소오스/드레인 영역의 게르마늄 농도는 상기 배리어 막의 게르마늄 농도보다 크거나, 실질적으로 동일한 핀펫의 제조 방법.
  5. 제3항에 있어서,
    상기 소오스/드레인 영역의 상면에 접촉하는 접촉 영역을 형성하는 것을 더 포함하고,
    실질적으로 순 게르마늄을 포함하는 상기 소오스/드레인 영역의 상기 일부분은 상기 접촉 영역에 접촉하는 핀펫의 제조 방법.
  6. 제1항에 있어서,
    상기 채널 영역을 형성하는 것은, Si1 - yGey을 포함하는 채널 영역을 형성하는 것을 포함하고, 상기 y는 0.85 내지 1의 범위이고,
    상기 소오스/드레인 영역을 형성하는 것은, 실질적으로 순 실리콘(pure silicon)을 포함하는 상기 소오스/드레인 영역의 일부분을 형성하는 것을 포함하는 핀펫의 제조 방법.
  7. 제6항에 있어서,
    상기 채널 영역의 게르마늄 농도는 상기 배리어 막의 게르마늄 농도보다 높은 핀펫의 제조 방법.
  8. 제6항에 있어서,
    상기 소오스/드레인 영역의 상면에 접촉하는 접촉 영역을 형성하는 것을 더 포함하고,
    실질적으로 순 실리콘을 포함하는 상기 소오스/드레인 영역의 상기 일부분은 상기 접촉 영역에 접촉하는 핀펫의 제조 방법.
  9. 제1항에 있어서,
    상기 채널 영역 및 상기 배리어 막을 형성하는 것은,
    상기 기판 상에 임시 채널 영역(preliminary channel region)을 형성하고,
    상기 임시 채널 영역 상에 마스크 패턴을 형성하고,
    상기 마스크 패턴을 상기 채널 영역을 형성하기 위한 식각 마스크로 사용하여 상기 임시 채널 영역을 식각하고,
    상기 채널 영역을 시드 막(seed layer)으로 사용하여 상기 배리어 막을 에피택셜 성장시키는 것을 포함하는 핀펫의 제조 방법.
  10. 제9항에 있어서,
    상기 마스크 패턴을 형성하는 것은,
    상기 임시 채널 영역 상에 제1 마스크 패턴을 형성하고,
    상기 제1 마스크 패턴의 반대 측벽 상에 스페이서 패턴(spacer pattern)을 형성하는 것을 포함하는 핀펫의 제조 방법.
  11. 제9항에 있어서,
    상기 임시 채널 영역을 식각하는 것은, 상기 임시 채널 영역의 식각된 부분의 깊이가 미리 정해진 깊이에 도달할 때까지 상기 임시 채널 영역을 식각하는 것을 포함하는 핀펫의 제조 방법.
  12. 제1항에 있어서,
    상기 채널 영역 및 상기 배리어 막을 형성하는 것은,
    상기 기판 상에 임시 채널 영역(preliminary channel region)을 형성하고,
    상기 임시 채널 영역의 제1 부분 상에 제1 마스크 패턴을 형성하고,
    상기 제1 마스크 패턴을 주입 차단 마스크(implantation blocking mask)로 사용하여 상기 임시 채널 영역에 실리콘 이온을 주입하고,
    상기 실리콘 이온을 주입한 후 상기 임시 채널 영역의 상기 제1 부분 상에 제2 마스크 패턴을 형성하고,
    상기 제2 마스크 패턴을 상기 채널 영역 및 상기 배리어 막을 형성하기 위한 식각 마스크로 사용하여 상기 임시 채널 영역을 식각하는 것을 포함하는 핀펫의 제조 방법.
  13. 제12항에 있어서,
    상기 제2 마스크 패턴을 형성하는 것은, 상기 제1 마스크 패턴의 반대 측벽 상에 스페이서 패턴(spacer pattern)을 형성하는 것을 포함하는 핀펫의 제조 방법.
  14. 제1항에 있어서,
    상기 소오스/드레인 영역을 형성하는 것은, 상기 배리어 막을 시드 막(seed layer)으로 사용하여 상기 소오스/드레인 영역을 에피택셜 성장시키는 것을 포함하는 핀펫의 제조 방법.
  15. 제1항에 있어서,
    상기 소오스/드레인 영역을 형성하는 것은, 상기 채널 영역의 제1 측벽에 인접하여 제1 소오스/드레인 영역을 형성하여, 상기 배리어 막이 상기 채널 영역의 상기 제1 측벽 및 상기 제1 소오스/드레인 영역의 측벽에 접촉하도록 하는 것을 포함하고,
    상기 핀펫의 제조 방법은, 상기 채널 영역의 상기 제1 측벽에 반대되는 상기 채널 영역의 제2 측벽에 접촉하는 제2 소오스/드레인 영역을 형성하는 것을 더 포함하는 핀펫의 제조 방법.
  16. 제1항에 있어서,
    상기 소오스/드레인 영역의 상면에 접촉하는 접촉 영역을 형성하는 것을 더 포함하는 핀펫의 제조 방법.
  17. 제1항에 있어서,
    상기 채널 영역에서 상기 소오스/드레인 영역으로의 방향에서 상기 배리어 막의 폭은 10 nm인 핀펫의 제조 방법.
  18. 제1항에 있어서,
    상기 채널 영역을 덮는(overlying) 게이트 전극을 형성하는 것을 더 포함하고,
    상기 채널 영역의 상기 측벽에 접촉하는 상기 배리어 막의 측벽은 상기 게이트 전극의 측벽에 실질적으로 정렬되어, 상기 배리어 막에 정션(junction)이 형성되는 핀펫의 제조 방법.
  19. 기판 상에 게르마늄(germanium)을 포함하는 핀-형상의 채널 영역(fin-shaped channel region)을 형성하고,
    상기 기판 상에 상기 채널 영역의 측벽 상에 소오스/드레인 영역을 형성하고,
    상기 채널 영역의 상기 측벽과 상기 소오스/드레인 영역의 측벽 사이에 배리어 막(barrier layer)을 형성하는 것을 포함하고,
    상기 배리어 막은 실리콘(silicon) 및 게르마늄을 포함하고,
    상기 배리어 막의 게르마늄 농도는 상기 채널 영역의 게르마늄 농도보다 낮은 핀펫(finFET)의 제조 방법.
  20. 기판 상에 형성된 게르마늄(germanium)을 포함하는 핀-형상의 채널 영역(fin-shaped channel region);
    상기 기판 상에 상기 채널 영역에 인접하여 형성된 소오스/드레인 영역; 및
    상기 채널 영역 및 상기 소오스/드레인 영역의 측벽에 접촉하는 배리어 막(barrier layer)을 포함하고,
    상기 배리어 막은 SixGe1 -x을 포함하고, 상기 x는 0.05 내지 0.2의 범위인 핀펫(FinFET)을 포함하는 집적 회로 디바이스.
KR1020140129317A 2013-09-27 2014-09-26 핀펫을 포함하는 집적 회로 디바이스 및 그 제조 방법 KR102226997B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201361883235P 2013-09-27 2013-09-27
US61/883,235 2013-09-27

Publications (2)

Publication Number Publication Date
KR20150035452A true KR20150035452A (ko) 2015-04-06
KR102226997B1 KR102226997B1 (ko) 2021-03-16

Family

ID=52740553

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140129317A KR102226997B1 (ko) 2013-09-27 2014-09-26 핀펫을 포함하는 집적 회로 디바이스 및 그 제조 방법

Country Status (3)

Country Link
US (1) US9178045B2 (ko)
KR (1) KR102226997B1 (ko)
CN (1) CN104517857B (ko)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160135010A (ko) * 2015-05-14 2016-11-24 삼성전자주식회사 전계 효과 트랜지스터를 포함하는 반도체 소자
WO2017003409A1 (en) * 2015-06-27 2017-01-05 Intel Corporation Offstate parasitic leakage reduction for tunneling field effect transistors
KR20170009672A (ko) * 2015-07-15 2017-01-25 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20190064506A (ko) * 2017-11-30 2019-06-10 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 핀 전계 효과 트랜지스터 디바이스 및 방법
KR20200108101A (ko) * 2018-02-06 2020-09-16 마이크론 테크놀로지, 인크 트랜지스터 및 트랜지스터를 형성하는 방법
KR20210071893A (ko) * 2018-09-27 2021-06-16 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 그 형성 방법
US11552198B2 (en) 2017-12-20 2023-01-10 Micron Technology, Inc. Transistors comprising at least one of GaP, GaN, and GaAs

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9583590B2 (en) * 2013-09-27 2017-02-28 Samsung Electronics Co., Ltd. Integrated circuit devices including FinFETs and methods of forming the same
US9214557B2 (en) * 2014-02-06 2015-12-15 Globalfoundries Singapore Pte. Ltd. Device with isolation buffer
US9553171B2 (en) * 2014-02-14 2017-01-24 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device and method for forming the same
US20150255353A1 (en) * 2014-03-05 2015-09-10 Globalfoundries Inc. Forming source/drain regions with single reticle and resulting device
CN105185712B (zh) * 2014-05-02 2020-09-08 三星电子株式会社 包括鳍式场效应晶体管的集成电路器件及其形成方法
US9741811B2 (en) 2014-12-15 2017-08-22 Samsung Electronics Co., Ltd. Integrated circuit devices including source/drain extension regions and methods of forming the same
US10026830B2 (en) * 2015-04-29 2018-07-17 Stmicroelectronics, Inc. Tunneling field effect transistor (TFET) having a semiconductor fin structure
US9653580B2 (en) * 2015-06-08 2017-05-16 International Business Machines Corporation Semiconductor device including strained finFET
WO2016204786A1 (en) 2015-06-19 2016-12-22 Intel Corporation Resistance reduction in transistors having epitaxially grown source/drain regions
WO2016204782A1 (en) * 2015-06-19 2016-12-22 Intel Corporation Carbon-based interface for epitaxially grown source/drain transistor regions
EP3314666A4 (en) 2015-06-26 2019-02-13 INTEL Corporation SOURCE SPACER / SEMICONDUCTOR DRAIN WITH HIGH MOBILITY
US10546858B2 (en) 2015-06-27 2020-01-28 Intel Corporation Low damage self-aligned amphoteric FINFET tip doping
EP3314667A4 (en) * 2015-06-27 2019-02-27 INTEL Corporation DOPING OF A SELF-ALIGNED AMPHOTER FINFET TIP WITH LOW INJURY
WO2017052618A1 (en) 2015-09-25 2017-03-30 Intel Corporation High mobility field effect transistors with a band-offset semiconductor source/drain spacer
US10340374B2 (en) 2015-09-25 2019-07-02 Intel Corporation High mobility field effect transistors with a retrograded semiconductor source/drain
DE112015006945T5 (de) 2015-09-25 2018-06-21 Intel Corporation Transistoren mit hoher Elektronenbeweglichkeit mit Heteroübergang-Dotierstoffdiffusionsbarriere
US10388764B2 (en) 2015-09-25 2019-08-20 Intel Corporation High-electron-mobility transistors with counter-doped dopant diffusion barrier
WO2017218015A1 (en) 2016-06-17 2017-12-21 Intel Corporation High-mobility field effect transistors with wide bandgap fin cladding
CN108695158B (zh) * 2017-04-05 2021-08-13 中芯国际集成电路制造(北京)有限公司 一种半导体器件及其制造方法
US10262903B2 (en) * 2017-06-22 2019-04-16 Globalfoundries Inc. Boundary spacer structure and integration
US10847622B2 (en) * 2017-11-13 2020-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming source/drain structure with first and second epitaxial layers
US10825816B2 (en) 2017-12-28 2020-11-03 Micron Technology, Inc. Recessed access devices and DRAM constructions
KR20220020715A (ko) 2020-08-12 2022-02-21 삼성전자주식회사 집적회로 소자
KR20220092087A (ko) * 2020-12-24 2022-07-01 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 시스템

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010258443A (ja) * 2009-04-01 2010-11-11 Taiwan Semiconductor Manufacturing Co Ltd 改善されたオン／オフ電流比の高移動度多重ゲートトランジスタ
JP2011103434A (ja) * 2009-11-10 2011-05-26 Taiwan Semiconductor Manufacturing Co Ltd 高移動度チャネル（Ｈｉｇｈ−ＭｏｂｉｌｉｔｙＣｈａｎｎｅｌｓ）を有する装置のソース／ドレイン工学
US20110147711A1 (en) * 2009-12-23 2011-06-23 Ravi Pillarisetty Non-planar germanium quantum well devices

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1503424A3 (en) * 2003-07-25 2008-06-04 Interuniversitair Micro-Elektronica Centrum (IMEC) Multiple gate semiconductor device and method for forming same
JP4439358B2 (ja) * 2003-09-05 2010-03-24 株式会社東芝 電界効果トランジスタ及びその製造方法
US7247912B2 (en) 2004-01-05 2007-07-24 International Business Machines Corporation Structures and methods for making strained MOSFETs
US7060539B2 (en) 2004-03-01 2006-06-13 International Business Machines Corporation Method of manufacture of FinFET devices with T-shaped fins and devices manufactured thereby
JP4960007B2 (ja) * 2006-04-26 2012-06-27 株式会社東芝 半導体装置及び半導体装置の製造方法
US8048723B2 (en) 2008-12-05 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs having dielectric punch-through stoppers
DE102008030864B4 (de) 2008-06-30 2010-06-17 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement als Doppelgate- und Tri-Gatetransistor, die auf einem Vollsubstrat aufgebaut sind und Verfahren zur Herstellung des Transistors
US8053299B2 (en) 2009-04-17 2011-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabrication of a FinFET element
CN101908543B (zh) * 2009-06-02 2016-06-22 台湾积体电路制造股份有限公司 集成电路结构
US8264032B2 (en) * 2009-09-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Accumulation type FinFET, circuits and fabrication method thereof
US8618556B2 (en) 2011-06-30 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET design and method of fabricating same
US8946027B2 (en) 2012-02-07 2015-02-03 International Business Machines Corporation Replacement-gate FinFET structure and process

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010258443A (ja) * 2009-04-01 2010-11-11 Taiwan Semiconductor Manufacturing Co Ltd 改善されたオン／オフ電流比の高移動度多重ゲートトランジスタ
JP2011103434A (ja) * 2009-11-10 2011-05-26 Taiwan Semiconductor Manufacturing Co Ltd 高移動度チャネル（Ｈｉｇｈ−ＭｏｂｉｌｉｔｙＣｈａｎｎｅｌｓ）を有する装置のソース／ドレイン工学
US20110147711A1 (en) * 2009-12-23 2011-06-23 Ravi Pillarisetty Non-planar germanium quantum well devices

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160135010A (ko) * 2015-05-14 2016-11-24 삼성전자주식회사 전계 효과 트랜지스터를 포함하는 반도체 소자
WO2017003409A1 (en) * 2015-06-27 2017-01-05 Intel Corporation Offstate parasitic leakage reduction for tunneling field effect transistors
US10249742B2 (en) 2015-06-27 2019-04-02 Intel Corporation Offstate parasitic leakage reduction for tunneling field effect transistors
KR20170009672A (ko) * 2015-07-15 2017-01-25 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20190064506A (ko) * 2017-11-30 2019-06-10 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 핀 전계 효과 트랜지스터 디바이스 및 방법
US11450772B2 (en) 2017-11-30 2022-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor device and method
US11552198B2 (en) 2017-12-20 2023-01-10 Micron Technology, Inc. Transistors comprising at least one of GaP, GaN, and GaAs
KR20200108101A (ko) * 2018-02-06 2020-09-16 마이크론 테크놀로지, 인크 트랜지스터 및 트랜지스터를 형성하는 방법
US11695077B2 (en) 2018-02-06 2023-07-04 Micron Technology, Inc. Memory cell comprising a transistor that comprises a pair of insulator-material regions and an array of transistors
KR20210071893A (ko) * 2018-09-27 2021-06-16 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 그 형성 방법
US11522086B2 (en) 2018-09-27 2022-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and methods of forming same
US11935955B2 (en) 2018-09-27 2024-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and methods of forming same

Also Published As

Publication number Publication date
US9178045B2 (en) 2015-11-03
US20150093868A1 (en) 2015-04-02
CN104517857A (zh) 2015-04-15
KR102226997B1 (ko) 2021-03-16
CN104517857B (zh) 2019-05-07

Similar Documents

Publication Publication Date Title
KR102226997B1 (ko) 핀펫을 포함하는 집적 회로 디바이스 및 그 제조 방법
US10622459B2 (en) Vertical transistor fabrication and devices
US10388772B2 (en) Tunneling field effect transistor (TFET) having a semiconductor fin structure
US10396070B2 (en) Fin-shaped field effect transistor and capacitor structures
US9583590B2 (en) Integrated circuit devices including FinFETs and methods of forming the same
KR101553442B1 (ko) Ｆⅰｎｆｅｔ 및 그 형성 방법
US9257545B2 (en) Stacked nanowire device with variable number of nanowire channels
US7872303B2 (en) FinFET with longitudinal stress in a channel
US10163677B2 (en) Electrically insulated fin structure(s) with alternative channel materials and fabrication methods
US8237197B2 (en) Asymmetric channel MOSFET
US10312155B2 (en) FinFET device and fabrication method thereof
US11728400B2 (en) Semiconductor structure
US11271088B2 (en) Semiconductor structure with protection layer
US20140015045A1 (en) Apparatus and Method for Power MOS Transistor
US10176990B2 (en) SiGe FinFET with improved junction doping control
KR20150044412A (ko) 매립된 절연체층을 가진 finfet 및 그 형성 방법
US20160133696A1 (en) Fin-fet structure and method of manufacturing same
KR20060130704A (ko) 반도체 디바이스 및 그 제조 방법
JP2013243381A (ja) 金属ゲートとストレッサーを有するゲルマニウムフィンｆｅｔ
KR102175767B1 (ko) 핀 전계 효과 트랜지스터 형성 방법 및 집적 회로 소자
US9640660B2 (en) Asymmetrical FinFET structure and method of manufacturing same
KR20160035378A (ko) 반도체 장치 및 그 제조 방법
CN104517847A (zh) 无结晶体管及其形成方法
US7678675B2 (en) Structure and method for a triple-gate transistor with reverse STI
US20170062614A1 (en) Semiconductor device including dual spacer and uniform epitaxial buffer interface of embedded sige source/drain

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant