KR20190064506A - 핀 전계 효과 트랜지스터 디바이스 및 방법 - Google Patents

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Abstract

방법은 기판 위로 돌출되고 PMOS 영역을 갖는 제 1 핀을 형성하는 단계; PMOS 영역 내의 제 1 핀 위에 제 1 게이트 구조물을 형성하는 단계; 제 1 핀 및 제 1 게이트 구조물 위에 제 1 스페이서 층을 형성하는 단계; 및 제 1 스페이서 층 위에 제 2 스페이서 층을 형성하는 단계를 포함한다. 상기 방법은 PMOS 영역 내의 제 1 핀의 상부 표면 및 측벽으로부터 제 2 스페이서 층을 제거하기 위해 제 1 에칭 공정을 수행하는 단계; PMOS 영역 내의 제 1 핀의 상부 표면 및 측벽으로부터 제 1 스페이서 층을 제거하기 위해 제 2 에칭 공정을 수행하는 단계; 및 PMOS 영역 내의 제 1 핀 위에 제 1 소스/드레인 물질을 에피택셜 성장시키는 단계를 더 포함하고, 제 1 소스/드레인 물질은 PMOS 영역 내의 제 1 핀의 상부 표면 및 측벽을 따라 연장된다.

Description

핀 전계 효과 트랜지스터 디바이스 및 방법{FIN FIELD-EFFECT TRANSISTOR DEVICE AND METHOD}
본 출원은 2017년 11월 30일자에 출원된, 발명의 명칭이 "핀 전계 효과 트랜지스터 디바이스 및 방법(Fin Field-Effect Transistor Device and Method)"인, 미국 가출원 제62/592,871호의 우선권을 주장하며, 이 가출원의 전체 내용은 참조에 의해 본 명세서에 통합된다.
반도체 산업은 다양한 전자 컴포넌트(예컨대, 트랜지스터, 다이오드, 저항, 커패시터 등)의 집적 밀도의 계속되는 향상으로 인해 급속한 성장을 이루었다. 대부분의 경우, 이러한 직접 밀도의 향상은 최소 피처 크기의 반복된 축소로 인한 것으로, 이는 주어진 영역에 더욱 많은 컴포넌트들이 집적될 수 있도록 한다.
핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET) 디바이스는 집적 회로에서 일반적으로 사용되고 있다. FinFET 디바이스는 기판으로부터 돌출된 반도체 핀을 포함하는 3차원 구조물을 갖는다. FinFET 디바이스의 전도성 채널 내의 전하 캐리어의 흐름을 제어하도록 구성된 게이트 구조물이 반도체 핀 주위를 둘러싼다. 예를 들어, 3중 게이트 FinFET 디바이스에서, 게이트 구조물은 반도체 핀의 3면 주위를 둘러싸며, 이에 따라 반도체 핀의 3면 상에 전도성 채널을 형성한다.
방법은 기판 위로 돌출되고 PMOS 영역을 갖는 제 1 핀을 형성하는 단계; PMOS 영역 내의 제 1 핀 위에 제 1 게이트 구조물을 형성하는 단계; 제 1 핀 및 제 1 게이트 구조물 위에 제 1 스페이서 층을 형성하는 단계; 및 제 1 스페이서 층 위에 제 2 스페이서 층을 형성하는 단계를 포함한다. 상기 방법은 PMOS 영역 내의 제 1 핀의 상부 표면 및 측벽으로부터 제 2 스페이서 층을 제거하기 위해 제 1 에칭 공정을 수행하는 단계; PMOS 영역 내의 제 1 핀의 상부 표면 및 측벽으로부터 제 1 스페이서 층을 제거하기 위해 제 2 에칭 공정을 수행하는 단계; 및 PMOS 영역 내의 제 1 핀 위에 제 1 소스/드레인 물질을 에피택셜 성장시키는 단계를 더 포함하고, 제 1 소스/드레인 물질은 PMOS 영역 내의 제 1 핀의 상부 표면 및 측벽을 따라 연장된다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1는 일부 실시예들에 따른, FinFET을 배경도로 도시한다.
도 2, 도 3a, 도 3b, 도 4a 내지 도 4c, 도 5a 내지 도 5f, 도 6a 내지 도 6c, 도 7a 내지 도 7c, 도 8a 내지 도 8c, 도 9a 내지 도 9c, 도 10a 내지 도 10c, 도 11a 내지 도 11c, 도 12a 내지 도 12c, 및 도 13 내지 도 16은 일부 실시예들에 따른, 제조의 다양한 단계에서의 FinFET 디바이스의 다양한 도면(예를 들어, 평면도, 단면도)이다.
도 17은 반도체 디바이스를 형성하는 방법의 흐름도를 도시한다.
다음의 발명개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들, 또는 예들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 예들이 아래에서 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처와 제 2 피처 사이에 추가의 피처들이 형성되어 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 하는 실시예들을 또한 포함할 수 있다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적으로 상대적인 용어들이 도면들에 도시된 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는 데 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 사용되는 공간적으로 상대적인 기술어들이 마찬가지로 이해될 수 있다.
도 1은 FinFET(30)의 일례를 배경도로 도시한다. FinFET(30)은 기판(50) 및 기판(50) 위로 돌출된 핀(64)을 포함한다. 기판(50)은 그 위에 형성된 격리 영역(62)을 가지며, 핀(64)은 이웃하는 격리 영역(62) 위로 그리고 격리 영역(34) 사이로 돌출된다. 게이트 유전체(66)가 핀(64)의 측벽을 따르고 핀(64)의 상부 표면 위에 있으며, 게이트(68)가 게이트 유전체(66) 위에 있다. 소스/드레인 영역(80)이 게이트(68)의 양 측면들 상의 핀에 있다. 도 1은 또한 나중 도면들에서 사용되는 기준 단면을 도시한다. 단면(B-B)은 FinFET(30)의 게이트(68)의 세로 축을 따라 연장된다. 단면(A-A)은 단면(B-B)에 수직이고, 핀(64)의 세로 축을 따르고, 예를 들어, 소스/드레인 영역(80) 사이의 전류 흐름의 방향에 있다. 단면(C-C)은 단면(B-B)과 평행하고, FinFET(30)의 소스/드레인 영역(80)을 가로지른다. 후속 도면들은 명확성을 위해 이러한 기준 단면을 참조한다.
도 2, 도 3a, 도 3b, 도 4a 내지 도 4c, 도 5a 내지 도 5f, 도 6a 내지 도 6c, 도 7a 내지 도 7c, 도 8a 내지 도 8c, 도 9a 내지 도 9c, 도 10a 내지 도 10c, 도 11a 내지 도 11c, 도 12a 내지 도 12c, 및 도 13 내지 도 16은 일부 실시예들에 따른, 제조의 다양한 단계에서의 FinFET 디바이스(100)의 다양한 도면(예를 들어, 평면도, 단면도)이다. FinFET 디바이스(100)는 도 1의 FinFET(30)과 유사하지만, 다수의 핀을 갖는다.
도 2는 FinFET 디바이스(100)를 제조하는 데 사용되는 기판(50)의 평면도이다. 기판(50)은 벌크 반도체, 반도체 온 인슐레이터(semiconductor-on-insulator; SOI) 기판 등과 같은 반도체 기판일 수 있고, (예컨대, p 형 또는 n 형 도펀트로) 도핑되거나 비도핑될 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연 층 상에 형성된 반도체 물질 층을 포함한다. 절연 층은, 예를 들어, 매립 산화물(buried oxide; BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연 층은 기판 상에 제공되고, 통상적으로, 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 경사 기판과 같은 다른 기판이 또한 사용될 수 있다. 일부 실시예들에서, 기판(50)의 반도체 물질은, 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP을 포함한 혼정 반도체; 또는 이들의 조합을 포함할 수 있다.
도 2에 도시된 바와 같이, 기판(50)은 영역(200) 내의 제 1 부분과 영역(300) 내의 제 2 부분을 포함한다. 영역(200) 내의 기판(50)의 제 1 부분은 N 형 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide-semiconductor field-effect transistor; MOSFET)와 같은 N 형 디바이스를 형성하는 데 사용될 수 있고, 영역(300) 내의 기판(50)의 제 2 부분 P 형 MOSFET과 같은 P 형 디바이스를 형성하는 데 사용될 수 있다. 따라서, 영역(200)은 기판(50)의 NMOS 영역으로 지칭될 수 있고, 영역(300)은 기판(50)의 PMOS 영역으로 지칭될 수 있다. 다른 실시예들에서, P 형 디바이스(또는 N 형 디바이스)가 영역(200)과 영역(300) 모두에 형성된다.
도 3a는 영역(300) 내의 기판(50)의 상부가 반도체 물질(50A)로 대체 된 도 2의 기판(50)을 도시한다. 도 3b는 도 3a의 구조물의 단면(D-D)을 따른 단면도를 도시한다.
도 3a 및 도 3b를 참조하면, 영역(300) 내의 기판(50)의 일부는 영역(300)에 대응하는 유형의 디바이스(예를 들어, P 형 디바이스)를 형성하기에 적합한 에피택셜 반도체 물질과 같은 반도체 물질(50A)로 대체된다. 예를 들어, 반도체 물질(50A)은 에피택셜 성장된 실리콘 게르마늄일 수 있거나 또는 이를 포함할 수 있다. 반도체 물질(50A)을 형성하기 위해, 포토 레지스트와 같은 감광성 층일 수 있는 마스크 층(도시되지 않음)이 화학적 기상 증착(chemical vapor deposition; CVD), 물리적 기상 증착(physical vapor deposition; PVD), 스핀 코팅, 또는 다른 적절한 증착 방법을 사용하여 기판(50) 위에 형성될 수 있다. 그런 다음, 마스크 층은, 예를 들어, 포토 리소그래피 및/또는 패턴화 기술을 사용하여 패턴화된다. 패턴화된 마스크 층은 영역(200)을 커버하지만, 영역(300)을 노출시킨다. 그런 다음, 영역(300) 내의 기판(50)의 노출된 부분은 반응성 이온 에칭(reactive ion etch; RIE), 중성 빔 에칭(neutral beam etch; NBE) 또는 이들의 조합 등과 같은 적절한 에칭 공정에 의해 제거되어 영역(300) 내에 리세스(도시되지 않음)를 형성한다.
다음으로, 에피택시를 수행하여, 영역(300) 내의 리세스에 반도체 물질(50A)을 성장시킨다. 에피택셜 성장된 반도체 물질(50A)은 성장 동안 인시츄(in situ) 도핑될 수 있고, 이는 사전 및 후속 주입의 필요성을 제거할 수 있지만, 인시츄 도핑 및 주입은 함께 사용될 수 있다. 에피택시 이후에, 마스크 층은 에칭 또는 플라즈마 애싱과 같은 적절한 제거 공정에 의해 제거될 수 있다. 그런 다음, 화학적 기계적 연마(chemical mechanical polish; CMP)와 같은 평탄화 공정이 수행되어 반도체 물질(50A)의 상부 표면을 기판(50)의 상부 표면과 대등하게 한다. 도 3b는 반도체 물질(50A)과 기판(50) 사이의 계면(63)을 나타내며, 이는 도 3b에 도시된 바와 같이 직선일 수도 있고 아닐 수도 있다.
선택적으로, 영역(200)을 노출시키면서 영역(300)을 커버하기 위해 다른 패턴화된 마스크 층(도시되지 않음)이 형성될 수 있으며, 영역(200) 내의 기판(50)의 노출된 부분은 제거되어 에피택셜 성장된 반도체 물질(50B)로 대체될 수 있고, 이는 도 3b에서 가상선으로 도시되어 있다. 계면(63')이 반도체 물질(50B)(형성되는 경우)과 기판(50) 사이에 형성될 수 있다. 반도체 물질(50B)은 영역(200)에 대응하는 유형의 디바이스(예를 들어, N 형 디바이스)를 형성하기에 적합한 에피택셜 반도체 물질일 수 있거나 또는 이를 포함할 수 있다. 예를 들어, 반도체 물질(50B)은 에피택셜 성장된 실리콘 탄화물일 수 있거나 또는 이를 포함할 수 있다.
다른 실시예들에서, 반도체 물질(50B)(예를 들면, 에피택셜 반도체 물질)은 영역(200) 내의 기판(50)의 일부를 대체하고, 영역(300) 내의 기판(50)의 일부는 선택적으로 반도체 물질(50A)(예를 들어, 에피택셜 반도체 물질)로 대체될 수 있다. 또 다른 실시예들에서, 상기 설명한 에피택셜 반도체 물질(예를 들어, 50A 및 50B)은 형성되지 않으므로, 도 3a 및 도 3b에 도시된 공정은 생략될 수 있다. 이하의 논의는 반도체 물질(50A)은 영역(300)에 형성되고, 반도체 물질(50B)은 영역(200)에 형성되지 않는 기판(50)에 대한 실시예 구성을 사용하고, 본 발명개시에 도시된 공정은 상기 설명한 바와 같은 다른 기판 구성에도 적용될 수 있다는 것을 이해해야 한다. 이하의 논의에서, 기판(51)은 기판(50) 및 형성되는 경우 반도체 물질(50A/50B)을 지칭하는 데 사용된다.
반도체 물질(50A 또는 50B)(예를 들어, 에피택셜 반도체 물질)은 기판(50)의 격자 상수보다 크거나 실질적으로 동일하거나 작은 격자 상수를 가질 수 있다. 반도체 물질(50A 또는 50B)의 격자 상수는 결과적인 FinFET의 전도성 유형(예를 들어, N 형 또는 P 형)에 의해 선택된 물질(들)에 의해 결정된다. 또한, PMOS 영역의 물질과는 상이한 물질을 NMOS 영역에서 에피택셜 성장시키는 것이 유리할 수 있다. 다양한 실시예들에서, 반도체 물질(예를 들어, 50A, 50B)은 실리콘 게르마늄, 실리콘 탄화물, 순수하거나 실질적으로 순수한 게르마늄, III-V 족 화합물 반도체, II-VI 족 화합물 반도체 등을 포함할 수 있다. 예를 들어, III-V 족 화합물 반도체를 형성하기 위해 사용 가능한 물질은 InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함하지만, 이들로 한정되는 것은 아니다.
다음으로, 도 4a 내지 도 4c에 도시된 바와 같이, 기판(51)은 반도체 핀(64)(핀으로도 지칭됨)을 형성하도록 패턴화된다. 도 4a는 핀(64)이 형성된 후의 FinFET 디바이스(100)의 평면도를 도시한다. 도 4b 및 도 4c는 각각 도 4a의 FinFET 디바이스(100)의 단면(F-F) 및 단면(E-E)를 따른 단면도를 도시한다. 도 4a에 도시된 바와 같이, 각각의 핀(64)은 영역(200) 내의 부분(64A) 및 영역(300) 내의 부분(64B)을 포함한다. 부분(64A) 및 부분(64B)은 동일한 처리 단계(예를 들어, 동일한 패턴화 공정)에서 형성될 수 있으며, 그 세부 사항은 도 4b 및 도 4c를 참조하여 이하에 설명된다.
도 4b 및 도 4c를 참조하면, 기판(51)은, 예를 들어, 포토 리소그래피 및 에칭 기술을 사용하여 패턴화된다. 예를 들어, 패드 산화물 층(도시되지 않음) 및 상부의 패드 질화물 층(도시되지 않음)과 같은 마스크 층이 기판(51) 위에 형성된다. 패드 산화물 층은, 예를 들어, 열 산화 공정을 사용하여 형성된 실리콘 산화물을 포함하는 박막일 수 있다. 패드 산화물 층은 기판(51)과 상부의 패드 질화물 층 사이에서 접착 층으로서의 역할을 할 수 있다. 일부 실시예들에서, 패드 질화물 층은 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 탄질화물 또는 이들의 조합 등으로 형성되며, 예로서 저압 화학적 기상 증착(low-pressure chemical vapor deposition; LPCVD) 또는 플라즈마 강화 화학적 기상 증착(plasma enhanced chemical vapor deposition; PECVD)을 사용하여 형성될 수 있다.
마스크 층은 포토 리소그래피 기술을 사용하여 패턴화될 수 있다. 일반적으로, 포토 리소그래피 기술은 포토 레지스트 물질(도시하지 않음)을 사용하고, 포토 레지스트 물질은 증착, 조사(노광)되고, 포토 레지스트 물질의 일부를 제거하기 위해 현상된다. 남아있는 포토 레지스트 물질은 이 예에서 마스크 층과 같은 하부 물질을 에칭과 같은 후속 공정 단계로부터 보호한다. 이 예에서, 포토 레지스트 물질은 패드 산화물 층 및 패드 질화물 층을 패턴화하는 데 사용되어 패턴화된 마스크(58)를 형성한다. 도 4b 및 도 4c에 도시된 바와 같이, 패턴화된 마스크(58)는 패턴화된 패드 산화물(52) 및 패턴화된 패드 질화물(56)을 포함한다.
패턴화된 마스크(58)는 후속하여 기판(51)을 패턴화하는 데 사용되어 트렌치(61)를 형성하여, 이에 의해, 도 4b 및 도 4c에 도시된 바와 같이 인접한 트렌치 사이에 반도체 핀(64)을 정의한다. 각각의 반도체 핀(64)은 영역(200)(예를 들어, NMOS 영역) 내의 부분(64A)(도 4a 참조) 및 영역(300)(예를 들어, PMOS 영역) 내의 부분(64B)(도 4a 참조)을 갖는다. 부분(64A)은 예를 들어 N 형 FinFET을 형성하는 데 사용될 수 있고, 부분(64B)은 예를 들어 P 형 FinFET을 형성하는 데 사용될 수 있다. 이하의 논의에서, 핀(64)의 부분(64A)은 핀(64A)으로 지칭될 수 있고, 핀(64)의 부분(64B)은 핀(64B)으로 지칭될 수 있다.
일부 실시예들에서, 반도체 핀(64)은, 예를 들어, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 또는 이들의 조합 등을 사용하여 기판(51) 내에 트렌치를 에칭함으로써 형성된다. 에칭은 이방성일 수 있다. 일부 실시예들에서, 트렌치는 서로 평행한 스트립(위에서 볼 때)일 수 있고, 서로에 대하여 밀접하게 이격될 수 있다. 일부 실시예들에서, 트렌치는 연속적일 수 있고, 반도체 핀(64)을 둘러쌀 수 있다.
핀(64)은 임의의 적합한 방법에 의해 패턴화될 수 있다. 예를 들어, 핀(64)은 이중 패터닝 또는 다중 패터닝 공정을 포함하는 하나 이상의 포토 리소그래피 공정을 사용하여 패턴화될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정은 포토 리소그래피 및 자기 정렬 공정을 결합하여, 예를 들어 단일의 직접 포토 리소그래피 공정을 사용하여 얻을 수 있는 것보다 작은 피치를 갖는 패턴을 생성하게 한다. 예를 들어, 일 실시예에서, 희생 층이 기판 위에 형성되고, 포토 리소그래피 공정을 사용하여 패턴화된다. 스페이서가 자기 정렬 공정을 사용하여 패턴화된 희생 층 옆에 형성된다. 그런 다음, 희생 층은 제거되고, 그 후 남아있는 스페이서 또는 맨드릴은 핀을 패턴화하는 데 사용될 수 있다.
영역(300) 내의 기판(50)의 상부가 반도체 물질(50A)로 대체된다는 것을 상기한다. 따라서, 트렌치(61)의 바닥이 반도체 물질(50A)과 기판(50) 사이의 계면(63)에 대해 어느 위치에 있는지에 따라(예를 들어, 계면(63)에, 계면(63) 위에, 또는 계면(63) 아래에), 핀(64B)은 하나 이상의 물질들을 포함할 수 있다. 도 4c의 예에서, 트렌치(61)의 바닥은 계면(63) 아래로 연장되고, 따라서 핀(64B)은 반도체 물질(50A)(예를 들어, 실리콘 게르마늄)로 형성된 계면(63) 위의 제 1 부분, 및 기판(50)의 물질(예를 들어, 실리콘)로 형성된 계면(63) 아래의 제 2 부분을 갖는다. 도 4b의 도시된 예에서, 핀(64A)은 전체적으로 기판(50)의 물질(예를 들어, 실리콘)로 형성된다. 다른 실시예들에서, 트렌치(61)의 바닥은 계면(63)에 또는 그 위로 연장되고, 따라서 핀(64B)은 전체적으로 반도체 물질(50A)(예를 들어, 실리콘 게르마늄)로 형성되고, 핀(64A)은 전체적으로 기판(50)의 물질(예를 들어, 실리콘)로 형성된다.
핀(64)의 구조물 및 형성 방법의 변형이 가능하고, 이는 본 발명개시의 범위 내에 포함되도록 완전히 의도된다. 예를 들어, 도 4a 내지 도 4c는 2개의 핀(64)이 형성되는 것을 도시하지만, 2개보다 많거나 적은 핀이 형성될 수 있다. 다른 예로서, 핀(64)은 기판(50)을 에칭하여 제 1 복수의 핀(후속 공정에서 이의 적어도 일부가 제거되고 대체될 것이다)을 형성하고, 제 1 복수의 핀 주위에 격리 물질를 형성하고, 제 1 복수의 핀의 일부분(예를 들어, 영역(300) 내의 부분)을 제거하여 격리 물질 내에 리세스를 형성하고, 리세스 내에 반도체 물질(들)을 에피택셜 성장시켜 핀(64)을 형성함으로써 형성될 수 있다.
다음으로, 도 5a 내지 도 5f에 도시된 바와 같이, 기판(50) 위에 그리고 핀(64)의 양 측면들 상에 격리 영역(62)이 형성되고, 핀(64) 위에 더미 게이트 구조물(75)(예를 들어, 75A 및 75B)이 형성된다. 도 5a는 FinFET 디바이스(100)의 평면도이고, 도 5b 및 도 5c는 각각 도 5a의 FinFET 디바이스(100)의 단면(F-F) 및 단면(E-E)을 따른 단면도이다. 도 5d 및 도 5e는 각각 도 5a의 FinFET 디바이스(100)의 단면(H-H) 및 단면(G-G)을 따른 단면도이고, 도 5f는 도 5a의 FinFET 디바이스(100)의 단면(I-I)을 따른 단면도이다.
도 5b 및 도 5c를 참조하면, 격리 영역(62)은 절연 물질로 트렌치(61)를 충전하고, 절연 물질을 리세스함으로써 형성된다. 절연 물질은 실리콘 산화물, 질화물, 또는 이들의 조합 등과 같은 산화물일 수 있고, 고밀도 플라즈마 화학적 기상 증착(high density plasma chemical vapor deposition; HDP-CVD), 유동성 CVD(flowable CVD; FCVD)(예컨대, 산화물과 같은 다른 물질로 변환시키기 위해 원격 플라즈마 시스템 및 후 경화에서의 CVD 기반 물질 증착) 또는 이들의 조합 등에 의해 형성될 수 있다. 다른 절연 물질 및/또는 다른 형성 공정이 사용될 수 있다. CMP와 같은 평탄화 공정이 과도한 절연 물질을 제거하고, 동일 평면 상에 있는 반도체 핀(64)의 상부 표면 및 격리 물질의 상부 표면을 형성할 수 있다(도시되지 않음). 패턴화된 마스크(58)(도 4b 및 도 4c 참조)는 CMP 공정에 의해 제거될 수 있다.
일부 실시예들에서, 격리 영역(62)은 격리 영역(62)과 기판(50)/핀(64) 사이의 계면에 라이너, 예를 들어, 라이너 산화물(도시되지 않음)을 포함한다. 일부 실시예들에서, 라이너 산화물은 기판(50)과 격리 영역(62) 사이의 계면에서 결정 결함을 감소시키기 위해 형성된다. 유사하게, 라이너 산화물은 또한 반도체 핀(64)과 격리 영역(62) 사이의 계면에서 결정 결함을 감소시키기 위해 사용될 수 있다. 라이너 산화물(예컨대, 실리콘 산화물)은 기판(50) 및/또는 핀(64)의 표면층의 열 산화를 통해 형성된 열 산화물일 수 있지만, 임의의 적합한 방법이 또한 라이너 산화물을 형성하는 데 사용될 수도 있다.
다음으로, 절연 물질은 리세스되어 좁은 트렌치 격리(shallow trench isolation; STI) 영역과 같은 격리 영역(62)을 형성한다. 절연 물질은 반도체 핀(64A/64B)의 상부가 이웃하는 격리 영역(62)으로부터 돌출되도록 리세스된다. 격리 영역(62)의 상부 표면은, 평면(도시됨), 볼록면, 오목면(예컨대, 디싱), 또는 이들의 조합을 가질 수 있다. 격리 영역(62)의 상부 표면은 적절한 에칭에 의해 평평하게, 볼록하게 및/또는 오목하게 형성될 수 있다. 격리 영역(62)은 격리 영역(62)의 물질에 선택적인 허용 가능한 에칭 공정을 사용하여 리세스될 수 있다. 예를 들어, CERTAS® 에칭 또는 Applied Materials SICONI 툴 또는 희석된 플루오르화 수소산(dilute hydrofluoric acid; dHF)을 사용하는 화학적 산화물 제거가 사용될 수 있다.
도 5a 내지 도 5c는 반도체 핀(64) 위에 더미 게이트 구조물(75)의 형성을 도시한다. 일부 실시예들에서, 더미 게이트 구조물(75)은 게이트 유전체(66) 및 게이트(68)를 포함한다. 더미 게이트 구조물(75)을 형성하기 위해, 반도체 핀(64)(예컨대, 64A 및 64B) 및 격리 영역(62) 상에 유전체 층이 형성된다. 유전체 층은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 이들의 다층 등일 수 있고, 허용 가능한 기술에 따라 증착(도시됨) 또는 열 성장(도시되지 않음)될 수 있다. 유전체 층의 형성 방법은 분자 빔 증착(Molecular-Beam Deposition; MBD), 원자 층 증착(Atomic Layer Deposition; ALD), 플라즈마 강화 CVD(PECVD) 등을 포함할 수 있다.
게이트 층이 유전체 층 위에 형성되고, 마스크 층이 게이트 층 위에 형성된다. 게이트 층은 유전체 층 위에 증착될 수 있고, 그런 다음 CMP에 의해 평탄화될 수 있다. 마스크 층은 게이트 층 위에 증착될 수 있다. 게이트 층은, 예를 들어, 폴리 실리콘으로 형성될 수 있지만, 다른 물질들이 또한 사용될 수 있다. 마스크 층은, 예를 들어, 실리콘 질화물 등으로 형성될 수 있다.
층들(예를 들어, 유전체 층, 게이트 층, 및 마스크 층)이 형성된 이후에, 마스크 층은 마스크(70)를 형성하기 위해 허용 가능한 포토 리소그래피 및 에칭 기술을 사용하여 패턴화될 수 있다. 그런 다음, 일부 실시예들에서, 마스크(70)의 패턴은 허용 가능한 에칭 기술에 의해 게이트 층 및 유전체 층에 전사되어 각각 게이트(68) 및 게이트 유전체(66)를 형성하고, 게이트(68) 및 게이트 유전체(66)는 반도체 핀(64)의 각 채널 영역을 커버한다. 다른 실시예들에서, 마스크(70)의 패턴은 게이트 층으로 전사되어 게이트(68)를 형성하지만, 유전체 층으로는 전사되지는 않는다. 다시 말해서, 일부 실시예들에서, 유전체 층은 마스크(70)에 의해 패턴화되지 않으며, 이 경우 유전체 층은 게이트 유전체(66) 또는 유전체 층(66)으로 지칭될 수 있다. 이하의 논의는 유전체 층이 마스크(70)에 의해 패턴화되지 않은 예를 사용하지만, 본 발명개시의 원리는 또한 유전체 층이 마스크(70)에 의해 패턴화되는 실시예에도 적용된다. 게이트(68)는 개개의 반도체 핀(64)의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수 있다. 도 5a에 도시된 바와 같이, 게이트 구조물(75A)은 영역(200) 내의 핀(64A) 위에 형성되고, 게이트 구조물(75B)은 영역(300) 내의 핀(64B) 위에 형성된다.
도 5d 및 도 5e는 각각 도 5a의 FinFET 디바이스(100)의 단면(H-H) 및 단면(G-G)을 따른 단면도를 도시한다. 게이트 구조물(75A 및 75B)은 이 단면에서 보이지 않을 수 있다. 도 5e의 예에서, 계면(63)은 격리 영역(62)의 상부 표면(62U)보다 기판(50)의 주요 상부 표면(50U)으로부터 더 멀리 연장된다.
도 5f는 도 5a의 FinFET 디바이스(100)의 단면(I-I)을 따른 단면도를 도시한다. 도 5f에 도시된 바와 같이, 게이트 구조물(75A)은 영역(200) 내의 핀(64A) 위에 형성되고, 게이트 구조물(75B)은 영역(300) 내의 핀(64B) 위에 형성된다.
도 6a 내지 도 6c, 도 7a 내지 도 7c, 도 8a 내지 도 8c, 도 9a 내지 도 9c, 도 10a 내지 도 10c, 도 11a 내지 도 11c, 도 12a 내지 도 12c는 도 5a 내지 도 5f에 도시된 FinFET 디바이스(100)의 추가 처리를 도시한다. 특히, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a 및 도 12a는 제조의 다양한 단계에서의 FinFET 디바이스(100)의 단면(I-I)(도 5a 참조)을 따른 단면도를 도시한다. 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b 및 도 12b는 FinFET 디바이스(100)의 단면(H-H)(도 5a 참조)을 따른 상응하는 단면도를 도시하며, 도 6c, 도 7c, 도 8c, 도 9c, 도 10c, 도 11c 및 도 12c는 FinFET 디바이스(100)의 단면(G-G)(도 5a 참조)을 따른 상응하는 단면도를 도시한다.
다음으로, 도 6a 내지 도 6c에 도시된 바와 같이, 제 1 스페이서 층(86) 및 제 2 스페이서 층(84)이 도 5a 내지 도 5f에 도시된 구조물 위에 연속적으로 형성된다. 제 1 스페이서 층(86) 및 제 2 스페이서 층(84)은 컨포멀하게 형성될 수 있다. 일부 실시예들에서, 제 1 스페이서 층(86)은 로우-K 유전체 물질을 포함하고, 따라서 로우-K 스페이서 층으로 지칭될 수 있다. 제 1 스페이서 층(86)은 실리콘 산탄화물(SiOC), 실리콘 산탄질화물(SiOCN) 또는 실리콘 탄질화물(SiCN)과 같은 적절한 물질로 형성될 수 있다. 제 1 스페이서 층(86)의 두께는 약 2nm 내지 약 5nm의 범위일 수 있다. 일부 실시예들에서, 제 2 스페이서 층(84)은 질화물이 풍부한 유전체 물질을 포함한다. 제 2 스페이서 층(84)은 실리콘 질화물(SiN) 또는 실리콘 탄질화물(SiCN)과 같은 적절한 물질로 형성될 수 있다. 제 2 스페이서 층(84)의 두께는 약 3nm 내지 약 5nm의 범위일 수 있다. 제 1 스페이서 층(86) 및 제 2 스페이서 층(84)을 형성하기 위해, PVD, CVD 및 ALD와 같은 임의의 적합한 증착 방법이 사용될 수 있다.
일부 실시예들에 따르면, 제 1 스페이서 층(86)의 제 1 물질은 제 2 스페이서 층(84)의 제 2 물질과는 상이한 것으로 선택되어 후속 공정에서 제 1 스페이서 층(86)과 제 2 스페이서 층(84) 사이에 에칭 선택도를 제공한다. 예를 들어, 제 2 스페이서 층(84)이 SiN으로 형성되는 경우, 제 1 스페이서 층(86)은 SiOC, SiOCN 또는 SiCN으로 형성될 수 있다. 다른 예로서, 제 2 스페이서 층(84)이 SiCN으로 형성되는 경우, 제 1 스페이서 층(86)은 SiOC 또는 SiOCN으로 형성될 수 있다.
다음으로, 도 7a 내지 도 7c에 도시된 바와 같이, 포토 레지스트와 같은 광감성 층일 수 있는 마스크 층이 CVD, PVD, 스핀 코팅 또는 다른 적절한 증착 방법을 사용하여 도 6a 내지 도 6c에 도시된 구조물 위에 형성된다. 그런 다음, 마스크 층은 패턴화된 마스크(88)를 형성하기 위해, 예를 들어, 포토 리소그래피 및/또는 패턴화 기술을 사용하여 패턴화된다. 도 7a 내지 도 7c에 도시된 바와 같이, 패턴화된 마스크(88)는 영역(200)을 커버하지만, 영역(300)을 노출시킨다. 따라서, 패턴화된 마스크(88)는 도 8a 내지 도 8c 및 도 9a 내지 도 9c를 참조하여 설명된 후속하는 에칭 공정으로부터 영역(200)을 차폐한다.
다음으로, 도 8a 내지 도 8c에 도시된 바와 같이, 에칭 공정이 수행되어 영역(300) 내의 제 2 스페이서 층(84)의 부분을 제거한다. 일부 실시예들에서, 제 2 스페이서 층(84)의 부분을 제거하는 데 사용되는 에칭 공정은 건식 에칭 공정과 같은 이방성 에칭 공정이다. 예를 들어, 일산화탄소(CO), 테트라플루오로메탄(CF4), 산소(O2), 오존(O3) 또는 이들의 조합을 사용하는 플라즈마 에칭 공정이 수행되어 영역(300)(예를 들어, PMOS 영역) 내의 노출된 제 2 스페이서 층(84)을 제거할 수 있다. 일부 실시예들에서, 플라즈마 에칭 공정은 제 1 스페이서 층(86) 위의 제 2 스페이서 층(84)에 대해 높은 에칭 선택도(예를 들어, 더 높은 에칭 속도를 가짐)를 갖는다. 일부 실시예에서, 플라즈마 에칭 공정에서 사용되는 플라즈마(예를 들어, CF4 플라즈마)는 제 2 스페이서 층(84)을 제거하기 위해 제 2 스페이서 층(84)과 화학적으로 반응한다. 일부 실시예들에서, 이방성 에칭 공정은 핀(64B)의 상부 표면 및 측벽 위의 제 2 스페이서 층(84)을 제거하여(도 8c 참조), 핀(64B)의 상부 표면 및 측벽 위의 제 1 스페이서 층(86)이 노출되도록 한다. 이방성 에칭 공정은 또한 영역(300) 내의 제 1 스페이서 층(86)의 상부를 제거할 수 있다. 도 8a에 도시된 바와 같이, 이방성 에칭 공정은 게이트 구조물(75B)의 상부 표면 위의 (예를 들어, 마스크(70) 위의) 제 2 스페이서 층(84)의 부분 및 제 1 스페이서 층(86)의 부분을 제거하여, 마스크(70)가 노출되도록 한다. 또한, 핀(64B)의 상부 표면 위의 제 1 스페이서 층(86)은 박막화되거나(도 8a 참조) 제거될 수 있다(도시되지 않음).
플라즈마 에칭 공정의 이방성(예를 들어, DC 바이어스 사용)으로 인해 및/또는 부산물(예를 들어, 폴리머)이 플라즈마 에칭 공정 동안 게이트 구조물(75B)의 측벽 상에 형성되는 것으로 인해, 도 8a에 도시된 바와 같이, 플라즈마 에칭 공정 이후에 게이트 구조물(75B)의 측벽을 따른 제 2 스페이서 층(84)의 부분(예를 들어, 84R)은 남는다(예를 들어, 플라즈마 에칭 공정의 부산물에 의해 제공되는 보호로 인해). 게이트 구조물(75B)의 측벽을 따른 제 2 스페이서 층(84)의 남아있는 부분(84R)은 후속 에칭 공정으로부터 남아있는 부분(84R)과 게이트 구조물(75B) 사이에 배치된 제 1 스페이서 층(86)의 부분을 유리하게 보호하여, 남아있는 부분(84R)과 게이트 구조물(75B) 사이의 제 1 스페이서 층(86)의 부분은 후속 에칭 공정 이후에 남아있어서 게이트 구조물(75B)의 스페이서의 역할을 하도록 한다.
예시적인 실시예에서, 이방성 에칭 공정은 제 1 플라즈마 에칭 단계에 이어 제 2 플라즈마 에칭 단계를 포함하는 플라즈마 에칭 공정이다. 제 1 플라즈마 에칭 단계는 테트라플루오로메탄(CF4)을 사용하여 수행되고, 제 2 플라즈마 에칭 단계는 산소(O2)를 사용하여 수행된다. 일부 실시예들에서, 제 1 플라즈마 에칭 단계는 폴리머와 같은 부산물을 생성할 수 있고, 이 폴리머는 게이트 구조물(75B)의 상부 표면 및 측벽을 커버하여, 제 1 플라즈마 에칭 단계 동안 게이트 구조물(75B)에 대한 손상(예를 들어, 게이트 구조물의 측벽의 에칭)을 유리하게 감소키거나 방지할 수 있다. 제 1 플라즈마 에칭 단계 후에, 제 2 플라즈마 에칭 단계에서 사용된 O2 플라즈마는 제 1 플라즈마 에칭 단계에 의해 생성된 폴리머 부산물을 제거한다.
일부 실시예들에서, 플라즈마 에칭 공정의 제 1 플라즈마 에칭 단계 및 제 2 플라즈마 에칭 단계는 동일한 온도 및 동일한 압력하에 수행된다. 일부 실시예들에서, 플라즈마 에칭 공정의 온도는 약 30℃ 내지 약 65℃의 범위이고, 플라즈마 에칭 공정의 압력은 약 4 밀리토르(mTorr) 내지 약 50mTorr의 범위이다. 제 1 플라즈마 에칭 단계에서의 CF4의 유량은 약 100sccm(standard cubic centimeter per minute) 내지 약 200sccm의 범위일 수 있다. 제 2 플라즈마 에칭 단계에서 O2의 유량은 약 100sccm 내지 약 200sccm의 범위일 수 있다. 질소, 아르곤 등과 같은 캐리어 가스가 플라즈마를 운반하기 위해 사용될 수 있다. 제 1 플라즈마 에칭 단계의 각 사이클은 약 5초 내지 약 15초 범위의 지속 기간 동안 수행될 수 있다. 제 2 플라즈마 에칭 단계의 각 사이클은 약 5초 내지 약 15초 범위의 지속 기간 동안 수행될 수 있다. 제 1 플라즈마 에칭 단계 및 제 2 플라즈마 에칭 단계의 사이클의 수는, 예를 들어, 제거될 스페이서 층(예를 들어, 84)의 두께에 의존할 수 있다.
다음으로, 도 9a 내지 도 9c에 도시된 바와 같이, 다른 에칭 공정이 수행되어 영역(300) 내의 제 1 스페이서 층(86)의 부분을 제거한다. 일부 실시예들에서, 제 1 스페이서 층(86)을 제거하기 위해 사용되는 다른 에칭 공정은 습식 에칭 공정, 예를 들어 에천트를 사용하는 화학적 에칭 공정이다. 에천트는 제 2 스페이서 층(84)에 비해 제 1 스페이서 층(86)에 대해 높은 에칭 선택도(예를 들어, 더 높은 에칭 속도를 가짐)를 가질 수 있다. 따라서, 제 2 스페이서 층(84)(예를 들어, 84R)을 실질적으로 공격하지 않으면서, 제 1 스페이서 층(86)은 제거될 수 있다. 예를 들어, 희석된 플루오르화 수소산(dHF), 과산화수소(H2O2), 오존(O3), 인산(H3PO4), 표준(STD) 세정액(이는 탈이온수(DIW), 수산화 암모늄(NH4OH) 및 과산화수소(H2O2)를 포함하는 혼합물) 또는 이들의 조합을 사용하는 습식 에칭 공정이 영역(300) 내의 노출된 제 1 스페이서 층(86)을 제거하기 위해 수행될 수 있다. 일부 실시예들에서, 습식 에칭 공정은 영역(300) 내의 노출된 제 1 스페이서 층(86)을 완전히 제거하여, 도 9c에 도시된 바와 같이, 핀(64B)의 상부 표면(64BU) 및 핀(64B)의 측벽(예컨대, 격리 영역(62)의 상부 표면(62U) 위의 핀(64B)의 측벽)은 습식 에칭 공정 후에 노출된다. 제 2 스페이서 층(84)의 남아있는 부분(84R)으로 인해, 게이트 구조물(75B)의 측벽을 따르는 제 1 스페이서 층(86)의 부분은 습식 에칭 공정 후에 남는다는 것을 유념한다.
일부 실시예들에서, 습식 에칭 공정은 순차적으로 수행되는 제 1 단계, 제 2 단계, 제 3 단계 및 제 4 단계를 포함한다. 다시 말해서, 습식 에칭 공정의 제 2 단계는 습식 에칭 공정의 제 1 단계 후에 수행되고, 습식 에칭 공정의 제 3 단계는 습식 에칭 공정의 제 2 단계 후에 수행되며, 습식 에칭 공정의 제 4 단계는 습식 에칭 공정의 제 3 단계 후에 수행된다. 특히, 제 1 단계는 과산화수소(H2O2) 및 오존(O3)을 포함하는 혼합물을 사용하여 수행되고, 제 2 단계는 희석된 플루오르화 수소산(dHF)을 사용하여 수행되고, 제 3 단계는 인산(H3PO4)을 사용하여 수행되며, 제 4 단계는 탈이온수(DIW), 수산화 암모늄(NH4OH) 및 과산화수소(H2O2)를 포함하는 혼합물인 STD 세정액을 사용하여 수행된다. 상기 설명된 바와 같이, 제 1 단계, 제 2 단계, 제 3 단계 및 제 4 단계를 수행함으로써, 제 1 스페이서 층(86)의 제거 공정은 정확하게 제어될 수 있다.
도 10a 내지 도 10c에 도시된 바와 같이, 에피택셜 소스/드레인 영역(80B)이 금속 유기 CVD(metal-organic CVD; MOCVD), 분자 빔 에피택시(molecular beam epitaxy; MBE), 액상 에피택시(liquid phase epitaxy; LPE), 기상 에피택시(vapor phase epitaxy; VPE), 선택적 에피택셜 성장(selective epitaxial growth; SEG) 또는 이들의 조합 등과 같은 적절한 방법을 사용하여 핀(64B)의 노출된 상부 표면(64BU)(도 9c 참조) 및 노출된 측벽 위에 형성된다. 에피택셜 소스/드레인 영역(80B)은 핀(64B)의 상부 표면으로부터 상승된 표면을 가질 수 있고, 패싯(facet)을 가질 수 있다. 도 10c에 도시된 바와 같이, 인접한 핀(64B)의 소스/드레인 영역(80B)은 연속적인 에피택셜 소스/드레인 영역(80B)을 형성하도록 병합된다. 에피택셜 소스/드레인 영역(80B)이 형성된 후에, 패턴화된 마스크(88)는 애싱과 같은 적절한 공정을 사용하여 제거된다.
도 10a 내지 도 10c에 도시되지 않았지만, 에피택셜 소스/드레인 영역(80B)이 형성되기 전에 핀(64B)에 저농도 도핑된 드레인(light doped drain; LDD) 영역이 형성될 수 있다. LDD 영역은 플라즈마 도핑 공정에 의해 형성될 수 있다. 플라즈마 도핑 공정은 LDD 영역을 형성하기 위해 핀(64B) 내에 P 형 불순물(P 형 디바이스 용)과 같은 대응하는 유형의 불순물을 주입할 수 있다. 예를 들어, 패턴화된 마스크(88)는 핀(64B)의 LDD 영역 내에 P 형 불순물이 주입되는 동안 영역(200)(예를 들어, NMOS 영역)을 차폐할 수 있다.
일부 실시예들에서, 영역(300) 내의 결과적인 FinFET는 p 형 FinFET이고, 소스/드레인 영역(80B)은 SiGe, 및 붕소 또는 인듐과 같은 p 형 불순물을 포함한다. 에피택셜 소스/드레인 영역(80B)은 도펀트가 주입된 후에 어닐링이 이어질 수 있다. 소스/드레인 영역(80B)은 대략 1E19 cm-3 내지 대략 1E21 cm-3의 범위에 있는 불순물(예를 들어, 도펀트) 농도를 가질 수 있다. 일부 실시예들에서, 에피택셜 소스/드레인 영역(80B)은 성장 동안 인시츄 도핑될 수 있다.
에피택셜 소스/드레인 영역(80B)은 핀(64B)의 노출된 측벽 및 노출된 상부 표면(64BU)(도 9c 참조) 상에 직접 형성된다. 이는 도 11a 내지 도 11c를 참조하여 아래에 논의되는 에피택셜 소스/드레인 영역(80A)을 형성하는 공정과는 상이하다. 본 발명개시의 공정에 의해 형성된 에피택셜 소스/드레인 영역(80B)은 클래딩 에피택시 구조물을 갖는 것으로 나타난다.
스페이서 층을 위한 다층 구조물(예를 들어, 제 1 스페이서 층(86) 및 제 2 스페이서 층(84))로 인해 그리고 개시된 특정 에칭 공정(예를 들어, 상기 논의된 바와 같은 건식 에칭 이후의 습식 에칭)으로 인해, 핀(64B)의 측벽 및 상부 표면 위의 제 1 스페이서 층(86) 및 제 2 스페이서 층(84)은 완전히 제거된다. 결과적으로, 에피택셜 소스/드레인 영역(80B)은 큰 부피를 가질 수 있고, 이는 예로서 낮은 드레인 유기 장벽 손실(drain induced barrier loss; DIBL), 큰 온 전류(Ion), 후속적으로 형성되는 소스/드레인 콘택에 대한 낮은 접촉 저항, 및 개선된 디바이스 신뢰성을 야기한다. 또한, 게이트 구조물(75B) 및 핀(64B)에 대한 손상이 감소된다. 예를 들어, 핀 상부 손실이 감소되고, 핀(64B)의 측벽의 손상(예를 들어, 에칭)이 감소되며, 핀(64B)의 임계 치수(CD)가 더욱 양호하게 제어된다. 다른 예로서, 게이트 구조물(75B)의 측벽 상의 제 1 스페이서 층(86) 및 제 2 스페이서 층(84)의 부분(예를 들어, 84R)이 상기 개시된 에칭 공정 후에 남아있기 때문에, 게이트 구조물(75B)에 대한 손상이 감소되거나 회피되며, 게이트 구조물(75B)의 두께는 잘 제어된다. 또한, 본 명세서에 개시된 구조물 및 방법은 격리 영역(62)의 내부 부분(예를 들어, 인접한 핀(64B) 사이의 부분)과 격리 영역(62)의 외부 부분(예컨대, 인접한 핀(64B) 사이에 있지 않은 부분) 간의 로딩 효과를 감소시킨다. 예를 들어, 본 명세서에 개시된 스페이서 층을 위한 다층 구조물 및 특정 에칭 공정을 사용함으로써, 격리 영역(62)의 내부 부분의 상부 표면과 격리 영역(62)의 외부 부분의 상부 표면 사이의 거리는 25nm에서 5nm로 감소될 수 있다.
다음으로, 도 11a 내지 도 11c에서, 영역(200) 내의 제 2 스페이서 층(84) 및 영역(300) 내의 제 2 스페이서 층(84)의 남아있는 부분(84R)은 에칭 공정과 같은 적절한 공정을 사용하여 제거된다. 인산(H3PO4)과 같은 적절한 에천트가 에칭 공정에 사용될 수 있다. 다음으로, 영역(200) 내의 제 1 스페이서 층(86)은, 예를 들어, 등방성 에칭 공정을 사용하여 패턴화되어, 게이트 구조물(75A)의 상부 표면 위의 그리고 핀(64A)의 상부 표면 위의 제 1 스페이서 층(86)의 부분을 제거한다. 영역(200) 내의 제 1 스페이서 층(86)이 패턴화되는 동안, 패턴화된 포토 레지스트와 같은 패턴화된 마스크 층(도시되지 않음)이 영역(300)을 커버하기 위해 사용될 수 있다. 그런 다음, 패턴화된 마스크 층은 애싱과 같은 적절한 방법을 사용하여 제거된다. 상기 설명된 바와 같이 제 1 스페이서 층(86)을 패턴화한 후에, 게이트 구조물(75A 및 75B)의 측벽을 따르는 것과 같은 제 1 스페이서 층(86)의 남아있는 부분(도 11a 참조)은 대응하는 게이트 구조물의 게이트 스페이서(예를 들어, 로우-K 게이트 스페이서)로서 사용될 것이다. 그러므로, 게이트 구조물(75A 및 75B)의 측벽을 따르는 제 1 스페이서 층(86)의 부분은 이후 스페이서(86)로 지칭될 수 있다.
다음으로, 비록 도시되지 않았지만, 에피택셜 소스/드레인 영역(80A)이 형성되기 전에 핀(64A) 내에 LDD 영역이 형성될 수 있다. LDD 영역은 플라즈마 도핑 공정에 의해 형성될 수 있다. 플라즈마 도핑 공정은 LDD 영역을 형성하기 위해 핀(64A) 내에 N 형 불순물(N 형 디바이스 용)과 같은 대응하는 유형의 불순물을 주입할 수 있다. 예를 들어, 핀(64A)의 LDD 영역 내에 N 형 불순물이 주입되는 동안, 패턴화된 마스크 층(도시되지 않음)이 영역(300)(예를 들어, PMOS 영역)을 차폐하도록 형성될 수 있다. 패턴화된 마스크 층은 LDD 영역이 형성된 후에 제거될 수 있다.
다음으로, 에피택셜 소스/드레인 영역(80A)이 핀(64A)에 형성된다. 소스/드레인 영역(80A)은 리세스를 형성하기 위해 핀(64A)을 에칭(예를 들어, 핀(64A) 내의 LDD 영역을 에칭)하고, 금속 유기 CVD(MOCVD), 분자 빔 에피택시(MBE), 액상 에피택시(LPE), 기상 에피택시(VPE), 선택적 에피택셜 성장(SEG), 또는 이들의 조합 등과 같은 적절한 방법을 사용하여, 리세스 내에 물질을 에피택셜 성장시킴으로써 형성된다.
도 11a에 도시된 바와 같이, 제 2 스페이서 층(84)의 남아있는 부분(84R)(도 10a 참조)의 제거로 인하여, 에피택셜 소스/드레인 영역(80B)과 게이트 구조물(75B)의 스페이서(86) 사이에 갭(87)(예를 들어, 빈 공간)이 형성될 수 있다. 예를 들어, 에피택셜 소스/드레인 영역(80B)은 스페이서(86)로부터 갭(87)만큼 이격될 수 있다. 갭(87)의 폭은 제 2 스페이서 층(84)의 남아있는 부분(84R)의 폭에 의해 결정될 수 있다. 예를 들어, 갭(87)의 폭은 약 0nm 내지 3nm일 수 있지만, 다른 치수도 또한 가능하다. 대조적으로, 에피택셜 소스/드레인 영역(80A)은 게이트 구조물(75A)의 스페이서(86)와 물리적으로 접촉하고, 따라서 일부 실시예들에서는 에피택셜 소스/드레인 영역(80A)과 게이트 구조물(75A)의 스페이서(86) 사이에 갭이 없다. 일부 실시예들에서, 에피택셜 소스/드레인 영역(80B)과 게이트 구조물(75B) 사이의 거리는 에피택셜 소스/드레인 영역(80A)과 게이트 구조물(75A) 사이의 거리보다 크다.
도 11b에 도시된 바와 같이, 핀(64A) 내의 LDD 영역의 에칭은 핀(64A)의 상부 표면(64AU)을 리세스한다. 핀(64A) 내의 LDD 영역의 에칭은 또한 도 11b에 도시된 바와 같이 상부 표면(64AU) 위에 배치된 유전체 층(66)의 부분을 제거할 수 있지만, 다른 실시예들에서는 핀(64A) 내의 LDD 영역의 에칭은 유전체 층(66)을 제거하지 않는다. 도 11b의 도시된 실시예에서, 리세스된 상부 표면(64AU)은 격리 영역(62)의 상부 표면(62U) 위에 있다. 다른 실시예들에서, 핀(64A)의 리세스된 상부 표면은 격리 영역(62)의 상부 표면(62U) 아래(예를 들어, 64AU" 참조)에 있거나 또는 격리 영역(62)의 상부 표면(62U)과 대등(예를 들어, 64AU' 참조)할 수 있다. 도 11b 및 도 11c에 도시된 바와 같이, 핀(64B)의 상부 표면(64BU)은 핀(64A)의 리세스된 상부 표면(64AU/64AU'/64AU")보다 격리 영역(62)의 상부 표면(62U)으로부터 더 멀리 연장된다. 일부 실시예들에서, 상부 표면(64BU)은 리세스된 상부 표면(64AU/64AU'/64AU")보다 약 18nm 내지 약 23nm 더 높다(예를 들어, 상부 표면(62U)으로부터 더 멀리 연장된다).
도 11b를 참조하면, 핀(64A) 내의 LDD 영역의 에칭의 결과로서, 먼저 제 1 스페이서 층(86) 사이의 리세스 내에서 에피택셜 소스/드레인 영역(80A)의 하부가 성장한다. 일단 리세스가 충전되면, 핀(64A) 위에 에피택셜 소스/드레인 영역(80A)의 상부가 형성되고, 연속적인 소스/드레인 영역(80A)을 형성하도록 병합될 수 있다. 일부 실시예들에서, 도 11b에 도시된 바와 같이, 에피택셜 소스/드레인 영역(80A)의 최하부 표면(80AL)이 핀(64A)의 리세스된 상부 표면(64AU/64AU'/64AU")과 접촉한다. 대조적으로, 도 11c에 도시된 바와 같이, 에피택셜 소스/드레인 영역(80B)의 최하부 표면(80BL)이 핀(64B)의 상부 표면(64BU) 아래에 있을 수 있다. 일부 실시예들에서, 에피택셜 소스/드레인 영역(80A)의 최하부 표면(80AL)은 에피택셜 소스/드레인 영역(80B)의 최하부 표면(80BL)보다 낮다(예를 들어, 기판(50)의 주요 상부 표면(50U)에 더 가깝다).
도 11a 및 도 11b에 도시된 바와 같이, 에피택셜 소스/드레인 영역(80A)은 핀(64)의 개개의 표면으로부터 상승된 표면(예컨대, 핀(64A)의 비리세스된 부분 위로 상승됨)을 가질 수 있고, 패싯을 가질 수 있다. 인접한 핀(64A)의 소스/드레인 영역(80A)은 연속적인 에피택셜 소스/드레인 영역(80A)을 형성하도록 병합될 수 있다. 일부 실시예들에서, 영역(200) 내의 결과적인 FinFET는 n 형 FinFET이고, 소스/드레인 영역(80A)은 실리콘 탄화물(SiC), 실리콘 인화물(SiP), 인 도핑된 실리콘 탄화물(SiCP) 등을 포함한다.
에피택셜 소스/드레인 영역(80A)은 도펀트가 주입된 후에 어닐링이 이어질 수 있다. 소스/드레인 영역(80A)은 대략 1E19 cm-3 내지 대략 1E21 cm-3의 범위에 있는 불순물(예를 들어, 도펀트) 농도를 가질 수 있다. 일부 실시예들에서, 에피택셜 소스/드레인 영역은 성장 동안 인시츄 도핑될 수 있다.
다음으로, 도 12a 내지 도 12c에 도시된 바와 같이, 도 11a 내지 도 11c에 도시된 구조물 위에 콘택 에칭 정지 층(contact etching stop layer; CESL)(105)이 형성되고(예를 들어, 컨포멀하게), 그 후에, CESL(105) 위에 제 1 층간 유전체(interlayer dielectric; ILD)(90)가 형성된다. CESL은 TiN과 같은 임의의 적합한 물질을 포함할 수 있고, PVD, CVD 등과 같은 적절한 방법에 의해 형성될 수 있다. 일부 실시예들에서, 제 1 ILD(90)는 실리콘 산화물, 포스포실리케이트 유리(phosphosilicate glass; PSG), 보로실리케이트 유리(borosilicate glass; BSG), 붕소 도핑된 포스포실리케이트 유리(boron-doped phosphosilicate Glass; BPSG), 비도핑된 실리케이트 유리(undoped silicate glass; USG) 등과 같은 유전체 물질로 형성되고, CVD, PECVD 또는 FCVD와 같은 임의의 적합한 방법에 의해 증착될 수 있다. 제 1 ILD(90)의 상부 표면이 게이트(68)의 상부 표면과 대등하도록 제 1 ILD(90)의 상부 표면을 평탄화기 위해 CMP 공정과 같은 평탄화 공정이 수행될 수 있다. 게이트(68)의 상부 표면 위의 마스크(70)(도 11a 참조), 제 1 스페이서 층(86)의 부분 및 CESL(105)의 부분은 CMP 공정에 의해 제거될 수 있다. 따라서, 일부 실시예들에서, CMP 공정 후에, 게이트(68)의 상부 표면은 노출된다. 도 12b 및 도 12c의 예에서, 에피택셜 소스/드레인 영역(80A)(또는 80B)과 그 밑의 격리 영역(62) 사이에 에어 갭이 존재한다.
도 13 내지 도 16은 단면(I-I)을 따른 추가의 공정 단계에서의 FinFET 디바이스(100)의 단면도를 도시한다. 도 13에 도시된 바와 같이, 게이트 라스트 공정(때때로, 대체 게이트 공정으로 지칭됨)이 수행된다. 게이트 라스트 공정에서, 게이트(68) 및 게이트 유전체(66)(도 12a 참조)는 더미 구조물로 간주되어 제거되고, 활성 게이트(대체 게이트라고도 지칭됨) 및 활성 게이트 유전체로 대체된다. 일부 실시예에서, 활성 게이트는 금속 게이트이다.
도 13을 참조하면, 게이트(68) 및 게이트(68) 바로 아래의 게이트 유전체(66)는 에칭 단계(들)에서 제거되어, 각각의 스페이서(86) 사이에 리세스(도시되지 않음)가 형성된다. 리세스는 리세스 내에 게이트 유전체 층(96), 장벽 층(94), 시드 층(92) 및 게이트 전극(98)을 연속적으로 형성함으로써 충전된다.
일부 실시예들에서, 게이트 유전체 층(96)은 리세스(90) 내에 컨포멀하게 형성된다. 게이트 유전체 층(96)은 실리콘 이산화물을 포함할 수 있다. 실리콘 산화물은 적합한 산화 및/또는 증착 방법에 의해 형성될 수 있다. 일부 실시예들에서, 게이트 유전체 층(96)은 하프늄 산화물(HfO2)과 같은 하이-k 유전체 층을 포함할 수 있다. 대안적으로, 하이-k 유전체 층은 TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, 이들의 조합과 같은 다른 하이-k 유전체 또는 다른 적합한 물질을 포함할 수 있다. 하이-k 유전체 층은 ALD, PVD, CVD 또는 다른 적절한 방법들에 의해 형성될 수 있다.
다음으로, 장벽 층(94)이 게이트 유전체 층(96) 위에 컨포멀하게 형성된다. 장벽 층(94)은 후속하여 형성된 게이트 전극(예를 들어, 98)의 물질의 외부 확산을 방지하거나 감소시킬 수 있다. 장벽 층(94)은 티타늄 질화물과 같은 전도성 물질을 포함할 수 있지만, 탄탈룸 질화물, 티타늄, 탄탈룸 등과 같은 다른 물질들이 대안적으로 사용될 수 있다. 장벽 층(94)은 플라즈마 강화 CVD(PECVD)와 같은 CVD 공정을 사용하여 형성될 수 있다. 그러나, 스퍼터링 또는 금속 유기 화학적 기상 증착(metal organic chemical vapor deposition; MOCVD), ALD와 같은 다른 대안적인 공정들이 대안적으로 사용될 수 있다.
다음으로, 시드 층(92)이 장벽 층(94) 위에 컨포멀하게 형성된다. 시드 층은 구리(Cu), 티타늄(Ti), 탄탈룸(Ta), 티타늄 질화물(TiN), 탄탈룸 질화물(TaN) 또는 이들의 조합 등을 포함할 수 있으며, 원자 층 증착(ALD), 스퍼터링, 물리적 기상 증착(PVD) 등에 의해 증착될 수 있다. 일부 실시예들에서, 시드 층은 단일 층 또는 상이한 물질들로 형성된 복수의 서브 층들을 포함하는 복합 층일 수 있는 금속 층이다. 일부 실시예들에 따라, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다.
다음으로, 시드 층 위에 전도성 물질이 형성되어 리세스를 충전하여 게이트 전극(98)을 형성한다. 전도성 물질은 텅스텐을 포함할 수 있지만, 알루미늄, 구리, 루테늄, 은, 금, 로듐, 몰리브덴, 니켈, 코발트, 카드뮴, 아연, 이들의 합금 및 이들의 조합 등과 같은 다른 적합한 물질들이 대안적으로 사용될 수 있다. 전도성 물질은 전기 도금, PVD, CVD 또는 다른 적합한 증착 방법에 의해 형성될 수 있다. CMP와 같은 평탄화 공정이, 예를 들어, 제 1 ILD(90)의 상부 표면 위에 배치된 게이트 유전체 층(96), 장벽 층(94), 시드 층(92) 및 게이트 전극(98)의 과도한 부분을 제거하기 위해 수행될 수 있다. 리세스 내의 게이트 유전체 층(96), 장벽 층(94), 시드 층(92) 및 게이트 전극(98)의 남아있는 부분은 FinFET 디바이스(100)의 대체 게이트(97)를 형성한다.
다음으로, 도 14를 참조하면, 제 2 ILD(95)가 제 1 ILD(90) 위에 증착된다. 일 실시예에서, 제 2 ILD(95)는 유동성 CVD 방법에 의해 형성된 유동성 막이다. 일부 실시예들에서, 제 2 ILD(95)는 PSG, BSG, BPSG, USG 등과 같은 유전체 물질로 형성되고, CVD 및 PECVD와 같은 임의의 적합한 방법에 의해 증착될 수 있다. 제 1 ILD(90) 및/또는 제 2 ILD(95)를 통해 콘택 플러그(102)(도 16 참조)를 위한 콘택 개구부(91 및 93)가 형성된다. 예를 들어, 콘택 개구부(91)는 제 2 ILD(95)를 통해 형성되고 대체 게이트(97)를 노출시키며, 콘택 개구부(93)는 제 1 ILD(90) 및 제 2 ILD(95)를 통해 형성되고, 소스/드레인 영역(80A/80B)을 노출시킨다.
다음으로, 도 15에서, 소스/드레인 영역(80A/80B)에 실리사이드 영역(82)이 형성되고, 실리사이드 영역(82) 및 제 2 ILD(95) 위에 장벽 층(104)이 형성된다. 일부 실시예들에서, 실리사이드 영역(82)은 반도체 물질(예를 들어, 실리콘, 게르마늄)과 반응하여 실리사이드 또는 게르마늄 영역을 형성할 수 있는 금속을 소스/드레인 영역(80A/80B) 위에 증착함으로써 형성된다. 금속은 니켈, 코발트, 티타늄, 탄탈룸, 백금, 텅스텐, 기타 귀금속, 다른 내화 금속, 희토류 금속 또는 그 합금일 수 있다. 그런 다음, 증착된 금속이 소스/드레인 영역(80A/80B)과 반응하여 실리사이드 영역(82)을 형성하도록 열적 어닐링 공정이 수행된다. 열적 어닐링 공정 후에, 미반응 금속은 제거된다.
장벽 층(104)은 실리사이드 영역(82) 및 제 2 ILD(95) 위에 컨포멀하게 형성되어 콘택 개구부(91/93)의 측벽과 바닥을 라이닝한다. 장벽 층(104)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN) 등과 같은 전기 전도성 물질을 포함할 수 있고, 플라즈마 강화 CVD(PECVD)와 같은 CVD를 사용하여 형성될 수 있다. 그러나, 스퍼터링 또는 금속 유기 화학적 기상 증착(MOCVD), 물리적 기상 증착(PVD), 원자 층 증착(ALD)과 같은 다른 대안적인 공정들이 또한 사용될 수 있다.
다음으로, 도 16에서, 장벽 층(104) 위에 시드 층(109)이 형성되고, 시드 층(109) 위에 전기 전도성 물질(110)이 형성된다. 시드 층(109)은 PVD, ALD 또는 CVD에 의해 증착될 수 있고, 텅스텐, 구리 또는 구리 합금으로 형성될 수 있지만, 다른 적절한 방법 및 물질이 대안적으로 사용될 수 있다.
일단 시드 층(109)이 형성되면, 전도성 물질(110)은 시드 층(109) 상에 형성되어 콘택 개구부(91/93)를 충전할 수 있다. 전도성 물질(110)은 텅스텐을 포함할 수 있지만, 알루미늄, 구리, 텅스텐 질화물, 루테늄, 은, 금, 로듐, 몰리브덴, 니켈, 코발트, 카드뮴, 아연, 이들의 합금 및 이들의 조합 등과 같은 다른 적합한 물질들이 대안적으로 사용될 수 있다. 전도성 물질(110)을 형성하기 위해 PVD, CVD, ALD, 도금(예를 들어, 전기 도금) 및 리플로우와 같은 임의의 적합한 증착 방법이 사용될 수 있다.
일단 콘택 개구부(91/93)가 충전되면, 콘택 개구부(91/93) 밖의 과도한 장벽 층(104), 시드 층(109) 및 전도성 물질(110)은 CMP와 같은 평탄화 공정을 통해 제거될 수 있지만, 임의의 적절한 제거 공정이 사용될 수 있다. 따라서, 콘택 플러그(102)는 콘택 개구부(91/93)에 형성된다. 소스/드레인 영역(80A/80B) 위 그리고 대체 게이트(97) 위의 콘택 플러그(102)는 도 16에서 동일한 단면에 도시되어 있지만, 콘택 플러그(102)는 FinFET 디바이스(100)의 상이한 단면에 있을 수 있다.
도 17은 일부 실시예들에 따른, 반도체 디바이스를 형성하는 방법의 흐름도를 도시한다. 도 17에 도시된 실시예 방법은 단지 많은 가능한 실시 방법들 중 하나의 예인 것을 이해해야 한다. 본 발명분야의 당업자는 많은 변화, 대안, 및 수정을 이해할 것이다. 예를 들어, 도 17에 예시된 바와 같은 다양한 단계들이 추가, 제거, 교체, 재배열, 및 반복될 수 있다.
도 17을 참조하면, 단계(1010)에서, 기판 위로 돌출되고 PMOS 영역 및 NMOS 영역을 갖는 제 1 핀이 형성된다. 단계(1020)에서, PMOS 영역 내의 제 1 핀 위에 제 1 게이트 구조물이 형성된다. 단계(1030)에서, 제 1 핀 및 제 1 게이트 구조물 위에 제 1 스페이서 층이 형성된다. 단계(1040)에서, 제 1 스페이서 층 위에 제 2 스페이서 층이 형성된다. 단계(1050)에서, PMOS 영역 내의 제 1 핀의 상부 표면 및 측벽으로부터 제 2 스페이서 층을 제거하기 위해 제 1 에칭 공정이 수행된다. 단계(1060)에서, PMOS 영역 내의 제 1 핀의 상부 표면 및 측벽으로부터 제 1 스페이서 층을 제거하기 위해 제 2 에칭 공정이 수행된다. 단계(1070)에서, PMOS 영역 내의 제 1 핀 위에 제 1 소스/드레인 물질이 에피택셜 성장되고, 제 1 소스/드레인 물질은 PMOS 영역 내의 제 1 핀의 상부 표면 및 측벽을 따라 연장된다.
실시예들은 장점을 달성할 수 있다. 제 1 스페이서 층(86) 및 제 2 스페이서 층(84)을 갖는 개시된 다층 스페이서 구조물은 개시된 에칭 공정(예를 들어, 건식 에칭 이후의 습식 에칭)과 결합되어 핀(64B)의 상부 표면 및 측벽으로부터 스페이서 층(예를 들어, 84 및 86)을 제거하면서, 게이트 구조물(75B)의 측벽 상에 스페이서 층의 부분을 남긴다. 큰 부피를 갖는 클래딩 에피택시 구조물(예를 들어, 80B)이 핀(65B)의 상부 표면 및 측벽 상에 형성되고, 이는 낮은 드레인 유기 장벽 손실(DIBL), 큰 온 전류(Ion), 낮은 접촉 저항, 및 개선된 디바이스 신뢰성을 야기한다. 또한, 게이트 구조물(75B) 및 핀(64B)에 대한 손상이 감소되고, 이는 형성된 FinFET 디바이스의 프로파일의 더욱 양호한 제어를 야기한다. 또한, 격리 영역(62)의 내부 부분과 격리 영역(62)의 외부 부분 사이의 로딩 효과가 감소된다. 다른 장점은 본 발명개시에 의해 가능해진 클래딩 에피택시 구조물로 인한 PMOS 채널의 증가된 변형이다.
일 실시예에서, 방법은 기판 위로 돌출되고 PMOS 영역을 갖는 제 1 핀을 형성하는 단계; PMOS 영역 내의 제 1 핀 위에 제 1 게이트 구조물을 형성하는 단계; 제 1 핀 및 제 1 게이트 구조물 위에 제 1 스페이서 층을 형성하는 단계; 제 1 스페이서 층 위에 제 2 스페이서 층을 형성하는 단계; PMOS 영역 내의 제 1 핀의 상부 표면 및 측벽으로부터 제 2 스페이서 층을 제거하기 위해 제 1 에칭 공정을 수행하는 단계; PMOS 영역 내의 제 1 핀의 상부 표면 및 측벽으로부터 제 1 스페이서 층을 제거하기 위해 제 2 에칭 공정을 수행하는 단계; 및 PMOS 영역 내의 제 1 핀 위에 제 1 소스/드레인 물질을 에피택셜 성장시키는 단계를 포함하고, 제 1 소스/드레인 물질은 PMOS 영역 내의 제 1 핀의 상부 표면 및 측벽을 따라 연장된다. 일 실시예에서, 제 1 스페이서 층 및 제 2 스페이서 층은 상이한 물질로 형성된다. 일 실시예에서, 제 1 에칭 공정을 수행하는 단계는 이방성 에칭 공정을 수행하는 단계를 포함한다. 일 실시예에서, 제 1 에칭 공정을 수행하는 단계 후에, PMOS 영역 내의 제 1 핀의 상부 표면 및 측벽 위의 제 1 스페이서 층은 노출되고, 제 2 스페이서 층의 남아있는 부분은 제 1 게이트 구조물의 측벽을 따라 연장되며, 제 1 스페이서 층은 제 2 스페이서 층의 남아있는 부분과 제 1 게이트 구조물 사이에 있다. 일 실시예에서, 제 2 에칭 공정은 PMOS 영역 내의 제 1 핀의 상부 표면 및 측벽을 노출시킨다. 일 실시예에서, 제 1 에칭 공정을 수행하는 단계는 플라즈마 에칭 공정을 수행하는 단계를 포함하고, 플라즈마 에칭 공정은 제 1 플라즈마 에칭 단계 및 제 2 플라즈마 에칭 단계를 포함하고, 제 1 플라즈마 에칭 단계는 테트라플루오로메탄(CF4)을 사용하여 수행되고, 제 2 플라즈마 에칭 단계는 산소(O2)를 사용하여 수행된다. 일 실시예에서, 제 2 에칭 공정을 수행하는 단계는 화학적 에칭 공정을 수행하는 단계를 포함하고, 화학적 에칭 공정은 순차적으로 수행되는 제 1 단계, 제 2 단계, 제 3 단계 및 제 4 단계를 포함한다. 일 실시예에서, 제 1 단계는 과산화수소(H2O2) 및 오존(O3)을 포함하는 혼합물을 사용하여 수행되고, 제 2 단계는 희석된 플루오르화 수소산(dHF)을 사용하여 수행되고, 제 3 단계는 인산(H3PO4)을 사용하여 수행되며, 제 4 단계는 탈이온수(DIW), 수산화 암모늄(NH4OH) 및 과산화수소(H2O2)를 포함하는 혼합물을 사용하여 수행된다. 일 실시예에서, 제 1 핀은 또한 NMOS 영역을 갖고, 상기 방법은 NMOS 영역 내의 제 1 핀 위에 제 2 게이트 구조물 - 제 2 게이트 구조물 위에 제 1 스페이서 층 및 제 2 스페이서 층이 형성됨 - 을 형성하는 단계; 제 1 에칭 공정을 수행하는 단계 전에 NMOS 영역을 커버하기 위해 패턴화된 마스크 층을 형성하는 단계; 및 제 1 소스/드레인 물질을 에피택셜 성장시키는 단계 후에 패턴화된 마스크 층을 제거하는 단계를 더 포함한다. 일 실시예에서, 상기 방법은 제 1 소스/드레인 물질을 에피택셜 성장시키는 단계 후에, PMOS 영역 및 NMOS 영역 내의 제 2 스페이서 층의 남아있는 부분을 제거하는 단계; 및 NMOS 영역 내의 제 1 핀 위에 제 2 소스/드레인 물질을 에피택셜 성장시키는 단계를 더 포함한다. 일 실시예에서, 제 2 소스/드레인 물질을 에피택셜 성장시키는 단계는 NMOS 영역 내의 제 1 핀의 상부 표면을 노출시키기 위해 제 1 스페이서 층의 일부분을 제거하는 단계; NMOS 영역 내의 제 1 핀의 상부 표면을 리세스하는 단계; 및 NMOS 영역 내의 제 1 핀의 리세스된 상부 표면 위에 제 2 소스/드레인 물질을 에피택셜 성장시키는 단계를 포함한다.
일 실시예에서, 방법은 기판 위로 돌출되고 PMOS 영역 및 NMOS 영역을 갖는 핀을 형성하는 단계; PMOS 영역 내의 핀 위에 제 1 게이트를 형성하는 단계; NMOS 영역 내의 핀 위에 제 2 게이트를 형성하는 단계; 핀, 제 1 게이트 및 제 2 게이트 위에 제 1 스페이서 층을 형성하는 단계; 제 1 스페이서 층 위에 제 1 스페이서 층과는 상이한 제 2 스페이서 층을 형성하는 단계; PMOS 영역을 노출된 상태로 남기면서 NMOS 영역을 커버하기 위해 패턴화된 마스크 층을 형성하는 단계; 패턴화된 마스크 층을 형성하는 단계 후에, PMOS 영역 내의 핀의 상부 표면 및 측벽으로부터 제 2 스페이서 층을 제거하기 위해 제 1 에칭 공정을 수행하는 단계; PMOS 영역 내의 핀의 상부 표면 및 측벽으로부터 제 1 스페이서 층을 제거하여 PMOS 영역 내의 핀의 상부 표면 및 측벽을 노출시키도록 제 2 에칭 공정을 수행하는 단계; 및 PMOS 영역 내의 핀의 상부 표면 및 측벽을 따라 제 1 반도체 물질을 에피택셜 성장시키는 단계를 포함한다. 일 실시예에서, 제 1 스페이서 층은 본질적으로 실리콘 산탄화물, 실리콘 산탄질화물 및 실리콘 탄질화물로부터 구성된 그룹으로부터 선택된 물질을 사용하여 형성되고, 제 2 스페이서 층은 본질적으로 실리콘 질화물 및 실리콘 탄질화물로 구성된 그룹으로부터 선택된 물질을 사용하여 형성된다. 일 실시예에서, 제 1 에칭 공정은 건식 에칭 공정을 포함하고, 제 2 에칭 공정은 습식 에칭 공정을 포함한다. 일 실시예에서, 제 1 에칭 공정을 수행하는 단계는 일산화탄소, 테트라플루오로메탄, 산소 또는 오존을 사용하는 플라즈마 에칭 공정을 수행하는 단계를 포함한다. 일 실시예에서, 상기 방법은 제 1 반도체 물질을 에피택셜 성장시키는 단계 후에, 패턴화된 마스크 층을 제거하는 단계; NMOS 영역 내의 핀의 상부 표면을 리세스하는 단계; 및 NMOS 영역 내의 핀의 리세스된 상부 표면 위에 제 2 반도체 물질을 에피택셜 성장시키는 단계를 더 포함한다.
일 실시예에서, 반도체 디바이스는 기판 위로 돌출되고 제 1 부분 및 제 2 부분을 갖는 핀 - 제 1 부분은 PMOS 영역에 있고, 제 2 부분은 NMOS 영역에 있음 - ; PMOS 영역 내의 핀의 제 1 부분 위의 제 1 게이트 구조물; NMOS 영역 내의 핀의 제 2 부분 위의 제 2 게이트 구조물; 제 1 게이트 구조물의 양 측면들 상에 그리고 핀의 제 1 부분 위의 제 1 에피택셜 소스/드레인 영역 - 제 1 에피택셜 소스/드레인 영역은 PMOS 영역에 있고 핀의 제 1 부분의 제 1 상부 표면 및 제 1 측벽을 따라 연장됨 - ; 및 제 2 게이트 구조물의 양 측면들 상에 그리고 핀의 제 2 부분 위의 제 2 에피택셜 소스/드레인 영역 - 제 2 에피택셜 소스/드레인 영역은 NMOS 영역에 있고 NMOS 영역 내의 핀의 제 2 부분의 제 2 상부 표면 위에 있음 - 을 포함한다. 일 실시예에서, 제 2 에피택셜 소스/드레인 영역의 최하부 표면이 NMOS 영역 내의 핀의 제 2 부분의 제 2 상부 표면과 접촉한다. 일 실시예에서, 반도체 디바이스는 NMOS 영역 내의 핀의 제 2 부분의 양 측벽들 상의 제 1 스페이서를 더 포함하고, PMOS 영역 내의 핀의 제 1 부분의 양 측벽들은 제 1 스페이서가 없다. 일 실시예에서, 핀의 제 1 부분의 제 1 상부 표면은 핀의 제 2 부분의 제 2 상부 표면보다 기판으로부터 더 연장된다.
1) 본 개시의 실시형태에 따른 방법은, 기판 위로 돌출되고 PMOS 영역을 갖는 제 1 핀을 형성하는 단계; 상기 PMOS 영역 내의 상기 제 1 핀 위에 제 1 게이트 구조물을 형성하는 단계; 상기 제 1 핀 및 상기 제 1 게이트 구조물 위에 제 1 스페이서 층을 형성하는 단계; 상기 제 1 스페이서 층 위에 제 2 스페이서 층을 형성하는 단계; 상기 PMOS 영역 내의 상기 제 1 핀의 상부 표면 및 측벽으로부터 상기 제 2 스페이서 층을 제거하기 위해 제 1 에칭 공정을 수행하는 단계; 상기 PMOS 영역 내의 상기 제 1 핀의 상부 표면 및 측벽으로부터 상기 제 1 스페이서 층을 제거하기 위해 제 2 에칭 공정을 수행하는 단계; 및 상기 PMOS 영역 내의 상기 제 1 핀 위에 제 1 소스/드레인 물질을 에피택셜 성장시키는 단계 - 상기 제 1 소스/드레인 물질은 상기 PMOS 영역 내의 상기 제 1 핀의 상부 표면 및 측벽을 따라 연장됨 - 를 포함한다.
2) 본 개시의 실시형태에 따른 방법에 있어서, 상기 제 1 스페이서 층 및 상기 제 2 스페이서 층은 상이한 물질로 형성된다.
3) 본 개시의 실시형태에 따른 방법에 있어서, 상기 제 1 에칭 공정을 수행하는 단계는 이방성 에칭 공정을 수행하는 단계를 포함한다.
4) 본 개시의 실시형태에 따른 방법에 있어서, 상기 제 1 에칭 공정을 수행하는 단계 후에, 상기 PMOS 영역 내의 상기 제 1 핀의 상부 표면 및 측벽 위의 상기 제 1 스페이서 층은 노출되고, 상기 제 2 스페이서 층의 남아있는 부분은 상기 제 1 게이트 구조물의 측벽을 따라 연장되며, 상기 제 1 스페이서 층은 상기 제 2 스페이서 층의 남아있는 부분과 상기 제 1 게이트 구조물 사이에 있다.
5) 본 개시의 실시형태에 따른 방법에 있어서, 상기 제 2 에칭 공정을 수행하는 단계는 상기 PMOS 영역 내의 상기 제 1 핀의 상부 표면 및 측벽을 노출시킨다.
6) 본 개시의 실시형태에 따른 방법에 있어서, 상기 제 1 에칭 공정을 수행하는 단계는 플라즈마 에칭 공정을 수행하는 단계를 포함하고, 상기 플라즈마 에칭 공정은 제 1 플라즈마 에칭 단계 및 제 2 플라즈마 에칭 단계를 포함하고, 상기 제 1 플라즈마 에칭 단계는 테트라플루오로메탄(CF4)을 사용하여 수행되고, 상기 제 2 플라즈마 에칭 단계는 산소(O2)를 사용하여 수행된다.
7) 본 개시의 실시형태에 따른 방법에 있어서, 상기 제 2 에칭 공정을 수행하는 단계는 화학적 에칭 공정을 수행하는 단계를 포함하고, 상기 화학적 에칭 공정은 순차적으로 수행되는 제 1 단계, 제 2 단계, 제 3 단계, 및 제 4 단계를 포함한다.
8) 본 개시의 실시형태에 따른 방법에 있어서, 상기 제 1 단계는 과산화수소(H2O2) 및 오존(O3)을 포함하는 혼합물을 사용하여 수행되고, 상기 제 2 단계는 희석된 플루오르화 수소산(dHF)을 사용하여 수행되고, 상기 제 3 단계는 인산(H3PO4)을 사용하여 수행되며, 상기 제 4 단계는 탈이온수(DIW), 수산화 암모늄(NH4OH) 및 과산화수소(H2O2)를 포함하는 혼합물을 사용하여 수행된다.
9) 본 개시의 실시형태에 따른 방법에 있어서, 상기 제 1 핀은 또한 NMOS 영역을 갖고, 상기 NMOS 영역 내의 상기 제 1 핀 위에 제 2 게이트 구조물 - 상기 제 2 게이트 구조물 위에 상기 제 1 스페이서 층 및 상기 제 2 스페이서 층이 형성됨 - 을 형성하는 단계; 상기 제 1 에칭 공정을 수행하는 단계 전에 상기 NMOS 영역을 커버하기 위해 패턴화된 마스크 층을 형성하는 단계; 및 상기 제 1 소스/드레인 물질을 에피택셜 성장시키는 단계 후에 상기 패턴화된 마스크 층을 제거하는 단계를 더 포함한다.
10) 본 개시의 실시형태에 따른 방법에 있어서, 상기 제 1 소스/드레인 물질을 에피택셜 성장시키는 단계 후에, 상기 PMOS 영역 및 상기 NMOS 영역 내의 상기 제 2 스페이서 층의 남아있는 부분을 제거하는 단계; 및 상기 NMOS 영역 내의 상기 제 1 핀 위에 제 2 소스/드레인 물질을 에피택셜 성장시키는 단계를 더 포함한다.
11) 본 개시의 실시형태에 따른 방법에 있어서, 상기 제 2 소스/드레인 물질을 에피택셜 성장시키는 단계는, 상기 NMOS 영역 내의 상기 제 1 핀의 상부 표면을 노출시키기 위해 상기 제 1 스페이서 층의 일부분을 제거하는 단계; 상기 NMOS 영역 내의 상기 제 1 핀의 상부 표면을 리세스하는 단계; 및 상기 NMOS 영역 내의 상기 제 1 핀의 상기 리세스된 상부 표면 위에 상기 제 2 소스/드레인 물질을 에피택셜 성장시키는 단계를 포함한다.
12) 본 개시의 다른 실시형태에 따른 방법은, 기판 위로 돌출되고 PMOS 영역 및 NMOS 영역을 갖는 핀을 형성하는 단계; 상기 PMOS 영역 내의 상기 핀 위에 제 1 게이트를 형성하는 단계; 상기 NMOS 영역 내의 상기 핀 위에 제 2 게이트를 형성하는 단계; 상기 핀, 상기 제 1 게이트, 및 상기 제 2 게이트 위에 제 1 스페이서 층을 형성하는 단계; 상기 제 1 스페이서 층 위에 상기 제 1 스페이서 층과는 상이한 제 2 스페이서 층을 형성하는 단계; 상기 PMOS 영역을 노출된 상태로 남기면서 상기 NMOS 영역을 커버하기 위해 패턴화된 마스크 층을 형성하는 단계; 및 상기 패턴화된 마스크 층을 형성하는 단계 후에, 상기 PMOS 영역 내의 상기 핀의 상부 표면 및 측벽으로부터 상기 제 2 스페이서 층을 제거하기 위해 제 1 에칭 공정을 수행하는 단계; 상기 PMOS 영역 내의 상기 핀의 상부 표면 및 측벽으로부터 상기 제 1 스페이서 층을 제거하여 상기 PMOS 영역 내의 상기 핀의 상부 표면 및 측벽을 노출시키도록 제 2 에칭 공정을 수행하는 단계; 및 상기 PMOS 영역 내의 상기 핀의 상부 표면 및 측벽을 따라 제 1 반도체 물질을 에피택셜 성장시키는 단계를 포함한다.
13) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 제 1 스페이서 층은 본질적으로 실리콘 산탄화물, 실리콘 산탄질화물, 및 실리콘 탄질화물로 구성된 그룹으로부터 선택된 물질을 사용하여 형성되고, 상기 제 2 스페이서 층은 본질적으로 실리콘 질화물 및 실리콘 탄질화물로 구성된 그룹으로부터 선택된 물질을 사용하여 형성된다.
14) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 제 1 에칭 공정은 건식 에칭 공정을 포함하고, 상기 제 2 에칭 공정은 습식 에칭 공정을 포함한다.
15) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 제 1 에칭 공정을 수행하는 단계는 일산화탄소, 테트라플루오로메탄, 산소 또는 오존을 사용하는 플라즈마 에칭 공정을 수행하는 단계를 포함한다.
16) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 제 1 반도체 물질을 에피택셜 성장시키는 단계 후에, 상기 패턴화된 마스크 층을 제거하는 단계; 상기 NMOS 영역 내의 상기 핀의 상부 표면을 리세스하는 단계; 및 상기 NMOS 영역 내의 상기 핀의 상기 리세스된 상부 표면 위에 제 2 반도체 물질을 에피택셜 성장시키는 단계를 더 포함한다.
17) 본 개시의 또 다른 실시형태에 따른 반도체 디바이스는, 기판 위로 돌출되고 제 1 부분 및 제 2 부분을 갖는 핀 - 상기 제 1 부분은 PMOS 영역에 있고, 상기 제 2 부분은 NMOS 영역에 있음 - ; 상기 PMOS 영역 내의 상기 핀의 제 1 부분 위의 제 1 게이트 구조물; 상기 NMOS 영역 내의 상기 핀의 제 2 부분 위의 제 2 게이트 구조물; 상기 제 1 게이트 구조물의 양 측면들 상에 그리고 상기 핀의 제 1 부분 위의 제 1 에피택셜 소스/드레인 영역 - 상기 제 1 에피택셜 소스/드레인 영역은 상기 PMOS 영역에 있고, 상기 핀의 제 1 부분의 제 1 상부 표면 및 제 1 측벽을 따라 연장됨 - ; 및 상기 제 2 게이트 구조물의 양 측면들 상에 그리고 상기 핀의 제 2 부분 위의 제 2 에피택셜 소스/드레인 영역 - 상기 제 2 에피택셜 소스/드레인 영역은 상기 NMOS 영역에 있고, 상기 NMOS 영역 내의 상기 핀의 제 2 부분의 제 2 상부 표면 위에 있음 - 을 포함한다.
18) 본 개시의 또 다른 실시형태에 따른 반도체 디바이스에 있어서, 상기 제 2 에피택셜 소스/드레인 영역의 최하부 표면이 상기 NMOS 영역 내의 상기 핀의 제 2 부분의 제 2 상부 표면과 접촉한다.
19) 본 개시의 또 다른 실시형태에 따른 반도체 디바이스에 있어서, 상기 NMOS 영역 내의 상기 핀의 제 2 부분의 양 측벽들 상의 제 1 스페이서를 더 포함하고, 상기 PMOS 영역 내의 상기 핀의 제 1 부분의 양 측벽들은 상기 제 1 스페이서가 없다.
20) 본 개시의 또 다른 실시형태에 따른 반도체 디바이스에 있어서, 상기 핀의 제 1 부분의 제 1 상부 표면은 상기 핀의 제 2 부분의 제 2 상부 표면보다 상기 기판으로부터 더 연장된다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.

Claims (10)

  1. 방법에 있어서,
    기판 위로 돌출되고 PMOS 영역을 갖는 제 1 핀을 형성하는 단계;
    상기 PMOS 영역 내의 상기 제 1 핀 위에 제 1 게이트 구조물을 형성하는 단계;
    상기 제 1 핀 및 상기 제 1 게이트 구조물 위에 제 1 스페이서 층을 형성하는 단계;
    상기 제 1 스페이서 층 위에 제 2 스페이서 층을 형성하는 단계;
    상기 PMOS 영역 내의 상기 제 1 핀의 상부 표면 및 측벽으로부터 상기 제 2 스페이서 층을 제거하기 위해 제 1 에칭 공정을 수행하는 단계;
    상기 PMOS 영역 내의 상기 제 1 핀의 상부 표면 및 측벽으로부터 상기 제 1 스페이서 층을 제거하기 위해 제 2 에칭 공정을 수행하는 단계; 및
    상기 PMOS 영역 내의 상기 제 1 핀 위에 제 1 소스/드레인 물질을 에피택셜 성장시키는 단계 - 상기 제 1 소스/드레인 물질은 상기 PMOS 영역 내의 상기 제 1 핀의 상부 표면 및 측벽을 따라 연장됨 -
    를 포함하는, 방법.
  2. 제 1 항에 있어서,
    상기 제 1 스페이서 층 및 상기 제 2 스페이서 층은 상이한 물질로 형성되는 것인, 방법.
  3. 제 1 항에 있어서,
    상기 제 1 에칭 공정을 수행하는 단계는 이방성 에칭 공정을 수행하는 단계를 포함하는 것인, 방법.
  4. 제 3 항에 있어서,
    상기 제 1 에칭 공정을 수행하는 단계 후에, 상기 PMOS 영역 내의 상기 제 1 핀의 상부 표면 및 측벽 위의 상기 제 1 스페이서 층은 노출되고, 상기 제 2 스페이서 층의 남아있는 부분은 상기 제 1 게이트 구조물의 측벽을 따라 연장되며, 상기 제 1 스페이서 층은 상기 제 2 스페이서 층의 남아있는 부분과 상기 제 1 게이트 구조물 사이에 있는 것인, 방법.
  5. 제 1 항에 있어서,
    상기 제 2 에칭 공정을 수행하는 단계는 상기 PMOS 영역 내의 상기 제 1 핀의 상부 표면 및 측벽을 노출시키는 것인, 방법.
  6. 제 1 항에 있어서,
    상기 제 1 핀은 또한 NMOS 영역을 갖고,
    상기 NMOS 영역 내의 상기 제 1 핀 위에 제 2 게이트 구조물 - 상기 제 2 게이트 구조물 위에 상기 제 1 스페이서 층 및 상기 제 2 스페이서 층이 형성됨 - 을 형성하는 단계;
    상기 제 1 에칭 공정을 수행하는 단계 전에 상기 NMOS 영역을 커버하기 위해 패턴화된 마스크 층을 형성하는 단계; 및
    상기 제 1 소스/드레인 물질을 에피택셜 성장시키는 단계 후에 상기 패턴화된 마스크 층을 제거하는 단계
    를 더 포함하는, 방법.
  7. 제 6 항에 있어서,
    상기 제 1 소스/드레인 물질을 에피택셜 성장시키는 단계 후에, 상기 PMOS 영역 및 상기 NMOS 영역 내의 상기 제 2 스페이서 층의 남아있는 부분을 제거하는 단계; 및
    상기 NMOS 영역 내의 상기 제 1 핀 위에 제 2 소스/드레인 물질을 에피택셜 성장시키는 단계
    를 더 포함하는, 방법.
  8. 제 7 항에 있어서,
    상기 제 2 소스/드레인 물질을 에피택셜 성장시키는 단계는,
    상기 NMOS 영역 내의 상기 제 1 핀의 상부 표면을 노출시키기 위해 상기 제 1 스페이서 층의 일부분을 제거하는 단계;
    상기 NMOS 영역 내의 상기 제 1 핀의 상부 표면을 리세스하는 단계; 및
    상기 NMOS 영역 내의 상기 제 1 핀의 상기 리세스된 상부 표면 위에 상기 제 2 소스/드레인 물질을 에피택셜 성장시키는 단계
    를 포함하는 것인, 방법.
  9. 방법에 있어서,
    기판 위로 돌출되고 PMOS 영역 및 NMOS 영역을 갖는 핀을 형성하는 단계;
    상기 PMOS 영역 내의 상기 핀 위에 제 1 게이트를 형성하는 단계;
    상기 NMOS 영역 내의 상기 핀 위에 제 2 게이트를 형성하는 단계;
    상기 핀, 상기 제 1 게이트, 및 상기 제 2 게이트 위에 제 1 스페이서 층을 형성하는 단계;
    상기 제 1 스페이서 층 위에 상기 제 1 스페이서 층과는 상이한 제 2 스페이서 층을 형성하는 단계;
    상기 PMOS 영역을 노출된 상태로 남기면서 상기 NMOS 영역을 커버하기 위해 패턴화된 마스크 층을 형성하는 단계; 및
    상기 패턴화된 마스크 층을 형성하는 단계 후에,
    상기 PMOS 영역 내의 상기 핀의 상부 표면 및 측벽으로부터 상기 제 2 스페이서 층을 제거하기 위해 제 1 에칭 공정을 수행하는 단계;
    상기 PMOS 영역 내의 상기 핀의 상부 표면 및 측벽으로부터 상기 제 1 스페이서 층을 제거하여 상기 PMOS 영역 내의 상기 핀의 상부 표면 및 측벽을 노출시키도록 제 2 에칭 공정을 수행하는 단계; 및
    상기 PMOS 영역 내의 상기 핀의 상부 표면 및 측벽을 따라 제 1 반도체 물질을 에피택셜 성장시키는 단계
    를 포함하는, 방법.
  10. 반도체 디바이스에 있어서,
    기판 위로 돌출되고 제 1 부분 및 제 2 부분을 갖는 핀 - 상기 제 1 부분은 PMOS 영역에 있고, 상기 제 2 부분은 NMOS 영역에 있음 - ;
    상기 PMOS 영역 내의 상기 핀의 제 1 부분 위의 제 1 게이트 구조물;
    상기 NMOS 영역 내의 상기 핀의 제 2 부분 위의 제 2 게이트 구조물;
    상기 제 1 게이트 구조물의 양 측면들 상에 그리고 상기 핀의 제 1 부분 위의 제 1 에피택셜 소스/드레인 영역 - 상기 제 1 에피택셜 소스/드레인 영역은 상기 PMOS 영역에 있고, 상기 핀의 제 1 부분의 제 1 상부 표면 및 제 1 측벽을 따라 연장됨 - ; 및
    상기 제 2 게이트 구조물의 양 측면들 상에 그리고 상기 핀의 제 2 부분 위의 제 2 에피택셜 소스/드레인 영역 - 상기 제 2 에피택셜 소스/드레인 영역은 상기 NMOS 영역에 있고, 상기 NMOS 영역 내의 상기 핀의 제 2 부분의 제 2 상부 표면 위에 있음 -
    을 포함하는, 반도체 디바이스.
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