KR20200037088A - 핀 전계 효과 트랜지스터 디바이스 및 이의 형성 방법 - Google Patents

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Abstract

반도체 디바이스를 형성하는 방법은, 기판 위로 돌출하는 핀을 형성하는 단계; 상기 핀 위에 라이너를 형성하는 단계; 상기 핀과 먼 쪽의 상기 라이너의 상부 층을 변환 층으로 변환하도록 표면 처리(surface treatment) 프로세스를 수행하는 단계로서, 상기 변환 층은 상기 라이너의 산화물 또는 질화물을 포함하는 것인, 상기 표면 처리 프로세스를 수행하는 단계; 상기 표면 처리 프로세스 후에 상기 핀의 대향 측에 아이솔레이션 영역을 형성하는 단계; 상기 아이솔레이션 영역을 형성한 후에 상기 변환 층 위에 게이트 유전체를 형성하는 단계; 및 상기 핀 위에 그리고 상기 게이트 유전체 위에 게이트 전극을 형성하는 단계를 포함한다.

Description

핀 전계 효과 트랜지스터 디바이스 및 이의 형성 방법{FIN FIELD-EFFECT TRANSISTOR DEVICE AND METHOD OF FORMING THE SAME}
우선권 주장 및 상호참조
본 출원은, 2018년 9월 28일 출원된, “Amorphous Si Selectivity Loss Reduction”이란 명칭의 미국 가특허 출원 번호 제62/738,860호의 우선권을 주장하며, 이 출원은 그 전체가 참조에 의해 여기에 포함된다.
반도체 산업은 다양한 전자 컴포넌트(예컨대, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도의 지속적인 발전으로 인해 급격한 성장을 겪어 왔다. 대부분의 부품에 대하여, 집적 밀도의 발전은 최소 피처 크기의 반복되는 감소로부터 온 것이며, 이는 더 많은 컴포넌트들이 주어진 영역 내에 집적될 수 있게 해준다.
핀 전계 효과 트랜지스터(FinFET; Fin Field-Effect Transistor) 디바이스는 집적 회로에 일반적으로 사용되고 있다.　 FinFET 디바이스는 기판으로부터 돌출한 반도체 핀을 포함하는 3차원 구조를 갖는다. FinFET 디바이스의 전도성 채널 내의 전하 캐리어의 흐름을 제어하도록 구성된 게이트 구조물이 반도체 핀 주위를 둘러싼다. 예를 들어, 트리게이트(tri-gate) FinFET 디바이스에서는, 게이트 구조물이 반도체 핀의 3면 주위를 둘러싸며, 그리하여 반도체 핀의 3면 상에 전도성 채널을 형성한다.
반도체 디바이스를 형성하는 방법은, 기판 위로 돌출하는 핀을 형성하는 단계; 상기 핀 위에 라이너를 형성하는 단계; 상기 핀과 먼 쪽의 상기 라이너의 상부 층을 변환 층으로 변환하도록 표면 처리(surface treatment) 프로세스를 수행하는 단계로서, 상기 변환 층은 상기 라이너의 산화물 또는 질화물을 포함하는 것인, 상기 표면 처리 프로세스를 수행하는 단계; 상기 표면 처리 프로세스 후에 상기 핀의 대향 측에 아이솔레이션 영역을 형성하는 단계; 상기 아이솔레이션 영역을 형성한 후에 상기 변환 층 위에 게이트 유전체를 형성하는 단계; 및 상기 핀 위에 그리고 상기 게이트 유전체 위에 게이트 전극을 형성하는 단계를 포함한다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1은 일부 실시예에 따른 핀 전계 효과 트랜지스터(FinFET) 디바이스의 사시도를 예시한다.
도 2 내지 도 11, 도 12a 및 도 12b는 실시예에 따른 다양한 제조 단계에서의 FinFET 디바이스의 다양한 단면도들을 예시한다.
도 13는 일부 실시예에 따라 반도체 디바이스를 형성하는 방법의 흐름도를 예시한다.
다음의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
본 개시의 실시예는 FinFET 디바이스를 형성하는 것에 관련하여, 그리고 보다 구체적으로는, 핀에 대한 라이너를 형성하고, 후속 열 프로세스 동안 라이너의 결정화(crystallization)를 막거나 감소시키도록 라이너를 처리(treat)하는 것에 관련하여 설명된다.
일부 실시예에서, 비정질 실리콘을 포함하는 라이너가 FinFET 디바이스의 반도체 핀 위에 형성된다. 라이너의 상부 층을, 산화물 또는 질화물일 수 있는 변환(conversion) 층으로 변환하도록 표면 처리(surface treatment) 프로세스가 수행된다. 변환 층이 산화물(예컨대, 실리콘 산화물)인 실시예에서, 표면 처리 프로세스는, 산소 함유 분위기에 라이너를 노출시키거나, 산소 함유 가스로 라이너를 처리하거나, 산소의 플라즈마로 라이너를 처리하거나, 또는 라이너 상에 산소 함유 화학물질을 적용함으로써, 수행된다. 변환 층이 질화물(예컨대, 실리콘 질화물)인 실시예에서, 표면 처리 프로세스는, 암모니아 함유 가스로 라이너를 처리하거나, 암모니아의 플라즈마로 라이너를 처리함으로써, 수행된다. 표면 처리 프로세스는 후속 열 프로세스 동안 라이너(예컨대, 비정질 실리콘 층)의 결정화를 막거나 감소시키며, 그에 의해 라이너의 결정화와 관련된 라이너 내의 결함을 감소시키거나 피한다. 그 결과, 생산 수율이 개선되고, 라이너의 형성 후의 열 프로세스는 더 이상 저온 프로세스에 국한되지 않는다.
도 1은 사시도로 FinFET(30)의 예를 예시한다. FinFET(30)은 기판(50) 및 기판(50) 위로 돌출한 핀(64)을 포함한다. 아이솔레이션(isolation) 영역(62)이 핀(64)의 대향 측에 형성되며, 핀(64)은 아이솔레이션 영역(62) 위로 돌출한다. 측벽을 따라 핀(64)의 상부 표면 위에 게이트 유전체(66)가 있고, 게이트 유전체(66) 위에 게이트 전극(68)이 있다. 소스/드레인 영역(80)이 핀(64)에 그리고 게이트 유전체(66) 및 게이트 전극(68)의 대향 측에 있다. 도 1은 추후의 도면에서 사용되는 기준 단면들을 더 예시한다. 단면 B-B는 FinFET(30)의 게이트 전극(68)의 길이 축을 따라 연장한다. 단면 A-A는 단면 B-B에 수직이고, 핀(64)의 길이 축을 따라 있으며 예를 들어 소스/드레인 영역(80) 사이의 전류 흐름의 방향으로 이루어진다. 단면 C-C는 단면 B-B에 평행하고 소스/드레인 영역(80)에 걸쳐있다. 후속 도면들은 명확하게 하기 위해 이 기준 단면들을 참조할 수 있다.
도 2 내지 도 11, 도 12a 및 도 12b는 실시예에 따른 다양한 제조 단계에서의 FinFET 디바이스(100)의 다양한 단면도들이다. FinFET 디바이스(100)는 도 1의 FinFET(30)과 유사하지만 복수의 핀을 갖는다. 도 2 내지 도 7은 단면 B-B를 따른 FinFET 디바이스(100)의 단면도들을 예시한다. 도 8 내지 도 11 및 도 12a는 단면 A-A를 따른 FinFET 디바이스(100)의 단면도들을 예시하고, 도 12b는 단면 B-B를 따른 FinFET 디바이스(100)의 단면도를 예시한다.
도 2는 기판(50)의 단면도를 예시한다. 기판(50)은, (예컨대, p-타입 또는 n-타입 도펀트로) 도핑되거나 도핑되지 않을 수 있는, 벌크 반도체, SOI(semiconductor-on-insulator) 기판 등과 같은 반도체 기판일 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 재료의 층을 포함한다. 절연체 층은 예를 들어 매립 산화물(BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 통상적으로 실리콘 기판 또는 유리 기판 상에 제공된다. 다층 또는 구배 기판과 같은 다른 기판도 또한 사용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 재료는, 실리콘; 게르마늄; 실리콘 카바이드, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP을 포함한 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
도 2에 예시된 바와 같이, 기판은 영역(200) 내의 제1 부분, 및 영역(300) 내의 제2 부분을 포함한다. 영역(200) 내의 기판(50)의 제1 부분은, P-타입 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET; metal-oxide-semiconductor field-effect transistor)와 같은 P-타입 디바이스를 형성하는데 사용될 수 있고, 영역(300) 내의 기판(50)의 제2 부분은 N-타입 MOSFET과 같은 N-타입 디바이스를 형성하는데 사용될 수 있다. 따라서, 일부 실시예에서, 영역(200)은 PMOS 영역 또는 P-타입 디바이스 영역으로 지칭될 수 있고, 영역(300)은 NMOS 영역 또는 N-타입 디바이스 영역으로 지칭될 수 있다. 다른 실시예에서, 영역(200) 및 영역(300) 둘 다 PMOS 영역이거나 NMOS 영역이다.
일부 실시예에서, 영역(200) 내의 기판(50)의 상부 부분은 제거되고, 형성될 디바이스의 타입(예컨대, P-타입)에 적합한 에피텍셜 재료로 대체된다. 마찬가지로, 영역(300) 내의 기판(50)의 상부 부분은 제거되고, 형성될 디바이스의 타입(예컨대, N-타입)에 적합한 에피텍셜 재료로 대체될 수 있다. 예를 들어, 영역(200) 내의 기판(50)의 상부 부분을 에피텍셜 재료로 대체하기 위해, 패터닝된 포토레지스트가 기판(50) 위에 형성될 수 있으며, 이 패터닝된 포토레지스트는 영역(200)을 노출시키는 동안 영역(300)을 커버한다. 다음으로, 영역(200) 내의 기판(50)의 노출된 상부 부분을 제거하도록 에칭 프로세스가 수행된다. 에칭 프로세스 후에, 영역(200)에서, 에피텍셜 실리콘 게르마늄 재료와 같은 적합한 에피텍셜 재료를 성장시키도록 에피텍시 성장 프로세스가 수행된다. 에피텍셜 재료는 후속 프로세싱에서 반도체 핀(예컨대, 도 3의 핀(64) 참조)을 형성하도록 패터닝될 수 있다.
다음으로 도 3을 참조하면, 도 2에 도시된 기판(50)은 예를 들어 포토리소그래피 및 에칭 기술을 사용하여 패터닝된다. 예를 들어, 패드 산화물 층(52) 및 위의 패드 질화물 층(56)과 같은 마스크 층이 기판(50) 위에 형성된다. 패드 산화물 층(52)은 예를 들어 열 산화 프로세스를 사용하여 형성된 실리콘 산화물을 포함하는 박막일 수 있다. 패드 산화물 층(52)은 기판(50)과 위의 패드 질화물 층(56) 사이의 접착 층으로서 작용할 수 있다. 일부 실시예에서, 패드 질화물 층(56)은 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화질화물 등, 또는 이들의 조합으로 형성되고, 예로서 저압 화학적 기상 증착(LPCVD; low-pressure chemical vapor deposition) 또는 플라즈마 강화 화학적 기상 증착(PECVD; plasma enhanced chemical vapor deposition)을 사용하여 형성될 수 있다.
마스크 층은 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 일반적으로, 포토리소그래피 기술은, 퇴적, 조사(노출) 및 현상되어 포토레지스트 재료의 일부를 제거하는 포토레지스트 재료를 이용한다. 남은 포토레지스트 재료는, 에칭과 같은 후속 프로세싱 단계로부터, 이 예에서는 마스크 층과 같은 아래의 재료를 보호한다. 이 예에서, 도 3에 예시된 바와 같이, 포토레지스트 재료는 패터닝된 마스크(58)를 형성하도록 패드 산화물 층(52) 및 패드 질화물 층(56)을 패터닝하도록 사용된다.
패터닝된 마스크(58)는 그 후에 트렌치(61)를 형성하도록 기판(50)의 노출된 부분을 패터닝하는데 사용되며, 그리하여 도 3에 예시된 바와 같이 인접한 트렌치들(61) 사이의 반도체 핀(64)(예컨대, 64A 및 64B)을 정의한다. 일부 실시예에서, 반도체 핀(64)은 예를 들어 반응성 이온 에칭(RIE; reactive ion etch), 중성 빔 에칭(NBE; neutral beam etch) 등, 또는 이들의 조합을 사용하여 기판(50)에서의 트렌치를 에칭함으로써 형성된다. 에칭 프로세스는 이방성일 수 있다. 일부 실시예에서, 트렌치(61)는, 서로 평행하며 서로에 대하여 가까이 이격되어 있는 스트립(위에서 볼 때)일 수 있다. 일부 실시예에서, 트렌치(61)는 연속적이고 반도체 핀(64)을 둘러쌀 수 있다. 반도체 핀(64)은 이하 핀(64)으로도 지칭될 수 있다. 패터닝된 마스크(58)는 핀(64)이 형성된 후에 적합한 제거 프로세스에 의해 제거될 수 있다.
핀(64)은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀(64)은 더블 패터닝 또는 멀티 패터닝 프로세스를 포함한 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 더블 패터닝 또는 멀티 패터닝 프로세스는 포토리소그래피 및 자가 정렬(self-aligned) 프로세스를 조합하며, 예를 들어 단일 방향성 포토리소그래피 프로세스를 사용하여 달리 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴이 생성될 수 있게 해준다. 예를 들어, 하나의 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서가 자가 정렬된 프로세스를 사용하여 패터닝된 희생 층에 나란히 형성된다. 그 다음, 희생 층이 제거되고, 그 다음 남은 스페이서 또는 맨드릴(mandrel)이 핀을 패터닝하는 데에 사용될 수 있다.
일부 실시예에서, 영역(200) 내의 핀(64A)은 에피텍셜 실리콘 게르마늄 재료(예컨대, 결정질 실리콘 게르마늄 재료)로 형성되고, 영역(300) 내의 핀(64B)은 에피텍셜 실리콘 재료(예컨대, 결정질 실리콘 재료)로 형성된다. 핀(64A 및 64B)의 상이한 재료들은 영역(200 및 300)에 상이한 타입(예컨대, P-타입 또는 N-타입)의 디바이스를 형성하도록 선택될 수 있다.
도 2 및 도 3은 핀(64)을 형성하는 것의 실시예를 예시하지만, 핀은 다양한 상이한 프로세스들로 형성될 수 있다. 예를 들어, 기판의 상부 표면 위에 유전체 층이 형성될 수 있고, 유전체 층을 통해 트렌치가 에칭될 수 있으며, 트렌치에 호모에피텍셜 구조물이 에피텍셜 성장될 수 있고, 호모에피텍셜 구조물이 유전체 층으로부터 돌출하여 핀을 형성하도록 유전체 층이 리세싱될 수 있다.
또 다른 예에서, 기판의 상부 표면 위에 유전체 층이 형성될 수 있고, 유전체 층을 통해 트렌치가 에칭될 수 있으며, 기판과는 상이한 재료를 사용하여 트렌치에 헤테로에피텍셜 구조물이 에피텍셜 성장될 수 있고, 헤테로에피텍셜 구조물이 유전체 층으로부터 돌출하여 핀을 형성하도록 유전체 층이 리세싱될 수 있다.
에피텍셜 재료(들) 또는 에피텍셜 구조물(예컨대, 헤테로에피텍셜 구조물 또는 호모에피텍셜 구조물)이 성장되는 실시예에서, 성장된 재료(들) 또는 구조물은 성장 동안 인시추(in situ) 도핑될 수 있으며, 이는 사전 및 후속 주입을 없앨 수 있지만, 인시추 및 주입 도핑이 함께 사용될 수도 있다. 또한, PMOS 영역에서의 재료와 상이한 NMOS 영역에서의 재료를 에피텍셜 성장시키는 것이 유리할 수 있다. 다양한 실시예에서, 핀(64)은 실리콘 게르마늄(SixGe1-x, 여기에서 x는 0과 1 사이일 수 있음), 실리콘 카바이드, 순수하거나 또는 실질적으로 순수한 게르마늄, III-V 화합물 반도체, II-VI 화합물 반도체 등을 포함할 수 있다. 예를 들어, III-V 화합물 반도체를 형성하기 위해 이용가능한 재료는 InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함하지만, 이에 한정되는 것은 아니다.
다음으로, 도 4에서, 라이너(67)(라이너 층으로도 지칭됨)가 핀(64) 및 기판(50) 위에 형성된다. 라이너(67)는 핀(64)의 재료를 예컨대 산화되는 것으로부터 보호하는 역할을 한다. 라이너(67)는, 기판(50)의 상부 표면을 커버하도록 그리고 핀(64)의 측벽 및 상부 표면을 커버하도록 기판(50) 위에 컨포멀하게(conformally) 퇴적될 수 있다. 라이너(67)는 비정질 실리콘과 같은 적합한 반도체 재료로 형성될 수 있다. 예시된 실시예에서, 라이너(67)는 화학적 기상 증착(CVD; chemical vapor deposition)과 같은 적합한 형성 방법을 사용하여 형성된 비정질 실리콘의 층이다. 도 4의 예에서, 라이너(67)의 재료(예컨대, 비정질 실리콘)는 핀(64A)의 재료(예컨대, 결정질 실리콘 게르마늄)와 상이하고 핀(64B)의 재료(예컨대, 결정질 실리콘)와 상이하다. 라이너(67)의 두께(T1)는, 예로서 15 옹스트롬과 같은, 약 5 옹스트롬과 약 25 옹스트롬 사이일 수 있다.
다음으로, 도 5에 예시된 바와 같이, 라이너(67)의 상부 층을 변환 층(69)으로 변환하도록 표면 처리 프로세스(71)가 수행되며, 변환 층(69)은 라이너(67)의 재료의 산화물 또는 질화물과 같은 유전체 층이다. 핀(64) 및 기판(50)과 접촉하는 라이너(67)의 남은 부분(하부 층(67L)으로도 지칭됨)은, 표면 처리 프로세스(71) 후에 변하지 않는 채로 남는다(예컨대, 비정질 실리콘의 층으로 남음). 변환 층(69)과 라이너(67)의 남은 부분(예컨대, 하부 층(67L))은 복합 라이너(63)로 총칭될 수 있다.
일부 실시예에서, 표면 처리 프로세스(71)는 산화 프로세스이며, 이 경우 변환 층(69)은 라이너(67)의 재료(예컨대, 비정질 실리콘)의 산화물(예컨대, 실리콘 산화물)이다. 이하, 산화 프로세스의 다양한 실시예가 설명된다.
실시예에서, 표면 처리 프로세스(71)는 라이너(67)를 미리 정해진 기간 동안, 예컨대 약 37 시간 동안, 산소 함유 분위기(예컨대, 대기)에 노출시킴으로써 수행된다. 또다른 실시예에서, 표면 처리 프로세스(71)는 산소를 포함하는 가스 소스를 사용하여 라이너(67)를 열 가스 흐름으로 처리함으로써 수행된다. 예를 들어, 질소와 같은 캐리어 가스 및 산소를 포함하는 가스 혼합물이 약 600 ℃의 온도에서 그리고 약 대기 압력(예컨대, 760 Torr)에서 라이너(67)의 표면에 공급될 수 있다. 가스 혼합물은 부피상 약 12%의 산소 및 약 88%의 캐리어 가스(예컨대, 질소)를 포함할 수 있다. 열 가스 흐름은 약 10초와 120초 사이의 지속기간 동안 라이너(67)에 공급될 수 있다.
실시예에서, 표면 처리 프로세스(71)는 라이너(67)를 산소의 플라즈마로 처리함으로써 수행되는 플라즈마 프로세스이다. 예를 들어, 산소 가스 및 캐리어 가스(예컨대, 질소)를 포함하는 가스 소스가 플라즈마 프로세스에 사용될 수 있다. 산소 가스가 산소의 플라즈마로 점화되고, 그 다음 플라즈마는 FinFET 디바이스(100)가 배치되어 있는 프로세싱 챔버 안으로 캐리어 가스에 의해 수송된다. 산소의 플라즈마는 라이너(67)와 반응하고 라이너(67)의 상부 부분을 변환 층(69)으로 변환한다. 플라즈마 프로세스는 약 25 ℃와 약 250 ℃ 사이의 온도에서 그리고 약 50 Torr와 약 900 Torr 사이의 압력에서 수행될 수 있다. 산소의 유량은 약 5 sccm와 약 1 sccm 사이일 수 있고, 캐리어 가스(예컨대, 질소)의 유량은 약 1 sccm과 약 10 sccm 사이일 수 있다.
또 다른 실시예에서, 표면 처리 프로세스(71)는 라이너(67)에 산소 함유 화학물질을 적용함으로써 수행되는 세척 프로세스이다. 일부 실시예에서, 산소 함유 화학물질은 탈이온수(DIW)와 오존(예컨대, O3)의 혼합물일 수 있다. 혼합물 내의 오존의 부피 퍼센티지는 예로서 약 1%와 약 99% 사이일 수 있다.
일부 실시예에서, 표면 처리 프로세스(71)는 질화 프로세스이며, 이 경우 변환 층(69)은 라이너(67)의 재료(예컨대, 비정질 실리콘)의 질화물(예컨대, 실리콘 질화물)이다. 이하, 질화 프로세스의 다양한 실시예가 설명된다.
실시예에서, 표면 처리 프로세스(71)는 암모니아를 포함하는 가스 소스를 사용하여 라이너(67)를 열 가스 흐름으로 처리함으로써 수행된다. 예를 들어, 질소와 같은 캐리어 가스 및 암모니아(예컨대, NH3)를 포함하는 가스 혼합물이 약 600 ℃의 온도에서 그리고 약 대기 압력(예컨대, 760 Torr)에서 라이너(67)의 표면에 공급될 수 있다. 가스 혼합물은 부피상 약 12%의 암모니아 및 약 88%의 캐리어 가스(예컨대, 질소)를 포함할 수 있다. 열 가스 흐름은 약 10초와 120초 사이의 지속기간 동안 라이너(67)에 공급될 수 있다.
다른 실시예에서, 표면 처리 프로세스(71)는 라이너(67)를 암모니아의 플라즈마로 처리함으로써 수행되는 플라즈마 프로세스이다. 예를 들어, 암모니아 가스 및 캐리어 가스(예컨대, 질소)를 포함하는 가스 소스가 플라즈마 프로세스에 사용될 수 있다. 암모니아 가스가 암모니아의 플라즈마로 점화되고, 그 다음 플라즈마는 FinFET 디바이스(100)가 배치되어 있는 프로세싱 챔버 안으로 캐리어 가스에 의해 수송된다. 암모니아의 플라즈마는 라이너(67)와 반응하고 라이너(67)의 상부 부분을 변환 층(69)으로 변환한다. 플라즈마 프로세스는 약 25 ℃와 약 250 ℃ 사이의 온도에서 그리고 약 50 Torr와 약 900 Torr 사이의 압력에서 수행될 수 있다. 암모니아의 유량은 약 5 sccm와 약 1 sccm 사이일 수 있고, 캐리어 가스(예컨대, 질소)의 유량은 약 1 sccm과 약 10 sccm 사이일 수 있다.
표면 처리 후에, 일부 실시예에서, 변환 층(69)(예컨대, 산화물 또는 질화물)의 두께(T2)는 약 5 옹스트롬과 약 10 옹스트롬 사이이다. 라이너(67)의 남은 부분(예컨대, 하부 층(67L))의 두께(T3)는 예컨대 약 3 옹스트롬과 약 20 옹스트롬 사이일 수 있다. T2와 T3의 합인, 복합 라이너(63)의 총 두께는, 퇴적될 때의 라이너(67)의 두께(T1)보다 더 클 수 있다. 이는, 표면 처리 프로세스(71) 동안, 산소 원자 또는 질소 원자가, 예컨대 라이너(67)의 실리콘 원자와 결합하여 변환 층(69)을 형성하고, 그 결과 표면 처리 프로세스(71)에 의해 변환된 라이너(67)의 부분이 더 큰 두께를 갖는 변환 층(69)을 형성하기 때문이다. 예를 들어, 5 옹스트롬의 두께를 갖는 라이너(67)의 상부 부분은 표면 처리 프로세스(71)에 의해 10 옹스트롬의 두께를 갖는 실리콘 산화물 층으로 변환될 수 있다.
표면 처리 프로세스 및 복합 라이너(63)의 구조를 개시한 본 개시는, 무엇보다도, 라이너(67)의 하부 층(67L)(예컨대, 비정질 실리콘)이 고온 퇴적 또는 열 어닐링과 같은 후속 열 프로세스에서 결정화되는 것을 유리하게 막는다(또는 가능성을 감소시킨다). 개시한 표면 처리 프로세스가 없다면, 하부 층(67L)(예컨대, 비정질 실리콘)은 후속 열 프로세스 동안 결정화될 수 있고, 예컨대 과립(granular) 형태의 결정질 실리콘을 형성하며, 이는 더 이상 평평한 층이 아니고 결정질 실리콘 과립 사이에 갭(예컨대, 크랙)을 가질 수 있다. 크랙 및 결정질 실리콘 과립으로 인해, 결정화된 하부 층(67L)은 후속 프로세싱에서 핀(64)(예컨대, 핀(64)의 채널 영역)을 손상으로부터 보호하지 못할 수 있으며, 핀(64)의 임계 치수(CD; critical dimension)를 변경할 수 있다. 본 개시는 상기 기재한 문제점을 피하거나 감소시키며, 그리하여 핀(64)의 더 나은 보호를 달성하고 핀(64)의 CD를 보다 양호하게 유지할 수 있다. 또한, 라이너(67)의 형성 후의 프로세싱은 더 이상 저온 열 프로세스에 국한되지 않으며, 따라서 후속 프로세싱의 보다 넓은 선택 및 보다 나은 열적 버짓(thermal budget)을 가능하게 한다.
다음으로, 도 6은 아이솔레이션 영역(62)을 형성하도록 이웃하는 반도체 핀들(64) 사이의 절연 재료의 형성을 예시한다. 절연 재료는 실리콘 산화물과 같은 산화물, 질화물 등, 또는 이들의 조합일 수 있고, 고밀도 플라즈마 CVD(HDP-CVD; high density plasma CVD), 유동가능 CVD(FCVD; flowable CVD)(예컨대, 원격 플라즈마 시스템에서의 CVD 기반의 재료 퇴적 및 산화물과 같은 또다른 재료로 변환하게 하기 위한 포스트 경화) 등, 또는 이들의 조합에 의해 형성될 수 있다. 다른 절연 재료 및/또는 다른 형성 프로세스가 사용될 수 있다. 예시된 실시예에서, 절연 재료는 FCVD 프로세스에 의해 형성된 실리콘 산화물이다. 절연 재료가 형성되면 어닐 프로세스가 수행될 수 있다. 화학 기계적 연마(CMP)와 같은 평탄화 프로세스가 임의의 과도한 절연 재료를 제거할 수 있으며, 공면을 이루는 아이솔레이션 영역(62)의 상부 표면과 반도체 핀(64)의 상부 표면을 형성할 수 있다.
다음으로, 아이솔레이션 영역(62)은 쉘로우 트렌치 아이솔레이션(STI; shallow trench isolation) 영역(62)을 형성하도록 리세싱된다. 아이솔레이션 영역(62)은 반도체 핀(64)의 상부 부분이 이웃하는 STI 영역들(62) 사이로부터 돌출하도록 리세싱된다. STI 영역(62)의 상부 표면은 (예시된 바와 같은) 평평한 표면, 볼록 표면, 오목 표면(예컨대 디싱), 또는 이들의 조합을 가질 수 있다. STI 영역(62)의 상부 표면은 적합한 에칭에 의해 평평하게, 볼록하게, 그리고/또는 오목하게 형성될 수 있다. 아이솔레이션 영역(62)은, 아이솔레이션 영역(62)의 재료에 선택적인 것과 같은, 수락 가능한 에칭 프로세스를 사용하여 리세싱될 수 있다. 예를 들어, 건식 에칭, 또는 dHF(dilute hydrofluoric) 산을 사용한 습식 에칭이 아이솔레이션 영역(62)을 리세싱하도록 수행될 수 있다. 도 6에 예시된 바와 같이, 복합 라이너(63)의 하부 부분은 STI 영역(62)과 핀(64) 사이에 그리고 STI 영역(62)과 기판(50) 사이에 배치된다.
도 7은 반도체 핀(64) 위의 더미 게이트 구조물(75)의 형성을 예시한다. 당해 기술분야에서의 숙련자라면, 도 7에 예시된 더미 게이트 구조물(75)은 영역(200)에 형성된 제1 더미 게이트 구조물(75) 및 영역(300)에 형성된 제2(예컨대, 별개의) 더미 게이트 구조물(75)을 포함할 수 있다는 것을 알 것이다. 대안으로서, 더미 게이트 구조물(75)은 영역(200)으로부터 영역(300)으로 연장하도록 형성될 수 있으며, 이 경우 더미 게이트 구조물(75)이 금속 게이트로 대체된 후에 나중에 컷-금속 게이트 프로세스가 수행될 수 있으며, 그리하여 제1 금속 게이트가 영역(200)에 형성되고 제2 금속 게이트가 영역(300)에 형성된다. 이들 및 기타 변형은 완전히 본 실시예의 범위 내에 포함되는 것으로 의도된다.
도 7에 예시된 바와 같이, 일부 실시예에서, 더미 게이트 구조물(75)은 게이트 유전체(66) 및 게이트 전극(68)을 포함한다. 마스크(70)가 더미 게이트 구조물(75) 위에 형성될 수 있다. 더미 게이트 구조물(75)을 형성하기 위해, 유전체 층이 반도체 핀(64) 상에, 예컨대 복합 라이너(63)의 상부 부분 위에 그리고 이와 접촉하며 형성된다. 유전체 층은 예를 들어, 실리콘 산화물, 실리콘 질화물, 이들의 다층 등일 수 있고, 퇴적되거나 열 성장될 수 있다.
게이트 층이 유전체 층 위에 형성되고, 마스크 층이 게이트 층 위에 형성된다. 게이트 층은 유전체 층 위에 퇴적된 다음, 예컨대 CMP에 의해 평탄화될 수 있다. 마스크 층은 게이트 층 위에 퇴적될 수 있다. 게이트 층은, 예를 들어 폴리실리콘으로 형성될 수 있지만, 다른 재료도 또한 사용될 수 있다. 마스크 층은 예를 들어 실리콘 질화물 등으로 형성될 수 있다.
층들(예컨대, 유전체 층, 게이트 층, 및 마스크 층)이 형성된 후에, 마스크 층은 마스크(70)를 형성하도록 수락가능한 포토리소그래피 및 에칭 기술을 사용하여 패터닝될 수 있다. 그 다음, 마스크(70)의 패턴이 수락가능한 에칭 기술에 의해 게이트 층 및 유전체 층으로 전사되어 각각 게이트 전극(68) 및 게이트 유전체(66)를 형성할 수 있다. 게이트 전극(68) 및 게이트 유전체(66)는 반도체 핀(64)의 각자의 채널 영역을 덮는다. 게이트 전극(68)은 또한, 각자의 반도체 핀(64)의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수 있다. 일부 실시예에서, 더미 게이트 구조물(75)을 형성하는데 사용된 에칭 프로세스는 또한, 더미 게이트 구조물(75)의 경계 밖에 그리고 STI 영역(62)의 상부 표면 위에 배치되어 있는 복합 라이너(63)의 부분도 제거한다. 따라서, 에칭 프로세스 후에, 복합 라이너(63)의 상부 부분(예컨대, STI 영역(62)의 상부 표면 위에 배치된 부분)은 더미 게이트 구조물(75) 아래에(예컨대, 바로 아래에) 배치되며 FinFET 디바이스(100)의 채널 영역(예컨대, 도 8 참조)을 둘러싼다.
도 8 내지 도 11 및 도 12a는 핀(64)(예컨대, 64A 또는 64B)의 단면 A-A를 따라(핀(64)의 길이 축을 따라) FinFET 디바이스(100)의 부가의 프로세싱의 단면도들을 예시한다. 도 12b는 도 12a의 FinFET 디바이스(100)를, 단면 B-B를 따라, 예시한다.
도 8에 예시된 바와 같이, LDD(lightly doped drain) 영역(65)이 핀(64)에 형성된다. LDD 영역(65)은 플라즈마 도핑 프로세스에 의해 형성될 수 있다. 플라즈마 도핑 프로세스는, 플라즈마 도핑 프로세스로부터 보호되어야 할 FinFET의 영역을 덮도록 포토레지스트와 같은 마스크를 형성하고 패터닝하는 것을 포함할 수 있다. 플라즈마 도핑 프로세스는 LDD 영역(65)을 형성하도록 핀(64)에 N-타입 또는 P-타입 불순물을 주입할 수 있다. 예를 들어, P-타입 디바이스를 위한 LDD 영역(65)을 형성하도록 붕소와 같은 P-타입 불순물이 핀(64)에 주입될 수 있다. 또다른 예로서, N-타입 디바이스를 위한 LDD 영역(65)을 형성하도록 인과 같은 N-타입 불순물이 핀(64)에 주입될 수 있다. 일부 실시예에서, LDD 영역(65)은 FinFET 디바이스(100)의 채널 영역과 접해 있다. LDD 영역(65)의 일부는 게이트 전극(68) 아래로 그리고 FinFET 디바이스(100)의 채널 영역 안으로 연장할 수 있다. 도 8은 LDD 영역(65)의 비한정적인 예를 예시한다. LDD 영역(65)의 다른 구성, 형상, 및 형성 방법도 또한 가능하며, 완전히 본 개시의 범위 내에 포함되는 것으로 의도된다. 예를 들어, LDD 영역(65)은 게이트 스페이서(87)가 형성된 후에 형성될 수 있다. 일부 실시예에서, LDD 영역(65)은 생략된다.
계속해서 도 8을 참조하면, LDD 영역(65)이 형성된 후에, 게이트 스페이서(87)가 더미 게이트 구조물(75) 주위에 형성된다. 게이트 스페이서(87)는 제1 게이트 스페이서(72) 및 제2 게이트 스페이서(86)를 포함할 수 있다. 예를 들어, 제1 게이트 스페이서(72)는 게이트 실 스페이서일 수 있고, 더미 게이트 구조물(75)의 대향 측벽 상에 형성된다. 제2 게이트 스페이서(86)는 제1 게이트 스페이서(72) 상에 형성된다. 제1 게이트 스페이서(72)는 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 탄화질화물 등, 또는 이들의 조합과 같은 유전체 재료로 형성될 수 있고, 예컨대 열 산화, CVD, 또는 기타 적합한 퇴적 프로세스를 사용하여 형성될 수 있다. 제2 게이트 스페이서(86)는 적합한 퇴적 방법을 사용하여 실리콘 질화물, 실리콘 탄화질화물, 이들의 조합 등으로 형성될 수 있다.
실시예에서, 게이트 스페이서(87)는, 먼저 FinFET 디바이스(100) 위에 제1 게이트 스페이서 층을 컨포멀하게 퇴적한 다음, 퇴적된 제1 게이트 스페이서 층 위헤 제2 게이트 스페이서 층을 컨포멀하게 퇴적함으로써, 형성된다. 다음으로, 건식 에칭 프로세스와 같은 이방성 에칭 프로세스가, FinFET 디바이스(100)의 상부 표면(예컨대, 마스크(70)의 상부 표면) 상에 배치된 제2 게이트 스페이서 층의 제1 부분을 제거하면서 더미 게이트 구조물(75)의 측벽을 따라 배치된 제2 게이트 스페이서 층의 제2 부분을 유지하도록 수행된다. 이방성 에칭 프로세스 후에 남아있는 제2 게이트 스페이서 층의 제2 부분은 제2 게이트 스페이서(86)를 형성한다. 이방성 에칭 프로세스는 또한, 제2 게이트 스페이서(86)의 측벽 밖에 배치된 제1 게이트 스페이서 층의 부분을 제거하고, 제1 게이트 스페이서 층의 남은 부분은 제1 게이트 스페이서(72)를 형성한다.
도 8에 예시된 바와 같은 게이트 스페이서(87)의 형상 및 형성 방법은 단지 비한정적인 예일 뿐이고, 다른 형상 및 형성 방법이 가능하다. 이들 및 기타 변형은 완전히 본 실시예의 범위 내에 포함되는 것으로 의도된다.
다음으로, 도 9에 에시된 바와 같이, 소스/드레인 영역(80)이 형성된다. 소스/드레인 영역(80)은, 리세스를 형성하도록 핀(64)을 에칭하고, 금속 유기 CVD(MOCVD; metal-organic CVD), 분자 빔 에피텍시(MBE; molecular beam epitaxy), 액상 에피텍시(LPE; liquid phase epitaxy), 기상 에피텍시(VPE; vapor phase epitaxy), 선택적 에피텍셜 성장(SEG; selective epitaxial growth) 등, 또는 이들의 조합과 같은 적합한 방법을 사용하여, 리세스에 재료를 에피텍셜 성장시킴으로써, 형성된다.
도 9에 예시된 바와 같이, 에피텍셜 소스/드레인 영역(80)은 핀(64)의 각자의 표면으로부터 상승된 표면을 가질 수 있고(예컨대, 핀(64)의 리세싱되지 않은 부분 위로 상승됨), 패싯(facet)을 가질 수 있다. 복수의 핀들(64)이 서로 평행하고 인접하게 형성되는 실시예에서, 인접한 핀(64)의 소스/드레인 영역(80)은 연속적인 에피텍셜 소스/드레인 영역(80)을 형성하도록 합쳐질(merge) 수 있다. 다른 실시예에서, 인접한 핀(64)에 대한 소스/드레인 영역(80)은 함께 합쳐지지 않으며, 개별 소스/드레인 영역(80)으로 남는다. 일부 실시예에서, 결과적인 FinFET은 n-타입 FinFET이고, 소스/드레인 영역(80)은, 실리콘 탄화물(SiC), 실리콘 인(SiP), 인-도핑된 실리콘 탄소(SiCP) 등을 포함한다. 일부 실시예에서, 결과적인 FinFET은 p-타입 FinFET이고, 소스/드레인 영역(80)은 SiGe, 및 붕소나 인듐과 같은 p-타입 불순물을 포함한다.
에피텍셜 소스/드레인 영역(80)은 소스/드레인 영역(80)을 형성하도록 도펀트로 주입될 수 있으며 그 다음에 어닐 프로세스가 이어질 수 있다. 주입 프로세스는, 주입 프로세스로부터 보호되어야 할 FinFET 디바이스(100)의 영역을 덮도록 포토레지스트와 같은 마스크를 형성하고 패터닝하는 것을 포함할 수 있다. 소스/드레인 영역(80)은 약 1E19 cm-3 내지 약 1E21 cm-3 범위의 불순물(예컨대, 도펀트) 농도를 가질 수 있다. 붕소 또는 인듐과 같은 P-타입 불순물이 P-타입 트랜지스터의 소스/드레인 영역(80)에 주입될 수 있다. 인 또는 비소와 같은 N-타입 불순물이 N-타입 트랜지스터의 소스/드레인 영역(80)에 주입될 수 있다. 일부 실시예에서, 에피텍셜 소스/드레인 영역은 성장 동안 인시추 도핑될 수 있다.
다음으로, 도 10에 예시된 바와 같이, 소스/드레인 영역(80) 위에 그리고 더미 게이트 구조물(75) 위에 제1 층간 유전체(ILD; interlayer dielectric)(90)가 형성된다. 일부 실시예에서, 제1 ILD(90)는 실리콘 산화물, PSG(phosphosilicate glass), BSG(borosilicate glass), BPSG(boron-doped phosphosilicate Glass), USG(undoped silicate glass) 등과 같은 유전체 재료로 형성되고, CVD, PECVD, 또는 FCVD와 같은 임의의 적합한 방법에 의해 퇴적될 수 있다. CMP 프로세스와 같은 평탄화 프로세스가 마스크(70)를 제거하도록 수행될 수 있다. 평탄화 프로세스 후에, 제1 ILD(90)의 상부 표면은 게이트 전극(68)의 상부 표면과 수평을 이룬다.
다음으로, 게이트 전극(68) 및 게이트 유전체(66)를 활성 게이트(대체 게이트 또는 금속 게이트로도 지칭될 수 있음) 및 활성 게이트 유전체 재료(들)로 각각 대체하도록 게이트 라스트 프로세스(가끔 대체 게이트 프로세스로 지칭됨)가 수행된다. 따라서, 게이트 전극(68) 및 게이트 유전체(66)는 게이트 라스트 프로세스에서 각각 더미 게이트 전극 및 더미 게이트 유전체로 지칭될 수 있다. 일부 실시예에서, 활성 게이트는 금속 게이트이다.
도 10을 계속 참조하면, 대체 게이트 구조물(97)(도 11 참조)을 형성하기 위해, 게이트 전극(68) 및 게이트 전극(68) 바로 아래의 게이트 유전체(66)가 에칭 단계(들)에서 제거되며, 그리하여 게이트 스페이서(87) 사이에 리세스(91)가 형성된다. 에칭 프로세스는 라이너(67)의 남은 부분(예컨대, 67L)이 노출될 때 정지될 수 있다. 더미 게이트 제거 동안, 게이트 유전체(66)는 게이트 전극(68)이 에칭될 때 에칭 정지 층으로서 사용될 수 있다. 그 다음, 게이트 유전체(66)는 게이트 전극(68)의 제거 후에 제거될 수 있다.
다음으로, 도 11에서, 게이트 유전체 층(94), 배리어 층(96), 일함수 층(98), 및 게이트 전극(99)이 대체 게이트 구조물(97)에 대한 리세스(91)에 형성된다. 게이트 유전체 층(94)이 리세스에, 예컨대 핀(64)의 상부 표면과 측벽 상에 그리고 게이트 스페이서(87)의 측벽 상에, 그리고 제1 ILD(90)의 상부 표면 상에 컨포멀하게 퇴적된다. 일부 실시예에 따르면, 게이트 유전체 층(94)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 다층을 포함한다. 다른 실시예에서, 게이트 유전체 층(94)은 하이 k 유전체 재료를 포함하고, 이들 실시예에서, 게이트 유전체 층(94)은 약 7.0보다 더 큰 k 값을 가질 수 있고, 금속 산화물 또는 Hf, Al, Zr, La, Mg, Ba, Ti, Pb의 실리케이트 및 이들의 조합을 포함할 수 있다. 게이트 유전체 층(94)의 형성 방법은 분자빔 증착(MBD), 원자층 증착(ALD), PECVD 등을 포함할 수 있다.
다음으로, 배리어 층(96)이 게이트 유전체 층(94) 위에 컨포멀하게 형성된다. 배리어 층(96)은 티타늄 질화물과 같은 전기 전도성 재료를 포함할 수 있지만, 탄탈럼 질화물, 티타늄, 탄탈럼 등과 같은 다른 재료가 대안으로서 이용될 수 있다. 배리어 층(96)은 PECVD와 같은 CVD 프로세스를 사용하여 형성될 수 있다. 그러나, 스퍼터링, 금속 유기 화학적 기상 증착(MOCVD), 또는 ALD와 같은 다른 대안의 프로세스가 대안으로서 사용될 수 있다.
다음으로, 일함수 층(98)이 배리어 층(96) 위에 컨포멀하게 형성된다. P-타입 일함수 층 또는 N-타입 일함수 층과 같은 일함수 층이 배리어 층(96) 위의 리세스에 그리고 게이트 전극(99)이 형성되기 전에 형성될 수 있다. P-타입 디바이스를 위한 게이트 구조물에 포함될 수 있는 예시적인 P-타입 일함수 금속은, TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, 기타 적합한 P-타입 일함수 재료, 또는 이들의 조합을 포함한다. N-타입 디바이스를 위한 게이트 구조물에 포함될 수 있는 예시적인 N-타입 일함수 금속은, Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 기타 적합한 N-타입 일함수 재료, 또는 이들의 조합을 포함한다. 일함수 값은 일함수 층의 재료 조성과 연관되고, 따라서 일함수 층의 재료는, 형성되어야 할 디바이스에서 타겟 문턱 전압(Vt)이 달성되도록, 그의 일함수 값을 조정하도록 선택된다. 일함수 층(들)은 CVD, 물리적 기상 증착(PVD), 및/또는 기타 적합한 프로세스에 의해 퇴적될 수 있다.
다음으로, 시드 층(게이트 전극(99)과 별개로 예시되지 않음)이 일함수 층(98) 위에 컨포멀하게 형성된다. 시드 층은 구리, 티타늄, 탄탈럼, 티타늄 질화물, 탄탈럼 질화물 등, 또는 이들의 조합을 포함할 수 있고, ALD, 스퍼터링, PVD 등에 의해 퇴적될 수 있다. 일부 실시예에서, 시드 층은, 단일 층 또는 상이한 재료로 형성된 복수의 서브층을 포함하는 복합층일 수 있는 금속 층이다. 예를 들어, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다.
다음으로, 게이트 전극(99)이 시드 층 위에 퇴적되고, 리세스의 남은 부분을 채운다. 게이트 전극(99)은, Cu, Al, W 등, 이들의 조합과 같은 금속 함유 재료, 또는 이들의 다층으로 제조될 수 있고, 예컨대 전해도금, 무전해도금, 또는 다른 적합한 방법에 의해 형성될 수 있다. 게이트 전극(99)의 형성 후에, CMP와 같은 평탄화 프로세스가 게이트 유전체 층(94), 배리어 층(96), 일함수 층(98), 시드 층, 및 게이트 전극(99)의 과도한 부분을 제거하도록 수행될 수 있으며, 과도한 부분은 제1 ILD(90)의 상부 표면 위에 있는 것이다. 따라서, 게이트 유전체 층(94), 배리어 층(96), 일함수 층(98), 시드 층, 및 게이트 전극(99)의 결과적인 남은 부분은 결과적인 FinFET 디바이스(100)의 대체 게이트 구조물(97)을 형성한다.
다음으로 도 12a를 참조하면, 제2 ILD(92)가 제1 ILD(90) 위에 형성된다. 대체 게이트 구조물(97)을 노출시키도록 그리고 소스/드레인 영역(80)을 노출시키도록 콘택 개구가 제2 ILD(92)를 통해 형성된다. 콘택(102)(예컨대, 102A, 102B)이 콘택 개구에 형성된다.
일부 실시예에서, 제2 ILD(92)는 유동가능 CVD 방법에 의해 형성된 유동가능 막이다. 일부 실시예에서, 제2 ILD(92)는 PSG, BSG, BPSG, USG 등과 같은 유전체 재료로 형성되고, CVD 및 PECVD와 같은 임의의 적합한 방법에 의해 퇴적될 수 있다. 콘택 개구는 포토리소그래피 및 에칭을 사용하여 형성될 수 있다. 에칭 프로세스는 소스/드레인 영역(80) 및 대체 게이트 구조물(97)을 노출시키도록 제1 ILD(90) 및 제2 ILD(92)를 통해 에칭한다.
콘택 개구가 형성된 후에, 실리사이드 영역(95)이 소스/드레인 영역(80) 위에 형성된다. 일부 실시예에서, 실리사이드 영역(95)은, 에피텍셜 소스/드레인 영역(80)의 노출된 부분 위에, 니켈, 코발트, 티타늄, 탄탈럼, 플래티늄, 텅스텐, 다른 희금속, 다른 내화 금속, 희토류 금속 또는 이들의 합금과 같은 실리사이드 또는 저마나이드(germanide) 영역을 형성하도록, 반도체 재료(예컨대, 실리콘, 게르마늄)와 반응할 수 있는 금속을 먼저 퇴적한 다음, 실리사이드 영역(95)을 형성하도록 열 어닐 프로세스를 수행함으로써, 형성된다. 그 다음, 퇴적된 금속의 반응되지 않은 부분이 예컨대 에칭 프로세스에 의해 제거된다. 영역(95)은 실리사이드 영역으로 지칭되지만, 영역(95)은 또한 저마나이드 영역, 또는 실리콘 저마나이드 영역(예컨대, 실리사이드 및 저마나이드를 포함하는 영역)일 수도 있다.
다음으로, 콘택(102)(예컨대, 102A, 102B, 콘택 플러그로도 지칭될 수 있음)이 콘택 개구에 형성된다. 예시된 실시예에서, 콘택(102)의 각각은 배리어 층(101), 시드 층(103) 및 전도성 재료(105)를 포함하고, 아래의 전도성 특징부(예컨대, 대체 게이트 구조물(97) 또는 실리사이드 영역(95))에 전기적으로 커플링된다. 대체 게이트 구조물(97)에 전기적으로 커플링되는 콘택(102A)은 게이트 콘택으로 지칭될 수 있고, 실리사이드 영역(95)에 전기적으로 커플링되는 콘택(102B)은 소스/드레인 콘택으로 지칭될 수 있다. 배리어 층(101), 시드 층(103), 및 전도성 재료(105)에 대한 재료 및 형성 방법은 각각, 대체 게이트 구조물(97)의 배리어 층(96), 시드 층 및 게이트 전극(99)에 대하여 상기에 설명된 바와 동일하거나 유사할 수 있으며, 따라서 세부 내용은 반복되지 않는다. 도 12a에서, 모든 콘택(102)은 설명을 위한 목적으로 동일 단면으로 예시되어 있다. 이는 물론 예이며 한정하는 것이 아니다. 콘택(102)은 상이한 단면들로 이루어질 수 있다.
도 12b는 도 12a의 FinFET 디바이스(100)를, 단면 B-B를 따라 예시한다. 도 12b는 핀(64A 및 64B)의 각각 위의 콘택(102)을 예시한다. 콘택(102)은 대체 게이트 구조물(97)에 전기적으로 커플링된다. 콘택(102)의 수 및 위치는 단지 설명을 위한 목적인 것이며 한정하는 것이 아니고, 다른 수 및 다른 위치도 또한 가능하고 완전히 본 개시의 범위 내에 포함되는 것으로 의도된다.
도 12b에 예시된 바와 같이, 복합 라이너(63)의 내부 층으로도 지칭되는, 라이너(67)의 하부 층(67L)은, 핀(64)의 측벽 및 상부 표면과 접촉하며 이를 따라 연장한다. 복합 라이너(63)의 외부 층으로도 지칭되는 변환 층(69)은 하부 층(67L)과 STI 영역(62) 사이에 배치된다. 도 12b의 예에서, STI 영역(62)의 상부 표면 위에 배치된 변환 층(69)이 없다. 복합 라이너(63)의 하부 부분(예컨대, STI 영역(62)의 상부 표면 아래에 배치된 부분)은 대체 금속 구조물(97)의 경계를 넘어 연장하며 핀(64)의 하부 측벽을 커버하지만, 도 12b에서 변환 층(69)의 상부 부분만 포함하는 복합 라이너(63)의 상부 부분(예컨대, STI 영역(62)의 상부 표면 위에 배치된 부분)은 대체 게이트 구조물(97) 아래에(예컨대, 바로 아래에) 배치되며 FinFET 디바이스(100)의 채널 영역을 둘러싼다는 것을 주목하자.
도 13은 일부 실시예에 따라 반도체 디바이스를 형성하는 방법(1000)의 흐름도를 예시한다. 도 13에 도시된 예시적인 방법은 단지 많은 가능한 실시예의 방법의 예일 뿐이라는 것을 이해하여야 한다. 당해 기술 분야에서의 통상의 지식을 가진 자라면 많은 변형, 대안, 및 수정을 인식할 것이다. 예를 들어, 도 13에 예시된 바와 같은 다양한 단계들이 추가, 제거, 대체, 재배열 및 반복될 수 있다.
도 13을 참조하면, 단계 1010에서, 기판 위로 돌출하는 핀이 형성된다. 단계 1020에서, 핀 위에 라이너가 형성된다. 단계 1030에서, 핀과 먼 쪽의 라이너의 상부 층을 변환 층으로 변환하도록 표면 처리 프로세스가 수행되며, 변환 층은 라이너의 산화물 또는 질화물을 포함한다. 단계 1040에서, 표면 처리 프로세스 후에 핀의 대향 측에 아이솔레이션 영역이 형성된다. 단계 1050에서, 아이솔레이션 영역을 형성한 후에 변환 층 위에 게이트 유전체가 형성된다. 단계 1060에서, 핀 위에 그리고 게이트 유전체 위에 게이트 전극이 형성된다.
실시예는 이점을 달성할 수 있다. 예를 들어, 개시된 표면 처리 방법은 후속 프로세싱 동안 라이너(67)의 결정화를 막거나 감소시킨다. 그 결과, 라이너(67)(예컨대, 하부 층(67L))는 핀(64) 위에 평평한 보호 층으로 남음으로써, 예컨대 핀(64)의 채널 영역을 후속 프로세싱으로부터 보호한다. 또한, 처리된 라이너(67)에 의해 핀(64)의 임계 치수가 보다 잘 유지된다. 또한, 라이너(67)의 형성 후의 프로세싱은 더 이상 저온 열 프로세스에 국한되지 않으며, 따라서 후속 프로세싱의 보다 넓은 선택을 가능하게 하고 개선된 열적 버짓을 제공한다.
실시예에서, 반도체 디바이스를 형성하는 방법은, 기판 위로 돌출하는 핀을 형성하는 단계; 상기 핀 위에 라이너를 형성하는 단계; 상기 핀과 먼 쪽의 상기 라이너의 상부 층을 변환 층으로 변환하도록 표면 처리(surface treatment) 프로세스를 수행하는 단계로서, 상기 변환 층은 상기 라이너의 산화물 또는 질화물을 포함하는 것인, 상기 표면 처리 프로세스를 수행하는 단계; 상기 표면 처리 프로세스 후에 상기 핀의 대향 측에 아이솔레이션 영역을 형성하는 단계; 상기 아이솔레이션 영역을 형성한 후에 상기 변환 층 위에 게이트 유전체를 형성하는 단계; 및 상기 핀 위에 그리고 상기 게이트 유전체 위에 게이트 전극을 형성하는 단계를 포함한다. 실시예에서, 상기 라이너를 형성하는 단계는, 상기 핀의 측벽 및 상부 표면 위에 상기 라이너를 컨포멀하게(conformally) 형성하는 단계를 포함한다. 실시예에서, 상기 라이너는 상기 핀의 제2 반도체 재료와 상이한 제1 반도체 재료로 형성된다. 실시예에서, 상기 표면 처리 프로세스 후에, 상기 라이너의 상기 상부 층은 상기 라이너의 산화물 또는 질화물로 변환되고, 상기 핀과 접촉하는 상기 라이너의 하부 층은 변하지 않은 채로 남는다. 실시예에서, 상기 게이트 유전체 및 상기 게이트 전극은 더미 게이트 구조물을 형성하고, 상기 방법은, 상기 기판 위에 그리고 상기 더미 게이트 구조물 주변에 유전체 층을 형성하는 단계; 및 상기 더미 게이트 구조물을 대체 게이트로 대체하는 단계를 더 포함하며, 상기 더미 게이트 구조물을 대체 게이트로 대체하는 단계는, 상기 게이트 유전체 및 상기 게이트 전극을 각각 하이-K(high-K) 게이트 유전체 및 금속 게이트 전극으로 대체하는 단계를 포함한다. 실시예에서, 상기 제1 반도체 재료는 비정질 실리콘을 포함하고, 상기 제2 반도체 재료는 실리콘 게르마늄을 포함한다. 실시예에서, 상기 표면 처리 프로세스 후에, 상기 변환 층은 실리콘 산화물을 포함하고, 상기 핀과 접촉하는 상기 라이너의 하부 층은 비정질 실리콘을 포함한다. 실시예에서, 상기 제1 반도체 재료는 비정질 실리콘을 포함하고, 상기 제2 반도체 재료는 결정질 실리콘을 포함한다. 실시예에서, 상기 표면 처리 프로세스를 수행하는 단계는, 산소를 포함하는 가스 소스로 상기 라이너의 상기 상부 층을 처리하는 단계를 포함한다. 실시예에서, 상기 표면 처리 프로세스를 수행하는 단계는, 산소 함유 화학물질로 상기 라이너의 상기 상부 층을 세척하는 단계를 포함한다. 실시예에서, 상기 표면 처리 프로세스를 수행하는 단계는, 암모니아를 포함하는 가스 소스로 상기 라이너의 상기 상부 층을 처리하는 단계를 포함한다.
실시예에서, 반도체 디바이스를 형성하는 방법은, 상기 반도체 디바이스의 N-타입 디바이스 영역에 제1 반도체 재료를 포함하는 제1 핀을 형성하는 단계; 상기 반도체 디바이스의 P-타입 디바이스 영역에 제2 반도체 재료를 포함하는 제2 핀을 형성하는 단계; 상기 제1 핀 및 상기 제2 핀 위에, 상기 제1 반도체 재료와 상이하며 상기 제2 반도체 재료와 상이한 제3 반도체 재료를 포함하는 라이너를 형성하는 단계; 상기 제1 핀 및 상기 제2 핀과 먼 쪽의 상기 라이너의 외부 층을 제1 유전체 층으로 변환하는 단계로서, 상기 제1 핀 및 상기 제2 핀과 접촉하는 상기 라이너의 내부 층은 상기 외부 층을 변환한 후에 상기 제3 반도체 재료로 남는 것인, 상기 변환하는 단계; 상기 제1 핀 및 상기 제2 핀 주변에 아이솔레이션 영역을 형성하는 단계로서, 상기 제1 핀의 제1 상부 부분 및 상기 제2 핀의 제2 상부 부분은 상기 아이솔레이션 영역의 상부 표면 위로 연장하는 것인, 상기 아이솔레이션 영역을 형성하는 단계; 상기 제1 핀의 상기 제1 상부 부분 위에 그리고 상기 제2 핀의 상기 제2 상부 부분 위에 게이트 유전체를 형성하는 단계; 및 상기 제1 핀, 상기 제2 핀, 및 상기 게이트 유전체 위에 게이트 전극을 형성하는 단계를 포함한다. 실시예에서, 상기 제1 반도체 재료는 결정질 실리콘이고, 상기 제2 반도체 재료는 실리콘 게르마늄이고, 상기 제3 반도체 재료는 비정질 실리콘이다. 실시예에서, 상기 제1 유전체 층은 상기 라이너의 산화물을 포함한다. 실시예에서, 상기 라이너의 상기 외부 층을 변환하는 단계는, 상기 라이너를 산소 함유 분위기에 노출시키는 단계, 상기 라이너를 산소 함유 가스로 처리하는 단계, 상기 라이너를 산소의 플라즈마로 처리하는 단계, 또는 상기 라이너 상에 산소 함유 화학물질을 적용하는 단계를 포함한다. 실시예에서, 상기 제1 유전체 층은 상기 라이너의 질화물을 포함한다. 실시예에서, 상기 라이너의 상기 외부 층을 변환하는 단계는, 상기 라이너를 암모니아 함유 가스로 처리하는 단계, 또는 상기 라이너를 암모니아의 플라즈마로 처리하는 단계를 포함한다.
실시예에서, 반도체 디바이스는, 기판 위로 돌출하는 제1 핀; 상기 제1 핀의 대향 측의 아이솔레이션 영역으로서, 상기 제1 핀은 상기 기판과 먼 쪽의 상기 아이솔레이션 영역의 상부 표면 위로 연장하는 것인, 상기 아이솔레이션 영역; 복합 라이너로서, 상기 제1 핀과 접촉하며, 제1 반도체 재료를 포함하는 내부 층과; 상기 제1 핀과 먼 쪽의 외부 층을 포함하고, 상기 외부 층은 제1 유전체 층을 포함하며, 상기 복합 라이너의 상기 내부 층은 상기 제1 핀의 측벽 및 상부 표면을 따라 연장하고, 상기 복합 라이너의 상기 외부 층은 상기 내부 층과 상기 아이솔레이션 영역 사이에 배치되는 것인, 상기 복합 라이너; 상기 아이솔레이션 영역의 상기 상부 표면 위에, 상기 제1 핀의 상부 측벽을 따라 그리고 상기 제1 핀의 상기 상부 표면을 따라 연장하는 게이트 유전체로서, 상기 복합 라이너의 상기 내부 층의 적어도 일부가 상기 게이트 유전체와 상기 제1 핀 사이에 있는 것인, 상기 게이트 유전체; 및 상기 게이트 유전체 위의 게이트 전극을 포함한다. 실시예에서, 상기 제1 유전체 층은 상기 제1 반도체 재료의 산화물 또는 질화물이다. 실시예에서, 상기 기판 위로 돌출하는 제2 핀을 더 포함하고, 상기 복합 라이너는 상기 제2 핀의 측벽 및 상부 표면을 따라 연장하며, 상기 제1 핀은 제2 반도체 재료를 포함하고, 상기 제2 핀은 제3 반도체 재료를 포함하고, 상기 복합 라이너의 상기 제1 반도체 재료는 상기 제2 반도체 재료 및 상기 제3 반도체 재료와 상이하다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 반도체 디바이스를 형성하는 방법에 있어서,
기판 위로 돌출하는 핀을 형성하는 단계;
상기 핀 위에 라이너를 형성하는 단계;
상기 핀과 먼 쪽의 상기 라이너의 상부 층을 변환 층으로 변환하도록 표면 처리(surface treatment) 프로세스를 수행하는 단계로서, 상기 변환 층은 상기 라이너의 산화물 또는 질화물을 포함하는 것인, 상기 표면 처리 프로세스를 수행하는 단계;
상기 표면 처리 프로세스 후에 상기 핀의 대향 측에 아이솔레이션 영역을 형성하는 단계;
상기 아이솔레이션 영역을 형성한 후에 상기 변환 층 위에 게이트 유전체를 형성하는 단계; 및
상기 핀 위에 그리고 상기 게이트 유전체 위에 게이트 전극을 형성하는 단계를 포함하는 반도체 디바이스 형성 방법.
실시예 2. 실시예 1에 있어서, 상기 라이너를 형성하는 단계는, 상기 핀의 측벽 및 상부 표면 위에 상기 라이너를 컨포멀하게(conformally) 형성하는 단계를 포함하는 것인, 반도체 디바이스 형성 방법.
실시예 3. 실시예 1에 있어서, 상기 라이너는 상기 핀의 제2 반도체 재료와 상이한 제1 반도체 재료로 형성되는 것인, 반도체 디바이스 형성 방법.
실시예 4. 실시예 3에 있어서, 상기 표면 처리 프로세스 후에, 상기 라이너의 상기 상부 층은 상기 라이너의 산화물 또는 질화물로 변환되고, 상기 핀과 접촉하는 상기 라이너의 하부 층은 변하지 않은 채로 남는 것인, 반도체 디바이스 형성 방법.
실시예 5. 실시예 4에 있어서, 상기 게이트 유전체 및 상기 게이트 전극은 더미 게이트 구조물을 형성하고, 상기 방법은,
상기 기판 위에 그리고 상기 더미 게이트 구조물 주변에 유전체 층을 형성하는 단계; 및
상기 더미 게이트 구조물을 대체 게이트로 대체하는 단계를 더 포함하며,
상기 더미 게이트 구조물을 대체 게이트로 대체하는 단계는, 상기 게이트 유전체 및 상기 게이트 전극을 각각 하이-K(high-K) 게이트 유전체 및 금속 게이트 전극으로 대체하는 단계를 포함하는 것인, 반도체 디바이스 형성 방법.
실시예 6. 실시예 3에 있어서, 상기 제1 반도체 재료는 비정질 실리콘을 포함하고, 상기 제2 반도체 재료는 실리콘 게르마늄을 포함하는 것인, 반도체 디바이스 형성 방법.
실시예 7. 실시예 6에 있어서, 상기 표면 처리 프로세스 후에, 상기 변환 층은 실리콘 산화물을 포함하고, 상기 핀과 접촉하는 상기 라이너의 하부 층은 비정질 실리콘을 포함하는 것인, 반도체 디바이스 형성 방법.
실시예 8. 실시예 3에 있어서, 상기 제1 반도체 재료는 비정질 실리콘을 포함하고, 상기 제2 반도체 재료는 결정질 실리콘을 포함하는 것인, 반도체 디바이스 형성 방법.
실시예 9. 실시예 3에 있어서, 상기 표면 처리 프로세스를 수행하는 단계는, 산소를 포함하는 가스 소스로 상기 라이너의 상기 상부 층을 처리하는 단계를 포함하는 것인, 반도체 디바이스 형성 방법.
실시예 10. 실시예 3에 있어서, 상기 표면 처리 프로세스를 수행하는 단계는, 산소 함유 화학물질로 상기 라이너의 상기 상부 층을 세척하는 단계를 포함하는 것인, 반도체 디바이스 형성 방법.
실시예 11. 실시예 3에 있어서, 상기 표면 처리 프로세스를 수행하는 단계는, 암모니아를 포함하는 가스 소스로 상기 라이너의 상기 상부 층을 처리하는 단계를 포함하는 것인, 반도체 디바이스 형성 방법.
실시예 12. 반도체 디바이스를 형성하는 방법에 있어서,
상기 반도체 디바이스의 N-타입 디바이스 영역에 제1 반도체 재료를 포함하는 제1 핀을 형성하는 단계;
상기 반도체 디바이스의 P-타입 디바이스 영역에 제2 반도체 재료를 포함하는 제2 핀을 형성하는 단계;
상기 제1 핀 및 상기 제2 핀 위에, 상기 제1 반도체 재료와 상이하며 상기 제2 반도체 재료와 상이한 제3 반도체 재료를 포함하는 라이너를 형성하는 단계;
상기 제1 핀 및 상기 제2 핀과 먼 쪽의 상기 라이너의 외부 층을 제1 유전체 층으로 변환하는 단계로서, 상기 제1 핀 및 상기 제2 핀과 접촉하는 상기 라이너의 내부 층은 상기 외부 층을 변환한 후에 상기 제3 반도체 재료로 남는 것인, 상기 변환하는 단계;
상기 제1 핀 및 상기 제2 핀 주변에 아이솔레이션 영역을 형성하는 단계로서, 상기 제1 핀의 제1 상부 부분 및 상기 제2 핀의 제2 상부 부분은 상기 아이솔레이션 영역의 상부 표면 위로 연장하는 것인, 상기 아이솔레이션 영역을 형성하는 단계;
상기 제1 핀의 상기 제1 상부 부분 위에 그리고 상기 제2 핀의 상기 제2 상부 부분 위에 게이트 유전체를 형성하는 단계; 및
상기 제1 핀, 상기 제2 핀, 및 상기 게이트 유전체 위에 게이트 전극을 형성하는 단계를 포함하는 반도체 디바이스 형성 방법.
실시예 13. 실시예 12에 있어서, 상기 제1 반도체 재료는 결정질 실리콘이고, 상기 제2 반도체 재료는 실리콘 게르마늄이고, 상기 제3 반도체 재료는 비정질 실리콘인 것인, 반도체 디바이스 형성 방법.
실시예 14. 실시예 12에 있어서, 상기 제1 유전체 층은 상기 라이너의 산화물을 포함하는 것인, 반도체 디바이스 형성 방법.
실시예 15. 실시예 14에 있어서, 상기 라이너의 상기 외부 층을 변환하는 단계는, 상기 라이너를 산소 함유 분위기에 노출시키는 단계, 상기 라이너를 산소 함유 가스로 처리하는 단계, 상기 라이너를 산소의 플라즈마로 처리하는 단계, 또는 상기 라이너 상에 산소 함유 화학물질을 적용하는 단계를 포함하는 것인, 반도체 디바이스 형성 방법.
실시예 16. 실시예 12에 있어서, 상기 제1 유전체 층은 상기 라이너의 질화물을 포함하는 것인, 반도체 디바이스 형성 방법.
실시예 17. 실시예 16에 있어서, 상기 라이너의 상기 외부 층을 변환하는 단계는, 상기 라이너를 암모니아 함유 가스로 처리하는 단계, 또는 상기 라이너를 암모니아의 플라즈마로 처리하는 단계를 포함하는 것인, 반도체 디바이스 형성 방법.
실시예 18. 반도체 디바이스에 있어서,
기판 위로 돌출하는 제1 핀;
상기 제1 핀의 대향 측의 아이솔레이션 영역으로서, 상기 제1 핀은 상기 기판과 먼 쪽의 상기 아이솔레이션 영역의 상부 표면 위로 연장하는 것인, 상기 아이솔레이션 영역;
복합 라이너로서,
상기 제1 핀과 접촉하며, 제1 반도체 재료를 포함하는 내부 층과;
상기 제1 핀과 먼 쪽의 외부 층을 포함하고, 상기 외부 층은 제1 유전체 층을 포함하며, 상기 복합 라이너의 상기 내부 층은 상기 제1 핀의 측벽 및 상부 표면을 따라 연장하고, 상기 복합 라이너의 상기 외부 층은 상기 내부 층과 상기 아이솔레이션 영역 사이에 배치되는 것인, 상기 복합 라이너;
상기 아이솔레이션 영역의 상기 상부 표면 위에, 상기 제1 핀의 상부 측벽을 따라 그리고 상기 제1 핀의 상기 상부 표면을 따라 연장하는 게이트 유전체로서, 상기 복합 라이너의 상기 내부 층의 적어도 일부가 상기 게이트 유전체와 상기 제1 핀 사이에 있는 것인, 상기 게이트 유전체; 및
상기 게이트 유전체 위의 게이트 전극을 포함하는 반도체 디바이스.
실시예 19. 실시예 18에 있어서, 상기 제1 유전체 층은 상기 제1 반도체 재료의 산화물 또는 질화물인 것인, 반도체 디바이스.
실시예 20. 실시예 18에 있어서, 상기 기판 위로 돌출하는 제2 핀을 더 포함하고, 상기 복합 라이너는 상기 제2 핀의 측벽 및 상부 표면을 따라 연장하며, 상기 제1 핀은 제2 반도체 재료를 포함하고, 상기 제2 핀은 제3 반도체 재료를 포함하고, 상기 복합 라이너의 상기 제1 반도체 재료는 상기 제2 반도체 재료 및 상기 제3 반도체 재료와 상이한 것인, 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스를 형성하는 방법에 있어서,
    기판 위로 돌출하는 핀을 형성하는 단계;
    상기 핀 위에 라이너를 형성하는 단계;
    상기 핀과 먼 쪽의 상기 라이너의 상부 층을 변환 층으로 변환하도록 표면 처리(surface treatment) 프로세스를 수행하는 단계로서, 상기 변환 층은 상기 라이너의 산화물 또는 질화물을 포함하는 것인, 상기 표면 처리 프로세스를 수행하는 단계;
    상기 표면 처리 프로세스 후에 상기 핀의 대향 측에 아이솔레이션 영역을 형성하는 단계;
    상기 아이솔레이션 영역을 형성한 후에 상기 변환 층 위에 게이트 유전체를 형성하는 단계; 및
    상기 핀 위에 그리고 상기 게이트 유전체 위에 게이트 전극을 형성하는 단계를 포함하는 반도체 디바이스 형성 방법.
  2. 청구항 1에 있어서, 상기 라이너를 형성하는 단계는, 상기 핀의 측벽 및 상부 표면 위에 상기 라이너를 컨포멀하게(conformally) 형성하는 단계를 포함하는 것인, 반도체 디바이스 형성 방법.
  3. 청구항 1에 있어서, 상기 라이너는 상기 핀의 제2 반도체 재료와 상이한 제1 반도체 재료로 형성되는 것인, 반도체 디바이스 형성 방법.
  4. 청구항 3에 있어서, 상기 표면 처리 프로세스 후에, 상기 라이너의 상기 상부 층은 상기 라이너의 산화물 또는 질화물로 변환되고, 상기 핀과 접촉하는 상기 라이너의 하부 층은 변하지 않은 채로 남는 것인, 반도체 디바이스 형성 방법.
  5. 청구항 4에 있어서, 상기 게이트 유전체 및 상기 게이트 전극은 더미 게이트 구조물을 형성하고, 상기 방법은,
    상기 기판 위에 그리고 상기 더미 게이트 구조물 주변에 유전체 층을 형성하는 단계; 및
    상기 더미 게이트 구조물을 대체 게이트로 대체하는 단계를 더 포함하며,
    상기 더미 게이트 구조물을 대체 게이트로 대체하는 단계는, 상기 게이트 유전체 및 상기 게이트 전극을 각각 하이-K(high-K) 게이트 유전체 및 금속 게이트 전극으로 대체하는 단계를 포함하는 것인, 반도체 디바이스 형성 방법.
  6. 청구항 3에 있어서, 상기 제1 반도체 재료는 비정질 실리콘을 포함하고, 상기 제2 반도체 재료는 실리콘 게르마늄 또는 결정질 실리콘을 포함하는 것인, 반도체 디바이스 형성 방법.
  7. 청구항 3에 있어서, 상기 표면 처리 프로세스를 수행하는 단계는, 산소 또는 암모니아를 포함하는 가스 소스로 상기 라이너의 상기 상부 층을 처리하는 단계를 포함하는 것인, 반도체 디바이스 형성 방법.
  8. 청구항 3에 있어서, 상기 표면 처리 프로세스를 수행하는 단계는, 산소 함유 화학물질로 상기 라이너의 상기 상부 층을 세척하는 단계를 포함하는 것인, 반도체 디바이스 형성 방법.
  9. 반도체 디바이스를 형성하는 방법에 있어서,
    상기 반도체 디바이스의 N-타입 디바이스 영역에 제1 반도체 재료를 포함하는 제1 핀을 형성하는 단계;
    상기 반도체 디바이스의 P-타입 디바이스 영역에 제2 반도체 재료를 포함하는 제2 핀을 형성하는 단계;
    상기 제1 핀 및 상기 제2 핀 위에, 상기 제1 반도체 재료와 상이하며 상기 제2 반도체 재료와 상이한 제3 반도체 재료를 포함하는 라이너를 형성하는 단계;
    상기 제1 핀 및 상기 제2 핀과 먼 쪽의 상기 라이너의 외부 층을 제1 유전체 층으로 변환하는 단계로서, 상기 제1 핀 및 상기 제2 핀과 접촉하는 상기 라이너의 내부 층은 상기 외부 층을 변환한 후에 상기 제3 반도체 재료로 남는 것인, 상기 변환하는 단계;
    상기 제1 핀 및 상기 제2 핀 주변에 아이솔레이션 영역을 형성하는 단계로서, 상기 제1 핀의 제1 상부 부분 및 상기 제2 핀의 제2 상부 부분은 상기 아이솔레이션 영역의 상부 표면 위로 연장하는 것인, 상기 아이솔레이션 영역을 형성하는 단계;
    상기 제1 핀의 상기 제1 상부 부분 위에 그리고 상기 제2 핀의 상기 제2 상부 부분 위에 게이트 유전체를 형성하는 단계; 및
    상기 제1 핀, 상기 제2 핀, 및 상기 게이트 유전체 위에 게이트 전극을 형성하는 단계를 포함하는 반도체 디바이스 형성 방법.
  10. 반도체 디바이스에 있어서,
    기판 위로 돌출하는 제1 핀;
    상기 제1 핀의 대향 측의 아이솔레이션 영역으로서, 상기 제1 핀은 상기 기판과 먼 쪽의 상기 아이솔레이션 영역의 상부 표면 위로 연장하는 것인, 상기 아이솔레이션 영역;
    복합 라이너로서,
    상기 제1 핀과 접촉하며, 제1 반도체 재료를 포함하는 내부 층과;
    상기 제1 핀과 먼 쪽의 외부 층을 포함하고, 상기 외부 층은 제1 유전체 층을 포함하며, 상기 복합 라이너의 상기 내부 층은 상기 제1 핀의 측벽 및 상부 표면을 따라 연장하고, 상기 복합 라이너의 상기 외부 층은 상기 내부 층과 상기 아이솔레이션 영역 사이에 배치되는 것인, 상기 복합 라이너;
    상기 아이솔레이션 영역의 상기 상부 표면 위에, 상기 제1 핀의 상부 측벽을 따라 그리고 상기 제1 핀의 상기 상부 표면을 따라 연장하는 게이트 유전체로서, 상기 복합 라이너의 상기 내부 층의 적어도 일부가 상기 게이트 유전체와 상기 제1 핀 사이에 있는 것인, 상기 게이트 유전체; 및
    상기 게이트 유전체 위의 게이트 전극을 포함하는 반도체 디바이스.
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