KR20180069698A - 핀-형 전계 효과 트랜지스터를 위한 형상 순응형 전달 도핑 방법 - Google Patents

핀-형 전계 효과 트랜지스터를 위한 형상 순응형 전달 도핑 방법 Download PDF

Info

Publication number
KR20180069698A
KR20180069698A KR1020170163298A KR20170163298A KR20180069698A KR 20180069698 A KR20180069698 A KR 20180069698A KR 1020170163298 A KR1020170163298 A KR 1020170163298A KR 20170163298 A KR20170163298 A KR 20170163298A KR 20180069698 A KR20180069698 A KR 20180069698A
Authority
KR
South Korea
Prior art keywords
doped
layer
fin structure
doped amorphous
knock
Prior art date
Application number
KR1020170163298A
Other languages
English (en)
Other versions
KR102041354B1 (ko
Inventor
사이-후이 영
솅-첸 왕
보-유 라이
지베이 팡
펭-쳉 양
엔-밍 첸
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20180069698A publication Critical patent/KR20180069698A/ko
Application granted granted Critical
Publication of KR102041354B1 publication Critical patent/KR102041354B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26526—Recoil-implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1604—Amorphous materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66803—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66818—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the channel being thinned after patterning, e.g. sacrificial oxidation on fin

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

핀-형 전계 효과 트랜지스터들(FinFET들)을 위한 도핑 기술들이 본 명세서에 개시된다. 예시적인 방법이, 핀 구조물을 형성하는 단계, 핀 구조물의 일부분 위에 도핑된 비정질 층을 형성하는 단계, 및 도핑된 비정질 층으로부터 핀 구조물의 상기 일부분 내로 도펀트를 유도하여, 그로 인해 도핑된 특징부를 형성하도록, 노크-온 주입 공정을 실행하는 단계를 포함한다. 도핑된 비정질 층은, 비-결정질 형태의 재료를 포함한다, 일부 구현예에서, 노크-온 주입 공정은, 도핑된 비정질 층의 적어도 일부분을, 도핑된 비정질 층의 상기 일부분이 핀 구조물의 부분이 되도록, 결정화한다. 일부 구현예에서, 도핑된 비정질 층은, 비정질 실리콘을 포함하며, 그리고 노크-온 주입 공정은, 도핑된 비정질 실리콘 층의 일부분을 결정화한다.

Description

핀-형 전계 효과 트랜지스터를 위한 형상 순응형 전달 도핑 방법{CONFORMAL TRANSFER DOPING METHOD FOR FIN-LIKE FIELD EFFECT TRANSISTOR}
본 출원은, 그의 전체 개시가 본 출원에 참조로 통합되는, 2016년 12월 15일 출원된, 미국 가특허 출원번호 제62/434,694호의 정식 출원이며 그리고 그의 우선권의 이익을 주장한다.
집적 회로(IC) 산업은 기하급수적 성장을 경험해 왔다. IC 재료들 및 설계의 기술적 발전은, 각 세대가 이전 세대보다 더 작고 더 복잡한 회로들을 구비하는, IC들의 세대들을 생성해 왔다. IC 진화의 과정에서, 기능적 밀도(즉, 칩 면적당 상호연결된 소자들의 개수)가 일반적으로 증가해 온 가운데, 기하학적 크기(즉, 제조 공정을 사용하여 생성될 수 있는 가장 작은 부품(또는 배선))가 감소해 왔다. 이러한 규모 축소 프로세스는 일반적으로, 생산 효율을 증가시킴에 의해, 그리고 연관된 비용을 감소시킴에 의해, 이익을 제공한다.
그러한 규모 축소는 또한, IC들의 처리 및 제조의 복잡성을 증가시켜 왔으며, 그리고 이러한 발전이 실현되도록 하기 위해, IC 처리 및 제조에 관한 유사한 진전들이 필요하게 된다. 예를 들어, 핀-형 전계 효과 트랜지스터(FinFET) 기술들이, (32 나노미터, 28 나노미터, 20 나노미터, 및 그 미만과 같이) 더 작은 특징부 크기들을 향해 진행됨에 따라, 발전된 도핑 기술들이, 핀 구조물들을 손상시키지 않는 가운데, 더 깊고, 더욱 균일한 도핑 윤곽을 구비하는 핀 구조물들 내의 도핑된 특징부들(영역들)을 제공하기 위해, 필요하게 된다. 비록 기존의 FinFET 도핑 기술들이 일반적으로, 그들의 의도된 목적을 위해 적절했지만, 이들은 모든 관점에서 전체적으로 만족스럽지는 않았다.
본 발명은, 방법으로서: 핀 구조물을 형성하는 단계; 핀 구조물의 일부분 위에 도핑된 비정질 층을 형성하는 단계; 및 도핑된 비정질 층으로부터 핀 구조물의 상기 일부분 내로 도펀트를 유도하여, 그로 인해 도핑된 특징부를 형성하도록, 노크-온 주입 공정을 실행하는 단계를 포함하는 것인, 방법을 제공한다.
본 개시는, 첨부되는 도면들과 함께 읽을 때 뒤따르는 상세한 설명으로부터 최상으로 이해된다. 본 산업의 표준 관행에 따라, 다양한 특징부들이 축적대로 도시되지 않으며 그리고 단지 예시의 목적으로 사용된다는 것이 강조된다. 실제로, 다양한 특징부들의 치수들은 논의의 명료함을 위해 임의로 증가되거나 감소될 수 있다.
도 1은, 본 개시의 다양한 양태에 따른 핀-형 전계 효과 트랜지스터(FinFET) 소자를 제조하는 방법에 대한 흐름도이다.
도 2a 내지 도 2e는, 본 개시의 다양한 양태에 따른, 부분적으로 또는 전체적으로, 도 1의 방법과 연관되는 것들과 같은, 여러 제조 단계에서의, FinFET 소자의 단편적인 단면도들이다.
도 3a 내지 도 3e는, 본 개시의 다양한 양태에 따른, 부분적으로 또는 전체적으로, 도 1의 방법과 연관되는 것들과 같은, 여러 제조 단계에서의, 다른 FinFET 소자의 단편적인 단면도들이다.
도 4는, 본 개시의 다양한 양태에 따른, 부분적으로 또는 전체적으로, 도 1 및 도 2a 내지 도 2e와 연관되는 것들과 같은, 여러 제조 단계에서의, 또 다른 FinFET 소자의 3차원 사시도이다.
도 5는, 본 개시의 다양한 양태에 따른, 부분적으로 또는 전체적으로, 도 1 및 도 3a 내지 도 3e와 연관되는 것들과 같은, 여러 제조 단계에서의, 또 다른 FinFET 소자의 3차원 사시도이다.
본 개시는 개괄적으로, 집적 회로 소자들에, 더욱 구체적으로 핀-형 전계 효과 트랜지스터(FinFET) 소자들에 관한 것이다.
뒤따르는 개시는, 본 발명의 상이한 특징부들을 구현하기 위한, 많은 상이한 실시예들 또는 예들을 제공한다. 구성요소들 및 배열들에 대한 구체적인 예들이 본 개시를 단순화하기 위해 이하에 설명된다. 물론, 이들은 단지 예들이며 제한할 의도가 아니다. 예를 들어, 뒤따르는 설명에서 제2 특징부 위의 또는 상의 제1 특징부의 형성은, 제1 특징부 및 제2 특징부가 직접적인 접촉 상태로 형성되는 실시예들을 포함할 수 있으며, 그리고 또한 부가적인 특징부들이, 제1 특징부 및 제2 특징부가 직접적인 접촉 상태에 놓이지 않도록, 제1 특징부 및 제2 특징부 사이에 형성될 수도 있는 실시예들을 포함할 수 있다.
부가적으로, 본 개시는, 다양한 예에서 참조 숫자들 및/또는 문자들을 반복할 수 있을 것이다. 이러한 반복은, 단순함 및 명료함의 목적을 위한 것이며, 그리고 논의되는 다양한 실시예들 및/또는 구성들 사이의 관련성을 그 자체로 기술하는 것은 아니다. 더불어 뒤따르는 본 개시에서 다른 특징부 상의, 다른 특징부에 연결되는, 및/또는 다른 특징부에 결합되는 특징부의 형성은, 특징부들이 직접적인 접촉 상태로 형성되는 실시예들을 포함할 수 있으며, 그리고 또한 부가적인 특징부들이, 그러한 특징부들이 직접적인 접촉 상태에 놓이지 않도록, 그러한 특징부들 사이에 놓이도록 형성될 수 있는 실시예들을 또한 포함할 수 있을 것이다. 부가적으로, 예를 들어, "하측", "상측", "수직의", "위의", "위쪽의", "아래의", "아래쪽의", "상", "하", "상부", "하부" 등과 같은 공간적으로 상대적인 용어들뿐만 아니라 그들의 파생어들(예컨대, "수평으로", "하방으로", "상방으로" 등)은, 다른 특징부에 대한 하나의 특징부의 관계에 대한 본 개시의 편의를 위해 사용된다. 공간적으로 상대적인 용어들은, 특징부들을 포함하는 디바이스의 상이한 배향들을 커버하도록 의도된다.
도 1은 본 개시의 다양한 양태에 따른 집적 회로 소자를 제조하는 방법(100)에 대한 흐름도이다. 일부 구현예에서, 본 명세서에 설명되는 바와 같이, 방법(100)은, FinFET 소자를 포함하는 집적 회로 소자를 제조한다. 블록(110)에서, 방법(100)은, 예를 들어 기판 위에, 핀 구조물을 형성하는 단계를 포함한다. 핀 구조물은, 결정질 구조로 조직된 실리콘과 같은, 결정질 재료(달리 표현하면, 규칙적인 원자 구조를 구비하는 재료)를 포함한다. 일부 구현예에서, 핀 구조물은, 소스 영역과 드레인 영역 사이에 배치되는, 채널 영역을 포함한다.
블록(120)에서, 도핑된 비정질 층이, 핀 구조물 위에 형성된다. 도핑된 비정질 층은, 비-결정질 구조를 구비하는 재료(달리 표현하면, 규칙적이지 않은 원자 구조를 구비하는 재료)를 포함한다. 일부 구현예에서, 도핑된 비정질 층은, 도핑된 비정질 층의 재료가 비-결정질 구조를 구비하는 것을 제외하고는, 핀 구조물과 동일한 재료를 포함한다. 예를 들어, 핀 구조물은 결정질 구조의 실리콘을 포함하는 가운데, 도핑된 비정질 층은, 비정질 실리콘과 같은, 비-결정질 구조의 실리콘을 포함한다. 일부 구현예에서, 도핑된 비정질 층 및 핀 구조물은, 상이한 재료들을 포함한다. 예를 들어, 핀 구조물은 결정질 구조의 실리콘 게르마늄을 포함하는 가운데, 도핑된 비정질 층은, 비정질 실리콘과 같은, 비-결정질 구조의 실리콘을 포함한다. 일부 구현예에서, 도핑된 비정질 층은, 핀 구조물보다 더 높은 도펀트 농도를 구비한다. 핀 구조물과 도핑된 비정질 층이 동일한, 그러나 상이한 원자 구조의, 재료를 포함하는 구현예에서, 도핑된 비정질 층의 재료는, 핀 구조물의 재료보다 더 높은 도펀트 농도를 구비한다. 일부 구현예에서, 핀 구조물의 재료는 도핑되지 않는다. 일부 구현예에서, 도핑된 비정질 층은, 핀 구조물의 소스 영역 및 드레인 영역 위에 형성된다. 그러한 구현예에서, 도핑된 비정질 층을 형성하기 이전에, 게이트 구조물이, 핀 구조물의 채널 영역 위에 형성될 수 있다.
블록(130)에서, 노크-온 주입 공정이, 도핑된 비정질 층으로부터 핀 구조물의 일부분 내로 도펀트를 유도하여, 그로 인해 도핑된 특징부를 형성하도록, 실행된다. 일부 구현예에서, 도핑된 특징부는, 핀 구조물의 소스 영역 및/또는 드레인 영역 내에 배치되는, 가볍게 도핑된 소스 및 드레인 특징부(또는 영역)이다. 일부 구현예에서, 도핑된 특징부(또는 영역)는, FinFET 소자의 활성 영역을 한정하기 위한 도핑된 웰과 같은, FinFET 소자의 도핑된 웰(doped well)이다(그러한 구현예에서, 핀 구조물은 노크-온 주입 공정 이전에 도핑되지 않을 수 있을 것이다). 노크-온 주입 공정은, 도핑된 비정질 층의 적어도 일부분이 핀 구조물의 부분이 되도록 야기한다. 특히, 노크-온 주입 공정은, 도핑된 비정질 층의 비-결정질 재료의 적어도 일부분을 결정질 재료로 변환할 수 있다. 노크-온 주입 공정은 그에 따라, 도핑된 비정질 층의 일부분의 원자 구조를 규칙적으로 정렬할 수 있다. 핀 구조물이 실리콘을 포함하며 그리고 도핑된 비정질 층이 비정질 실리콘을 포함하는 구현예에서, 노크-온 주입 공정은, 비정질 실리콘의 적어도 일부분을 결정화하여, 그로 인해 도핑된 비정질 층의 변환된(또는 결정화된) 부분 및 핀 구조물의 도핑된 부분을 포함하는, 핀 구조물의 도핑된 실리콘 특징부(영역)를 형성하도록 한다. 핀 구조물이 실리콘 게르마늄을 포함하며 그리고 도핑된 비정질 층이 비정질 실리콘을 포함하는 구현예에서, 노크-온 주입 공정은, 비정질 실리콘의 적어도 일부분을 결정화하여, 그로 인해 도핑된 비정질 층(예를 들어, 일부 구현예에서, 실리콘 덮개 층)의 변환된(또는 결정화된) 부분 및 핀 구조물의 도핑된 부분을 포함하는, 핀 구조물의 도핑된 특징부(영역)를 형성하도록 한다.
도핑된 비정질 층의 일부분이 핀 구조물의 부분이 되는 구현예에서, 방법(100)은, 도핑된 비정질 층의 나머지 부분을 제거하는 단계로 진행될 수 있다. 그러한 구현예에서, 도핑된 비정질 층의 나머지 부분을 제거하는 단계는, 도핑된 비정질 층의 나머지 부분을 산화시키는 것, 및 산화된 나머지 부분을 제거하기 위해 습식 에칭 공정 및/또는 세척 공정을 실행하는 것을 포함할 수 있다. 일부 구현예에서, 도핑된 비정질 층을 형성하기 이전에, 트리밍 공정(trimming process)이, 핀 구조물의 (폭과 같은) 치수를 감소시키기 위해 실행된다. 그러한 구현예에서, 노크-온 주입 공정은, 도핑된 비정질 층의 부분이 남지 않도록, 전체 도핑된 비정질 층을 핀 구조물의 부분으로 (달리 표현하면, 결정질 재료로) 변환한다. 그러한 구현예들은, 임의의 후속 습식 에칭 공정 및/또는 후속 세척 공정에 대한 필요성을 제거한다. 일부 구현예에서, 도핑된 비정질 층의 두께가, 트리밍 공정 도중에 제거되는 핀 구조물의 두께(또는 폭)와 동등하다.
블록(140)에서, 방법(100)은, FinFET 소자의 제조를 완료하기 위해 계속될 수 있다. 예를 들어, 게이트 구조물이 더미 게이트를 포함하는 구현예에서, 게이트 교체 공정이, 더미 게이트를 금속 게이트로 교체하기 위해 실행된다. 도핑된 특징부가 FinFET 소자의 활성 영역을 한정하는 구현예에서, 방법(100)은, 기능적 FinFET 소자를 제조하기 위해 부가적인 IC 특징부들을 형성하는 단계로 진행될 수 있다. 부가적인 단계들이, 방법(100) 이전에, 도중에 그리고 이후에 제공될 수 있으며, 그리고 설명되는 단계들 중 일부는, 방법(100)의 부가적인 실시예들을 위해 이동하거나, 교체되거나, 또는 제거될 수 있다. 뒤따르는 논의는, 방법(100)에 따라 제조될 수 있는 FinFET 소자들의 다양한 실시예들을 예시한다.
도 2a 내지 도 2e는, 본 개시의 다양한 양태에 따른, 부분적으로 또는 전체적으로, (방법(100)과 연관되는 것들과 같은) 여러 제조 단계에서의, FinFET 소자(200)의 단편적인 단면도들이다. FinFET 소자(200)는, 마이크로프로세서, 메모리, 및/또는 다른 집적 회로 소자 내에 포함될 수 있을 것이다. 일부 구현예에서, FinFET 소자(200)는, 저항기들, 커패시터들, 인덕터들, 다이오드들, 금속-산화물 반도체 전계 효과 트랜지스터(MOSFET)들, 상보성 금속-산화물 반도체(CMOS) 트랜지스터들, 양극성 접합 트랜지스터들(BJT들), 횡방향으로 확산되는 MOS(LDMOS) 트랜지스터들, 고전압 트랜지스터들, 고주파 트랜지스터들, 다른 적당한 구성요소들 또는 이들의 조합들과 같은, 다양한 수동 및 능동 미세전자 디바이스들을 포함하는, IC 칩의 일부분, 시스템 온 칩(SoC), 또는 그의 일부분일 수 있을 것이다. 도 2a 내지 도 2e는, 본 개시의 발명 개념을 더 양호하게 이해시키기 위해 명료함을 위해 단순화되었다. 부가적인 특징부들이, FinFET 소자(200)에 부가될 수 있으며, 이하에 설명되는 특징부들 중의 일부는, FinFET 소자(200)의 다른 실시예들에서, 교체되거나, 수정되거나, 또는 제거될 수 있다.
도 2a에서, FinFET 소자(200)는 기판(웨이퍼)(210)을 포함한다. 기판(210)은, 일반적으로 규칙적인 원자 구조(흔히 결정질 구조로 지칭됨)를 구비하는 재료를 지칭하는, 결정질 재료를 포함한다. 예를 들어, 도시된 실시예에서, 기판(210)은 결정질 구조의 실리콘을 포함한다. 대안적으로 또는 부가적으로, 기판(210)은, 게르마늄과 같은 다른 단원소 반도체; 실리콘 탄화물, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소, 및/또는 인듐 안티몬을 포함하는 화합물 반도체; 실리콘 게르마늄(SiGe), GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP과 같은 혼정 반도체; 또는 이들의 조합을 포함한다. 대안적으로, 기판(210)은, 실리콘-온-절연체(SOI) 기판, 실리콘 게르마늄-온-절연체(SGOI) 기판, 게르마늄-온-절연체(GOI) 기판과 같은, 반도체-온-절연체 기판이다. 반도체-온-절연체 기판들은, 산소의 주입에 의한 분리(SIMOX), 웨이퍼 접합, 및/또는 다른 적당한 방법들을 사용하여 제작될 수 있다. 기판(210)은, FinFET 소자(200)의 설계 요건에 의존하여, 다양한 도핑된 영역들(미도시)을 포함할 수 있다. 일부 구현예에서, 기판(210)은, 붕소, 인듐, 다른 p-형 도펀트, 또는 이들의 조합과 같은, p-형 도펀트들로 도핑된 p-형 도핑된 영역들(예를 들어, p-형 웰들)을 포함한다. 일부 구현예에서, 기판(210)은, 인, 비소, 다른 n-형 도펀트, 또는 이들의 조합과 같은, n-형 도펀트들로 도핑된 n-형 도핑된 영역들(예를 들어, n-형 웰들)을 포함한다. 일부 구현예에서, 기판(210)은, p-형 도펀트들 및 n-형 도펀트들의 조합에 의해 형성되는 도핑된 영역들을 포함한다. 다양한 도핑된 영역들이, 예를 들어, p-형 웰 구조, n-형 웰 구조, 이중-웰 구조, 융기된 구조, 또는 이들의 조합을 제공함에 의해, 기판(210) 상에 및/또는 내에 직접적으로 형성될 수 있다. 이온 주입 공정, 확산 공정, 및/또는 다른 적당한 도핑 공정이, 기판(210) 내에 다양한 도핑된 영역을 형성하기 위해 실행될 수 있다.
핀 구조물(220)이, 임의의 적당한 공정을 사용하여 기판(210) 위에 형성된다. 도 2a에서, 핀 구조물(220)은, 비록 본 개시가, 핀 구조물(220)이 기판(210)으로부터 연장되는 단일 핀(222)을 포함하는 실시예들을 예상하지만, 기판(210)으로부터 연장되는 복수의 핀(222)을 포함한다. 일부 구현예에서, 핀 구조물(220)은, (기판(210)의 재료 층의 일부분과 같은) 기판(210)의 일부분이다. 예를 들어, 기판(210)이 결정질 재료를 포함하는, 도시된 실시예에서, 핀 구조물(220)은, 결정질 구조의 실리콘과 같은, 동일한 결정질 재료를 포함한다. 대안적으로, 일부 구현예에서, 핀 구조물(220)은, 결정질 구조의 실리콘 게르마늄과 같은, 결정질 구조 중첩 기판(210) 내의 반도체 재료를 포함하는 재료 층 내에 한정된다. 일부 구현예에서, 핀 구조물(220)은, 여러 반도체 층을 구비하는 반도체 층 스택(예를 들어, 이종 구조물)을 포함할 수 있다. 반도체 층들은, 실리콘, 게르마늄, 실리콘 게르마늄, 다른 적당한 재료, 또는 이들의 조합과 같은, 결정질 구조의 임의의 적당한 재료를 포함한다. 반도체 층들은, FinFET 소자(200)의 설계 요건에 의존하여, 동일한 또는 상이한, 재료들, 에칭 속도들, 성분 원자 퍼센트들, 성분 중량 퍼센트들, 두께들, 및/또는 구성들을 포함할 수 있다.
각각의 핀(222)은, 높이(h), 한 쌍의 측벽에 의해 한정되는 폭(w1), 및 한 쌍의 측벽에 의해 한정되는 길이(l)(도시된 도면에 나타나지 않음)를 구비한다. 인접한 핀들(222)은 공간(S1)에 의해 분리되며, 여기서 핀들(222)의 피치(P)는 일반적으로, ('w1'과 같은) 특정 핀(222)의 폭 및 ('S1'과 같은) 특정 핀(222)에 인접한 공간의 폭의 합계로 지칭된다(달리 표현하면, P = w1 + S1). 일부 구현예에서, 피치(P)는, 주어진 기술 노드를 위한 리소그래피 공정에 의해 핀들(222) 사이에서 달성 가능한 최소 피치이다. 일부 구현예에서, 높이(h)는, 약 30 nm 내지 약 80 nm이며, 그리고 폭(w1)은, 약 1 nm 내지 약 30 nm이다. 예를 들어, 도시된 실시예에서, 높이(h)는, 약 30 nm 내지 약 80 nm이며, 그리고 폭(w1)은, 약 2 nm 내지 약 20 nm이다. 일부 구현예에서, 공간(S1)은, 약 10 nm 내지 약 30 nm이다. 일부 구현예에서, 피치(P)는, 약 10 nm 내지 약 50 nm이다. 본 개시는, FinFET 소자(200)의 처리 및 제조로부터 발생할 수 있는, 핀들(222)의 높이(h), 폭(w1), 및 길이(l)에 관한 변화들을 예상한다. 예를 들어, 비록 각각의 핀(222)은, 높이(h)를 따라 실질적으로 동일한 폭(w1)을 구비하는 것으로 도시되지만, 일부 구현예에서, 폭(w1)은, 주어진 핀(222)의 평균 폭을 나타낸다. 일부 구현예에서, 핀들(222)의 폭이, 핀들(222)의 위쪽 부분으로부터 핀들(222)의 아래쪽 부분으로 변화하며, 여기서 폭(w1)은, 변화하는 폭들의 평균을 나타낸다. 일부 구현예에서, 폭은, 핀들(222)의 위쪽 부분으로부터 핀들(222)의 아래쪽 부분으로, 위쪽 부분의 평균 폭이 아래쪽 부분의 평균 폭보다 더 작도록, 테이퍼진다. 일부 구현예에서, 폭(w1)은, 폭(w1)이 핀들(222)의 높이(h)를 따라 측정되는 것에 의존하여, 핀들(222)을 따라 5 nm로부터 약 15 nm까지 변화할 수 있다. 일부 구현예에서, 핀들(222)의 폭(w1)은, 서로에 대한 및/또는 FinFET 소자(200)의 다른 특징부들에 대한 핀들(222)의 위치에 의존하여, 변화한다. 예를 들어, 중심 핀들(222)(도시된 실시예에서, FinFET 소자(200)는 2개의 중심 핀(222)을 포함함)의 폭(w1)은, 가장자리 핀들(222)(여기서, 2개의 중심 핀(222)을 둘러싸는 가장 좌측 핀(222) 및 가장 우측 핀(222))의 폭(w1)보다 더 클 수 있을 것이다. 다른 예에서, 대안적으로, 중심 핀들(222)의 폭(w1)은, 가장자리 핀들(222)의 폭(w1)보다 더 작다. 양자 모두의 그러한 구현예에서, 가장자리 핀들(222)의 폭(w1)은, 가장자리 핀들(222)의 평균 폭을 나타낼 수 있으며, 그리고 중심 핀들(222)의 폭(w1)은, 중심 핀들(222)의 평균 폭을 나타낼 수 있다.
성막 공정, 리소그래피 공정, 및/또는 에칭 공정의 조합이, 도 2a에 도시된 바와 같이 기판(210)으로부터 연장되는 핀들(222)을 한정하기 위해 실행된다. 예를 들어, 핀 구조물(220)을 형성하는 단계는, 기판(210)(또는 기판(210) 위에 배치되는 재료 층) 위에 패턴화된 레지스트 층을 형성하기 위해 리소그래피 공정을 실행하는 것 및, 기판(210)(또는 기판(210) 위에 배치되는 재료 층)에 패턴화된 레지스트 층을 한정하는 패턴을 전사하기 위해 에칭 공정을 실행하는 것을 포함한다. 리소그래피 공정은, (예를 들어, 스핀 코팅에 의해) 기판(210) 상에 레지스트 층을 형성하는 것, 노광 전 굽기 공정을 실행하는 것, 마스크를 사용하여 노광 공정을 실행하는 것, 노광 후 굽기 공정을 실행하는 것, 및 현상 공정을 실행하는 것을 포함할 수 있다. 노광 공정 도중에, 레지스트 층은, (자외선(UV) 광, 깊은 UV(DUV) 광, 또는 극한의 UV(EUV) 광과 같은) 복사 에너지에 노출되고, 여기서, 마스크는, 마스크의 마스크 패턴 및/또는 마스크 유형(예를 들어, 바이너리 마스크, 위상 변이 마스크, 또는 EUV 마스크)에 의존하여, 레지스트 층에 대해 복사를 차단하거나, 투과시키거나, 및/또는 반사시켜, 마스크 패턴에 대응하는 이미지가, 레지스트 층 상에 투영되도록 한다. 레지스트 층은 복사 에너지에 민감하기 때문에, 레지스트 층의 노출된 부분들이 화학적으로 변화하며, 그리고 레지스트 층의 노출된 (또는 노출되지 않은) 부분들이, 레지스트 층의 특성들 및 현상 공정에 사용되는 현상 용액의 특성들에 의존하여, 현상 공정 도중에 분해된다. 현상 이후에, 패턴화된 레지스트 층은, 마스크에 대응하는 레지스트 패턴을 포함한다. 에칭 공정은, 기판(210)의 부분들을 제거하며, 여기서 에칭 공정은, 에칭 마스크로서 패턴화된 레지스트 층을 사용한다. 에칭 공정은, 건식 에칭 공정, 습식 에칭 공정, 다른 적당한 에칭 공정, 또는 이들의 조합을 포함할 수 있다. 일부 구현예에서, 반응성 이온 에칭(reactive ion etching: RIE) 공정이 실행된다. 에칭 공정 이후에, 패턴화된 레지스트 층은, 예를 들어 레지스트 벗김 공정에 의해, 기판(210)으로부터 제거된다. 대안적으로, 핀 구조물(220)이, 이중 패턴화 리소그래피(DPL) 공정(예를 들어, 리소그래피-에칭-리소그래피-에칭(LELE) 공정, 자가 정렬 이중 패턴화(SADP) 공정, 스페이서는 유전체인(spacer-is-dielectric: SID) SADP 공정, 다른 이중 패턴화 공정, 또는 이들의 조합들), 삼중 패턴화 공정(예를 들어, 리소그래피-에칭-리소그래피-에칭-리소그래피-에칭(LELELE) 공정, 자가 정렬 삼중 패턴화(SATP) 공정, 다른 삼중 패턴화 공정, 또는 이들의 조합들), 다른 멀티형 패턴화 공정(예를 들어, 자가 정렬 사중 패턴화(SAQP) 공정), 또는 이들의 조합들과 같은, 멀티형 패턴화 공정에 의해 형성된다. 일부 구현예에서, 통제된 자가-조립(directed self-assembly: DSA) 기법들이, 핀 구조물(220)을 형성하는 동안에, 구현된다. 또한, 일부 대안적인 구현예에서, 노광 공정은, 레지스트 층을 패턴화하기 위한, 무마스크 리소그래피, 전자-빔 쓰기, 이온-빔 쓰기, 및/또는 나노 각인 기법(nanoimprint technology)을 구현할 수 있다.
도 2b에서, 트리밍 공정이, 핀 구조물(220)을 트리밍하기 위해 실시되며, 그로 인해 핀들(222)의 치수를 감소시키도록 한다. 예를 들어, 트리밍 공정은, 핀들(222)이 트리밍 공정 이후에 폭(w1)보다 작은 폭(w2)을 구비하도록, 핀들(222)의 폭을 감소시킨다. 트리밍 공정은 또한, 인접한 핀들(222)이 공간(S1)보다 더 큰 공간(S2)에 의해 분리되도록, 핀들(222) 사이의 간격을 증가시킨다. 일부 구현예에서, 비록 본 개시의 트리밍 공정은 핀들(222)의 상이한 양들을 제거하지만, 트리밍 공정은, 핀들(222)의 폭을 약 2 nm 내지 약 20 nm 감소시킨다. 예를 들어, 폭(w1)이 약 5 nm 내지 약 30 nm인, 일부 구현예에서, 트리밍 공정은, 폭(w2)이 약 2 nm 내지 약 20 nm가 되도록, 핀들(222)의 폭을 감소시킨다. 일부 구현예에서, 트리밍 공정은, (예를 들어, 핀들(222) 사이의 간격을 증가시킴에 의해) 후속적으로 형성되는 층들의 형성을 용이하게 할 수 있다. 비록 도시되지는 않지만, 트리밍 공정이 핀들(222)의 높이(h)를 감소시킬 수 있다는 것이 이해된다. 일부 구현예에서, 트리밍 공정은, 핀들(222)의 높이(h)에 최소로 영향을 미치는 가운데, 폭(w1)을 감소시키도록 조정(또는 제어)된다(예를 들어, 핀들(222)의 폭(w1)이 핀들(222)의 높이(h)보다 더 빠른 속도로 감소됨). 일부 구현예에서, 트리밍 공정은, 핀들(222)이 또한 (비록 그것이 도시되지는 않지만) 감소된 높이를 갖도록, 폭(w1) 및 높이(h)를 대략 동일한 속도로 감소시키도록 조정된다. 또한, 본 개시는, 트리밍 공정으로부터 발생할 수 있는, 핀들(222)의 높이(h), 폭(w2), 및 길이(l)에 관한 변화들을 예상한다. 예를 들어, 폭(w2)은, 이상에 설명된 바와 같이, 폭(w1)과 유사하게 핀들(222)을 따라 변화할 수 있을 것이다. 일부 구현예에서, 트리밍 공정은, 핀들(222)의 하위 세트에 적용되며, 이때 일부 핀들(222)은, 트리밍 공정에 의해 트리밍되지 않는다.
트리밍 공정은, 핀들(222)의 치수를 감소시키기 위한 임의의 적당한 공정을 구현한다. 예를 들어, 일부 구현예에서, 트리밍 공정은, FinFET 소자(200)의 다른 특징부들에 대해 핀들(222)을 선택적으로 에칭할 수 있는, 에칭 공정을 포함한다. 에칭 공정은, 건식 에칭 공정, 습식 에칭 공정, 또는 이들의 조합이다. 일부 구현예에서, 습식 에칭 공정이, 수산화암모늄 (NH4OH), 과산화수소(H2O2), 황산(H2SO4), 수산화테트라메틸암모늄(TMAH), 다른 적당한 습식 에칭 용액 또는 이들의 조합을 포함하는, 에칭 용액을 구현한다. 예를 들어, 습식 에칭 용액은, NH4OH:H2O2 용액, NH4OH:H2O2:H2O 용액(수산화암모늄 혼합물(APM)로서 공지됨), 또는 H2SO4:H2O2 용액(과산화황산 혼합물(SPM)로서 공지됨)을 활용할 수 있다. 일부 구현예에서, 건식 에칭 공정이, 불소-함유 에칭 가스(예를 들어, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 산소-함유 가스, 염소-함유 가스(예를 들어, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬-함유 가스(예를 들어, HBr 및/또는 CHBR3), 요오드-함유 가스, 다른 적당한 가스들 및/또는 플라즈마들, 또는 이들의 조합들을 포함하는, 에칭 가스를 구현한다. 일부 구현예에서, 트리밍 공정은, 산화 공정을 구현한다. 예를 들어, 트리밍 공정은, 핀들(222)을 오존 환경에 노출시킬 수 있으며, 그로 인해 핀들(222)의 일부분을 산화시키도록 하고, 이는 후속적으로, 본 명세서 설명된 것들과 같은, 세척 공정 및/또는 에칭 공정에 의해 제거된다. (트리밍 시간, 트리밍 공정 조건들, 또는 다른 트리밍 파라미터와 같은) 트리밍 공정을 제어함에 의해, 핀들(222)의 윤곽이, FinFET 소자(200)의 다양한 설계 요건들을 만족시키도록 수정될 수 있다. 예를 들어, 트리밍 공정이 에칭 공정을 포함하는 경우, 사용되는 에칭제, 에칭 온도, 에칭 용액 농도, 에칭 압력, 전원 출력, RF 바이어스 전압, RF 바이어스 출력, 에칭제 유량, 및/또는 다른 적당한 에칭 파라미터들과 같은, 다양한 에칭 파라미터들이, 핀들(222)의 요구되는 양을 제거하기 위해 및/또는 핀들(222)의 요구되는 윤곽을 달성하기 위해, 수정된다.
도 2c에서, 도핑된 비정질 층(230)이 핀 구조물(220) 위에 형성된다. 도핑된 비정질 층(230)은, 비-결정질 구조를 구비하는 재료(달리 표현하면, 규칙적이지 않은 원자 구조를 구비하는 재료)를 포함한다. 일부 구현예에서, 도핑된 비정질 층(230) 및 핀 구조물(220)은, 동일한, 그러나 상이한 원자 구조를 갖는, 재료를 포함한다. 예를 들어, 도핑된 비정질 층(230)은, 재료가 비-결정질 구조를 갖는다는 점을 제외하면, 핀 구조물(210)과 동일한 재료를 포함한다. 핀 구조물(220)이 결정질 구조의 실리콘을 포함하는, 도시된 실시예에서, 도핑된 비정질 층(230)은, 비정질 실리콘과 같은, 비-결정질 구조의 실리콘을 포함한다. 도핑된 비정질 층(230)은, 그에 따라, 도핑된 비정질 실리콘 층으로서 지칭될 수 있을 것이다. 대안적으로, 일부 구현예에서, 도핑된 비정질 층(230) 및 핀 구조물은, 상이한 원자 구조를 갖는 상이한 재료들을 포함한다. 예를 들어, 핀 구조물(220)은, 실리콘 게르마늄과 같은 반도체 재료를 포함하며, 그리고 도핑된 비정질 층(230)은, 비정질 실리콘과 같은, 비-결정질 형태의 실리콘을 포함한다. FinFET 소자(200)의 설계 요건에 의존하여, 도핑된 비정질 층(230)은, n-형 도펀트들, p-형 도펀트들, 또는 이들의 조합을 포함한다. FinFET 소자(200)가 p-형 FinFET 소자로서 구성되는 경우, 도핑된 비정질 층(230)은, 붕소, 게르마늄, 인듐, 다른 p-형 도펀트, 또는 이들의 조합들과 같은, p-형 도펀트들을 포함한다. FinFET 소자(200)가 n-형 FinFET 소자로서 구성되는 경우, 도핑된 비정질 층(230)은, 비소, 인, 다른 n-형 도펀트, 또는 이들의 조합들과 같은, n-형 도펀트들을 포함한다. 일부 구현예에서, 도핑된 비정질 층(230)은, 약 1 × 1021 도펀트 개수/cm3(cm-3) 내지 약 4 × 1021 cm- 3 의 범위 이내의 도펀트 농도를 구비하는, 도펀트에 의해 무겁게 도핑된다. 일부 구현예에서, 도핑된 비정질 층(230)은, 핀 구조물(220)보다 더 높은 도펀트 농도를 구비한다. 예를 들어, 도핑된 비정질 층(230)은, 약 1 × 1021 cm-3 내지 약 4 × 1021 cm- 3 의 범위 이내의 도펀트 농도를 구비할 수 있는 가운데, 핀 구조물(220)은, 약 1 × 1010 cm-3 내지 약 1 × 1018 cm- 3 의 범위 이내의 도펀트 농도를 구비할 수 있을 것이다(일부 구현예에서, 핀 구조물(220)은 도핑되지 않거나 또는 본질적으로 그러한 도핑 농도 이하인 것으로 고려됨).
도핑된 비정질 층(230)은 핀 구조물(220)을 둘러싼다. 예를 들어, 핀들(222)은, (핀들(222)의 폭(w2)을 한정하는 측벽들과 같은) 측벽 부분들 사이에 한정되는 상부 부분을 포함하며, 여기서 도핑된 비정질 층(230)은 상부 부분 및 측벽 부분들 상에 배치된다. 일부 구현예에서, 상부 부분은, 핀 구조물(220)의 실질적으로 수평의 측면(예를 들어, 실질적으로 x-y 평면에 평행함)인 가운데, 측벽 부분들은, 핀 구조물(220)의 실질적으로 수직의 측면들(예를 들어, x-z 평면에 실질적으로 평행함)이다. 도핑된 비정질 층(230)은, 두께(t)를 구비한다. 일부 구현예에서, 도핑된 비정질 층(230)은, 약 1 nm 내지 약 10 nm의 두께(t)를 구비한다. 예를 들어, 도시된 실시예에서, 두께(t)는, 약 3 nm 내지 약 5 nm 이다. 일부 구현예에서, 핀들(222)의 최종적 폭이, FinFET 소자(200)에 대한 집적 회로(IC) 설계 레이아웃 및/또는 설계 사양에 의해 규정되는 임계 치수와 같은, 규정된 목표 폭(wt)을 만족시킬 것이다. 그러한 구현예에서, 폭(w3)이, 도핑된 비정질 층(230)의 두께(t)와 조합된 핀들(222)의 폭(w2)을 나타내며(예를 들어, w3
Figure pat00001
w2 + t), 여기서 폭(w3)은, 실질적으로 목표 폭(wt)과 동등하다(예를 들어, w3
Figure pat00002
wt). 일부 구현예에서, 두께(t)는, 트리밍 공정 도중에 제거되는 핀들(222)의 폭(wr)과 실질적으로 동등하다(예를 들어, t
Figure pat00003
wr). 본 개시는, 본 명세서에 설명되는 바와 같은 공정으로부터 발생하는 폭(w3) 및 두께(t)의 변화들을 예상한다.
도핑된 비정질 층(230)은, 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 원자 층 증착(ALD), 고밀도 플라즈마 CVD(HDPCVD), 유기 금속 CVD(MOCVD), 원격 플라즈마 CVD(RPCVD), 플라즈마 강화 CVD(PECVD), 저압 CVD(LPCVD), 원자 층 CVD(ALCVD), 대기압 CVD(APCVD), 스핀 코팅, 도금, 다른 증착 방법, 또는 이들의 조합들과 같은, 적당한 성막 공정에 의해 형성된다. 도시된 실시예에서, 도핑된 비정질 층(230)은, 두께(t)가 핀 구조물(220) 및/또는 기판(210)의 노출된 표면들 위에서 실질적으로 균일하도록, 핀 구조물(220) 위에 형상적으로 순응하도록 형성된다. 임의의 적당한 공정(예를 들어, 이온 주입 공정, 확산 공정, 원 위치 도핑 공정(in-situ doping process), 또는 이들의 조합들)이, 핀 구조물(220) 위에 증착되는 재료를 도핑하기 위해 구현될 수 있다. 일부 구현예에서, 선택적 에피텍셜 성장(SEG) 공정이, 핀 구조물(220)의 노출된 부분들 상에서 반도체 재료를 성장시키기 위해 실행되고, 여기서 도펀트들이, SEG 공정 도중에 (예를 들어, SEG 공정의 소스 재료에 도펀트들을 부가함에 의해) 반도체 재료 내로 도입되어, 그로 인해 도핑된 비정질 층(230)이 형성되도록 한다. SEG 공정은, CVD 증착 기술들(예를 들어, 기체-상 에피텍시(vapor-phase epitaxy: VPE), 초-고진공 CVD (UHV-CVD), LPCVD, 및/또는 PECVD), 분자 빔 에피택시 (molecular beam epitaxy), 다른 적절한 SEG 공정들 또는 이들의 조합들을 구현할 수 있다. SEG 공정은, 핀 구조물(220)의 조성물과 상호작용하는, 기체 전구체들(예를 들어, SiH4와 같은 실리콘-함유 가스들, 및/또는 GeH4와 같은 게르마늄-함유 가스들) 및/또는 액체 전구체들을 사용할 수 있다. 예를 들어, 도핑된 비정질 층(230)이 도핑된 비정질 실리콘 층인, 도시된 실시예에서, 성막 공정은, 핀 구조물(220)(및 기판(210))을, 실리콘-함유 가스(예를 들어, (SiH4, Si2H6, Si3H8, Si4H10, 또는 이들의 조합들과 같은) 실리콘 수소화물 함유 가스)에 노출시킬 수 있으며, 그리고 실리콘-함유 가스에 도펀트들(예를 들어, 게르마늄, 붕소, 비소, 인, 또는 이들의 조합들)을 부가할 수 있다. 일부 구현예에서, 도핑된 비정질 층(230)은, FinFET 소자(200)의 채널 영역 내에서 요구되는 인장 응력 및/또는 압축 응력을 달성하는, 재료들 및/또는 도펀트들을 포함한다.
도 2d에서, 노크-온 주입 공정(240)이, 도핑된 비정질 층(230) 상에 실행되어, 그로 인해 도핑된 특징부(250)를 형성하도록 한다. 노크-온 주입 공정(240)은 도핑된 비정질 층(230)에 이온들(242)을 퍼부으며, 여기서 이온들(242)은, 도펀트를 도핑된 비정질 층(230)으로부터 핀 구조물(220) 및/또는 기판(210) 내로 유도한다(달리 표현하면, 이온들(242)은, 도핑된 비정질 층(230)으로부터 핀 구조물(220) 및 기판(210) 내로 이동하도록 도펀트를 타격한다). 이온들(242)은, 탄소, 게르마늄, 아르곤, 질소, 및/또는, FinFET 소자(200)의 작동 특성에 부정적으로 영향을 미치지 않을 이온들을 포함할 수 있다. 도시된 실시예에서, 이온들(242)은, 아르곤 원자들이다. 일부 구현예에서, 이온들(242)은, 비-도핑 종들이다. 노크-온 주입 공정(240)은, 경사각(α)에서 실행될 수 있으며, 여기서 경사각(α)은, 도핑된 비정질 층(230) 내로의 이온 깊이 및/또는 핀 구조물(220) 및/또는 기판(210) 내로의 도펀트 깊이를 최대화하는 가운데, 쉐도잉 효과(shadowing effects)를 최소화하도록 조정될 수 있다. 일부 구현예에서, 노크-온 주입 공정(240)은, 플라즈마-침투 이온 주입(plasma-immersion ion implantation: PIII) 공정(또한 플라즈마 도핑으로 지칭됨)이다. 일부 구현예에서, 노크-온 주입 공정(240)은, 약 20℃ 내지 약 40℃ 의 온도에서 실행되며, 그리고 일부 구현예에서, 대략 실온(예를 들어, 약 20℃ 내지 약 25℃)에서 실행된다. 일부 구현예에서, 노크-온 주입 공정(240)은, 약 1 kV 내지 약 5 kV 의 바이어스 전압(또한 주입 전압으로 지칭됨)을 사용한다. 일부 구현예에서, 바이어스 전압은 일반적으로, 노크-온 주입 공정(240) 도중에 기판(210)에 인가되는 DC 바이어스 전압을 지칭한다. 노크-온 주입 공정(240)은, 핀 구조물(220)을 위한 전통적인 도핑 기술들에 의해 주입되는 것들보다 훨씬 더 낮은 주입 전압들에 의해 달성된다. 예를 들어, 전통적인 이온 주입 공정들은 전형적으로, 약 8 kV 내지 약 15 kV 의 바이어스 전압을 요구하는 가운데, 다른 도핑 기술들은, 도펀트들이 충분한 깊이까지 핀들을 관통하는 것을 보장하기 위해, 약 20 kV 내지 약 50 kV 의 바이어스 전압을 요구할 수 있다. 그러한 고전압 주입 공정들은, 핀들을 손상시키는 것으로, 흔히 핀들의 윤곽을 손상시키는 것으로 관찰되었다. 대조적으로, 약 5kV 미만의 바이어스 전압을 사용하여, 도핑된 비정질 층(230) 상에 노크-온 주입 공정(240)을 실행하는 것은, 핀 구조물(220)의 윤곽을 손상시키지 않는 가운데, 도펀트들을 핀 구조물(220) 내로 충분히 유도할 수 있으며(일부 구현예에서, 핀 구조물(220) 내로 도펀트들을 20 nm 정도 유도함), 그로 인해 전통적인 도핑 기술들을 뛰어 넘는 개선을 제공한다. 더불어, 노크-온 주입 공정(240)은, 전통적인 이온 주입 공정들의 도펀트 각도 제약 및 도펀트 산란으로부터 야기되는 흔히 덜 효과적인 도펀트 프로파일을 보이는, 전통적인 이온 주입 공정들과 비교하여 핀 구조물(220)의 도펀트 프로파일을 더 우수하게 제어할 수 있다.
도펀트를 핀들(222) 내로 유도함에 의해, 노크-온 주입 공정(240)은, 핀들(222)의 도핑된 부분(252)을 형성하는 가운데, 또한 도핑된 비정질 층(230)의 적어도 일부분이 핀 구조물(220)의 부분이 되도록 야기한다. 특히, 노크-온 주입 공정(240)은, 도핑된 비정질 층(230)의 일부분의 원자 구조를 수정하여, 도핑된 비정질 층(230)의 비-결정질 재료의 일부분을 결정질 재료로 변환시킨다. 도시된 실시예에서, 노크-온 주입 공정(240)은, 도핑된 비정질 층(230)이 전체적으로 핀 구조물(220)의 부분이 되도록 그리고 도핑된 비정질 층(230)의 부분이 남지 않도록, 도핑된 비정질 층(230)을 도핑된 층(254)으로 변환시킨다. 도핑된 특징부(250)는 그에 따라, 도핑된 부분(252) 및 도핑된 층(254)을 포함한다. 핀 구조물(220)이 실리콘을 포함하며 그리고 도핑된 비정질 층(230)이 비정질 실리콘을 포함하는 경우, 노크-온 주입 공정(240)은, 도핑된 특징부(250)가 도핑된 실리콘 특징부가 되도록, 비정질 실리콘을 결정화한다(달리 표현하면, 그의 원자 구조를 다시 정렬함). 대안적으로, 핀 구조물(220)이 실리콘 게르마늄(또는 다른 반도체 재료)을 포함하며 그리고 도핑된 비정질 층(230)이 비정질 실리콘을 포함하는 경우, 노크-온 주입 공정(240)은, 도핑된 특징부(250)가 도핑된 실리콘 특징부 및 도핑된 실리콘 게르마늄(또는 다른 반도체 재료) 특징부를 포함하도록, 비정질 실리콘을 결정화한다(달리 표현하면, 그의 원자 구조를 다시 정렬함). 일부 구현예에서, 도핑된 층(254)은 실리콘 덮개 층이다. 일부 구현예에서, 도핑된 특징부(250)는, 핀 구조물(220)의 소스 영역 및/또는 드레인 영역 내에 배치되는, 가볍게 도핑된 소스 및 드레인(LDD) 특징부(또는 영역)이다. 일부 구현예에서, 도핑된 특징부(250)는, FinFET 소자(200)의 활성 영역을 한정하기 위한 도핑된 웰과 같은, FinFET 소자(200)의 도핑된 웰(또는 영역)이다. 도핑된 특징부(250)는, 결정질 구조의 재료들을 구비하는 도핑된 층들을 사용하는 이온 주입 공정들 및/또는 노크-온 주입 공정들과 같은 전통적인 도핑 기술들을 사용하여 형성된 도핑된 특징부들과 비교하여, 더 깊은, 더 큰, 및/또는 더 균일한 도핑 프로파일을 보인다는 것이, 관찰되었다. 일부 구현예에서, 도핑된 특징부(250)는, 약 1 × 1020 cm-3 내지 약 5 × 1020 cm- 3 의 범위의 도펀트 농도를 구비한다. 일부 구현예에서, 도핑된 특징부(250)의 도핑 농도가, 핀들(222)의 폭 및/또는 높이를 가로질러 실질적으로 균일하다. 일부 구현예에서, 도핑 농도는, 도핑된 특징부(250)의 폭을 가로지르는, 도핑된 특징부(250)의 높이를 가로지르는, 및/또는 도핑된 특징부(250) 내부의, 임의의 규정된 개수의 지점들에서의 도핑 농도들이, 서로에 대해 ± 5% 이내에 놓일 때, 실질적으로 균일한 것으로 간주된다. 일부 구현예에서, 도핑된 부분(252)의 도펀트 농도가, 도핑된 층(254)의 도펀트 농도와 실질적으로 동일하다. 일부 구현예에서, 도핑 농도는, (평균 도핑 농도와 같은) 도핑된 부분(252)의 도핑 농도 및 (평균화된 도핑 농도와 같은) 도핑된 층(254)의 도핑 농도가 서로에 대해 ± 5% 이내에 놓일 때, 실질적으로 동일한 것으로 간주된다.
FinFET들을 위한 전통적인 도핑 기술들은 흔히, 도핑된 특징부를 형성한 이후에 (도핑된 층과 같은) 재료 층의 제거를 요구하며, 이는 핀 구조물에 대한 표면 손상 및/또는 다른 손상을 야기한다. 도핑된 비정질 층(230)을 핀 구조물(220)의 부분으로 변환함에 의해, 추가적인 공정이, 도핑된 비정질 층(230)을 제거하기 위해, 도 2e에 도시된 바와 같은 FinFET 소자(200)를 남기기 위해, 요구되지 않는다. 후속의 습식 에칭 공정들 및/또는 후속의 세척 공정들이 그에 따라 제거될 수 있어서, 핀 구조물(220)에 대한 (표면 거칠기와 같은) 표면 손상 및/또는 다른 손상을 최소화하도록 한다. 더불어, 도핑된 비정질 층(230)을 핀 구조물(220)의 부분으로 변환시키는 것은, 핀들(222) 사이의 공간(S3)을 최소화하여, 핀-대-핀 통합 공정 원도우들(fin-to-fin merging process windows)(예를 들어, 에피택셜 소스 특징부 및 드레인 특징부가 핀들(222) 상에서 후속적으로 형성되는 곳, 그러한 에피택셜 소스 특징부 및 드레인 특징부가 통합된 소스 및 드레인 특징부를 형성하기 위해 결합되는 곳)을 개선하도록 한다.
도 3a 내지 도 3e는, 본 개시의 다양한 양태에 따른, 부분적으로 또는 전체적으로, (방법(100)과 연관되는 것들과 같은) 여러 제조 단계에서의, FinFET 소자(300)의 단편적인 단면도들이다. 일부 구현예에서, FinFET 소자(300)는, 저항기들, 커패시터들, 인덕터들, 다이오드들, MOSFET들, CMOS들, BJT들, LDMOS들, 고전압 트랜지스터들, 고주파 트랜지스터들, 다른 적당한 구성요소들 또는 이들의 조합들과 같은, 다양한 수동 및 능동 미세전자 디바이스들을 포함하는, IC 칩의 일부분, 시스템 온 칩(SoC), 또는 그의 일부분일 수 있을 것이다. FinFET 소자(300)는 많은 점에서 FinFET 소자(200)와 유사하다. 따라서, 도 2a 내지 도 2e 그리고 도 3a 내지 도 3e에서의 유사한 특징부들은, 명료함 및 간결함을 위해 동일한 참조 부호들에 의해 식별된다. 도 3a 내지 도 3e는, 본 개시의 발명 개념을 더 양호하게 이해시키기 위해 명료함을 위해 단순화되었다. 부가적인 특징부들이, FinFET 소자(300)에 부가될 수 있으며, 이하에 설명되는 특징부들 중의 일부는, FinFET 소자(300)의 다른 실시예들에서, 교체되거나, 수정되거나, 또는 제거될 수 있다.
도 3a에서, FinFET 소자(200)와 유사하게, FinFET 소자(300)는, 기판(210) 및 (기판(210)으로부터 연장되는 핀들(222)을 포함하는) 핀 구조물(220)을 포함하며, 이는 도 2a를 참조하여 이상에 상세하게 설명된다. FinFET 소자(200)의 제조와 대조적으로, 트리밍 공정이 FinFET 소자(300) 상에 실행되지 않는다. 도 3b에서, FinFET 소자(300)의 제조는 따라서, 핀 구조물(220) 위에 도핑된 비정질 층(230)을 형성하는 단계로 진행되고, 이는 도 2c를 참조하여 이상에 상세하게 설명된다.
도 3c에서, FinFET 소자(200)와 유사하게, 노크-온 주입 공정(240)이 도핑된 비정질 층(230) 상에 실행되고, 여기서, 이온들(242)은, 도 2d 를 참조하여 이상에 상세하게 설명되는 바와 같이, 도핑된 비정질 층(230)으로부터 핀 구조물(220) 및/또는 기판(210) 내로 도펀트를 유도한다. FinFET 소자(200)의 제조와 대조적으로, 단지 도핑된 비정질 층(230)의 일부분만이, 노크-온 주입 공정(240) 도중에 핀 구조물(220)의 부분이 되어, 핀 구조물(220)이, 핀들(222)의 도핑된 부분(352) 및 도핑된 층(354)(대안적으로 도핑된 비정질 층(230)의 변환된 부분으로서 지칭됨)을 포함하는, 도핑된 특징부(350)를 포함하도록 한다. 예를 들어, 노크-온 주입 공정(240)은, 단지 도핑된 비정질 층(230)의 일부분만을 도핑된 층(354)으로 변환하여, 도핑된 비정질 층(230)의 일부분이 핀 구조물(220) 위에 남도록 한다. 특히, 노크-온 주입 공정(240)은, 도핑된 비정질 층(230)의 일부분의 원자 구조를 수정하여, 도핑된 비정질 층(230)의 비-결정질 재료의 일부분을 결정질 재료로 변환시킨다. 핀 구조물(220)이 실리콘을 포함하며 그리고 도핑된 비정질 층(230)이 비정질 실리콘을 포함하는 경우, 노크-온 주입 공정(240)은, 도핑된 특징부(350)가 도핑된 실리콘 특징부가 되도록, 비정질 실리콘을 결정화한다(달리 표현하면, 자체의 원자 구조를 다시 정렬함). 대안적으로, 핀 구조물(220)이 실리콘 게르마늄(또는 다른 반도체 재료)을 포함하며 그리고 도핑된 비정질 층(230)이 비정질 실리콘을 포함하는 경우, 노크-온 주입 공정(240)은, 도핑된 특징부(350)가 도핑된 실리콘 특징부 및 도핑된 실리콘 게르마늄(또는 다른 반도체 재료) 특징부를 포함하도록, 비정질 실리콘을 결정화한다(달리 표현하면, 그의 원자 구조를 다시 정렬함). 일부 구현예에서, 도핑된 층(354)은 실리콘 덮개 층이다. 추가로 FinFET 소자(200)에 대조적으로, 노크-온 주입 공정(240)은, 도펀트를 부분적으로 핀 구조물(220) 내로 유도하여, FinFET 소자(300)가, 도핑된 부분(352) 및 (일부 구현예에서, 도핑된 부분(352)의 도핑 농도보다 낮은 도핑 농도를 구비하는 핀들(222)의 부분들을 지시하는) 도핑되지 않은 부분(356)을 구비하는, 핀들(222)을 포함하도록 한다.
노크-온 주입 공정(240) 이후에, 도핑된 비정질 층(230)은 두께(t1)를 구비하며, 그리고 도핑된 층(354)은 두께(t2)를 구비하고, 이들은 양자 모두, 도핑된 비정질 층(230)의 본래 두께(여기서, 두께(t))보다 작다. 일부 구현예에서, 두께(t1)는, 약 1 nm 내지 약 7 nm이며, 그리고 두께(t2)는, 약 1 nm 내지 약 3 nm이다. 일부 구현예에서, 핀들(222)의 최종적 폭이, FinFET 소자(300)에 대한 집적 회로(IC) 설계 레이아웃 및/또는 설계 사양에 의해 규정되는 임계 치수와 같은, 규정된 목표 폭(wt)을 만족시킬 것이다. 그러한 구현예에서, 폭(w4)이, 도핑된 층(354)의 두께(t2)와 조합된 핀들(222)의 폭(w1)을 나타내며(예를 들어, w4
Figure pat00004
w1 + t2), 여기서 폭(w4)은, 실질적으로 목표 폭(wt)과 동등하다(예를 들어, w4
Figure pat00005
w1). 일부 구현예에서, 노크-온 주입 공정(240)은, 폭(w4)이 목표 폭(wt)과 실질적으로 동등하도록, 도핑된 비정질 층(230)의 충분한 부분이 도핑된 층(354)으로 변환되는 것을 보장하도록 조정된다. 본 개시는, 본 명세서에 설명되는 바와 같은 공정으로부터 발생하는 폭(w4), 두께(t1), 및 두께(t2)의 변화들을 예상한다.
일부 구현예에서, 도핑된 특징부(350)는, 핀 구조물(220)의 소스 영역 및/또는 드레인 영역 내에 배치되는, 가볍게 도핑된 소스 및 드레인 특징부(또는 영역)이다. 일부 구현예에서, 도핑된 특징부(350)는, FinFET 소자(300)의 활성 영역을 한정하기 위한 도핑된 웰과 같은, FinFET 소자(300)의 도핑된 웰(또는 영역)이다. 도핑된 특징부(350)는, 결정질 구조의 재료들을 구비하는 도핑된 층들을 사용하는 이온 주입 공정들 및/또는 노크-온 주입 공정들과 같은 전통적인 도핑 기술들을 사용하여 형성된 도핑된 특징부들과 비교하여, 더 깊은, 더 큰, 및/또는 더 균일한 도핑 프로파일을 보인다는 것이, 관찰되었다. 일부 구현예에서, 도핑된 특징부(350)는, 약 1 × 1020 cm-3 내지 약 5 × 1020 cm- 3 의 범위의 도펀트 농도를 구비한다. 일부 구현예에서, 도핑된 특징부(350)의 도핑 농도가, 자체의 두께를 가로질러 실질적으로 균일하다. 일부 구현예에서, 도핑 농도는, 도핑된 특징부(350)의 두께를 가로지르는 임의의 규정된 개수의 지점들에서의 도핑 농도들이 서로에 대해 ± 5% 이내에 놓일 때, 실질적으로 균일한 것으로 간주된다. 일부 구현예에서, 도핑된 부분(352)의 도펀트 농도가, 도핑된 층(354)의 도펀트 농도와 실질적으로 동일하다. 일부 구현예에서, 도핑 농도는, (평균 도핑 농도와 같은) 도핑된 부분(352)의 도핑 농도 및 (평균화된 도핑 농도와 같은) 도핑된 층(354)의 도핑 농도가 서로에 대해 ± 5% 이내에 놓일 때, 실질적으로 동일한 것으로 간주된다.
도핑된 비정질 층(230)의 임의의 나머지 부분이, 적당한 공정에 의해 제거된다. 도 3d에서, 산화 공정이 도핑된 비정질 층(230) 상에 실행되며, 그로 인해 산화된 도핑된 비정질 층(360)을 형성하도록 한다. 일부 구현예에서, 산화 공정은, 고온 산화 공정이다. 예를 들어, 도핑된 비정질 층(230)은, 약 800℃ 내지 약 1,000℃의 온도에서 오존 환경에 노출되며, 그로 인해 도핑된 비정질 층(230)을 산화시키도록 한다. 일부 구현예에서, 산화 공정은, 급속 열적 산화(rapid thermal oxidation: RTO) 공정이다. 후속적으로, 산화된 도핑된 비정질 층(360)은, 도 3e에 도시된 바와 같은 FinFET 소자(300)를 남기도록, 적당한 습식 에칭 공정 및/또는 세척 공정에 의해 제거된다. 일부 구현예에서, 세척 공정은, 예를 들어 SPM 습식 에칭 용액을 구현하는, SPM 세척 공정이다. 그러한 구현예에서, SPM 세척 공정은, 약 150℃ 내지 약 200℃의 온도에서 실행될 수 있다. 도핑된 비정질 층(230)을 산화시킴에 의해, 전통적인 도핑 기술들에서 사용되는 습식 에칭 공정들 및/또는 세척 공정들과 비교하여, (표면 거칠기와 같은) 표면 손상 및/또는 핀 구조물(220)에 대한 다른 손상을 최소화하거나 또는 제거하는, 더 온화한 습식 에칭 공정들 및/또는 세척 공정들이, 산화된 도핑된 비정질 층(360)을 제거하기 위해 구현될 수 있다. 더불어, 도핑된 비정질 층(230)의 일부분을 핀 구조물(220)의 부분으로 변환시키는 것은, 핀들(222) 사이의 공간(S4)을 최소화하여, 핀-대-핀 통합 공정 원도우들(예를 들어, 에피택셜 소스 특징부 및 드레인 특징부가 핀들(222) 상에서 후속적으로 형성되는 곳, 그러한 에피택셜 소스 특징부 및 드레인 특징부가 통합된 소스 및 드레인 특징부를 형성하기 위해 결합되는 곳)을 개선하도록 한다.
도 4는, 본 개시의 다양한 양태에 따른 가볍게 도핑된 소스 영역 및 드레인 영역을 형성하기 위해, 도 2a 내지 도 2e를 참조하여 설명되는 바와 같은 공정을 거친 이후의, (예를 들어, x-y-z 평면에서의) FinFET 소자(400)의 3차원 사시도이다. FinFET 소자(400)는, 마이크로프로세서, 메모리, 및/또는 다른 집적 회로 소자 내에 포함될 수 있을 것이다. 일부 구현예에서, FinFET 소자(400)는, 저항기들, 커패시터들, 인덕터들, 다이오드들, MOSFET들, CMOS들, BJT들, LDMOS들, 고전압 트랜지스터들, 고주파 트랜지스터들, 다른 적당한 구성요소들 또는 이들의 조합들과 같은, 다양한 수동 및 능동 미세전자 디바이스들을 포함하는, IC 칩의 일부분, 시스템 온 칩(SoC), 또는 그의 일부분일 수 있을 것이다. FinFET 소자(400)는 많은 점에서 FinFET 소자(200)와 유사하다. 따라서, 도 2a 내지 도 2e 그리고 도 4에서의 유사한 특징부들은, 명료함 및 간결함을 위해 동일한 참조 부호들에 의해 식별된다. 도 4는, 본 개시의 발명 개념을 더 양호하게 이해시키기 위해 명료함을 위해 단순화되었다. 부가적인 특징부들이, FinFET 소자(400)에 부가될 수 있으며, 이하에 설명되는 특징부들 중의 일부는, FinFET 소자(400)의 다른 실시예들에서, 교체되거나, 수정되거나, 또는 제거될 수 있다.
FinFET 소자(200)와 유사하게, FinFET 소자(400)는, 기판(210) 및, 기판(210)으로부터 연장되는 핀들(222)을 포함하는, 핀 구조물(220)을 포함한다. 도 4에서, 핀들(222)은, 기판(210)으로부터 z-방향으로 연장되어, 핀들(222)이, (높이(h)와 같은) z-방향으로 한정되는 높이들, x-방향으로 한정되는 길이들, 그리고 (폭(w1), 폭(w2), 폭(w3), 간격(S1), 간격(S2), 및 간격(S3)과 같은) y-방향으로 한정되는 폭들 및/또는 간격들을 구비하도록 한다. 각 핀(222)은, 개별적인 핀들(222)의 길이를 따라 (여기서, x-방향을 따라) 한정되는 채널 영역(402), 소스 영역(404), 및 드레인 영역(406)을 구비하며, 여기서, 채널 영역(402)은, (일반적으로 소스/드레인 영역들로 지칭되는) 소스 영역(404)과 드레인 영역(406) 사이에 배치된다. 각 채널 영역(402)은, 개별적인 핀(222)의 측벽 부분들 사이에 한정되는 상부 부분을 포함하고, 여기서 상부 부분과 측벽 부분들은, (이하에 상세하게 설명되는) 게이트 구조물(410)과 맞물려, 전류가 FinFET 소자(400)의 작동 도중에 개별적인 소스 영역(404)과 개별적인 드레인 영역(406) 사이에서 흐를 수 있도록 한다. 도 4에서, 게이트 구조물(410)은, 핀들(222)의 채널 영역들(402)의 모습을 차단한다. 일부 구현예에서, 상부 부분은, 핀들(222)의 실질적으로 수평의 측면(예를 들어, 실질적으로 x-y 평면에 평행함)인 가운데, 2개의 측벽 부분은, 핀들(222)의 실질적으로 수직의 측면들(예를 들어, x-z 평면에 실질적으로 평행함)이다.
FinFET 소자(400)의 제조는, 도 2a 내지 도 2e를 참조하여 설명된 FinFET 소자(200)의 제조와 유사하다. 그러나, 도핑된 비정질 층(230)을 형성하기 이전에, 절연 특징부(들)(420)가, FinFET 소자(400)의, 여러 디바이스 영역들과 같은, 여러 영역들을 절연하기 위해, 기판(210) 위에 및/또는 내에 형성된다. 예를 들어, 절연 특징부들(420)은, 핀들(222)을 서로 분리하고 절연한다. 도시된 실시예에서, 절연 특징부들(420)은, 핀 구조물(220)의 바닥 부분과 같은, 핀 구조물(220)의 일부분을 둘러싼다. 절연 특징부들(420)은, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 다른 적당한 절연체 재료, 또는 이들의 조합들을 포함한다. 절연 특징부들(420)은, 얕은 트렌치 절연(shallow trench isolation: STI) 구조물들, 깊은 트렌치 절연(deep trench isolation: BDTI) 구조물들, 및/또는 실리콘 국부 산화(local oxidation of silicon: LOCOS) 구조물들과 같은, 상이한 구조물들을 포함할 수 있다. 일부 구현예에서, 절연 특징부들(420)은, 핀 구조물들(220)을 한정하며 그리고 핀 구조물들(220)을 다른 능동 디바이스 영역들 및/또는 수동 디바이스 영역들로부터 전기적으로 절연하는, STI 특징부들을 포함한다. 예를 들어, STI 특징부들은, (예를 들어, 건식 에칭 공정 및/또는 습식 에칭 공정을 사용함에 의해) 기판(210) 내에 트렌치들을 에칭함에 의해 그리고 (예를 들어, 화학적 기상 증착 공정 또는 스핀-온 유리 공정을 사용함에 의해) 트렌치를 절연체 재료로 채움에 의해, 형성될 수 있다. 화학적 기계적 폴리싱(CMP) 공정이, 과잉의 절연체 재료를 제거하기 위해 및/또는 절연 특징부들(420)의 상부 표면을 평탄화하기 위해, 실행될 수 있을 것이다. 다른 예에서, STI 특징부들은, (일부 구현예에서, 절연체 재료 층이 핀들(222) 사이의 틈새들(트렌치들)을 채우도록) 핀 구조물(220)을 형성한 단계 이후에 기판(210) 위에 절연체 재료를 성막함에 의해, 그리고 절연 특징부들(420)을 형성하기 위해 절연체 재료 층을 에치 백(etching back)함에 의해, 형성될 수 있다. 일부 구현예에서, STI 특징부들은, 트렌치들을 채우는 복층 구조물을 포함한다. 예를 들어, STI 특징부들은, 열적 산화물 라이너 층 위에 배치되는, 실리콘 질화물 층을 포함한다. 다른 예에서, STI 특징부들은, (붕소 규산염 유리(BSG) 라이너 층 또는 인규산염 유리(PSG) 라이너 층과 같은) 도핑된 라이너 층 위에 배치되는, 유전체 층을 포함한다. 또 다른 예에서, STI 특징부들은, 라이너 유전체 층 위에 배치되는 벌크 유전체 층을 포함하며, 여기서 벌크 유전체 층 및 라이너 유전체 층은, 설계 요건에 의존하는 재료들을 포함한다.
또한, 그러한 구현예에서, 도핑된 비정질 층(230)을 형성하기 이전에, 게이트 구조물(410)이, 핀 구조물(220) 위에 형성될 수 있다. 게이트 구조물(410)은, 핀들(222)의 채널 영역들(402)을 둘러싸며, 그로 인해 핀들(222)을 맞물며 그리고 소스 영역들(404)과 드레인 영역들(406) 사이에 놓이도록 한다. 도시된 실시예에서, 게이트 구조물(410)은, 게이트 구조물(410)이 채널 영역들(402)의 3개의 측면과 맞물리도록, 채널 영역들(402)의 상부 부분 및 측벽 부분들과 맞물린다. 게이트 구조물(410)은, 더미 게이트 스택을 포함하고, 더미 게이트 스택의 부분들은, 이하에 상세하게 설명되는 바와 같이, 게이트 교체 공정 도중에 금속 게이트로 교체될 수 있다. 도시된 실시예에서, 더미 게이트 스택은, 게이트 유전체(430) 및 게이트 전극(432)을 포함한다. 게이트 유전체(430)는, 게이트 전극(432)과 핀들(222) 사이에 배치되며, 여기서 게이트 유전체(430) 및 게이트 전극(432)은, 핀들(222)(특히, 채널 영역들(402))을 둘러싸도록 구성된다. 게이트 유전체(430)는, 실리콘 산화물, 하이-k 유전체 재료, 다른 적당한 유전체 재료, 또는 이들의 조합과 같은, 유전체 재료를 포함한다. 하이-k 유전체 재료의 예들이, HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 이산화하프늄-알루미나(HfO2-Al2O3) 합금, 다른 적당한 하이-k 유전체 재료들, 또는 이들의 조합들을 포함한다. 게이트 전극(432)은, 폴리실리콘과 같은 적당한 더미 게이트 재료를 포함한다. 더미 게이트 스택은, 수많은 다른 층들을, 예를 들어, 덮개 층들, 계면 층들, 확산 층들, 장벽 층들, 하드 마스크 층들, 또는 이들의 조합들을, 포함할 수 있다. 일부 구현예에서, 더미 게이트 스택은, 게이트 유전체(430)와 게이트 전극(432) 사이에 배치되는, 실리콘 산화물 층과 같은, 계면 층을 포함할 수 있다. 일부 구현예에서, TiN 덮개 층과 같은 덮개 층이, 게이트 유전체(430)와 게이트 전극(432) 사이에 배치될 수 있다.
게이트 구조물(410)은, 성막 공정들, 리소그래피 공정들, 에칭 공정들, 다른 적당한 공정들, 또는 이들의 조합들에 의해 형성된다. 예를 들어, 성막 공정이, 기판(210) 위에, 특히 핀 구조물들(220) 및 절연 특징부들(420) 위에, 게이트 유전체 층을 형성하기 위해 실행될 수 있으며, 그리고 성막 공정이, 게이트 유전체 층 위에 게이트 전극 층을 형성하기 위해 실행될 수 있다. 일부 구현예에서, 성막 공정이, 게이트 유전체 층을 형성하기 이전에, 기판(210) 위에 계면 층을 형성하기 위해 실행된다. 성막 공정은, CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, 도금, 다른 적당한 방법들, 또는 이들의 조합들을 포함한다. 리소그래피 패턴화 및 에칭 공정이 이어서, 게이트 유전체(430) 및 게이트 전극(432)을 형성하기 위해, 게이트 유전체 층 및 게이트 전극 층을 (그리고, 일부 구현예에서, 계면 층을) 패턴화하기 위해 실행될 수 있다. 리소그래피 패턴화 공정들은, 레지스트 코팅(예를 들어, 스핀-온 코팅), 부드러운 굽기, 마스크 정렬, 노광, 노광-후 굽기, 레지스트 현상, 세척, 건조(예를 들어, 단단한 굽기), 다른 적당한 공정들, 또는 이들의 조합들을 포함한다. 대안적으로, 리소그래피 노광 공정은, 무-마스크 리소그래피, 전자-빔 씨기, 또는 이온-빔 쓰기와 같은, 다른 방법들에 의해 지원되거나, 구현되거나, 또는 교체된다. 또 다른 대안예에서, 리소그래피 패턴화 공정은, 나노 각인 기법을 구현한다. 에칭 공정들은, 건식 에칭 공정들, 습식 에칭 공정들, 다른 에칭 공정들, 또는 이들의 조합들을 포함한다.
게이트 구조물(410)을 형성한 이후에, 가볍게 도핑된 소스 및 드레인(LDD) 특징부들(450)이, FinFET 소자(400)의 소스 영역(404) 및 드레인 영역(406) 내에 형성된다. LDD 특징부들(450)은, 도 2a 내지 도 2e를 참조하여 이상에 상세하게 설명되는, FinFET 소자(200)의 도핑된 특징부(250)와 유사하다. 예를 들어, 도핑된 비정질 층이, 핀들(222)의 소스 영역(404) 및 드레인 영역(406) 위에 형성되며, 그리고 노크-온 주입 공정이, 도핑된 비정질 층으로부터 소스 영역(404) 및 드레인 영역(406) 내로 도펀트를 유도하기 위해, 도핑된 비정질 층 상에서 실행된다. 노크-온 주입 공정은 또한, 도핑된 비정질 층을 핀들(222)의 일부분으로 변환하여, LDD 특징부들(450)이, 핀들(222)의 도핑된 부분 및 변환된(재-결정화된) 도핑된 비정질 층을 포함하도록 한다. (도시된 실시예와 같은) 일부 구현예에서, 이상에 설명된 바와 같은, 핀 트리밍 공정이, 절연 특징부(420) 및/또는 게이트 구조물(410)을 형성하기 이전에, 실행된다. 대안적으로, 일부 구현예에서, 핀 트리밍 공정은, 절연 특징부(420) 및/또는 게이트 구조물(410)을 형성한 이후에 실행되어, (절연 특징부(420) 위에서 연장되는 핀들(222)의 일부분과 같은) 핀들(222)의 상부 부분의 폭이, 핀들(222)의 바닥 부분의 폭보다 작도록 한다. 그 후, FinFET 소자(400)는, 이하에 설명되는 바와 같은, 후속 제조를 거칠 수 있다.
도 5는, 본 개시의 다양한 양태에 따른 가볍게 도핑된 소스 영역 및 드레인 영역을 형성하기 위해, 도 3a 내지 도 3e를 참조하여 설명되는 바와 같은 공정을 거친 이후의, (예를 들어, x-y-z 평면에서의) FinFET 소자(500)의 3차원 사시도이다. FinFET 소자(500)는, 마이크로프로세서, 메모리, 및/또는 다른 집적 회로 소자 내에 포함될 수 있을 것이다. 일부 구현예에서, FinFET 소자(500)는, 저항기들, 커패시터들, 인덕터들, 다이오드들, MOSFET들, CMOS들, BJT들, LDMOS들, 고전압 트랜지스터들, 고주파 트랜지스터들, 다른 적당한 구성요소들 또는 이들의 조합들과 같은, 다양한 수동 및 능동 미세전자 디바이스들을 포함하는, IC 칩의 일부분, 시스템 온 칩(SoC), 또는 그의 일부분일 수 있을 것이다. FinFET 소자(500)는, 많은 점에서 FinFET 소자(300) 및 FinFET 소자(400)와 유사하다. 따라서, 도 3a 내지 도 3e, 도 4, 및 도 5에서의 유사한 특징부들은, 명료함 및 간결함을 위해 동일한 참조 부호들에 의해 식별된다. 도 5는, 본 개시의 발명 개념을 더 양호하게 이해시키기 위해 명료함을 위해 단순화되었다. 부가적인 특징부들이, FinFET 소자(500)에 부가될 수 있으며, 이하에 설명되는 특징부들 중의 일부는, FinFET 소자(500)의 다른 실시예들에서, 교체되거나, 수정되거나, 또는 제거될 수 있다.
FinFET 소자(300)와 유사하게, FinFET 소자(500)는, 기판(210) 및, 기판(210)으로부터 연장되는 핀들(222)을 포함하는, 핀 구조물(220)을 포함한다. 도 5에서, 핀들(222)은, 기판(210)으로부터 z-방향으로 연장되어, 핀들(222)이, (높이(h)와 같은) z-방향으로 한정되는 높이들, x-방향으로 한정되는 길이들, 그리고 (폭(w1), 폭(w4), 간격(S1), 및 간격(S4)과 같은) y-방향으로 한정되는 폭들 및/또는 간격들을 구비하도록 한다. 각 핀(222)은, 개별적인 핀들(222)의 길이를 따라 (여기서, x-방향을 따라) 한정되는 채널 영역(502), 소스 영역(504), 및 드레인 영역(506)을 구비하며, 여기서, 채널 영역(502)은, (일반적으로 소스/드레인 영역들로 지칭되는) 소스 영역(504)과 드레인 영역(506) 사이에 배치된다. 각 채널 영역(502)은, 개별적인 핀(222)의 측벽 부분들 사이에 한정되는 상부 부분을 포함하고, 여기서 상부 부분과 측벽 부분들은, (이상에 상세하게 설명되는) 게이트 구조물(410)과 맞물려, 전류가 FinFET 소자(500)의 작동 도중에 개별적인 소스 영역(504)과 개별적인 드레인 영역(506) 사이에서 흐를 수 있도록 한다. 도 5에서, 게이트 구조물(410)은, 핀들(222)의 채널 영역들(502)의 모습을 차단한다.
FinFET 소자(500)의 제조는, 도 3a 내지 도 3e를 참조하여 설명된 FinFET 소자(300)의 제조와 유사하다. 그러나, 도핑된 비정질 층(230)을 형성하기 이전에, FinFET 소자(400)와 유사하게, 절연 특징부(들)(420)가, 이상에 설명된 바와 같이, FinFET 소자(500)의 여러 영역들을 절연하기 위해, 기판(210) 위에 및/또는 내에 형성된다. FinFET 소자(400)와 유사하게, 도핑된 비정질 층(230)을 형성하기 이전에, 게이트 구조물(410)이 또한, 이상에 설명된 바와 같이, 핀 구조물(220) 위에 형성된다. 게이트 구조물(410)을 형성한 이후에, LDD 특징부들(550)이, FinFET 소자(500)의 소스 영역(504) 및 드레인 영역(506) 내에 형성된다. LDD 특징부들(550)은, 도 3a 내지 도 3e를 참조하여 이상에 상세하게 설명되는, FinFET 소자(300)의 도핑된 특징부(350)와 유사하다. 예를 들어, 도핑된 비정질 층이, 핀들(222)의 소스 영역(504) 및 드레인 영역(506) 위에 형성되며, 그리고 노크-온 주입 공정이, 도핑된 비정질 층으로부터 소스 영역(504) 및 드레인 영역(506)의 일부분 내로 도펀트를 유도하기 위해, 도핑된 비정질 층 상에서 실행된다. 노크-온 주입 공정은 또한, 도핑된 비정질 층의 일부분을 핀들(222)의 일부분으로 변환하여, LDD 특징부들(550)이, 핀들(222)의 도핑된 부분 및 도핑된 비정질 층의 변환된(재-결정화된) 부분을 포함하도록 한다. 그 후, 임의의 남아있는 도핑된 비정질 층이, 예를 들어 산화 제거 공정에 의해, 제거된다. 그 후, FinFET 소자(500)는 추가적인 공정을 거칠 수 있다.
FinFET 소자(400) 및/또는 FinFET 소자(500)는, 추가적인 공정을 거칠 수 있다. 예를 들어, 스페이서들이, 게이트 구조물(410)에 (여기에서는, 게이트 유전체(430) 및 게이트 전극(432)에) 인접하게 형성될 수 있다. 스페이서들은, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄화물, 다른 적당한 재료, 또는 이들의 조합들과 같은, 유전체 재료를 포함한다. 일부 구현예에서, 스페이서들은, 실리콘 질화물 층 및 실리콘 산화물 층과 같은, 복층 구조물을 포함한다. 스페이서들은 임의의 적당한 공정에 의해 형성된다. 일부 구현예에서, 스페이서들은, 더미 게이트 스택에 인접하게 형성되는, 밀봉 스페이서들, 오프셋 스페이서들, 더미 스페이서들 및/또는 메인 스페이서들과 같은, 한 세트 초과의 스페이서들을 포함한다. 그러한 구현예에서, 여러 세트의 스페이서들이, 상이한 에칭 속도를 구비하는 재료들을 포함할 수 있다. 예를 들어, 실리콘 산화물 층이, 더미 게이트 스택에 인접하게 제1 스페이서 세트를 형성하기 위해, 핀 구조물(220) 위에 성막되고 후속적으로 이방성 에칭(예를 들어, 건식 에칭)될 수 있으며, 그리고 실리콘 질화물 층이, 제1 스페이서 세트에 인접하게 제2 스페이서 세트를 형성하기 위해, 핀 구조물(220) 위에 성막되고 후속적으로 에칭(예를 들어, 건식 에칭)될 수 있다.
게이트 교체 공정이 이어서, 게이트 구조물(410)의 더미 게이트 스택을, 금속 게이트 스택과 같은 게이트로 교체하기 위해 실행될 수 있다. 예를 들어, 층간 유전체(ILD) 층이, 예를 들어 (CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, 도금, 다른 적당한 방법들, 또는 이들의 조합들과 같은) 성막 공정에 의해, 기판(210) 위에 형성될 수 있다. ILD 층은, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 테트라에틸 오소실리케이트(TEOS) 형성 산화물, PSG, 보로포스포실리케이트 유리(BPSG), 로우-k 유전체 재료, 다른 적당한 유전체 재료, 또는 이들의 조합들과 같은, 유전체 재료를 포함한다. 예시적인 로우-k 유전체 재료들은, 불화된 규산염 유리(FSG), 탄소 도핑된 실리콘 산화물, Black Diamond®(캘리포니아, 산타 클라라의 Applied Materials 사), 크세로겔, 에어로겔, 비정질 불화 탄소, 파릴렌, BCB(비스-벤조시클로부텐), SiLK(미시간주 미드랜드의, Dow Chemical 사), 폴리이미드, 다른 적절한 재료, 또는 이들의 조합들을 포함한다. 일부 구현예에서, ILD 층은, 복수의 유전체 재료를 구비하는 복층 구조물을 포함할 수 있다. ILD 층의 성막에 후속하여, 게이트 전극(432)의 상부 부분과 같이, 게이트 구조물(410)의 상부 부분이 도달(노출)되도록, CMP 공정이, 실행될 수 있을 것이다. (게이트 전극(432), 및 일부 구현예에서, 게이트 유전체(430)와 같은) 게이트 구조물(410)의 일부분이, 이어서 제거되어, 그로 인해, 계면 층 및/또는 (게이트 유전체(430)와 같은) 게이트 유전체를 노출시킬 수 있는 트렌치(개구)를 형성하도록 한다. 일부 구현예에서, 에칭 공정이, 더미 게이트 전극(그리고, 일부 구현예에서, 더미 게이트 유전체)을 선택적으로 제거한다. 에칭 공정은, 건식 에칭 공정, 습식 에칭 공정, 또는 이들의 조합이다. 선택적 에칭 공정이, 더미 게이트 전극 층이, 계면 층, 스페이서들, 및/또는 ILD 층에 대해, 적절한 에칭 속도를 갖도록, 조정될 수 있다.
게이트 구조물(410)의 금속 게이트 스택이 이어서, 개구(트렌치) 내에 형성된다. 금속 게이트 스택은, 게이트 유전체 및 게이트 전극(예를 들어, 일 함수 층 및 금속 충전 층)을 포함한다. 게이트 구조물(410)의 금속 게이트 스택은, 수많은 다른 층들을, 예를 들어, 덮개 층들, 계면 층들, 확산 층들, 장벽 층들, 하드 마스크 층들, 또는 이들의 조합들을, 포함할 수 있을 것이다. 일부 구현예에서, 게이트 유전체 층이, 계면 층 위에 형성되며, 그리고 (일 함수 충전 층 및 금속 충전 층과 같은) 게이트 전극 층이, 게이트 유전체 층 위에 형성된다. 게이트 유전체 층은, 실리콘 산화물, 하이-k 유전체 재료, 다른 적당한 유전체 재료, 또는 이들의 조합과 같은, 유전체 재료를 포함한다. 하이-k 유전체 재료의 예들이, HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 이산화하프늄-알루미나(HfO2-Al2O3) 합금, 다른 적당한 하이-k 유전체 재료들, 또는 이들의 조합들을 포함한다. 일부 구현예에서, 게이트 유전체 층은, 하이-k 유전체 층이다. 일부 구현예에서, 계면 층이 더미 게이트 스택에서 생략되는 경우, 게이트 유전체 층은, (실리콘 산화물 층과 같은) 계면 층 및, 계면 층 위에 배치되는, 하이-k 유전체 층을 포함할 수 있다. 게이트 전극은, 폴리실리콘, Al, Cu, Ti, Ta, W, Mo, TaN, NiSi, CoSi, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 다른 도전성 재료, 또는 이들의 조합들과 같은, 도전성 재료를 포함한다. 일부 구현예에서, 일 함수 층은, (n-형 일 함수 또는 p-형 일 함수와 같은) 요구되는 일 함수를 갖도록 조정되는 도전 층이며, 그리고 금속 충전 층은, 일 함수 층 위에 형성되는 도전 층이다. 일부 구현예에서, 일 함수 층은, Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 다른 적당한 n-형 일 함수 재료들, 또는 이들의 조합들과 같은, n-형 일 함수 재료들을 포함한다. 일부 구현예에서, 일 함수 층은, TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, 다른 적당한 p-형 일 함수 재료들, 또는 이들의 조합들과 같은, p-형 일 함수 재료를 포함한다. 금속 충전 층은, 알루미늄, 텅스텐, 또는 구리와 같은, 적당한 도전성 재료를 포함한다. 금속 충전 층은, 부가적으로 또는 총체적으로, 폴리실리콘, 티타늄, 탄탈륨, 금속 합금들, 다른 적당한 재료들, 또는 이들의 조합들을 포함할 수 있을 것이다. 게이트 유전체 층, 일 함수 층, 및 금속 충전 층은, ALD, CVD, PVD, 및/또는 다른 적당한 공정과 같은, 다양한 성막 공정에 의해 형성된다. 일부 구현예에서, 일 함수 층 및 금속 충전 층은, 개구 내의 노출된 표면들에 합치할 수 있을 것이다. CMP 공정이, 게이트 구조물(410)을 평탄화하도록, (임의의 과잉 일 함수 층 및/또는 임의의 과잉 금속 충전 층과 같은) 과잉의 재료를 제거하기 위해 실행될 수 있다.
일부 구현예에서, 무겁게 도핑된 소스 및 드레인(HDD) 특징부들과 같은, 부가적인 소스/드레인 특징부들이, 핀들(222) 내에 형성된다. 일부 구현예에서, (에피텍셜 소스/드레인 특징부들로 지칭되는) 에피텍셜 소스 특징부들 및 에피텍셜 드레인 특징부들이, LDD 특징부들(450) 및/또는 LDD 특징부들(550) 위에 형성된다. 예를 들어, LDD 특징부들(450) 및/또는 LDD 특징부들(550)을 형성하도록, SEG 공정이, 핀들(222)의 노출된 부분들 상에 반도체 재료를 성장시키기 위해 실행되어, 그로 인해 에피텍셜 소스/드레인 특징부들을, 소스 영역(404)(및/또는 소스 영역(504)) 그리고 드레인 영역(406)(및/또는 드레인 영역(506)) 위에, 형성하도록 한다. 일부 구현예에서, 에피텍셜 소스/드레인 특징부들은, 소스 영역(404)(및/또는 소스 영역(504)) 그리고 드레인 영역(406)(및/또는 드레인 영역(506))을 둘러싼다. SEG 공정은, CVD 증착 기술들(예를 들어, VPE, UHV-CVD, LPCVD, 및/또는 PECVD), 분자 빔 에피택시(molecular beam epitaxy), 다른 적절한 SEG 공정들, 또는 이들의 조합들을 구현할 수 있다. SEG 공정은, 핀들(222)의 조성물과 상호작용하는, 기체 전구체들(예를 들어, SiH4와 같은 Si-함유 가스들, 및/또는 GeH4와 같은 Ge-함유 가스들) 및/또는 액체 전구체들을 사용할 수 있다. 도펀트들이, SEG 공정 내로 도입되어, 에피텍셜 소스/드레인 특징부들이, SEG 공정 도중에 원 위치에 도핑되도록 한다. 예를 들어, 에피텍셜 소스/드레인 특징부들은, SEG 공정의 소스 재료에 도펀트들을 부가함에 의해, 성막 도중에 도핑된다. 일부 구현예에서, FinFET 소자(400) 및/또는 FinFET 소자(500)가 (예를 들어, n-채널을 구비하는) n-형 디바이스로 구성되는 경우, 에피텍셜 소스/드레인 특징부들은, 실리콘 또는 실리콘 탄소를 포함하며, 여기서 실리콘 또는 실리콘 탄소는, (예를 들어, Si:P 에피텍셜 층들 또는 Si:C:P 에피텍셜 층들을 형성하도록) 인, 비소, 다른 n-형 도펀트, 또는 이들의 조합들로 도핑된다. 일부 구현예에서, FinFET 소자(400) 및/또는 FinFET 소자(500)가 (예를 들어, p-채널을 구비하는) p-형 디바이스로 구성되는 경우, 에피텍셜 소스/드레인 특징부들은, 실리콘 게르마늄(SiGe)을 포함하며, 여기서 SiGe 층들은, (예를 들어, Si:Ge:B 에피텍셜 층을 형성하도록) 붕소, 다른 p-형 도펀트, 또는 이들의 조합들로 도핑된다. 일부 구현예에서, 에피텍셜 소스/드레인 특징부들은, 설계 요건에 의존하여 채널 영역(402) 및/또는 채널 영역(502)에서 요구되는 인장 응력 및/또는 압축 응력을 달성하는, 재료들 및/또는 도펀트들을 포함한다.
다양한 컨택부들이, FinFET 소자(400) 및/또는 FinFET 소자(500)의 작동을 가능하게 하기 위해 형성될 수 있다. 예를 들어, ILD 층이, 기판(210) 위에 형성될 수 있다(일부 구현예에서, 제2 ILD 층이, (게이트 교체 공정 도중에 형성되는) 제1 ILD 층 위에 형성된다). 컨택부들이 이어서, ILD 층(들) 내에 형성될 수 있다. 예를 들어, 컨택부가, 게이트 구조물(410)(특히, 게이트 전극)과 전기적으로 결합되고, 컨택부가, 소스 영역(404)과 전기적으로 결합되며, 그리고 컨택부가, 드레인 영역(406)과 전기적으로 결합된다. 컨택부들은, 금속과 같은 도전성 재료를 포함한다. 금속들은, 알루미늄, (알루미늄/실리콘/구리 합금과 같은) 알루미늄 합금, 구리, 구리 합금, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐, 폴리실리콘, 금속 규화물, 다른 적당한 금속들, 또는 이들의 조합들을 포함한다. 금속 규화물은, 니켈 규화물, 코발트 규화물, 텅스텐 규화물, 탄탈륨 규화물, 티타늄 규화물, 백금 규화물, 에르븀 규화물, 팔라듐 규화물, 또는 이들의 조합들을 포함할 수 있을 것이다. 일부 구현예에서, ILD 층(들) 및 (예를 들어, ILD 층(들)을 통해 연장되는) 컨택부들은, 기판(210) 위에 배치되는 복층 상호연결(MLI) 특징부의 일부분이다. MLI 특징부는, FinFET 소자(400) 및/또는 FinFET 소자(500)의 다양한 구성요소들과 전기적으로 결합되어, 다양한 구성요소들이, FinFET 소자(400) 및/또는 FinFET 소자(500)의 설계 요건에 의해 구체화되는 바와 같이 기능하기 위해 작동할 수 있도록 한다. MLI 특징부는, 컨택부들 및/또는 비아들과 같은 수직 상호연결 특징부들, 및/또는 배선들과 같은 수평 상호연결 특징부들을 형성하도록 구성되는, 금속 층들 및 ILD 층의 조합을 포함할 수 있다. 다양한 도전성 특징부들이, 컨택부들과 유사한 재료들을 포함한다. 일부 구현예에서, 다마신 공정(damascene process) 및/또는 이중 다마신 공정이, 구리계 복층 상호연결 구조물을 형성하기 위해 사용된다.
본 개시는, 많은 상이한 실시예들을 제공한다. 예시적인 방법이, 핀 구조물을 형성하는 단계, 핀 구조물의 일부분 위에 도핑된 비정질 층을 형성하는 단계, 및 도핑된 비정질 층으로부터 핀 구조물의 상기 일부분 내로 도펀트를 유도하여, 그로 인해 도핑된 특징부를 형성하도록, 노크-온 주입 공정을 실행하는 단계를 포함한다. 도핑된 비정질 층은, 핀 구조물의 비-결정질 형태의 재료를 포함한다. 일부 구현예에서, 핀 구조물은 결정질 재료를 포함하며, 그리고 노크-온 주입 공정은, (예를 들어, 도핑된 비정질 층의 일부분을 결정화함에 의해) 도핑된 비정질 층의 적어도 일부분을 결정질 재료로 변환하여, 도핑된 비정질 층의 일부분이 핀 구조물의 부분이 되도록 한다. 일부 구현예에서, 핀 구조물은 실리콘을 포함하며 그리고 도핑된 비정질 층은 비정질 실리콘을 포함하여, 노크-온 주입 공정이 비정질 실리콘의 적어도 일부분을 결정화하도록 한다.
일부 구현예에서, 방법은, 도핑된 비정질 층을 형성하는 단계 이전에, 핀 구조물의 치수를 감소시키기 위해 핀 트리밍 공정을 실행하는 단계를 더 포함한다. 일부 구현예에서, 도핑된 비정질 층의 두께가, 핀 트리밍 공정 도중에 제거되는 핀 구조물의 두께와 대략 동등하며, 그리고 노크-온 주입 공정은, 도핑된 비정질 층이 핀 구조물의 부분이 되도록 야기한다. 일부 구현예에서, 노크-온 주입 공정은, 도핑된 비정질 층의 일부분이 핀 구조물의 부분이 되도록 야기한다. 그러한 구현예에서, 방법은, 도핑된 비정질 층의 나머지 부분을 산화시키는 단계 및 도핑된 비정질 층의 산화된 부분을 제거하는 단계를 더 포함한다.
일부 구현예에서, 도핑된 비정질 층은, 핀 구조물의 소스 영역 및 드레인 영역 상에 형성되며, 그리고 도핑된 특징부는, 핀 구조물의 소스 영역 및 드레인 영역 내에 배치되는 가볍게 도핑된 소스 및 드레인(LDD) 영역이다. 일부 구현예에서, 방법은, 도핑된 비정질 층을 형성하는 단계 이전에, 핀 구조물의 채널 영역 위에 게이트 구조물을 형성하는 단계를 더 포함한다. 일부 구현예에서, 노크-온 주입 공정은, 도핑된 비정질 층으로부터 핀 구조물의 일부분 내로 도펀트를 유도하기 위해, 아르곤 이온들을 사용한다.
다른 예시적인 방법이, 핀 구조물을 형성하는 단계, 핀 구조물의 일부분 위에 도핑된 비정질 실리콘 층을 형성하는 단계, 및 도핑된 비정질 실리콘 층으로부터 핀 구조물의 상기 일부분 내로 도펀트를 유도하여, 그로 인해 도핑된 특징부를 형성하도록, 노크-온 주입 공정을 실행하는 단계를 포함한다. 일부 구현예에서, 도핑된 비정질 실리콘 층은, 핀 구조물의 소스 영역 및 드레인 영역을 둘러싸며, 그리고 도핑된 특징부는, 소스 영역 및 드레인 영역 내에 배치되는 가볍게 도핑된 소스 및 드레인(LDD) 영역이다. 일부 구현예에서, 도핑된 비정질 실리콘 층을 형성하는 단계는, 핀 구조물의 일부분 위에 반도체 재료를 에피텍셜 성장시키는 것을 포함하며, 여기서 반도체 재료는, 에피텍셜 성장 도중에 원 위치에 도핑된다.
일부 구현예에서, 방법은, 도핑된 비정질 실리콘 층을 형성하는 단계 이전에, 핀 구조물의 폭을 감소시키는 단계를 더 포함한다. 그러한 구현예에서, 도핑된 비정질 층의 두께가, 핀 구조물의 폭을 감소시킬 때 제거되는 핀 구조물의 양과 대략 동등하며, 그리고 노크-온 주입 공정은, 도핑된 비정질 실리콘 층이 핀 구조물의 부분이 되도록 야기한다. 일부 구현예에서, 노크-온 주입 공정은, 도핑된 비정질 실리콘 층의 일부분이 핀 구조물의 부분이 되도록 야기한다. 그러한 구현예에서, 방법은, 도핑된 비정질 실리콘 층의 나머지 부분을 산화시키는 단계 및 도핑된 비정질 실리콘 층의 산화된 부분을 제거하는 단계를 더 포함한다.
또 다른 예시적인 방법이, 핀 구조물을 형성하는 단계를 포함한다. 핀 구조물은, 소스 영역과 드레인 영역 사이에 한정되는, 채널 영역을 포함한다. 핀 구조물은, 결정질 구조를 구비하는 재료를 더 포함한다. 방법은, 핀 구조물의 채널 영역 위에 게이트 구조물을 형성하는 단계를 더 포함한다. 방법은, 핀 구조물의 소스 영역 및 드레인 영역 위에 도핑된 층을 형성하는 단계를 더 포함한다. 도핑된 층은, 비-결정질 구조를 구비하는 재료를 포함한다. 방법은, 도핑된 층으로부터 핀 구조물의 소스 영역 및 드레인 영역 내로 도펀트를 유도하기 위해, 노크-온 주입 공정을 실행하는 단계를 더 포함하며, 노크-온 주입 공정은, 도핑된 층의 일부분을 결정질 구조를 구비하는 재료로 변환한다.
일부 구현예에서, 노크-온 주입 공정은, 가볍게 도핑된 소스 및 드레인(LDD) 영역을 형성하며, 여기서 핀 구조물의 도핑된 부분 및 도핑된 층의 적어도 일부분이, LDD 영역을 형성한다. 일부 구현예에서, 방법은, 도핑된 층을 형성하는 단계 이전에, 핀 구조물의 소스 영역 및 드레인 영역의 치수를 감소시키기 위해 핀 트리밍 공정을 실행하는 단계를 더 포함하며, 여기서 모든 도핑된 층이 LDD 영역의 일부가 된다. 일부 구현예에서, 방법은, 도핑된 층의 임의의 나머지 부분을 제거하는 단계를 더 포함한다. 일부 구현예에서, 핀 구조물은 실리콘을 포함하며 그리고 도핑된 층은 비정질 실리콘을 포함하여, 노크-온 주입 공정이 비정질 실리콘의 적어도 일부분을 결정화하도록 한다.
이상의 설명은 여러 실시예들에 대한 특징들을 개략적으로 개시하여 당업자가 본 개시의 양태들을 더욱 잘 이해하도록 한다. 당업자는, 그들이 본 명세서에서 소개되는 실시예들과 동일한 목적을 수행하고 및/또는 동일한 장점들을 달성하기 위해 다른 프로세스들 및 구조들을 설계하거나 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 할 것이다. 당업자는 또한, 그러한 균등한 구성들이 본 개시의 사상 및 범위로부터 벗어남이 없다는 것 및, 그들이 본 개시의 사상 및 범위로부터 벗어남 없이 본 명세서에 다양한 변화, 치환 및 변경을 이룰 수 있다는 것을 인식해야 할 것이다.
(항목 1)
방법으로서:
핀 구조물을 형성하는 단계;
핀 구조물의 일부분 위에 도핑된 비정질 층을 형성하는 단계; 및
도핑된 비정질 층으로부터 핀 구조물의 상기 일부분 내로 도펀트를 유도하여, 도핑된 특징부를 형성하도록, 노크-온 주입 공정을 실행하는 단계
를 포함하는 것인, 방법.
(항목 2)
항목 1에 있어서,
노크-온 주입 공정은, 도핑된 비정질 층의 적어도 일부분을 결정질 재료로 변환하여, 도핑된 비정질 층의 상기 일부분이 핀 구조물의 부분이 되도록 하는 것인, 방법.
(항목 3)
항목 1에 있어서,
핀 구조물은 실리콘을 포함하며 그리고 도핑된 비정질 층은 비정질 실리콘을 포함하고, 그리고 추가로, 노크-온 주입 공정은 상기 비정질 실리콘의 적어도 일부분을 결정화하는 것인, 방법.
(항목 4)
항목 1에 있어서,
도핑된 비정질 층을 형성하는 단계 이전에, 핀 구조물의 치수를 감소시키기 위해 핀 트리밍 공정을 실행하는 단계를 더 포함하는 것인, 방법.
(항목 5)
항목 4에 있어서,
도핑된 비정질 층의 두께가, 핀 트리밍 공정 도중에 제거되는 핀 구조물의 두께와 대략 동등하며, 그리고 추가로, 노크-온 주입 공정은, 도핑된 비정질 층이 핀 구조물의 부분이 되도록 야기하는 것인, 방법.
(항목 6)
항목 1에 있어서,
노크-온 주입 공정은, 도핑된 비정질 층의 일부분이 핀 구조물의 부분이 되도록 야기하며,
상기 방법은:
도핑된 비정질 층의 나머지 부분을 산화시키는 단계; 및
도핑된 비정질 층의 산화된 부분을 제거하는 단계를 더 포함하는 것인, 방법.
(항목 7)
항목 1에 있어서,
도핑된 비정질 층은, 핀 구조물의 소스 영역 및 드레인 영역 상에 형성되며, 그리고 도핑된 특징부는, 핀 구조물의 소스 영역 및 드레인 영역 내에 배치되는, 가볍게 도핑된 소스 및 드레인(LDD) 영역인 것인, 방법.
(항목 8)
항목 7에 있어서,
도핑된 비정질 층을 형성하는 단계 이전에, 핀 구조물의 채널 영역 위에 게이트 구조물을 형성하는 단계를 더 포함하는 것인, 방법.
(항목 9)
항목 1에 있어서,
노크-온 주입 공정은, 도핑된 비정질 층으로부터 핀 구조물의 일부분 내로 도펀트를 유도하기 위해, 아르곤 이온들을 사용하는 것인, 방법.
(항목 10)
방법으로서:
핀 구조물을 형성하는 단계;
핀 구조물의 일부분 위에 도핑된 비정질 실리콘 층을 형성하는 단계; 및
도핑된 비정질 실리콘 층으로부터 핀 구조물의 상기 일부분 내로 도펀트를 유도하여, 도핑된 특징부를 형성하도록, 노크-온 주입 공정을 실행하는 단계
를 포함하는 것인, 방법.
(항목 11)
항목 10에 있어서,
도핑된 비정질 실리콘 층을 형성하는 단계 이전에, 핀 구조물의 폭을 감소시키는 단계를 더 포함하는 것인, 방법.
(항목 12)
항목 11에 있어서,
도핑된 비정질 실리콘 층의 두께가, 핀 구조물의 폭을 감소시킬 때 제거되는 핀 구조물의 양과 대략 동등하며, 그리고 추가로, 노크-온 주입 공정은, 도핑된 비정질 실리콘 층이 핀 구조물의 부분이 되도록 야기하는 것인, 방법.
(항목 13)
항목 10에 있어서,
노크-온 주입 공정은, 도핑된 비정질 실리콘 층의 일부분이 핀 구조물의 부분이 되도록 야기하며,
상기 방법은:
도핑된 비정질 실리콘 층의 나머지 부분을 산화시키는 단계; 및
도핑된 비정질 실리콘 층의 산화된 부분을 제거하는 단계를 더 포함하는 것인, 방법.
(항목 14)
항목 10에 있어서,
도핑된 비정질 실리콘 층은, 핀 구조물의 소스 영역 및 드레인 영역을 둘러싸며, 그리고 도핑된 특징부는, 소스 영역 및 드레인 영역 내에 배치되는, 가볍게 도핑된 소스 및 드레인(LDD) 영역인 것인, 방법.
(항목 15)
항목 10에 있어서,
도핑된 비정질 실리콘 층을 형성하는 단계는, 핀 구조물의 일부분 위에 반도체 재료를 에피텍셜 성장시키는 것을 포함하며, 반도체 재료는, 에피텍셜 성장 도중에 원 위치에 도핑되는 것인, 방법.
(항목 16)
방법으로서:
소스 영역과 드레인 영역 사이에 한정되는 채널 영역을 포함하는 핀 구조물을 형성하는 단계;
핀 구조물의 채널 영역 위에 게이트 구조물을 형성하는 단계;
핀 구조물의 소스 영역 및 드레인 영역 위에 도핑된 층을 형성하는 단계로서, 도핑된 층은, 비-결정질 구조를 갖는 재료를 포함하는 것인, 도핑된 층을 형성하는 단계; 그리고
도핑된 층으로부터 핀 구조물의 소스 영역 및 드레인 영역 내로 도펀트를 유도하기 위해, 노크-온 주입 공정을 실행하는 단계로서, 노크-온 주입 공정은, 도핑된 층의 일부분을 결정질 구조를 구비하는 재료로 변환하는 것인, 노크-온 주입 공정을 실행하는 단계
를 포함하는 것인, 방법.
(항목 17)
항목 16에 있어서,
노크-온 주입 공정은, 가볍게 도핑된 소스 및 드레인(LDD) 영역을 형성하며, 핀 구조물의 도핑된 부분 및 도핑된 층의 적어도 일부분이, LDD 영역을 형성하는 것인, 방법.
(항목 18)
항목 17에 있어서,
도핑된 층을 형성하는 단계 이전에, 핀 구조물의 소스 영역 및 드레인 영역의 치수를 감소시키기 위해 핀 트리밍 공정을 실행하는 단계로서, 상기 도핑된 층이 모두 LDD 영역의 일부가 되는 것인, 핀 트리밍 공정을 실행하는 단계를 더 포함하는 것인, 방법.
(항목 19)
항목 17에 있어서,
도핑된 층의 나머지 부분을 제거하는 단계를 더 포함하는 것인, 방법.
(항목 20)
항목 16에 있어서,
도핑된 층은 비정질 실리콘을 포함하며, 그리고 추가로, 노크-온 주입 공정은, 상기 비정질 실리콘의 적어도 일부분을 결정화하는 것인, 방법.

Claims (10)

  1. 방법으로서:
    핀 구조물을 형성하는 단계;
    핀 구조물의 일부분 위에 도핑된 비정질 층을 형성하는 단계; 및
    도핑된 비정질 층으로부터 핀 구조물의 상기 일부분 내로 도펀트를 유도하여, 도핑된 특징부를 형성하도록, 노크-온 주입 공정을 실행하는 단계
    를 포함하는 것인, 방법.
  2. 제 1항에 있어서,
    노크-온 주입 공정은, 도핑된 비정질 층의 적어도 일부분을 결정질 재료로 변환하여, 도핑된 비정질 층의 상기 일부분이 핀 구조물의 부분이 되도록 하는 것인, 방법.
  3. 제 1항에 있어서,
    핀 구조물은 실리콘을 포함하며 그리고 도핑된 비정질 층은 비정질 실리콘을 포함하고, 그리고 추가로, 노크-온 주입 공정은 상기 비정질 실리콘의 적어도 일부분을 결정화하는 것인, 방법.
  4. 제 1항에 있어서,
    도핑된 비정질 층을 형성하는 단계 이전에, 핀 구조물의 치수를 감소시키기 위해 핀 트리밍 공정을 실행하는 단계를 더 포함하는 것인, 방법.
  5. 제 1항에 있어서,
    노크-온 주입 공정은, 도핑된 비정질 층의 일부분이 핀 구조물의 부분이 되도록 야기하며,
    상기 방법은:
    도핑된 비정질 층의 나머지 부분을 산화시키는 단계; 및
    도핑된 비정질 층의 산화된 부분을 제거하는 단계를 더 포함하는 것인, 방법.
  6. 제 1항에 있어서,
    도핑된 비정질 층은, 핀 구조물의 소스 영역 및 드레인 영역 상에 형성되며, 그리고 도핑된 특징부는, 핀 구조물의 소스 영역 및 드레인 영역 내에 배치되는, 가볍게 도핑된 소스 및 드레인(LDD) 영역인 것인, 방법.
  7. 제 1항에 있어서,
    노크-온 주입 공정은, 도핑된 비정질 층으로부터 핀 구조물의 일부분 내로 도펀트를 유도하기 위해, 아르곤 이온들을 사용하는 것인, 방법.
  8. 방법으로서:
    핀 구조물을 형성하는 단계;
    핀 구조물의 일부분 위에 도핑된 비정질 실리콘 층을 형성하는 단계; 및
    도핑된 비정질 실리콘 층으로부터 핀 구조물의 상기 일부분 내로 도펀트를 유도하여, 도핑된 특징부를 형성하도록, 노크-온 주입 공정을 실행하는 단계
    를 포함하는 것인, 방법.
  9. 방법으로서:
    소스 영역과 드레인 영역 사이에 한정되는 채널 영역을 포함하는 핀 구조물을 형성하는 단계;
    핀 구조물의 채널 영역 위에 게이트 구조물을 형성하는 단계;
    핀 구조물의 소스 영역 및 드레인 영역 위에 도핑된 층을 형성하는 단계로서, 도핑된 층은, 비-결정질 구조를 갖는 재료를 포함하는 것인, 도핑된 층을 형성하는 단계; 그리고
    도핑된 층으로부터 핀 구조물의 소스 영역 및 드레인 영역 내로 도펀트를 유도하기 위해, 노크-온 주입 공정을 실행하는 단계로서, 노크-온 주입 공정은, 도핑된 층의 일부분을 결정질 구조를 구비하는 재료로 변환하는 것인, 노크-온 주입 공정을 실행하는 단계
    를 포함하는 것인, 방법.
  10. 제 9항에 있어서,
    도핑된 층은 비정질 실리콘을 포함하며, 그리고 추가로, 노크-온 주입 공정은, 상기 비정질 실리콘의 적어도 일부분을 결정화하는 것인, 방법.
KR1020170163298A 2016-12-15 2017-11-30 핀-형 전계 효과 트랜지스터를 위한 형상 순응형 전달 도핑 방법 KR102041354B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662434694P 2016-12-15 2016-12-15
US62/434,694 2016-12-15
US15/653,720 US10276691B2 (en) 2016-12-15 2017-07-19 Conformal transfer doping method for fin-like field effect transistor
US15/653,720 2017-07-19

Publications (2)

Publication Number Publication Date
KR20180069698A true KR20180069698A (ko) 2018-06-25
KR102041354B1 KR102041354B1 (ko) 2019-11-07

Family

ID=62556920

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170163298A KR102041354B1 (ko) 2016-12-15 2017-11-30 핀-형 전계 효과 트랜지스터를 위한 형상 순응형 전달 도핑 방법

Country Status (3)

Country Link
US (3) US10276691B2 (ko)
KR (1) KR102041354B1 (ko)
CN (1) CN108231587B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200037088A (ko) * 2018-09-28 2020-04-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 핀 전계 효과 트랜지스터 디바이스 및 이의 형성 방법

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10276691B2 (en) * 2016-12-15 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Conformal transfer doping method for fin-like field effect transistor
TWI746673B (zh) 2016-12-15 2021-11-21 台灣積體電路製造股份有限公司 鰭式場效電晶體裝置及其共形傳遞摻雜方法
US10516032B2 (en) 2017-09-28 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device
US10600885B2 (en) * 2018-08-20 2020-03-24 International Business Machines Corporation Vertical fin field effect transistor devices with self-aligned source and drain junctions
US11195810B2 (en) * 2019-08-23 2021-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding structure and method of forming same
CN115004340A (zh) 2019-11-01 2022-09-02 应用材料公司 用于鳍式场效应晶体管形成的帽氧化
CN111211173B (zh) * 2020-01-15 2021-06-01 电子科技大学 一种具有高介电常数薄膜的鳍状横向功率mosfet器件
US11520228B2 (en) * 2020-09-03 2022-12-06 International Business Machines Corporation Mass fabrication-compatible processing of semiconductor metasurfaces

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110195555A1 (en) * 2010-02-09 2011-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Techniques for FinFET Doping
KR20150060935A (ko) * 2012-12-20 2015-06-03 인텔 코포레이션 실리콘에서 실리콘 게르마늄으로의 박막 트랜지스터 엘리먼트들의 변환
KR20160136292A (ko) * 2014-03-24 2016-11-29 인텔 코포레이션 트랜지스터 채널 응용예들에 대한 대체 게이트 프로세스 동안의 핀 스컬프팅 및 클래딩

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7224029B2 (en) * 2004-01-28 2007-05-29 International Business Machines Corporation Method and structure to create multiple device widths in FinFET technology in both bulk and SOI
US8298925B2 (en) * 2010-11-08 2012-10-30 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming ultra shallow junction
US8980719B2 (en) * 2010-04-28 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for doping fin field-effect transistors
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
JP2012049286A (ja) * 2010-08-26 2012-03-08 Sen Corp 半導体装置の製造方法
US8062963B1 (en) 2010-10-08 2011-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a semiconductor device having an epitaxy region
US8329567B2 (en) 2010-11-03 2012-12-11 Micron Technology, Inc. Methods of forming doped regions in semiconductor substrates
US8598025B2 (en) 2010-11-15 2013-12-03 Varian Semiconductor Equipment Associates, Inc. Doping of planar or three-dimensional structures at elevated temperatures
US8569158B2 (en) * 2011-03-31 2013-10-29 Tokyo Electron Limited Method for forming ultra-shallow doping regions by solid phase diffusion
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
JP2013026345A (ja) * 2011-07-19 2013-02-04 Toshiba Corp 半導体装置の製造方法
US8841701B2 (en) 2011-08-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device having a channel defined in a diamond-like shape semiconductor structure
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8847293B2 (en) 2012-03-02 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure for semiconductor device
US8836016B2 (en) 2012-03-08 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods with high mobility and high energy bandgap materials
KR101823105B1 (ko) * 2012-03-19 2018-01-30 삼성전자주식회사 전계 효과 트랜지스터의 형성 방법
JP2014053452A (ja) * 2012-09-07 2014-03-20 Toshiba Corp 半導体装置の製造方法
KR102047097B1 (ko) * 2012-10-25 2019-11-20 삼성전자주식회사 반도체 장치의 제조방법
US9299564B2 (en) * 2012-12-12 2016-03-29 Varian Semiconductor Equipment Associates, Inc. Ion implant for defect control
US8853025B2 (en) 2013-02-08 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET/tri-gate channel doping for multiple threshold voltage tuning
US9159824B2 (en) * 2013-02-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US9093514B2 (en) 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs
US9831345B2 (en) * 2013-03-11 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with rounded source/drain profile
US8846508B1 (en) * 2013-07-15 2014-09-30 Varian Semiconductor Equipment Associates, Inc. Method of implanting high aspect ratio features
US9105559B2 (en) 2013-09-16 2015-08-11 International Business Machines Corporation Conformal doping for FinFET devices
WO2015080945A1 (en) 2013-11-27 2015-06-04 Applied Materials, Inc. Method to reduce k value of dielectric layer for advanced finfet formation
KR102166237B1 (ko) * 2013-12-19 2020-10-15 인텔 코포레이션 반도체 디바이스상에 랩-어라운드 콘택트를 형성하는 방법
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US20150214339A1 (en) * 2014-01-24 2015-07-30 Varian Semiconductor Equipment Associates, Inc. Techniques for ion implantation of narrow semiconductor structures
KR20160134655A (ko) * 2014-03-24 2016-11-23 인텔 코포레이션 단일 다이 상에 다수의 트랜지스터 핀 치수들을 얻기 위한 기술들
US9953836B2 (en) 2015-01-28 2018-04-24 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer above anti-punch through (APT) implant region to improve mobility of channel region of fin field effect transistor (FinFET) device structure
KR102427596B1 (ko) * 2015-09-03 2022-07-29 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9472620B1 (en) 2015-09-04 2016-10-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including fin structures and manufacturing method thereof
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10276691B2 (en) 2016-12-15 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Conformal transfer doping method for fin-like field effect transistor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110195555A1 (en) * 2010-02-09 2011-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Techniques for FinFET Doping
KR20150060935A (ko) * 2012-12-20 2015-06-03 인텔 코포레이션 실리콘에서 실리콘 게르마늄으로의 박막 트랜지스터 엘리먼트들의 변환
KR20160136292A (ko) * 2014-03-24 2016-11-29 인텔 코포레이션 트랜지스터 채널 응용예들에 대한 대체 게이트 프로세스 동안의 핀 스컬프팅 및 클래딩

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200037088A (ko) * 2018-09-28 2020-04-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 핀 전계 효과 트랜지스터 디바이스 및 이의 형성 방법
US11069812B2 (en) 2018-09-28 2021-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor device and method of forming the same
US11894464B2 (en) 2018-09-28 2024-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor device with composite liner for the Fin

Also Published As

Publication number Publication date
US11476352B2 (en) 2022-10-18
KR102041354B1 (ko) 2019-11-07
US20190252527A1 (en) 2019-08-15
CN108231587A (zh) 2018-06-29
US10868151B2 (en) 2020-12-15
US10276691B2 (en) 2019-04-30
US20210134985A1 (en) 2021-05-06
CN108231587B (zh) 2022-10-21
US20180175175A1 (en) 2018-06-21

Similar Documents

Publication Publication Date Title
US10510762B2 (en) Source and drain formation technique for fin-like field effect transistor
US11476352B2 (en) Conformal transfer doping method for fin-like field effect transistor
US11152250B2 (en) Gate dielectric preserving gate cut process
US11018245B2 (en) Epitaxial structures for fin-like field effect transistors
US10644125B2 (en) Metal gates and manufacturing methods thereof
US10872970B2 (en) Source and drain formation technique for fin-like field effect transistor
US12021132B2 (en) Gate patterning process for multi-gate devices
US11495674B2 (en) Forming epitaxial structures in fin field effect transistors
US20200127119A1 (en) Inner Spacer Formation in Multi-Gate Transistors
US20240097010A1 (en) Conformal transfer doping method for fin-like field effect transistor
US11990471B2 (en) Gate isolation for multigate device
US11984478B2 (en) Forming source and drain features in semiconductor devices
US11637102B2 (en) Gate isolation for multigate device
US11876013B2 (en) Gate dielectric preserving gate cut process
CN115881543A (zh) 制造半导体器件的方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)