KR102166237B1 - 반도체 디바이스상에 랩-어라운드 콘택트를 형성하는 방법 - Google Patents

반도체 디바이스상에 랩-어라운드 콘택트를 형성하는 방법 Download PDF

Info

Publication number
KR102166237B1
KR102166237B1 KR1020167012974A KR20167012974A KR102166237B1 KR 102166237 B1 KR102166237 B1 KR 102166237B1 KR 1020167012974 A KR1020167012974 A KR 1020167012974A KR 20167012974 A KR20167012974 A KR 20167012974A KR 102166237 B1 KR102166237 B1 KR 102166237B1
Authority
KR
South Korea
Prior art keywords
contact layer
trench
sidewalls
disposed
contact material
Prior art date
Application number
KR1020167012974A
Other languages
English (en)
Other versions
KR20160098193A (ko
Inventor
제프리 에스. 리브
랄프 티. 트뢰거
다니엘 비. 버그스트롬
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
Publication of KR20160098193A publication Critical patent/KR20160098193A/ko
Application granted granted Critical
Publication of KR102166237B1 publication Critical patent/KR102166237B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising transition metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865—Selective removal of parts of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L2029/7858—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET having contacts specially adapted to the FinFET geometry, e.g. wrap-around contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Geometry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

반도체 디바이스상에 랩-어라운드 콘택트를 형성하기 위한 기술들 및 방법들과, 그러한 반도체 디바이스를 포함하는 장치, 시스템 및 모바일 플랫폼에 관한 것이다.

Description

반도체 디바이스상에 랩-어라운드 콘택트를 형성하는 방법{METHOD OF FORMING A WRAP-AROUND CONTACT ON A SEMICONDUCTOR DEVICE}
통상적인 금속 산화물 반도체 전계 효과 트랜지스터(예를 들어, MOSFET)는 반도체(예를 들어, 실리콘), 소스 영역 및 드레인 영역에 접촉하는 전극들, 및 게이트에 접촉하거나 게이트와 결합되는 전극을 포함할 수 있다. FinFET는 플레이트(plate) 형상의 기판으로부터 위쪽으로 확장하는 얇은 스트립(strip)의 반도체 재료(일반적으로 핀(fin)이라고 칭함) 주위에 만들어지는 MOSFET이다. 핀의 어느 한 끝은 소스 영역이고, 반면에 핀의 반대 방향 끝은 드레인 영역이다. 핀의 중간 영역은 게이트 유전체와 게이트 전극에 의해 도포되는 채널 영역을 형성한다. 디바이스의 도전성 채널은 게이트 유전체 아래의 핀의 외부 측면들 상에 존재한다. 구체적으로, 전류는 핀의 측벽들(기판 표면에 대해 수직인 측면들) 양쪽 모두를 따라 및 그 안에 뿐만 아니라 핀의 상부(기판 표면에 대해 평행한 측면)를 따라 흐른다. 이러한 구성의 도전성 채널은 본질적으로 핀의 3개의 상이한 외부 평탄 영역들을 따라 존재하기 때문에, 이러한 FinFET는 종종 트라이게이트 FinFET라고 호칭된다. 다른 유형의 FinFET 구성들도 이용 가능한데, 도전성 채널이 (핀의 상부를 따라서는 아니고) 단지 핀의 2개의 측벽을 따라서만 주로 존재하는 소위 더블 게이트 FinFET들이라고 하는 것이다. 상보성 금속-산화물 반도체(CMOS)는 듀얼 핀들을 가지며, 어느 한 핀은 p형 트랜지스터(PMOS)를 위한 것이고, 또 다른 핀은 n형 트랜지스터(NMOS)를 위한 것이다. 듀얼 핀들은 예를 들어, 집적 회로상의 절연 산화물층에 의해 분리된다. 각각의 핀의 소스 및 드레인 영역 양쪽 모두는 구동 전류를 소스 및 드레인 영역들에 및 그로부터 전달하는 구동 회로에 연결되는 콘택트로 도포될 수 있다. 상기 핀에서의 그리고 소스 및 드레인 영역들에서 콘택트들을 통해 도전되는 구동 전류는 여전히 증가될 수 있다
본 명세서에 설명되는 재료는 첨부 도면들에서 제한이 아니라 예로서 예시되어 있다. 예시의 단순성 및 명료성을 위해, 도면들에 예시된 요소들은 반드시 비례에 맞추어 그려지지는 않았다. 예를 들어, 일부 요소들의 치수들은 명료성을 위해 다른 요소들에 비해 과장될 수 있다. 또한, 적절한 것으로 고려되는 경우, 대응하거나 유사한 요소들을 나타내기 위해서 도면들 간에 참조 라벨들이 반복되었다. 도면들에서:
도 1은 듀얼 상보성 금속-산화물 반도체 디바이스의 상부 사시도이다;
도 2는 반도체 디바이스들을 제조하기 위한 흐름도이다;
도 3 내지 도 6은 특별한 제조 동작들이 수행되는 예시적인 반도체 디바이스들의 단면도들이다;
도 7은 반도체 디바이스들을 제조하기 위한 또 다른 흐름도이다;
도 8은 트랜지스터의 핀들상에 랩-어라운드 콘택트를 갖는 트랜지스터들을 구비한 집적 회로를 사용하는 모바일 컴퓨팅 플랫폼의 예시적인 도면이다; 및
도 9는 본 개시 내용의 적어도 일부 구현예들에 따라 모두가 배열된 컴퓨팅 디바이스의 기능적인 블록도이다.
지금부터, 첨부 도면들을 참조하여 하나 이상의 구현이 설명된다. 특정 구성들 및 배열들이 논의되지만, 이것은 단지 예시의 목적으로 행해진다는 것을 이해해야 한다. 통상의 기술자라면, 본 설명의 사상 및 범위로부터 벗어나지 않으면서 다른 구성들 및 배열들이 이용될 수 있다는 것을 인식할 것이다. 본 명세서에 설명되는 기술들 및/또는 배열들은 본 명세서에 설명되는 것 이외의 각종 다른 시스템들 및 애플리케이션들에서 또한 이용될 수 있다는 것이 통상의 기술자에게 명백할 것이다.
다음의 상세한 설명에서, 본 명세서의 일부를 형성하는 첨부 도면들에 대한 참조가 이루어지고, 여기서 유사한 번호들은 대응하거나 유사한 요소들을 나타내기 위해서 전체에 걸쳐 유사한 부분들을 지시할 수 있다. 예시의 단순성 및/또는 명료성을 위해, 도면들에 도시된 요소들은 반드시 비례에 맞춰 그려진 것은 아니라는 것이 인식될 것이다. 예를 들어, 일부 요소들의 치수들은 명료성을 위해 다른 요소들에 비해 과장될 수 있다. 또한, 기타 구현들이 이용될 수 있고, 청구 주제의 범위로부터 벗어나지 않으면서 구조적 및/또는 논리적 변경들이 이루어질 수 있다는 것을 이해해야 한다. 방향들 및 참조들, 예를 들어 위, 아래, 상부, 저부 등은 도면들에 대한 논의를 용이하게 하기 위해 이용될 수 있으며, 청구 주제의 응용을 한정하는 것으로 의도되지는 않는다는 점에 또한 유의해야 한다. 따라서, 다음의 상세한 설명은 제한의 의미로 취해서는 안되며, 청구 주제의 범위는 첨부 청구항들 및 그들의 등가물들에 의해 정의된다.
다음의 설명에서, 복수의 상세가 제시되지만, 본 발명이 이들 특정 상세 없이 실시될 수 있다는 것은 통상의 기술자에게 명백할 것이다. 일부 경우에, 본 발명을 모호하게 하는 것을 회피하기 위해서 잘 알려진 방법들 및 디바이스들은 상세하게 보다는 블록도 형태로 도시된다. 본 명세서 전체에 걸쳐 "구현(an implementation)" 또는 "일 구현에서(in one implementation)"에 대한 언급은, 이 구현과 관련하여 설명되는 특정 특징, 구조, 기능, 또는 특성이 본 발명의 적어도 일 구현에 포함되는 것을 의미한다. 따라서, 본 명세서 전체에 걸쳐 다양한 곳에서의 "구현에서"라는 구문의 출현은 반드시 본 발명의 동일 구현을 언급하는 것은 아니다. 또한, 특정 특징들, 구조들, 기능들, 또는 특성들은 하나 이상의 구현들에서 임의의 적합한 방식으로 조합될 수 있다. 예를 들어, 제1 구현은 2개의 구현들이 상호 배타적인 것으로 특정되지 않는 임의의 경우에 제2 구현과 결합될 수 있다.
"결합된(coupled)" 및 "연결된(connected)"이라는 용어들은, 그들의 파생어와 함께, 본 명세서에서 컴포넌트들 간의 구조적 관계들을 설명하는데 이용될 수 있다. 이들 용어가 상호 동의어로서 의도되는 것은 아니라는 점을 이해해야 한다. 오히려, 특별한 구현들에서, "연결된"은, 2 이상의 요소들이 상호 직접 물리적 또는 전기적으로 접촉을 이루고 있음을 나타내는데 사용될 수 있다. "결합된"은, 2개 이상의 요소가 서로 직접적으로 또는 간접적으로 (이들 사이에 다른 개재하는 요소들을 가짐) 물리적 또는 전기적 접촉하는 것, 및/또는 2개 이상의 요소가 (예를 들어, 인과관계에서와 같이) 서로 상호작용하거나 협력하는 것을 나타내는데 사용될 수 있다.
본 명세서에서 이용된 바와 같은 용어들 "위에(over)", "아래에(under)", "사이에(between)", "상에(on)" 및/또는 이와 유사한 것은 하나의 재료 층 또는 컴포넌트의 다른 층들 또는 컴포넌트들에 대한 상대적인 위치를 언급한다. 예를 들어, 다른 층 위에 또는 아래에 배치되는 하나의 층은 다른 층과 직접 접촉할 수도 있고, 또는 하나 이상의 개재하는 층을 가질 수도 있다. 또한, 2개의 층 사이에 배치되는 하나의 층은 이 2개의 층과 직접 접촉할 수도 있고, 또는 하나 이상의 개재하는 층을 가질 수도 있다. 이에 반해, 제2 층 "상의" 제1 층은 그 제2 층과 직접 접촉한다. 유사하게, 명시적으로 달리 언급되지 않는 한, 2개의 특징 사이에 배치되는 하나의 특징은 인접 특징들과 직접 접촉할 수도 있고, 또는 하나 이상의 개재하는 특징을 가질 수도 있다. 또한, 용어들 "아래에(under)" 또는 "위에(over)" 또는 "아래로(down)" 또는 "위로(up)" 및/또는 상대적 위치와 관련되는 유사한 용어들은 컴포넌트들 간의 내부의 상대적 위치지정을 표현하기 위한 것이며 달리 말하지 않는 한 반드시 대지에 대해 상방 또는 하방을 의미하는 것은 아니다.
디바이스들, 마이크로프로세서들, 장치들, 컴퓨팅 플랫폼들, 및 방법들은 하기에서 반도체 디바이스상에 랩-어라운드 콘택트를 형성하는 것에 관련하여 기술된다.
많은 반도체 디바이스들은 다중 핀들을 가지고, 이것은 웨이퍼상에서 서로 비교적 근접하여 배치될 수 있다. 한가지 그러한 예는 절연층에 의해 분리되는 n형 핀에 인접하는 p형 핀을 포함하는 듀얼 핀을 가질 수 있는 상보성 금속 산화 반도체(CMOS) 디바이스이다. CMOS는 하나의 디바이스상의 핀이 또 다른 디바이스상의 핀에 비교적 근접하도록 다른 CMOS 디바이스들에 인접할 수 있다. 핀들상의 소스 및 드레인 영역들은 구동 전류를 인가하기 위해 콘택트에 의해 종종 도포된다. 콘택트가 도포하는 영역을 증가시키는 것은, 정션 일함수를 정확하게 설정하는 충분한 두께에서, 콘택트 저항을 감소시키고, 이에 의해 소스 및 드레인이 동일한 전압을 가질 때 구동 전류를 증가시킨다. 더 많은 전류가 콘택트를 통해 통과할 때, 트랜지스터는 보다 효율적이고, 트랜지스터를 작동시키기 위한 전체 전력은 감소될 수 있고, 또는 구동 전류가 증가될 수 있다.
CMOS 및 다른 집적 회로들과 같은 핀들을 가진 3D 트라이게이트 트랜지스터상에, 직립 핀들은 절연 재료에 의해 적어도 부분적으로 채워질 수 있는 트렌치로 분리될 수 있다. 핀들은 트라이게이트 또는 3D로서 언급되는데, 이는 핀의 양쪽 대향하는 측벽들과 상부면이 각각 게이트를 형성하기 때문이다(각각의 면은 게이트이다). 핀의 소스 및 드레인 영역들은 일반적으로 상단과 2개의 측벽들을 갖는 핀형 형상을 유지할 수 있고, 콘택트 재료는 이러한 영역들에서 핀 위에 배치될 수 있다. 콘택트 재료는 절연 재료가 트렌치들 내에 퇴적되기 이전 또는 그 이후에 퇴적될 수 있다. 콘택트 재료는 종종 물리적 스퍼터링을 이용하여 퇴적되며, 이것은 가시선 퇴적(line of sight deposition)이다. 이것은 핀들의 3개의 모든 표면들에 콘택트의 면적을 효율적으로 확장하기 위해 트렌치들 내에서 핀들의 측벽들상에 충분한 콘택트 재료를 제공하는 것을 어렵게 한다. 특히, 스퍼터링된 재료는 (핀들의 상단이 스퍼터의 방향에 대해 법선이거나 평탄한 경우) 핀들의 상단을 바로 향하도록 겨냥된다. 따라서, 핀 측벽들은 적절하게 정션 일함수를 설정하기에 충분한 금속 두께를 받아주지 못할 것이며, 전류 흐름은 핀의 상단상의 면적에 대부분 국한된다.
본 명세서에 기술되는 방법은 (또한 본 명세서에서 직립 또는 상방으로 확장하는 반도체 보디들로서 지칭되는) 핀들 상으로 초기 콘택트층을 스퍼터링함으로써 이 어려움을 해결한다. 다음으로, 리스퍼터링 동작을 행하여, 반도체 보디들의 측벽들 상으로 초기 콘택트층의 콘택트 재료를 재분배한다. 이것은 반도체 보디들의 측벽들 상에 콘택트의 충분한, 보다 균일한 두께를 제공하여, 콘택트층을 통한 구동 전류의 현저한 증가를 제공한다.
도 1을 참조하면, 본 명세서에서 기술되는 다양한 구현들은 상술한 어려움들을 극복하고, 하나의 예시된 예에서, 집적 회로는 또한 반도체 핀들, 핀 부분들 또는 코어들로서 지칭되는 직립 또는 상방으로 연장하는 반도체 보디들(102 및 104)이 제공되는 트랜지스터 또는 반도체 디바이스(100)를 가질 수 있다. 본 명세서에서 기술되는 방법의 목적들을 위해, 반도체 보디는 반드시 그것의 높이가 그것의 폭보다 크고, 기타 등등인 핀 형상에 제한되지 않는다는 것에 유의해야 한다. 반도체 보디들(102 및 104)은 이 예에서 실리콘(Si)으로 이루어진 웨이퍼 또는 기판(106) 위에 제공될 수 있다. 반도체 보디들(102 및 104)은 Si, SiGe, 또는 Ge으로 이루어질 수 있다. 일 형태에서, 반도체 보디들(102 및 104)은 핀 또는 반도체 보디의 코어에서의 반도체 재료와 실질적으로 균일한 재료이다. 다른 대안들에서, 핀들, 또는 반도체 보디들은 반도체층 및/또는 반도체 코어를 포함할 수 있는 상이한 층들을 가질 수 있다. 각각의 경우에, 반도체 보디들은 핀 또는 반도체 보디의 높이를 일반적으로 가로지르는 핀 또는 반도체 보디의 길이를 따라 (또는, 다시 말하면, 도 1에서의 소스 영역(130, 132)과 드레인 영역(134 또는 136) 간에) 채널 방향으로 전류를 도전한다.
보다 상세하게는, 반도체 디바이스(100)는 웨이퍼 상에 형성될 수 있고, 일부 형태들에서 웨이퍼의 많은 다이들 중 하나의 다이, 또는 다이의 일부를 구성할 수 있다. 반도체 디바이스는 웨이퍼 상에 수십, 수백, 수천, 수백만, 또는 수십억의 반도체 디바이스들이 있는지를 불문하고 웨이퍼상의 복수의 반도체 디바이스들 중 하나일 수 있다. 또한, 반도체 디바이스(100)는 하나의 트랜지스터 또는 다른 전자 컴포넌트일 수 있으며, 웨이퍼에 의해 형성되는 집적 회로의 일부일 수 있거나, 개별적인 칩을 형성하도록 단일화될 수도 있다. 반도체 디바이스(100)는 금속 산화물 반도체 전계효과 트랜지스터(MOSFET) 게이트 전극과 같은 로직 게이트 전극을 갖는 회로(예를 들어, 로직 회로)를 구비한 임의의 디바이스에 포함되는 마이크로전자 디바이스일 수 있다. 예를 들어, 마이크로전자 디바이스(100)는 몇몇 비제한적인 예들을 거명하면 마이크로프로세서, 정적 랜덤 액세스 메모리(SRAM) 회로, 또는 마이크로프로세서의 SRAM 캐시 메모리의 일부, 또는 유사한 것들일 수 있다.
반도체 디바이스(100)는 적어도 하나의 p형 반도체 보디 또는 핀(102)과 적어도 하나의 n형 반도체 보디 또는 핀(104)을 갖는 비평면, 3D finFET일 수 있다. 핀들은 웨이퍼상에서 많은 상이한 배향으로 배열될 수 있다. 따라서, 일 형태에서, 같은 캐리어 전하의 핀들은 함께 그룹화될 수 있거나, 대안적으로 또는 부가적으로, 상이한 캐리어 전하들의 핀들이 상보성 금속 산화물 반도체들(CMOS)에서 그런 것처럼 n형 핀에 인접하는 하나의 p형 핀을 가지며 교대로 이루어지거나 쌍으로 이루어질 수 있다. 따라서, 반도체 디바이스는 많은 그와 같은 반도체 디바이스들을 갖는 집적 회로의 일부일 수 있거나, 집적 회로상의 분리된 반도체 디바이스일 수 있다. 다른 경우에는, 반도체 디바이스는 예를 들어, 그 자신의 칩 또는 다이상에 있을 수 있다. 집적 회로에 대하여, 반도체 디바이스는 단일 p형 또는 n형 핀의 듀얼 쌍이 회로상의 어떠한 비교적 근접한 반도체 디바이스들도 없이 그들 자신의 게이트를 갖는 경우에 여전히 분리될 수 있고, 또는 반도체 디바이스는 유사한, 평행한 반도체 디바이스들의 긴 라인 또는 2D 네트워크 내에 네스팅될 수 있다.
따라서, 반도체 디바이스(100)의 기본 트랜지스터 소자들은 상술한 바와 같이, 기판(106), 기판(106)의 위에 또는 상에 형성되며, 절연층(118)(트렌치 분리 또는 간단하게 절연 또는 분리라고도 호칭됨)에 의해 분리되는 직립 반도체 보디들 또는 핀들(102 및 104)을 포함한다. 이것은 또한 SOI(semiconductor on insulator) 구조일 수 있거나, 반도체 트렌치 절연(STI) 구조를 가질 수 있다. 반도체 디바이스들(102 및 104)은 기판의 확장들로 형성될 수 있거나, 파선으로 나타낸 추가적인, 분리된 기판층(128)의 일부일 수 있다. 게이트 전극(120)은 반도체 보디들(102 및 104) 위로 연장되며, 또한 이들을 가로지른다. 유전체 층들(122)은 반도체 보디들(102 및 104)의 채널 영역들 위에 그리고 게이트 전극(120) 밑에 배치될 수 있다. 반도체 보디들(102 및 104)은 또한 소스 영역들(130 및 132)과 드레인 영역들(134 및 136)을 갖는다. 콘택트 또는 콘택트층(110)은 각각의 소스 및 드레인 영역 위에 배치된다. 콘택트는 금속 배선들 또는 비아들에 의해 전력원에 연결될 수 있다.
반도체 디바이스(100)는 전류 흐름 방향을 따라 트렌치 분리 간에 하나의 게이트 전극이 있는 분리된 트랜지스터일 수 있다. 이와는 달리, 반도체 디바이스(100)는 핀 방향으로 연장된 회로의 일부일 수 있다. 다시 말하면, 전류 흐름(또는 핀을 따르는) 방향으로, 단일 핀이 트렌치 분리 간에 더 많은 트랜지스터들을 포함하는 네스팅된 트랜지스터들이 제공될 수 있다.
반도체 보디들은 클래딩 층들을 가질 수 있거나 그렇지 않을 수 있으며, 이들은 채널 영역에서 유지될 수 있고 및/또는 소스 및 드레인 영역들로 확장될 수 있다. 이 경우에, 콘택트(110)는 소스 및 드레인 영역들(130, 132, 134 및 136)에서 클래딩층뿐만 아니라 그 아래의 반도체 보디들(102 및 104)을 도포할 수 있다.
각각의 반도체 보디는 상단 또는 상위면(112)과 상단(112)을 가로질러 반도체 보디들(102 및 104) 간에 형성되는 트렌치(126)의 하단(124)으로부터 연장되는 대향 측벽들(114 및 116)을 갖는다.
콘택트층(110)은 반도체 보디들(102 및 104)의 3개의 모든 측면들 위에, 또한 트렌치(126)의 하단(124)을 따라 연장될 수 있다. 콘택트층은 임의 수의 정렬된 또는 배열된 반도체 보디들 위에 걸쳐서 연속될 수 있다. 웨이퍼의 종단에 있는 또는 트렌치가 평탄화되어 사라질 수 있는 인접한 반도체 보디로부터 상대적으로 분리되는 반도체 보디들은, 이것이 반도체 보디로부터 바깥으로 확장됨에 따라 그리고 인접한 반도체 보디에서 콘택트 또는 웨이퍼의 종단에 도달하기 전에 콘택트층이 끝나도록 할 수 있다.
지금부터 도 2를 참조하면, 반도체 디바이스를 위해 랩-어라운드 콘택트를 형성하는 방법(200)과, 특히 반도체 보디들의 3개의 모든 측면상에 보다 균일한 두께로 콘택트층을 형성하기 위한 리스퍼터링 동작의 이용에 관한 방법은 본 개시 내용의 적어도 일부 구현들에 따라 배열된다. 도시된 구현에서, 프로세스(200)는 동작들(202 및 204) 중 하나 이상에 의해 예시된 하나 이상의 동작, 기능, 또는 액션을 포함할 수 있다. 그러나, 본 명세서에서의 구현들은 동작들 중 일부가 스킵되거나 또는 이와 유사하게 될 수 있도록 임의 개수의 동작들을 포함할 수 있다. 또한, 다양한 구현들은 명료성을 위해 도시되지 않은 부가적인 동작들을 포함할 수 있다. 또한, 일반적으로, 도 2를 참조하여 설명되는 기술들을 이용하여, 프로세스(200)는 본 명세서에서의 구현들 중 임의의 것의 반도체 구조체를 형성하기 위한 예시적인 방법을 제공하지만; 다른 방법들이 그러한 구조체를 형성하는데 이용될 수도 있다.
프로세스(200)는 동작 "트렌치에 의해 서로 분리되고 또한 기판 위에 배치되는 적어도 2개의 반도체 보디들의 소스 또는 드레인 영역상에 또는 이들 양쪽 영역상에 초기 콘택트층의 콘택트 재료를 퇴적한다"(202)를 포함할 수 있다. 하기 언급된 바와 같이, 초기 콘택트층은 주로 반도체 보디들의 상단과 트렌치들의 하단에 배치될 수 있다.
프로세스(200)는 또한 동작 "초기 콘택트층의 콘택트 재료를 리스퍼터링하여 트렌치 내의 반도체 보디들의 일부상에 콘택트 재료의 적어도 일부를 재분배한다"(204)을 포함할 수 있다. 하나의 특정 예에서, 콘택트 재료는 트렌치의 하단과 반도체 보디들의 상단에 있는 콘택트 재료에 대한 플라즈마의 충격이 콘택트 재료의 적어도 일부가 반도체 보디들의 측벽들로 이동하게 하는 원인이 되도록 웨이퍼 바이어스를 가진 플라즈마에 의해 충격(bombard)될 수 있다.
지금부터, 도 3 내지 도 7을 참조하면, 상세한 프로세스(700)는 예를 들어, 반도체 디바이스(100)에 대한, 반도체 보디들의 제조 동안의 다양한 상태들로 도 3 내지 도 6에 나타낸 반도체 디바이스(300)와 연계하여 설명된다. 단면들은 도시된 각각의 반도체 보디들의 소스 또는 드레인 영역들을 통한 단면을 제공하기 위해 게이트 전극에 일반적으로 평행하게 또한 반도체 보디들(또는 핀들)을 가로질러 연장된다. 도 3을 참조하면, 초기 단계에서, 동작(700)은 "반도체 디바이스상에 반도체 보디들을 형성한다"(702)를 포함할 수 있다. 반도체 디바이스(300)는 예를 들어, 기판(106)과 유사한 반도체 웨이퍼 또는 기판(302)을 초기에 가질 수 있고, 일부 형태들에서 도핑되지 않은 단결정 실리콘(Si)으로 구성될 수 있다. 여기서 반도체 기판(302)이 진성(예를 들어, 도핑되지 않은) 실리콘 기판이지만, 다른 형태들에서, 기판(302)은 p형 또는 n형 도전성에 도핑될 수 있다.
반도체 보디들(304 및 306)은 Si, SiGe 또는 Ge으로 이루어질 수 있고, 각각의 반도체 보디는 트렌치(314)의 하단(312)으로부터 반도체 보디(304 또는 306)의 상단 또는 상위면(316)까지 연장되는 측벽(308 및 310)을 가질 수 있다. 제조 허용 오차로 인해, 측벽들(308 및 310)은 기판(302)의 상위면(318)에 완벽하게 수직하게 연장될 수 있거나 그렇지 않을 수도 있으며, 대략적으로 가로지를 수 있고, 예시된 형태에서는, 약 10도의 각도를 가질 수 있다. 적어도 초기에, 반도체 보디들(304 및 306)은 각각의 디바이스 또는 트랜지스터를 위한 반도체 보디의 소스, 채널, 및 드레인 영역을 형성하기 위해 연속적인 동일 재료의 라인으로 형성될 수 있다. 일 접근법에 의해, 반도체 보디들 또는 핀들(304 및 306)은 약 30 내지 70nm 높이일 수 있다.
프로세스(700)는 "반도체 보디들의 소스 및 드레인 영역을 형성한다"(704)로 이어질 수 있다. 이것은 반도체 보디들(304 및 306)의 채널 영역과 상이하게 될 경우라면 소스 및 드레인 영역에 원하는 재료를 제공하기 위해 임의의 재료 에칭, 확산, 재료 대체, 기타 등등을 포함하여, 필요에 따라 소스 및 드레인 영역을 완성하는 것을 포함할 수 있다. 이 동작은 또한 예를 들어, 고체 소스로부터의 주입 및 어닐링 또는 내부확산(indiffusion)을 이용하여 하는 것과 같은 도핑을 포함할 수 있다. 다음으로, 소스 및 드레인 영역들은 원하는 p형 또는 n형 반도체 보디를 취득하기 위해 적절하게 도핑될 수 있다. 일 접근법에 의해, 소스/드레인 영역은 대략 1×1019 내지 1×1021 atoms/㎤ 사이의 도핑 농도를 가지고, 일 형태에서, 적어도 대략 5×1020 atoms/㎤를 갖는다. 소스/드레인 영역은 균일한 농도로 형성될 수 있거나, 팁(tip) 영역들(예를 들어, 소스/드레인 연장부)과 같은, 상이한 농도 또는 도핑 프로필의 서브영역들을 포함할 수 있다. 일 형태에서, 반도체 디바이스(100 또는 300)가 대칭적인 트랜지스터일 때, 소스 및 드레인 영역은 동일한 도핑 농도 프로필을 가질 것이다. 또 다른 형태에서, 트랜지스터(100 또는 300)는 비대칭적인 트랜지스터이고, 소스 영역과 드레인 영역은 특정 전기적인 특성을 획득하기 위해 도핑을 변경할 수 있다.
도 3을 참조하면, 프로세스(700)는 그 다음으로 "초기 콘택트층을 퇴적한다"(706)로 이어질 수 있다. 이것은 어플라이드 머티어리얼즈의 "아우라(Aura)" PVD 퇴적 챔버와 같은 스퍼터 챔버에서 RFPVD(radio frequency physical vapor deposition)를 이용하는 것을 포함할 수 있다. 이 프로세스에서, 아르곤과 같은 플라즈마 가스는 진공상태의 챔버 내에 진입되고 반도체 디바이스(들)를 홀딩하는 웨이퍼 또는 기판(302)과 대향하여 소정 거리에 홀딩되는 티타늄 타깃 플레이트상에 충격된다. 티타늄 이온들 및 원자들은 챔버 내의 받침대(pedestal)상에 지지된 반도체 디바이스들에 똑바로, 가시선 방식으로 향하여 충격된다. 퇴적을 위한 전력은 2000W와 7500W 사이의 40MHz RF 발생기와, 500W와 2500W 사이에 DC 발생기 이들 모두에 의해 제공된다. 퇴적은 대략 실내 온도에서 50mTorr와 100mTorr 사이에서 행해진다.
초기 스퍼터 동작은 또한 초기 콘택트층을 위해 "희생부를 제공한다"을 포함할 수 있다. 따라서, 도 4에 도시된 바와 같이, 초기 콘택트층(400)은 반도체 보디들(304 및 306)의 상단에 있는 희생부들(402)과 트렌치들의 하단에 있는 희생부들(404)을 포함할 수 있다. 충분한 콘택트 재료(406)를 스퍼터링하여, 반도체 보디(304 또는 306)의 상단과, 트렌치(314)의 하단에 있는 초기 콘택트층의 전체 높이가 이 동작이 완료될 때, 약 5 내지 10nm인 희생부를 포함하여, 약 3 내지 15nm 높이가 되게 한다. 희생부는 층 퇴적의 리스퍼터링된 부분 이전에 약 10 내지 20nm 높이일 수 있다.
"콘택트 재료를 리스퍼터링한다"(710)의 다음 동작에서, 챔버는 플라즈마 또는 아르곤 가스로 재충전되는데, 현재는 타깃 플래이트와 받침대 간에 상당한 전압을 인가하지 않고 재충전된다. 리스퍼터링을 위한 바이어스는 100W-1000W RF 전력을 가진 13.56MHz 발생기에 의해 제공되고, 리스퍼터링은 1mTorr와 10mTorr 사이에서 수행된다. 도 4에 도시된 바와 같이, 플라즈마는 반도체 디바이스(300)를 향해 있으며, 두꺼운 화살표들로 나타낸 바와 같이, 금속 초기 콘택트층상의 아르곤 이온들의 충격은 예를 들어, 원자 또는 이온 형태의 콘택트 재료가 재분배될 수 있게 하고, 이것은 측벽들(308 및 310)을 향한 움직임 또는 재분배를 포함한다. 플라즈마는, 바이어스가 타깃 전극과 웨이퍼간의 전압을 반전시키기 때문에 반도체 디바이스를 향하게 되고, 이에 따라 Ar 플라즈마는 그 대신에 웨이퍼로 향하게 된다(또는, 바꾸어 말하자면, 웨이퍼가 타깃이 된다).
따라서, 이 동작에 의해, 방법(700)은 여분의 스퍼터링된 금속을 보호 또는 희생층(402 또는 404)으로서 사용하여 반도체 보디들(304 또는 306)을 스퍼터링(또는, 바꾸어 말하자면, 에칭 제거)하는 것을 회피한다. 이것은 리스퍼터링의 물리적 성질 때문에 필요하다. 물리적 리스퍼터링 비율은, 반도체 보디들(304 또는 306)의 상단 코너들과 같은 높은 곡률의 영역들에서 증가할 것이고, 그 보디들에서 Si, SiGe 또는 Ge에 대해 선택적이지 않을 것이다. 본 예에서, 리스퍼터링은 10nm의 초기 콘택트층을 에칭 제거할 것이고, 측벽들(308 및 310)에서 약 1 내지 5nm의 콘택트 재료를 퇴적할 것이다.
도 5에서 도시된 바와 같이, 그 결과물인 리스퍼터로 형성된 콘택트층(또는 후속 또는 최종 콘택트층)(500)은 초기 콘택트층(402)보다 실질적으로 더 균일하다. 이것은 PVD 퇴적만으로 도포되는 동일한 구조체에 비해 반도체 보디들(304 및 306)에 제공되는 구동력을 약 10-20％ 증가시킨다. 이 증가는 이전에는 도포되지 않았던 반도체 보디 면적에 비례할 것이다.
도 6을 참조하면, 콘택트층(600)의 최종 프로필을 보다 정확하게 묘사할 수 있는 대안적인 리스퍼터링된 콘택트층(600)이 도시되어 있다. 이 경우에, 리스퍼터링은 경미한 오버행(602)과 둥근 상위면(604)을 형성한다. 이 프로필은 물리적으로 리스퍼터링된 원자들의 벡터들과 기존 구조체에 대한 그들의 재부착으로 인한, 리스퍼터 프로세스의 특성이다.
다음으로, 프로세스(700)는, STI(shallow trench isolation) 영역들이 트렌치들(312) 내의 콘택트층(500 또는 600)상에 퇴적될 수 있으며, 유전체 또는 전기적으로 절연 재료로 형성될 수 있는 것에서 그런 것처럼, 원할 때 트렌치들(312)에서와 같이, "절연층을 퇴적한다"(712)로 진행할 수 있다. 전기 절연 재료는 STI(shallow trench isolation)를 위한 임의의 적절한 재료를 포함할 수 있다. 일부 형태들에서, 절연층을 위한 전기 절연 재료는 저유전율(low-k) 유전체 재료들과 같은, 집적 회로 구조체들에 적용 가능한 것으로 알려진 유전체 재료들을 포함할 수 있다. 절연층(402)에 사용될 수 있는 유전체 재료의 예들은, 실리콘 산화물, 탄소 도핑 산화물(CDO; carbon doped oxide), 실리콘 질화물, 퍼플루오로시클로부탄(perfluorocyclobutane) 또는 폴리테트라플루오로에틸렌(polytetrafluoroethylene)과 같은 유기 폴리머, 플루오로실리케이트 유리(FSG; fluorosilicate glass), 및 실세스퀴옥산(silsesquioxane), 실록산(siloxane) 또는 유기실리케이트 유리(organosilicate glass)와 같은 유기실리케이트를 포함하지만, 이에 제한되지는 않는다.
백-엔드 비아들(back-end vias) 및 상호접속에의 콘택트는 Al, W, Co 또는 Cu와 같은 저저항 콘택트 금속의 퇴적에 의해 용이하게 될 수 있고, 개별적인, 충전된 콘택트 트렌치들을 생성하기 위해 그 다음으로 절연에 평탄화된다.
프로세스(700)는 "전극들을 형성한다"(714)는 동작으로 진행할 수 있다. 따라서, 게이트는 게이트 전극(120)(도 1) 및 게이트 유전체(122)(도 1)와 같은 게이트 유전체로 형성될 수 있으며 또한 이들을 포함할 수 있다. 이것은 반도체 보디들의 채널 영역들에서 게이트 유전체층(122)을 형성하는 것을 포함할 수 있다. 게이트 전극(120)은 게이트 유전체(122)상에 형성될 수 있으며, 트랜지스터가 PMOS(예를 들어, p형) 또는 NMOS(예를 들어, n형) 트랜지스터가 되는지의 여부에 따라, 적어도 하나의 p형 일함수 금속 또는 n형 일함수 금속으로 구성될 수 있다. 일 형태에 의해, 게이트 전극(120)은 도 1에 도시된 바와 같이 반도체 보디들(102 및 104)의 채널 영역들과, 게이트 유전체층들(122)을 완전히 도포하거나 둘러싸기에 충분한 두께로 형성된다.
일부 형태들에서, 한 쌍의 스페이서들(121)(파선으로 대략적으로 도시되어 있음)은 예를 들어, 게이트 전극(120)의 측벽들(119)의 대향하는 표면들(핀들이 게이트 전극(120)과 교차하고 있는 측면들)상에 게이트 전극(120)을 함께 묶을 수 있다. 스페이서들은 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 탄소가 도핑된 실리콘 질화물, 및 실리콘 산질화물과 같은 재료로 형성될 수 있다. 스페이서들을 형성하기 위한 프로세스들은 일반적으로 퇴적 및 에칭 프로세스들 및/또는 다른 공지된 기술들을 포함할 수 있다. 본 명세서에서 기술되는 희생층은 스페이서들이 또한 스퍼터링 프로세스에 노출되기 때문에 또한 콘택트 금속 퇴적 동안 스페이서들을 리스퍼터 동작으로부터의 물리적 충격으로부터 보호할 것이다. 따라서, 초기 콘택트 퇴적으로부터의 불충분한 희생 금속층이 스페이서를 도포할 경우, 리스퍼터링 프로세스는 스페이서 재료를 마찬가지로 리스퍼터링할 수 있다. 이것은 스페이서가 게이트 전극(120)의 비교적 수직한 측벽들상에 배치된다고 할지라도 사실이다.
프로세스(700)는 예를 들어, 반도체 디바이스(100 또는 300)가 분리된 트랜지스터라기 보다는 오히려 집적 회로를 위한 많은 그러한 디바이스들 중 하나일 때 "집적 회로를 완성한다"(716)를 옵션으로 포함한다. 이 경우에, "백 엔드(back end)" 기술은 마이크로프로세서들과 같은, 기능 집적 회로들내에 다양한 트랜지스터들을 상호연결시키기 위해 금속 콘택트들, 금속화 층들, 및 층간 유전체들을 형성하기 위해 이용될 수 있다.
예시적인 프로세스들(200 및 700)의 구현이 예시된 순서로 도시된 모든 동작들을 착수하는 것을 포함할 수 있지만, 본 개시 내용은 이에 대해 제한되지 않으며, 다양한 예들에서, 프로세스들(200 및 700)의 구현은 도시된 동작들의 서브세트만의 착수를 포함할 수 있으며, 동작들은 함께 조합되거나 서브-분할될 수 있으며, 및/또는 예시된 것과 상이한 순서로 될 수도 있다.
또한, 도 2 및 도 7의 동작들 중 임의의 하나 이상의 동작은 하나 이상의 컴퓨터 프로그램 제품에 의해 제공되는 명령어들에 응답하여 수행될 수 있다. 이러한 프로그램 제품들은, 예를 들어 프로세서에 의해 실행될 때, 본 명세서에 설명되는 기능성을 제공할 수 있는 명령어들을 제공하는 신호 유지 매체를 포함할 수 있다. 컴퓨터 프로그램 제품들은 임의의 형태의 하나 이상의 컴퓨터 판독가능 매체로 제공될 수 있다. 따라서, 예를 들어, 하나 이상의 프로세서 코어(들)를 포함하는 프로세서는 하나 이상의 머신 판독가능 매체에 의해 프로세서에 전달되는 프로그램 코드 및/또는 명령어들 또는 명령어 세트에 응답하여 도 2 및 도 7에 도시된 예시적인 동작들 중 하나 이상을 수행할 수 있다. 일반적으로, 머신 판독가능 매체는 임의의 디바이스들 및/또는 시스템들이 본 명세서에서 기술되는 바와 같이 수행할 수 있게 하는 프로그램 코드 및/또는 명령어들 또는 명령어 세트의 형태로 소프트웨어를 전달할 수 있다.
도 8은 본 개시 내용의 적어도 일부 구현들에 따라 배열되는 리세스되지 않은 필드 절연체 및 그 필드 절연체 위의 더 얇은 전극들을 갖는 트랜지스터들을 구비한 IC를 사용하는 모바일 컴퓨팅 플랫폼의 예시적인 도면이다. 모바일 컴퓨팅 플랫폼(800)은 전자 데이터 디스플레이, 전자 데이터 처리, 무선 전자 데이터 전송 등의 각각을 위해 구성되는 임의의 휴대용 디바이스일 수 있다. 예를 들어, 모바일 컴퓨팅 플랫폼(800)은 태블릿, 스마트폰, 랩톱 컴퓨터 등 중 임의의 것일 수 있으며, 예시적 구현에서 터치스크린(예를 들어, 용량성, 유도성, 저항성 등의 터치스크린)인 디스플레이 스크린(805), 칩-레벨(SoC) 또는 패키지-레벨 집적 시스템(810) 및 배터리(815)를 포함할 수 있다.
통합 시스템(810)은 확대된 뷰(820)에 추가로 예시된다. 예시적인 구현에서, (도 8에서 "핀들상의 랩-어라운드 콘택트들을 구비한 메모리/프로세서"로 라벨링된) 패키징된 디바이스(850)는 본 명세서에서 논의되는 바와 같은 p형 및 n형 클래딩된 핀들을 갖는 트랜지스터들을 사용하는 적어도 하나의 프로세서 칩(예를 들어, 마이크로프로세서, 다중-코어 마이크로프로세서, 또는 그래픽 프로세서 등) 및/또는 적어도 하나의 메모리 칩(예를 들어, RAM)을 포함한다. 구현에서, 패키징된 디바이스(850)는 본 명세서에서 논의하는 바와 같은 p형 및 n형 클래딩된 핀들을 갖는 트랜지스터들을 이용하는 SRAM 캐시 메모리를 포함하는 마이크로프로세서이다(예를 들어, SRAM 캐시 메모리는 본 명세서에서 논의하는 바와 같은 트랜지스터들을 사용하는 인버터 회로를 포함할 수 있다).
사용되는 트랜지스터는 기판, 핀들과 같은 p형 및 n형 반도체 보다들 양측 모두를 형성하는 스트레인된 층, 및 적어도 n형 반도체 보다들 위의 또는 상의 클래딩층들을 구비하는 반도체 디바이스를 포함할 수 있으며, 여기서 클래딩층들은 본 명세서에서 기술되는 바와 같이 성장된다. 패키징된 디바이스(850)는 전력 관리 집적 회로(PMIC)(830), 광대역 RF(무선) 송신기 및/또는 수신기(TX/RX)를 포함하는 RF(무선) 집적 회로(RFIC)(825)(예를 들어, 디지털 기저대역을 포함하고, 아날로그 프론트 엔드 모듈은 송신 경로 상의 전력 증폭기 및 수신 경로 상의 저잡음 증폭기를 더 포함함), 및 그것의 제어기(835) 중 하나 이상과 함께, 보드, 기판 또는 인터포저(860)에 또한 결합될(예를 들어, 통신가능하게 결합될) 수 있다. 일반적으로, 패키징된 디바이스(850)는 디스플레이 스크린(805)에 또한 결합될(예를 들어, 통신가능하게 결합될) 수 있다.
기능적으로, PMIC(830)는 배터리 전력 조절, DC-DC 변환 등을 수행할 수 있으므로, 배터리(815)에 결합되는 입력, 및 다른 기능 모듈들에 대한 전류 공급을 제공하는 출력을 갖는다. 추가로 예시된 바와 같이, 예시적 구현에서, RFIC(825)는, Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생어 뿐만 아니라 3G, 4G, 5G 및 그 이상으로 지정되는 임의의 다른 무선 프로토콜들을 포함하지만, 이에 국한되지 않는 임의의 복수의 무선 표준들 또는 프로토콜들을 구현하도록 안테나(도시 생략)에 결합되는 출력을 갖는다. 대안적인 구현들에서, 이들 보드-레벨 모듈들 각각은 패키징된 디바이스(850)의 패키지 기판에 결합되는 별개의 IC들 상에 또는 패키징된 디바이스(850)의 패키지 기판에 결합되는 단일의 IC(SoC) 내에 집적될 수 있다.
도 9는 본 개시 내용의 적어도 몇몇 구현들에 따라 배열되는 컴퓨팅 디바이스(900)의 기능 블록도이다. 컴퓨팅 디바이스(900)는 예를 들어, 플랫폼(800) 안에서 발견될 수 있으며, 본 명세서에서 논의되는 바와 같은 클래딩된 p형 및 n형 반도체 보다들을 갖는 트랜지스터들을 포함할 수 있는 프로세서(904)(예를 들어, 애플리케이션 프로세서)와 적어도 하나의 통신 칩(906)과 같지만, 이에 한정되지 않는 다수의 컴포넌트들을 호스팅하는 마더보드(902)를 더 포함한다. 일부 구현들에서, 프로세서(904), 하나 이상의 통신 칩들(906), 또는 그와 유사한 것 중 적어도 하나는 물리적으로 및/또는 전기적으로 마더보드(902)에 결합될 수 있다. 일부 예들에서, 프로세서(904)는 프로세서(904) 내에 패키징되는 집적 회로 다이를 포함한다. 일반적으로, "프로세서"라는 용어는, 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
다양한 예들에서, 하나 이상의 통신 칩들(906)은 또한 마더보드(902)에 물리적으로 및/또는 전기적으로 결합될 수 있다. 추가적 구현들에서, 통신 칩들(906)은 프로세서(904)의 일부일 수 있다. 그 응용예에 따라, 컴퓨팅 디바이스(900)는 마더보드(902)에 물리적으로 및 전기적으로 결합될 수 있거나 결합되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이들 다른 컴포넌트들은 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서(crypto processor), 칩셋, 안테나, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 대용량 저장 디바이스(예컨대, 하드 디스크 드라이브, 고체 상태 드라이브(SSD), 콤팩트 디스크(CD), DVD(digital versatile disk) 등), 또는 그와 유사한 것을 포함하지만, 이에 제한되지는 않는다.
통신 칩들(906)은 컴퓨팅 디바이스(900)로의/로부터의 데이터의 전송을 위한 무선 통신을 가능하게 할 수 있다. "무선"이라는 용어 및 그 파생어는, 비고체 매체를 통한 변조된 전자기 방사(electromagnetic radiation)의 사용을 통하여 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는데 사용될 수 있다. 이러한 용어는 연관되는 디바이스들이 임의의 와이어도 포함하지 않는다는 것을 의미하지는 않지만, 일부 구현들에서는 이들이 포함하지 않을 수도 있다. 통신 칩들(906)은 본 명세서의 다른 곳에서 설명되는 것들을 포함하지만 이에 제한되지는 않는, 복수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 논의된 바와 같이, 컴퓨팅 디바이스(900)는 복수의 통신 칩들(906)을 포함할 수 있다. 예를 들어, 제1 통신 칩은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용일 수 있으며, 제2 통신 칩은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에 전용일 수 있다.
본 명세서에서 기술되는 어떤 구현에 사용되는 것처럼, 용어 "모듈"은 본 명세서에서 기술되는 기능성을 제공하도록 구성되는 소프트웨어 로직, 펌웨어 로직 및/또는 하드웨어 로직의 어떤 조합을 지칭한다. 소프트웨어는 소프트웨어 패키지, 코드 및/또는 명령어 세트 및/또는 프로그램가능 회로에 의해 실행되는 명령어들을 저장하는 펌웨어로 구체화될 수 있다. 모듈들은, 집합적으로 또는 개별적으로, 더 큰 시스템의 일부, 예를 들어 집적 회로(IC), 시스템 온 칩(SoC) 등으로서 구현될 수 있다.
본 명세서에서 기술되는 어떤 구현에 사용되는 것처럼, 용어 "로직 유닛"은 본 명세서에서 기술되는 기능성을 제공하도록 구성되는 펌웨어 로직 및/또는 하드웨어 로직의 어떤 조합을 지칭한다. 본 명세서의 임의의 구현에서 사용되는 "하드웨어"는, 예를 들어, 단독으로, 또는 임의의 조합으로, 배선된 회로, 프로그램가능한 회로, 상태 머신 회로, 및/또는 프로그램가능한 회로에 의해 실행되는 명령어들을 저장하는 펌웨어를 포함할 수 있다. 로직 유닛들은, 집합적으로 또는 개별적으로, 더 큰 시스템의 일부를 형성하는 회로, 예를 들어 집적 회로(IC), 시스템 온 칩(SoC) 등으로서 구현될 수 있다. 예를 들어, 로직 유닛은 본 명세서에서 논의하는 시스템들의 구현 펌웨어 또는 하드웨어를 위한 로직 회로로 구체화될 수 있다. 또한, 본 기술분야의 통상의 기술자는 하드웨어 및/또는 펌웨어에 의해 실행되는 동작들이 로직 유닛의 기능성을 구현하기 위해 소프트웨어의 일부를 이용할 수도 있다는 것을 이해할 것이다.
본 명세서에서 기술되는 임의 구현에 사용되는 바와 같이, 이러한 용어들이 위에서 기술되는 것과 같이, 용어 "엔진" 및/또는 "컴포넌트"는 모듈 또는 로직 유닛을 지칭할 수도 있다. 따라서, 용어 "엔진" 및/또는 "컴포넌트"는 본 명세서에서 기술되는 기능성을 제공하도록 구성되는 소프트웨어 로직, 펌웨어 로직, 및/또는 하드웨어 로직의 임의의 조합을 지칭할 수 있다. 예를 들어, 본 기술분야의 통상의 기술자는 하드웨어 및/또는 펌웨어에 의해 수행되는 동작들이 대안적으로 소프트웨어 모듈을 통해 구현될 수 있다는 것을 이해할 것이고, 이것은 소프트웨어 패키지, 코드 및/또는 명령어 세트로서 구체화될 수 있으며, 또한 로직 유닛이 그것의 기능성을 구현하기 위해 또한 소프트웨어의 일부를 이용할 수 있다는 것을 이해할 것이다.
본 명세서에 제시된 특정 특징들은 다양한 구현들을 참조하여 설명되었지만, 이러한 설명은 제한의 의미로 해석되는 것으로 의도되지는 않는다. 따라서, 본 명세서에 설명되는 구현들의 다양한 수정물들뿐만 아니라 다른 구현들 - 이들은 본 개시 내용이 속하는 기술 분야의 숙련된 자에게 명백함 - 은 본 개시 내용의 사상 및 범위 내에 있는 것으로 간주된다.
하기 예들은 추가적 구현들과 관련된다.
일 구현에 의해, 반도체 디바이스를 형성하기 위한 방법은, 적어도 2개의 반도체 보디들의 소스 영역 또는 드레인 영역상에 또는 양쪽 모두상에, 트렌치에 의해 서로 분리되고 기판 위에 퇴적되는 초기 콘택트층의 콘택트 재료를 퇴적하는 동작을 포함한다. 본 방법은 또한 초기 콘택트층의 콘택트 재료를 리스퍼터링(re-sputtering)하여 트렌치내의 상기 반도체 보디들의 적어도 한 부분상에 콘택트 재료의 적어도 일부를 재분배하는 동작을 포함한다.
다른 구현들에 의해, 반도체 보디들은 상단과, 상단으로부터 연장되고 또한 상단을 가로지르는 측벽들을 가지고, 퇴적하는 동작은 적어도 상기 상단상에 초기 콘택트층을 퇴적하는 동작을 포함하고, 리스퍼터링 동작은 측벽들상에 콘택트 재료를 재분배하는 방법이 제공된다. 퇴적하는 동작은 트렌치의 하단에서 콘택트 재료를 퇴적하는 동작을 포함하고, 리스퍼터링 동작은 트렌치의 하단으로부터 반도체 보디들의 측벽들상에 콘택트 재료의 적어도 일부를 재분배한다. 본 방법은 초기 콘택트층의 희생 부분을 형성하는 동작; 및 콘택트 재료의 리스퍼터링 동안 희생 부분을 재분배하는 동작을 포함하고, 여기서 희생 부분은 초기 콘택트층의 높이에 약 10-20nm를 추가하고, 콘택트 재료는 티타늄을 포함하고, 리스퍼터링 이후의 결과물인 측벽들에서의 콘택트층은 적어도 약 1-5nm 두께이다. 다른 경우에, 리스퍼터링 동작은 초기 콘택트층쪽으로 및 바이어스된 웨이퍼상에 플라즈마 충격 재료(plasma bombardment material)를 향하게 하는 동작을 포함한다. 본 방법은 또한 초기 콘택트층의 콘택트 재료를 퇴적하는 동안, 반도체 보디들과 교차하는 게이트 전극에 배치되는 스페이서의 표면상에 콘택트 재료를 퇴적하는 동작을 포함한다. 본 방법은 스페이서의 표면상에 충분한 양의 상기 콘택트 재료를 퇴적하여 스페이서에서 희생층을 형성함으로써 리스퍼터링동안 스페이서에의 손상을 회피하는 동작을 포함한다.
일 접근법에 의해, 반도체 디바이스는 기판, 트렌치에 의해 서로 분리되고 기판 위에 배치되는 적어도 2개의 반도체 보디들 -반도체 보디들은 채널 영역에 의해 분리되는 소스 영역 및 드레인 영역을 가짐- , 및 트렌치 내의 반도체 보디들의 일부에 적어도 부분적으로 재분배되는 초기 콘택트층을 리스퍼터링함으로써 형성되는, 상기 반도체 보디들상의 리스퍼터로 형성된 콘택트층을 포함한다. 본 디바이스는 또한 반도체 보디들의 채널 영역 위에 배치되는 게이트 유전체층, 및 게이트 유전체층 위에 배치되는 게이트 전극을 가질 수 있다.
다른 접근법에 의해, 반도체 디바이스는 상단과, 상기 상단으로부터 연장되고 또한 상단을 가로지르는 측벽들을 갖는 반도체 보디들을 가지고, 여기서 초기 콘택트층은 적어도 상단 상에 배치되고, 리스퍼터로 형성된 콘택트층은 상단에서 초기 콘택트층으로부터의 콘택트 재료에 의해 측벽들에 배치된다. 다른 경우에, 반도체 보디들은 트렌치로부터 연장되는 측벽들을 가지고, 트렌치는 하단(bottom)을 가지고, 초기 콘택트층은 트렌치의 하단에 배치되고, 측벽들에서의 리스퍼터로 형성된 콘택트층은 트렌치의 하단으로부터의 상기 콘택트 재료에 의해 적어도 부분적으로 형성된다. 또 다른 양태에 의해, 초기 콘택트층은 초기 콘택트층으로부터의 콘택트 재료의 리스퍼터링동안 재분배되도록 구성되고 배열되는 희생 부분을 포함하고, 희생 부분은 초기 콘택트층의 높이에 약 10-20nm를 추가하는 한편, 리스퍼터로 형성된 콘택트층은 측벽들에 배치되고 측벽들에서 적어도 약 1-5nm 두께의 두께를 갖는다. 또한, 콘택트 재료는 티타늄을 포함하고, 리스퍼터로 형성된 콘택트층은 초기 콘택트층쪽으로 및 바이어스된 웨이퍼상에 향하는 플라즈마 충격 재료에 의해 형성된다. 반도체 디바이스는 게이트 전극에 배치되는 스페이서를 포함하고, 콘택트 재료는 초기 콘택트층의 콘택트 재료의 퇴적으로부터 스페이서의 표면에 배치되고, 콘택트 재료는 스페이서에서 희생층을 형성하여 리스퍼터링동안 스페이서에의 손상을 회피하기 위해 스페이서의 표면상에 충분한 양을 갖는다.
또 다른 양태에 의해, 모바일 컴퓨팅 플랫폼은 기판; 트렌치에 의해 서로 분리되고 기판 위에 배치되는 적어도 2개의 반도체 보디들 -반도체 보디들은 채널 영역에 의해 분리되는 소스 영역 및 드레인 영역을 가짐- , 트렌치 내의 반도체 보디들의 일부에 적어도 부분적으로 재분배되는 초기 콘택트층을 리스퍼터링함으로써 형성되는, 반도체 보디들상의 리스퍼터로 형성된 콘택트층을 포함하는 마이크로프로세서를 포함한다. 마이크로프로세서는 또한 반도체 보디들의 채널 영역 위에 배치되는 게이트 유전체층, 및 게이트 유전체층 위에 배치되는 게이트 전극을 가질 수 있다. 플랫폼은 또한 마이크로프로세서에 통신가능하게 결합되는 디스플레이 스크린, 및 마이크로프로세서에 통신가능하게 결합되는 무선 송수신기를 가질 수 있다.
다른 양태들에 의해, 플랫폼은 상단과, 상단으로부터 연장되고 또한 상단을 가로지르는 측벽들을 갖는 반도체 보디들을 가지고, 여기서 초기 콘택트층은 적어도 상단 상에 배치되고, 리스퍼터로 형성된 콘택트층은 상단에서 초기 콘택트층으로부터의 콘택트 재료에 의해 측벽들에 배치된다. 다른 경우에, 반도체 보디들은 트렌치로부터 연장되는 측벽들을 가지고, 트렌치는 하단을 가지고, 여기서 초기 콘택트층은 트렌치의 하단에 배치되고, 측벽들에서의 리스퍼터로 형성된 콘택트층은 트렌치의 하단으로부터의 콘택트 재료에 의해 적어도 부분적으로 형성된다. 또 다른 양태에 의해, 초기 콘택트층은 초기 콘택트층으로부터의 콘택트 재료의 리스퍼터링동안 재분배되도록 구성되고 배열되는 희생 부분을 포함하고, 희생 부분은 초기 콘택트층의 높이에 약 10-20nm를 추가하는 한편, 리스퍼터로 형성된 콘택트층은 측벽들에 배치되고 측벽들에서 적어도 약 1-5nm 두께의 두께를 갖는다. 또한, 콘택트 재료는 티타늄을 포함하고, 리스퍼터로 형성된 콘택트층은 초기 콘택트층쪽으로 및 바이어스된 웨이퍼상에 향하는 플라즈마 충격 재료에 의해 형성된다. 플랫폼은 게이트 전극에 배치되는 스페이서를 포함하고, 콘택트 재료는 초기 콘택트층의 콘택트 재료의 퇴적으로부터 스페이서의 표면에 배치되고, 콘택트 재료는 스페이서에서 희생층을 형성하여 리스퍼터링동안 스페이서에의 손상을 회피하기 위해 스페이서의 표면상에 충분한 양을 갖는다.
추가적인 예에서, 마이크로프로세서는 상술한 예시적인 구조들 중 임의의 것을 포함하는 트랜지스터를 더 갖는 SRAM 캐시 메모리를 포함할 수 있다.
더 추가적인 예에서, 모바일 컴퓨팅 플랫폼은 예시적인 구조들 중 임의의 것을 포함할 수 있다.
본 발명은 이와 같이 설명되는 구현들에 제한되지는 않으며, 첨부 청구항들의 범위로부터 벗어나지 않으면서 변형 및 변경으로 실시될 수 있다는 것이 인식될 것이다. 예를 들어, 위의 구현들은 특징들의 특정 조합을 포함할 수 있다. 그러나, 위의 구현들은 이와 관련하여 제한되지는 않고, 다양한 구현예들에서, 위의 구현들은 이러한 특징들의 서브세트만을 행하는 것, 이러한 특징들의 상이한 순서를 행하는 것, 이러한 특징들의 상이한 조합을 행하는 것, 및/또는 명시적으로 열거된 특징들 외에 부가적인 특징들을 행하는 것을 포함할 수 있다. 따라서, 본 발명의 범위는 첨부 청구항들을 참조하여, 이러한 청구항들에 부여된 것에 대한 등가물들의 전체 범위와 함께 결정되어야 한다.

Claims (25)

  1. 반도체 디바이스를 형성하기 위한 방법으로서,
    적어도 2개의 반도체 보디들의 소스 영역 또는 드레인 영역상에 또는 양쪽 모두상에, 트렌치에 의해 서로 분리되고 기판 위에 배치되는 초기 콘택트층의 콘택트 재료를 퇴적하는 단계; 및
    상기 트렌치 내의 상기 반도체 보디들의 적어도 한 부분상에 상기 콘택트 재료의 적어도 일부를 재분배하기 위해 상기 초기 콘택트층의 콘택트 재료를 리스퍼터링(re-sputtering)하는 단계
    를 포함하고, 상기 반도체 보디들은 상단과, 상기 상단으로부터 연장되고 또한 상기 상단을 가로지르는 측벽들을 가지고, 상기 퇴적하는 단계는 적어도 상기 상단상에 상기 초기 콘택트층을 퇴적하는 단계를 포함하고, 상기 리스퍼터링 단계는 상기 측벽들상에 상기 콘택트 재료를 재분배하는 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 퇴적하는 단계는 상기 트렌치의 하단에서 콘택트 재료를 퇴적하는 단계를 포함하고, 상기 리스퍼터링 단계는 상기 트렌치의 하단으로부터 상기 반도체 보디들의 측벽들상에 상기 콘택트 재료의 적어도 일부를 재분배하는 방법.
  4. 제1항에 있어서,
    상기 초기 콘택트층의 희생 부분을 형성하는 단계; 및
    상기 콘택트 재료의 리스퍼터링 동안 상기 희생 부분을 재분배하는 단계
    를 포함하는 방법.
  5. 제4항에 있어서,
    상기 희생 부분은 상기 초기 콘택트층의 높이에 10-20nm를 추가하는 방법.
  6. 제1항에 있어서,
    상기 콘택트 재료는 티타늄을 포함하는 방법.
  7. 제1항에 있어서,
    상기 리스퍼터링 이후의 결과물인 상기 측벽들에서의 콘택트층은 적어도 1-5nm 두께인 방법.
  8. 제1항에 있어서,
    상기 리스퍼터링 단계는 상기 초기 콘택트층쪽으로 및 바이어스된 웨이퍼상에 플라즈마 충격 재료(plasma bombardment material)를 향하게 하는 단계를 포함하는 방법.
  9. 제1항에 있어서,
    상기 초기 콘택트층의 콘택트 재료를 퇴적하는 동안 상기 반도체 보디들과 직접 교차하는 게이트 전극에 배치되는 스페이서의 표면상에 상기 콘택트 재료를 퇴적하는 단계를 포함하고, 및 상기 스페이서의 표면상에 충분한 양의 상기 콘택트 재료를 퇴적하여 상기 스페이서에서 희생층을 형성함으로써 리스퍼터링동안 상기 스페이서에의 손상을 회피하는 단계를 포함하는 방법.
  10. 제1항에 있어서,
    상기 퇴적하는 단계는 상기 트렌치의 하단에서 콘택트 재료를 퇴적하는 단계를 포함하고, 리스퍼터링 단계는 상기 트렌치의 하단으로부터 상기 반도체 보디들의 측벽들상에 상기 콘택트 재료의 적어도 일부를 재분배하고;
    상기 방법은,
    상기 초기 콘택트층의 희생 부분을 형성하는 단계; 및
    상기 콘택트 재료의 리스퍼터링 동안 상기 희생 부분을 재분배하는 단계
    를 포함하고,
    상기 희생 부분은 상기 초기 콘택트층의 높이에 10-20nm를 추가하고,
    상기 콘택트 재료는 티타늄을 포함하고,
    상기 리스퍼터링 이후의 결과물인 상기 측벽들에서의 콘택트층은 적어도 1-5nm 두께이고,
    상기 리스퍼터링 단계는 상기 초기 콘택트층쪽으로 및 바이어스된 웨이퍼상에 플라즈마 충격 재료를 향하게 하는 단계를 포함하고;
    상기 방법은 상기 초기 콘택트층의 콘택트 재료를 퇴적하는 동안 상기 반도체 보디들과 직접 교차하는 게이트 전극에 배치되는 스페이서의 표면상에 콘택트 재료를 퇴적하는 단계를 포함하고, 및 상기 스페이서의 표면상에 충분한 양의 상기 콘택트 재료를 퇴적하여 상기 스페이서에서 희생층을 형성함으로써 리스퍼터링동안 상기 스페이서에의 손상을 회피하는 단계를 포함하는 방법.
  11. 반도체 디바이스로서,
    기판;
    트렌치에 의해 서로 분리되고 상기 기판 위에 배치되는 적어도 2개의 반도체 보디들 -상기 반도체 보디들은 채널 영역에 의해 분리되는 소스 영역 및 드레인 영역을 가짐- ;
    상기 트렌치 내의 상기 반도체 보디들의 일부에 적어도 부분적으로 재분배되는 초기 콘택트층을 리스퍼터링함으로써 형성되는, 상기 반도체 보디들상의 리스퍼터로 형성된 콘택트층;
    상기 반도체 보디들의 상기 채널 영역 위에 배치되는 게이트 유전체층; 및
    상기 게이트 유전체층 위에 배치되는 게이트 전극
    을 포함하고, 상기 반도체 보디들은 상단과, 상기 상단으로부터 연장되고 또한 상기 상단을 가로지르는 측벽들을 가지고, 상기 초기 콘택트층은 적어도 상기 상단 상에 배치되고, 상기 리스퍼터로 형성된 콘택트층은 상기 상단에서의 상기 초기 콘택트층으로부터의 콘택트 재료에 의해 상기 측벽들에 배치되는 반도체 디바이스.
  12. 삭제
  13. 제11항에 있어서,
    상기 반도체 보디들은 상기 트렌치로부터 연장되는 측벽들을 가지고, 상기 트렌치는 하단(bottom)을 가지고, 상기 초기 콘택트층은 상기 트렌치의 하단에 배치되고, 상기 측벽들에서의 상기 리스퍼터로 형성된 콘택트층은 상기 트렌치의 하단으로부터의 상기 콘택트 재료에 의해 적어도 부분적으로 형성되는 반도체 디바이스.
  14. 제11항에 있어서,
    상기 초기 콘택트층은 상기 초기 콘택트층으로부터의 상기 콘택트 재료의 리스퍼터링동안 재분배되도록 구성되고 배열되는 희생 부분을 포함하는 반도체 디바이스.
  15. 제14항에 있어서,
    상기 희생 부분은 상기 초기 콘택트층의 높이에 10-20nm를 추가하는 반도체 디바이스.
  16. 제11항에 있어서,
    상기 콘택트 재료는 티타늄을 포함하는 반도체 디바이스.
  17. 제11항에 있어서,
    상기 리스퍼터로 형성된 콘택트층은 상기 측벽들에 배치되고 상기 측벽들에서 적어도 1-5nm 두께의 전체 두께를 갖는 반도체 디바이스.
  18. 제11항에 있어서,
    상기 반도체 보디들은 상기 트렌치로부터 연장되는 측벽들을 가지고, 상기 트렌치는 하단을 가지고, 상기 초기 콘택트층은 상기 트렌치의 하단에 배치되고, 상기 측벽들에서의 상기 리스퍼터로 형성된 콘택트층은 상기 트렌치의 하단으로부터의 상기 콘택트 재료에 의해 적어도 부분적으로 형성되고,
    상기 초기 콘택트층은 상기 초기 콘택트층으로부터 상기 콘택트 재료의 리스퍼터링동안 재분배되도록 구성되고 배열되는 희생 부분을 포함하고,
    상기 희생 부분은 상기 초기 콘택트층의 높이에 10-20nm를 추가하고,
    상기 리스퍼터로 형성된 콘택트층은 상기 측벽들에 배치되고 상기 측벽들에서 적어도 1-5nm 두께의 두께를 갖고,
    상기 콘택트 재료는 티타늄을 포함하고,
    상기 리스퍼터로 형성된 콘택트층은 상기 초기 콘택트층쪽으로 및 바이어스된 웨이퍼상에 향하는 플라즈마 충격 재료에 의해 형성되고;
    상기 반도체 디바이스는 상기 게이트 전극에 배치되는 스페이서를 포함하고, 상기 콘택트 재료는 상기 초기 콘택트층의 콘택트 재료의 퇴적으로부터 상기 스페이서의 표면에 배치되고, 상기 콘택트 재료는 상기 스페이서에서 희생층을 형성하여 리스퍼터링동안 상기 스페이서에의 손상을 회피하기 위해 상기 스페이서의 표면상에 충분한 양을 갖는 반도체 디바이스.
  19. 모바일 컴퓨팅 플랫폼으로서,
    기판;
    트렌치에 의해 서로 분리되고 상기 기판 위에 배치되는 적어도 2개의 반도체 보디들 -상기 반도체 보디들은 채널 영역에 의해 분리되는 소스 영역 및 드레인 영역을 가짐- ;
    상기 트렌치 내의 상기 반도체 보디들의 일부에 적어도 부분적으로 재분배되는 초기 콘택트층을 리스퍼터링함으로써 형성되는, 상기 반도체 보디들상의 리스퍼터로 형성된 콘택트층;
    상기 반도체 보디들의 상기 채널 영역 위에 배치되는 게이트 유전체층; 및
    상기 게이트 유전체층 위에 배치되는 게이트 전극
    을 포함하는 마이크로프로세서;
    상기 마이크로프로세서에 통신가능하게 결합되는 디스플레이 스크린; 및
    상기 마이크로프로세서에 통신가능하게 결합되는 무선 송수신기
    를 포함하고, 상기 반도체 보디들은 상단과, 상기 상단으로부터 연장되고 또한 상기 상단을 가로지르는 측벽들을 가지고, 상기 초기 콘택트층은 적어도 상기 상단 상에 배치되고, 상기 리스퍼터로 형성된 콘택트층은 상기 상단에서의 상기 초기 콘택트층으로부터의 콘택트 재료에 의해 상기 측벽들에 배치되는 모바일 컴퓨팅 플랫폼.
  20. 제19항에 있어서,
    상기 반도체 보디들은 상기 트렌치로부터 연장되는 측벽들을 가지고, 상기 트렌치는 하단을 가지고, 상기 초기 콘택트층은 상기 트렌치의 하단에 배치되고, 상기 측벽들에서의 상기 리스퍼터로 형성된 콘택트층은 상기 트렌치의 하단으로부터의 상기 콘택트 재료에 의해 적어도 부분적으로 형성되고,
    상기 초기 콘택트층은 상기 초기 콘택트층으로부터의 상기 콘택트 재료의 리스퍼터링동안 재분배되도록 구성되고 배열되는 희생 부분을 포함하고,
    상기 희생 부분은 상기 초기 콘택트층의 높이에 10-20nm를 추가하고,
    상기 리스퍼터로 형성된 콘택트층은 상기 측벽들에 배치되고 상기 측벽들에서 적어도 1-5nm 두께의 두께를 가지고,
    상기 콘택트 재료는 티타늄을 포함하고,
    상기 리스퍼터로 형성된 콘택트층은 상기 초기 콘택트층쪽으로 및 바이어스된 웨이퍼상에 향하는 플라즈마 충격 재료에 의해 형성되고;
    상기 플랫폼은 상기 게이트 전극에 배치되는 스페이서를 포함하고, 상기 콘택트 재료는 상기 초기 콘택트층의 콘택트 재료의 퇴적으로부터 상기 스페이서의 표면에 배치되고, 상기 콘택트 재료는 상기 스페이서에서 희생층을 형성하여 리스퍼터링동안 상기 스페이서에의 손상을 회피하기 위해 상기 스페이서의 표면상에 충분한 양을 갖는 모바일 컴퓨팅 플랫폼.
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
KR1020167012974A 2013-12-19 2013-12-19 반도체 디바이스상에 랩-어라운드 콘택트를 형성하는 방법 KR102166237B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2013/076694 WO2015094309A1 (en) 2013-12-19 2013-12-19 Method of forming a wrap-around contact on a semicondcutor device

Publications (2)

Publication Number Publication Date
KR20160098193A KR20160098193A (ko) 2016-08-18
KR102166237B1 true KR102166237B1 (ko) 2020-10-15

Family

ID=53403400

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020167012974A KR102166237B1 (ko) 2013-12-19 2013-12-19 반도체 디바이스상에 랩-어라운드 콘택트를 형성하는 방법

Country Status (6)

Country Link
US (2) US9704744B2 (ko)
EP (1) EP3084807A4 (ko)
KR (1) KR102166237B1 (ko)
CN (1) CN105940483B (ko)
TW (1) TWI550773B (ko)
WO (1) WO2015094309A1 (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102241166B1 (ko) * 2013-12-19 2021-04-16 인텔 코포레이션 자기 정렬 게이트 에지 및 로컬 상호접속 및 그 제조 방법
US20150303295A1 (en) * 2014-04-22 2015-10-22 Globalfoundries Inc. Self-aligned contact openings over fins of a semiconductor device
US9472669B1 (en) 2015-09-04 2016-10-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Fin FET device with epitaxial source/drain
US10326020B2 (en) * 2016-08-09 2019-06-18 International Business Machines Corporation Structure and method for forming strained FinFET by cladding stressors
US10468310B2 (en) * 2016-10-26 2019-11-05 Globalfoundries Inc. Spacer integration scheme for FNET and PFET devices
US10276691B2 (en) 2016-12-15 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Conformal transfer doping method for fin-like field effect transistor
TWI746673B (zh) 2016-12-15 2021-11-21 台灣積體電路製造股份有限公司 鰭式場效電晶體裝置及其共形傳遞摻雜方法
US10084094B1 (en) 2017-03-17 2018-09-25 International Business Machines Corporation Wrapped source/drain contacts with enhanced area
US10964590B2 (en) * 2017-11-15 2021-03-30 Taiwan Semiconductor Manufacturing Co., Ltd. Contact metallization process
KR102432894B1 (ko) 2017-11-17 2022-08-17 삼성전자주식회사 반도체 소자
US10367077B1 (en) 2018-04-27 2019-07-30 International Business Machines Corporation Wrap around contact using sacrificial mandrel
US11677026B2 (en) 2019-03-04 2023-06-13 International Business Machines Corporation Transistor having wrap-around source/drain contacts
US11521894B2 (en) 2020-07-18 2022-12-06 International Business Machines Corporation Partial wrap around top contact
US11757018B2 (en) * 2021-05-27 2023-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Formation method of semiconductor device with gate all around structure

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070132009A1 (en) * 2003-10-09 2007-06-14 Kiyoshi Takeuchi Semiconductor device and method for producing the same
US20110147840A1 (en) * 2009-12-23 2011-06-23 Cea Stephen M Wrap-around contacts for finfet and tri-gate devices
US20130207101A1 (en) * 2012-02-09 2013-08-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3173426B2 (ja) 1997-06-09 2001-06-04 日本電気株式会社 シリカ絶縁膜の製造方法及び半導体装置の製造方法
KR19990006179A (ko) * 1997-06-30 1999-01-25 김영환 반도체 소자의 콘택홀 매립방법
US6350353B2 (en) * 1999-11-24 2002-02-26 Applied Materials, Inc. Alternate steps of IMP and sputtering process to improve sidewall coverage
US8043484B1 (en) * 2001-03-13 2011-10-25 Novellus Systems, Inc. Methods and apparatus for resputtering process that improves barrier coverage
US20040127014A1 (en) * 2002-12-30 2004-07-01 Cheng-Lin Huang Method of improving a barrier layer in a via or contact opening
US20040211661A1 (en) 2003-04-23 2004-10-28 Da Zhang Method for plasma deposition of a substrate barrier layer
KR100629266B1 (ko) * 2004-08-09 2006-09-29 삼성전자주식회사 샐리사이드 공정 및 이를 사용한 반도체 소자의 제조방법
US7332425B2 (en) * 2005-05-11 2008-02-19 Texas Instruments Incorporated Simultaneous deposition and etch process for barrier layer formation in microelectronic device interconnects
US7354832B2 (en) * 2006-05-03 2008-04-08 Intel Corporation Tri-gate device with conformal PVD workfunction metal on its three-dimensional body and fabrication method thereof
US7682966B1 (en) * 2007-02-01 2010-03-23 Novellus Systems, Inc. Multistep method of depositing metal seed layers
US7745350B2 (en) * 2007-09-07 2010-06-29 Applied Materials, Inc. Impurity control in HDP-CVD DEP/ETCH/DEP processes
US7807568B2 (en) * 2008-10-23 2010-10-05 Applied Materials, Inc. Methods for reducing damage to substrate layers in deposition processes
US9054194B2 (en) * 2009-04-29 2015-06-09 Taiwan Semiconductor Manufactruing Company, Ltd. Non-planar transistors and methods of fabrication thereof
US20110001169A1 (en) * 2009-07-01 2011-01-06 International Business Machines Corporation Forming uniform silicide on 3d structures
US8936978B2 (en) * 2010-11-29 2015-01-20 International Business Machines Corporation Multigate structure formed with electroless metal deposition
KR101876793B1 (ko) * 2012-02-27 2018-07-11 삼성전자주식회사 전계효과 트랜지스터 및 그 제조 방법
US8766319B2 (en) 2012-04-26 2014-07-01 United Microelectronics Corp. Semiconductor device with ultra thin silicide layer
DE102012213422A1 (de) * 2012-07-31 2014-02-06 Robert Bosch Gmbh Batteriemanagementsystem, Kraftfahrzeug und Batteriesystem
US9159810B2 (en) * 2012-08-22 2015-10-13 Advanced Ion Beam Technology, Inc. Doping a non-planar semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070132009A1 (en) * 2003-10-09 2007-06-14 Kiyoshi Takeuchi Semiconductor device and method for producing the same
US20110147840A1 (en) * 2009-12-23 2011-06-23 Cea Stephen M Wrap-around contacts for finfet and tri-gate devices
US20130207101A1 (en) * 2012-02-09 2013-08-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Also Published As

Publication number Publication date
CN105940483A (zh) 2016-09-14
US9704744B2 (en) 2017-07-11
KR20160098193A (ko) 2016-08-18
WO2015094309A1 (en) 2015-06-25
TWI550773B (zh) 2016-09-21
CN105940483B (zh) 2019-12-31
EP3084807A4 (en) 2017-08-16
US20170309516A1 (en) 2017-10-26
US10297499B2 (en) 2019-05-21
US20160254186A1 (en) 2016-09-01
TW201535608A (zh) 2015-09-16
EP3084807A1 (en) 2016-10-26

Similar Documents

Publication Publication Date Title
KR102166237B1 (ko) 반도체 디바이스상에 랩-어라운드 콘택트를 형성하는 방법
US11605565B2 (en) Three dimensional integrated circuits with stacked transistors
US9905693B2 (en) Trigate transistor structure with unrecessed field insulator and thinner electrodes over the field insulator
TWI817986B (zh) 具有矽ｐｍｏｓ和高遷移率薄膜電晶體ｎｍｏｓ的堆疊電晶體
KR102162675B1 (ko) 완화된 기판이 없는 nmos 및 pmos 스트레인된 디바이스
US9929273B2 (en) Apparatus and methods of forming fin structures with asymmetric profile
US10461168B2 (en) Semiconductor device for compensating internal delay, methods thereof, and data processing system having the same
US20220336634A1 (en) Source electrode and drain electrode protection for nanowire transistors
US20200013861A1 (en) Tunneling contacts for a transistor
CN108292674B (zh) 形成掺杂源极/漏极触点的方法及由其形成的结构
KR102330792B1 (ko) 텅스텐 합금을 갖는 반도체 디바이스 및 컴퓨팅 디바이스
US20190280047A1 (en) Dual pedestal memory
US11798838B2 (en) Capacitance reduction for semiconductor devices based on wafer bonding
US11335796B2 (en) Source to channel junction for III-V metal-oxide-semiconductor field effect transistors (MOSFETs)
WO2017111874A1 (en) Dual threshold voltage (vt) channel devices and their methods of fabrication
US11605592B2 (en) Method to fabricate metal and ferromagnetic metal multilayer interconnect line for skin effect suppression
US20170077389A1 (en) Embedded memory in interconnect stack on silicon die

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right