TW201535608A - 在半導體裝置上形成環繞接觸點的方法 - Google Patents

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Abstract

本發明揭示了與在半導體裝置上形成環繞接觸點有關之技術及方法、以及加入該等半導體裝置之設備、系統、及行動平台。

Description

在半導體裝置上形成環繞接觸點的方法
本發明係有關在半導體裝置上形成環繞接觸點之技術及方法、以及加入該半導體裝置之設備、系統、及行動平台。
一典型的金屬氧化物半導體場效電晶體(Metal-Oxide-Semiconductor Field-Effect-Transistor；簡稱MOSFET)可包含一半導體(例如，矽)、用於接觸一源極區及一汲極區之一些電極、以及用於接觸或耦合到一閘極之一電極。鰭式場效電晶體(FinFET)是一種在自一板形基材向上延伸之一薄帶的半導體材料(通常被稱為鰭)周圍建構的一MOSFET。該鰭的一端是該源極區，而該鰭的相對端是該汲極區。該鰭的中間區形成被一閘極介電質及一閘極電極覆蓋之一通道區。該裝置之導電通道位於該閘極介電質之下的該鰭的外側。具體而言，電流沿著該鰭的兩側壁(垂直於基材面之面)流動，且在兩側壁內流動，而且電流也沿著該鰭的頂部(平行於基材面之面)流 動。因為此類結構的導電通道實質上沿著該鰭的三個不同的外平面區而分佈，所以此種鰭式場效電晶體(FinFET)有時被稱為三閘極FinFET。也有諸如被稱為雙閘極FinFET之其他類型的FinFET結構，其中導電通道主要只沿著該鰭的兩個側壁(且不沿著該鰭的頂部)而分佈。互補金屬氧化物半導體(Complementary Metal-Oxide Semiconductor；簡稱CMOS)有兩個鰭，其中一鰭被用於p型電晶體(PMOS)，且另一鰭被用於n型電晶體(NMOS)。諸如一積體電路上的一絕緣氧化物層隔離該等兩個鰭。可以被連接到用於將驅動電流傳送進及出每一鰭的源極及汲極區的驅動電路之一接觸點覆蓋該源極及汲極區。然仍可增加鰭上之以及傳導通過該源極及汲極區上的接觸點之驅動電流。
100,300‧‧‧半導體裝置
102,104,304,306‧‧‧半導體本體
106,302‧‧‧基材
130,132‧‧‧源極區
134,136‧‧‧汲極區
118‧‧‧絕緣層
128‧‧‧基材層
120‧‧‧閘極電極
122‧‧‧介電層
110‧‧‧接觸層
112,316‧‧‧頂部
124,312‧‧‧底部
126,314‧‧‧溝槽
114,119,308,310‧‧‧側壁
318‧‧‧上表面
400‧‧‧初始接觸層
402,404‧‧‧犧牲部分
406‧‧‧接觸材料
500,600‧‧‧再濺鍍形成之接觸層
604‧‧‧圓形上表面
121‧‧‧間隔物
800‧‧‧行動計算平台
805‧‧‧顯示螢幕
810‧‧‧整合系統
815‧‧‧電池
850‧‧‧封裝裝置
860‧‧‧轉接板
830‧‧‧電源管理積體電路
825‧‧‧射頻積體電路
835‧‧‧控制器
900‧‧‧計算裝置
902‧‧‧主機板
904‧‧‧處理器
906‧‧‧通訊晶片
參照各圖式而以舉例但非限制之方式解說本發明所述的資料。為了顧及圖式的精簡及清晰，不必然按照比例繪製該等圖式中示出之元件。例如，為了圖式的清晰，某些元件之尺寸可能比其他元件的尺寸放大了。此外，在被認為適當時，在該等圖式中重複各參考標記，以便指示對應的或類似的元件。在該等圖式中：第1圖是雙互補金屬氧化物半導體裝置之一上透視圖；第2圖是用於製造該等半導體裝置之一流程圖； 第3-6圖是執行例示半導體裝置的特定製造操作時之橫斷面圖；第7圖是用於製造該等半導體裝置之另一進一步包含；第8圖是採用具有一些設有電晶體的鰭上的環繞接觸點的電晶體的一積體電路的一行動計算平台之一示意圖；以及第9圖是完全根據本發明揭示的至少某些實施例而配置的一計算裝置之一功能方塊圖。
【發明內容及實施方式】
現在將參照各圖式而說明一或多個實施例。雖然將說明一些特定組態及配置，但是我們應可了解：只是為了例示而說明一些特定組態及配置。熟悉相關技術者當可了解：可在不脫離該說明之精神及範圍下，採用其他的組態及配置。熟悉相關技術者當可易於了解：本說明書述及的技術及/或配置亦可被用於本發明所述的系統及應用以外之各種其他的系統及應用。
在下文之實施方式中，將參照構成實施方式的一部分之附圖，其中在所有附圖中，相像的代號可表示類似的部分，而指示對應的或類似的元件。我們應可了解：為了圖式的簡化及/或清晰，不必然按照比例繪製該等圖式中示出的元件。例如，為了清晰，某些元件的尺寸可能相對於其他元件而被放大了。此外，我們應可了解：可在不脫離 申請專利範圍之標的之範圍下，利用其他的實施例，且作出結構上的及/或邏輯上的改變。亦請注意，諸如上、下、頂部、及底部等的方向及參考可被用於促進對該等圖式的解說，且其用意並非在限制申請專利範圍之標的之應用。因此，將不以限制之方式理解下文中之實施方式，且係由最後的申請專利範圍及其等效物界定申請專利範圍之標的之範圍。
在下文之說明中，述及了許多細節，然而，熟悉此項技術者當可易於了解：可在沒有這些特定細節的情形下實施本發明。在某些情形中，並不詳述而是以方塊圖之形式示出習知的方法及裝置，以避免模糊了本發明。在整個本說明書中提及"一實施例"或"在一實施例中"時，意指以與該實施例有關之方式述及的一特定特徵、結構、或特性被包含在本發明的至少一實施例中。因此，在本說明書的各處出現詞語"在一實施例中"時，不必然都參照到本發明的相同之實施例。此外，在一或多個實施例中，可以任何適當之方式結合該等特定特徵、結構、功能、或特性。例如，只要一第一實施例及一第二實施例並未被指定為互斥，則可結合該等兩個實施例。
本說明書中可將術語術語"被耦合"及"被連接"以及其派生詞用於描述各組件間之結構關係。我們應可了解：這些術語將不作為彼此的同義字。而是在特定實施例中，"被連接"可被用於指示兩個或更多個元件相互在實體上或電氣上直接接觸。"被耦合"可被用於指示：兩個或更多個 元件相互在實體上或電氣上直接或間接(該等元件之間有其他的中間元件)接觸，且/或兩個或更多個元件相互配合或作用(例如，兩個或更多個元件有因果關係)。
本說明書中使用之"在...之上"、"在...之下"、"在...之間"、及/或"在...上"等的術語意指一材料層或組件與其他層或組件有關的相對位置。例如，被配置在另一層之上或之下的一層可與該另一層直接接觸，或可有一或多個中間層。此外，被配置在兩層之間的一層可與該等兩層直接接觸，或可有一或多個中間層。相比之下，"在"一第二層"上"之一第一層與該第二層直接接觸。同樣地，除非另有明確地陳述，否則被配置在兩個特徵之間的一特徵可與該等鄰近的特徵直接接觸，或可有一或多個中間特徵。此外，除非另有朝述，否則與相對位置有關之術語"在...之下"、或"在...之上"、或"下"、或"上"、及/或類似的術語是為了表示各組件間之內部相對定位，且不必然意指相對於地面的向上或向下。
下文中將說明與在半導體裝置上形成環繞接觸點有關之裝置、微處理器、設備、計算平台、及方法。
許多半導體裝置具有多個鰭，且可在一晶圓上以相互比較接近之方式定位不同的鰭。一個此類的例子是可具有兩個鰭之互補金屬氧化物半導體(CMOS)裝置，該等兩個鰭包括鄰近一n型鰭且被一絕緣層隔離之一p型鰭。該CMOS裝置可能鄰近其他的CMOS裝置，因而一裝置上之一鰭較接近另一裝置上之一鰭。該等鰭上之源極及汲極區 通常被用於施加驅動電流的接觸點覆蓋。在可正確地設定接面功函數之充分厚度下增加該接觸點覆蓋之面積時，將減少接觸電阻，因而在該源極及汲極有相同的電壓時增加驅動電流。通過接觸點的電流越大時，電晶體越有效率，且可減少用於操作該電晶體之總功率，或可增加驅動電流。
在諸如CMOS或其他積體電路等的具有鰭之三維(3-D)三閘極電晶體上，可以可利用一絕緣材料至少部分地填充之一溝槽隔離各直立的鰭。該等鰭被稱為三閘極或3-D，這是因為鰭的上表面及兩個相對的側壁分別形成一閘極(每一表面是一閘極)。該鰭的源極及汲極區通常可維持有一頂部及兩個側壁之像鰭的形狀，且可將接觸材料放置在該鰭的這些區域之上。可在不同的溝槽中沉積了該絕緣材料之前或之後，沉積接觸材料。通常使用係為一視線沉積(line of sight deposition)之物理濺鍍(sputtering)沉積該接觸材料。因而難以在該等溝槽內之該等鰭的該等側壁上提供足以將接觸區域有效率地擴展到該等鰭的所有三個表面之接觸材料。具體而言，濺鍍材料係直接對準該等鰭的頂部(此時該等鰭的頂部相對於濺鍍方向是垂直的或平坦的)。因此，鰭的側壁將無法得到足以適當地設定接面功函數之金屬厚度，且電流被大部分限制在鰭的頂部上之區域。
本發明所述之方法將一初始接觸層濺鍍到該等鰭(在本說明書中也被稱為直立的或向上延伸的半導體本體)之 上，而解決了上述的困難。然後執行一再濺鍍(re-sputtering)操作，而使該初始接觸層之接觸材料重新分佈到該等半導體本體的該等側壁之上。此種方式在該等半導體本體的該等側壁上提供了充分的且更均勻的接觸厚度，而提供了通過該接觸層的驅動電流之顯著增加。
請參閱第1圖，本發明所述的各實施例克服了前文所述之困難，且在一例子中，一積體電路可具有一電晶體或半導體裝置100，該半導體裝置100設有也被稱為半導體鰭、鰭部分、或核心之直立的或向上延伸的半導體本體102及104。請注意，在本發明所述的該方法中，該半導體本體不必然限於高度大於寬度等的形狀之鰭形狀。可在本例子中由矽(Si)製造的一晶圓或基材106之上提供半導體本體102及104。可由矽(Si)、矽鍺(SiGe)、或鍺(Ge)製成半導體本體102及104。在一形式中，半導體本體102及104實質上是一種相同的材料，其中一半導體材料係分佈在鰭或半導體本體的核心上。在其他替代實施例中，該等鰭或半導體本體可具有不同的層(該等層可包括半導體層及/或半導體核心)。在任一種情況中，該等半導體本體沿著鰭或半導體本體的長度之大致橫截過鰭或半導體本體的高度之一通道方向(或換言之，在第1圖的源極區130或132與汲極區134或136之間)傳導電流。
更具體而言，可在一晶圓上形成半導體裝置100，且在某些形式中，半導體裝置100可構成一晶粒、一晶粒的 一部分、或一晶圓的許多晶粒。該半導體裝置可以是晶圓上的複數個半導體裝置中之一半導體裝置，其中該晶圓上可能有數十個、數百個、數千個、數百萬個、或數十億個半導體裝置。此外，半導體裝置100可以是一電晶體或其他的電子組件，且可以是晶圓形成的一積體電路之一部分，或者半導體裝置100可被切割而形成一離散的晶片。半導體裝置100可以是具有一設有一邏輯閘極電極(例如，一金屬氧化物半導體場效電晶體(MOSFET)閘極電極)的電路(例如，邏輯電路)的任何裝置中包含之一微電子裝置。例如，半導體裝置100可以是一微處理器、一靜態隨機存取記憶體(Static Random Access Memory；簡稱SRAM)電路、或一微處理器的一SRAM快取記憶體之一部分等的半導體裝置(只列出一些非限制性例子)。
半導體裝置100可以是具有至少一p型半導體本體或鰭102以及至少一n型半導體本體或鰭104之一非平面3-D finFET。可沿著晶圓上的許多不同之方向配置該等鰭。因此，在一形式中，可將相同載體電荷的鰭聚集在一起，或者如同互補金屬氧化物半導體(CMOS)之情形，可替代地或額外地使不同載體電荷的鰭以一p型鰭鄰接一n型鰭之方式交替或配對。因此，該半導體裝置可以是具有許多此類半導體裝置的一積體電路之一部分，或者該半導體裝置可以是該積體電路上之一隔離半導體裝置。或者，該半導體裝置可以是諸如在其本身的晶片或晶粒上。在積體電路之情形中，該半導體裝置仍然可以是被隔離的，此時 在沒有該電路上的任何較鄰近的半導體裝置之情形下，兩對的單一p型及n型鰭有其本身的閘極，或者該半導體裝置可被嵌套在由一些類似的平行半導體裝置構成的一長列的或2D的網路內。
因此，如前文所述，半導體裝置100之基本電晶體元件包含基材106、基材106之上形成的或基材106上形成的直立的半導體本體或鰭102及104，且一絕緣層118(也被稱為溝槽，或被簡稱為絕緣體或隔離體)隔離半導體本體或鰭102及104。該半導體裝置也可以是一絕緣層上覆半導體(Semiconductor On Insulator；簡稱SOI)結構，或可具有一半導體溝槽隔離(Semiconductor Trench Isolation；簡稱STI)結構。可以該基材的延伸之形式形成半導體裝置102及104，或者半導體裝置102及104可以是虛線示出的一額外的獨立基材層128之一部分。一閘極電極120在半導體裝置102及104之上延伸，且橫向通過半導體裝置102及104。介電層122可被配置在半導體本體102及104的通道區之上以及閘極電極120之下。半導體本體102及104也具有源極區130或132、以及汲極區134或136。一接觸點或接觸層110被定位在每一源極及汲極區之上。可經由金屬互連或通孔將該接觸點連接到一電源。
半導體裝置100可以是一隔離電晶體，其中沿著電流方向的溝槽隔離之間有一閘極電極。或者，半導體裝置100可以是沿著鰭方向的一瘦長電路之一部分。換言之， 沿著電流(或沿著鰭)方向，可提供一些被嵌套的電晶體，其中單一鰭含有溝槽隔離間之多個電晶體。
該等半導體本體可具有或可不具有可被保持在該通道區上之披覆層(cladding layer)，且/或可延伸到該等源極及汲極區。在此種情形中，接觸點110可覆蓋該披覆層、以及該披覆層之下且在該等源極及汲極區130、132、134、及136上之半導體本體102及104。
每一半導體本體具有一頂部或上表面112、以及自半導體本體102與104之間形成的一溝槽126的底部124延伸到頂部112之相對的側壁114。
接觸層110可在半導體本體102及104的所有三個面之上延伸，且沿著溝槽126之底部124延伸。該接觸層在任何數目的對準或陣列半導體本體之上可以是連續的。一晶圓末端上的那些半導體本體或與鄰近半導體本體之間較為隔離而使溝槽變平的那些半導體本體上之接觸層自該半導體本體延伸到抵達該晶圓的末端之前，或延伸到接觸一鄰近半導體本體之前，可使該接觸層終止。
現在請參閱第2圖，根據本發明揭示的至少某些實施例而安排了形成用於一半導體裝置的一環繞接觸點之一方法200，且該方法200尤係有關將一再濺鍍操作用於在該等半導體本體的所有三個面上形成具有更均勻的厚度之一接觸層。在該所示之實施例中，方法200可包含以一或多個操作202和204示出之一或多個操作、功能、或行動。然而，各實施例可包含任何數目的操作，因而可略過或以 其他方式變更某些操作。此外，各實施例可包含為了圖式的清晰而未示出之額外的操作。此外，一般而言，在使用以與第2圖有關之方式說明的技術之情形下，方法200提供了用於形成本發明的任何實施例的半導體結構之一例示方法；然而，亦可使用形成此類結構之其他方法。
方法200可包含一操作"在被一溝槽將彼此隔離且被配置在一基材之上的至少兩個半導體本體的一源極區或汲極區或兩者上沉積一初始接觸層之一接觸材料"202。如將於下文中提及的，主要可在該等半導體本體的頂部上及該等溝槽的底部上沉積該初始接觸層。
方法200亦可包含一操作"再濺鍍該初始接觸層之該接觸材料，而使至少某些該接觸材料重新分佈到該溝槽內之該等半導體本體的一部分之上"204。在一特定例子中，可以具有晶圓偏壓(wafer bias)之電漿轟擊該接觸材料，因而該電漿對該溝槽的底部及該等半導體本體的頂部之撞擊導致該接觸材料的至少一部分移到該等半導體本體的側壁。
現在請參閱第3-7圖，將配合第3-6圖示出的半導體裝置300的該等半導體本體製造期間之各種狀態而解說一詳細方法700。該等橫斷面以大致平行於閘極電極且橫切過該等半導體本體(或鰭)之方式而延伸，而提供了通過所示的每一半導體本體的源極或汲極區之一斷面。請參閱第3圖，在一初始階段中，方法700可包含："在半導體裝置上形成半導體本體"702。半導體裝置300於開始時可 具有類似於諸如基材106的一半導體晶圓或基材302，且在某些形式中，可以無摻雜的單晶矽(Si)構成基材302。雖然此處之半導體基材302是一本質(例如，無摻雜的)矽基材，但是在其他形式中，基材302可被摻雜成一p型或n型導電性。
可由矽(Si)、矽鍺(SiGe)、或鍺(Ge)製成半導體本體304及306，且每一半導體本體可具有自一溝槽314的底部312向上延伸到半導體本體304或306的頂部或上表面316之一側壁308及310。由於製造公差(manufacturing tolerance)，側壁308及310可能或可能不以完全垂直於基材302的上表面318之方式延伸，且可以是大約橫向的，且在該所示之形式中，側壁308及310可具有大約10度的角度。至少於開始時，可在相同材料的一連續線中形成半導體本體304及306，而形成每一裝置或電晶體的半導體本體之源極、通道、及汲極區。使用一方法時，半導體本體或鰭304及306之高度可以是大約30至70奈米。
方法700可繼續執行下列操作："形成該等半導體本體的源極及汲極區"704。該操作可包括：視需要而完成該等源極及汲極區，其中包括材料蝕刻、擴散、及材料取代等的任何製程，用以在該等源極及汲極區之材料不同於半導體本體304及306的通道區時，提供具有所需的材料之該等源極及汲極區。該操作亦可包括：諸如藉由使用植入、及退火或來自固體源(solid source)之內擴散(in- diffusion)而執行摻雜。然後可適當地摻雜該等源極及汲極區，以便得到所需之p型或n型半導體本體。藉由一方法，該等源極及汲極區具有大約1×1019至1×1021原子/立方厘米之摻雜濃度，且在一形式中，具有至少大5×1020原子/立方厘米之摻雜濃度。可以相同的濃度形成該等源極及汲極區，或者該等源極及汲極區可包括諸如尖端區(例如，源極/汲極延伸區)等的具有不同的濃度或摻雜分佈(doping profile)之子區。在一形式中，當半導體裝置100或300是一對稱電晶體時，該等源極及汲極區將有相同的摻雜濃度分佈。在另一形式中，電晶體100或300是一非對稱電晶體，且該源極區及該汲極區可具有不同的摻雜，以便得到特定的電氣特性。
請參閱第3圖，方法700然後可繼續執行下列操作："沉積初始接觸層"706。該操作可包括：在諸如應用材料(Applied Materials)公司的"Aura" PVD沉積腔等的一濺鍍腔(sputter chamber)中使用射頻物理氣相沉積(Radio Frequency Physical Vapor Deposition；簡稱RFPVD)。在該製程中，使諸如氬等的一電漿氣體進入真空的腔體，且使該電漿氣體轟擊被支承在與對面的具有該等半導體裝置之晶圓或基材302有某一距離之一鈦靶材(target)板上。被轟擊的鈦離子及原子被以一種直線視線之方式導向該腔體中之一基座上被支承的該等半導體裝置。由2000瓦特與7500瓦特間之一40MHz(MHz：百萬赫)射頻產生器以及500瓦特與2500瓦特間之直流產生器提供用於 沉積之功率。在50-100毫托(mTorr)的壓力下及適當的室溫下執行沉積。
該初始濺鍍操作亦可包括：針對該初始接觸層而"提供犧牲部分"。因此，如第4圖所示，一初始接觸層400可包括半導體本體304及306的頂部上之犧牲部分402、以及該等溝槽的底部上之犧牲部分404。可濺鍍充分的接觸材料406，因而在該操作完成時，半導體本體304或306的頂部上之以及溝槽314的底部上之該初始接觸層的總高度是大約3至15奈米，其中包括高度大約為5至10奈米的一犧牲部分。在再濺鍍層沉積的部分之前，該犧牲部分的高度可以是大約10至20奈米。
在次一操作"再濺鍍該接觸材料"710中，以電漿或氬氣重新填充該腔體，但是此時在靶材板與基座之間不施加顯著的電壓。具有100瓦特至1000瓦特射頻功率的一13.56MHz產生器提供用於再濺鍍的偏壓，且係在1至10毫托(mTorr)的壓力下執行再濺鍍。如第4圖所示，電漿將被導向半導體裝置300，且如粗箭頭所示，氬離子撞擊到該金屬初始接觸層上時，將使諸如形式為原子或離子的該接觸材料重新分佈，且該重新分佈包括朝向側壁308及310之移動或重新分佈。因為該偏壓使靶材電極與晶圓間之電壓反向，而使該電漿被導向該半導體裝置，因而該氬電漿反而被導向該晶圓(或換言之，該晶圓變成了靶材)。
因此，在該操作中，方法700將額外的濺鍍材料用來 作為保護或犧牲層402或404，以避免濺鍍到(或換言之，蝕刻掉)半導體本體304或306。由於再濺鍍的物理性質，所以該保護或犧牲層是必要的。物理再濺鍍率在諸如半導體本體304或306之頂角等的高曲率區域將會增加，且對那些半導體本體中之矽(Si)、矽鍺(SiGe)、或鍺(Ge)將沒有選擇性。在本例子中，該再濺鍍將蝕刻掉10奈米的該初始接觸層，且將在側壁308及310上沉積1至5奈米的接觸材料。
如第5圖所示，所得到的再濺鍍形成之接觸層(或後續或最終接觸層)500比初始接觸層400實質上更均勻。此種方式比單獨以PVD沉積覆蓋的相同結構之提供給半導體本體304及306的驅動功率增加了大約10-20%。該增加將與先前未被覆蓋的半導體本體面積成正比。
請參閱第6圖，圖中示出可更精確地示出接觸層600的最終輪廓之一替代的再濺鍍接觸層600。在此種情形中，該再濺鍍形成了一外緣稍微凸出602之圓形上表面604。由於物理再濺鍍原子的向量及其重新附著到現有的結構，所以此種輪廓是該再濺鍍製程的特徵。
方法700然後可繼續執行下列操作：於需要時，"沉積絕緣層"712(諸如溝槽314)，例如，可在該等溝槽314中之接觸層500或600上沉積淺溝槽隔離(Shallow Trench Isolation；簡稱STI)區，且可以一介電質或電氣絕緣材料形成該等STI區。該電氣絕緣材料可包括適用於淺溝槽隔離(STI)之任何材料。在某些形式中，用於該 絕緣層之該電氣絕緣材料可包括諸如低k值介電材料等的已知適用於積體電路結構之介電材料。可被用於絕緣層402的介電材料之例子可包括但不限於氧化矽、碳摻雜氧化物(Carbon Doped Oxide；簡稱CDO)、氮化矽、諸如全氟環丁烷(perfluorocyclobutane)或聚四氟乙烯(polytetrafluoroethylene)等的有機聚合物、氟矽玻璃(Fluorosilicate Glass；簡稱FSG)、以及諸如聚倍半矽氧烷(silsesquioxane)、矽氧烷(siloxane)、或有機矽玻璃(organosilicate glass)等的有機矽酸鹽(organosilicate)。
然後沉積諸如鋁(Al)、鎢(W)、鈷(Co)、或銅(Cu)等的一低電阻接觸金屬，而促成後端通孔及互連之接觸點，然後將該接觸點平坦化至該隔離體，而形成個別的被填充之接觸溝槽。
方法700然後可繼續執行下列操作："形成電極"714。因此，亦可形成一閘極，且該閘極可包括諸如閘極介電質122(第1圖)等的一閘極介電質、以及一閘極電極120(第1圖)。該操作可包括：在該等半導體本體的不同的通道區上形成閘極介電層122。可在閘極介電質122上形成閘極電極120，且可根據該電晶體是一P型金屬氧化物半導體(PMOS)(例如，p型)電晶體或一N型金屬氧化物半導體(NMOS)(例如，n型)電晶體而由至少一p型功函數金屬或n型功函數金屬構成閘極電極120。藉由一形式，將閘極電極120形成至足以完全覆蓋 或圍繞第1圖所示的半導體本體102及104的通道區以及閘極介電層122之一厚度。
在某些形式中，一對間隔物121(以虛線概略地示出)可諸如在閘極電極120的側壁119之相對面(該等鰭與閘極電極120相交之面)上圍住閘極電極120。可以諸如氮化矽、氧化矽、碳化矽、以碳摻雜之氮化矽、及氮氧化矽(silicon oxynitride)等的一材料形成該等間隔物。用於形成間隔物之製程通常可包括沉積及蝕刻製程、及/或其他習知的技術。因為該等間隔物也暴露於濺鍍製程，所以本發明所述之該犧牲層將也保護該等間隔物在接觸金屬沉積期間不會受到該再濺鍍操作的物理影響。因此，如果來自初始接觸層沉積之不充分的犧牲金屬層覆蓋該等間隔物，則該再濺鍍製程也可能再濺鍍間隔物材料。縱然該間隔物被定位在閘極電極120的較垂直之側壁，也可能發生上述的情況。
當半導體裝置100或300是諸如一積體電路的許多此類裝置中之一裝置，而不是一隔離電晶體時，方法700在可供選擇採用之情形下也包括下列操作："完成積體電路"716。在此種情形中，可將"後端"技術用於形成將各電晶體互連成諸如微處理器等的功能性積體電路之金屬接觸點、金屬層及層間介電質(interlayer dielectric)。
雖然例示方法200及700之實施例可包括按照所示順序示出的所有操作之執行，但是本發明之揭示不限於這方面，且在各例子中，方法200及700之實施例可包括：只 執行所示的該等操作之一子集；可合併或再細分一些操作；及/或以與所示順序不同的順序執行該等操作。
此外，可回應一或多個電腦程式產品提供之指令而執行第2及7圖的該等操作中之任何一或多個操作。此種程式產品可包括提供指令之信號承載媒體，該等指令被諸如一處理器執行時，可提供本發明所述的功能。可以任何形式的一或多個電腦可讀取的媒體提供該等電腦程式產品。因此，例如，包含一或多個處理器核心之一處理器可回應一或多個機器可讀取的媒體傳達到該處理器之程式碼及/或指令或指令集而執行第2及7圖所示的該等例示操作中之一或多個操作。一般而言，機器可讀取的媒體可傳達形式為可使該等裝置及/或系統中之任何裝置及/或系統以本發明所述的方式執行的程式碼及/或指令或指令集之軟體。
第8圖是採用具有根據本發明揭示的至少某些實施例而配置的一些設有非下凹式場絕緣體及該場絕緣體之上的較薄電極的電晶體的一積體電路(IC)的一行動計算平台之一示意圖。行動計算平台800可以是針對電子資料顯示、電子資料處理、或無線電子資料傳輸等的操作中之任何操作而配置的任何可攜式裝置。例如，行動計算平台800可以是平板電腦、智慧型手機、及膝上型電腦等的裝置中之任何裝置，且可包含一顯示螢幕805(該顯示螢幕在本實施例中是一觸控式螢幕(例如，電容式、電感式、或電阻式等的觸控式螢幕))、一晶片層級(系統單晶片 (SoC))或封裝層級整合系統810、及一電池815。
放大圖820中進一步示出整合系統810。在該實施例中，封裝裝置850(第8圖中被標示為"具有鰭上的環繞接觸點之記憶體/處理器"，且係根據本發明所述的實施例)包含採用本發明所述的具有p型及n型披覆鰭的電晶體之至少一記憶體晶片(例如，RAM)及/或至少一處理器晶片(例如，一微處理器、一多核心微處理器、或圖形處理器等的處理器晶片)。在一實施例中，封裝裝置850是包含採用本發明所述的具有p型及n型披覆鰭的電晶體之一SRAM快取記憶體(例如，該SRAM快取記憶體可包含採用本發明所述的電晶體之一反相器電路)之一微處理器。
一被採用之電晶體可包括具有一基材、用於形成p型及n型半導體本體(例如，鰭)之一應變層(strained layer)、以及至少該等n型半導體本體之上的或上的披覆層之一半導體裝置，其中以本發明所述之方式生長該等披覆層。封裝裝置850可被進一步耦合到(例如，在通訊上被耦合到)一板、一基板、或一轉接板860以及一電源管理積體電路(Power Management Integrated Circuit；簡稱PMIC)830、包括一寬頻RF(無線)發射器及/或接收器(TX/RX)(例如，包括一數位基頻及一類比前端模組，該模組進一步包含一傳輸路徑上的一功率放大器以及一接收路徑上的一低雜訊放大器)的一射頻(無線)積體電路(RF Integrated Circuit；簡稱RFIC)825、以及該 RFIC的一控制器835中之一或多者。一般而言，封裝裝置850亦可被耦合到(例如，在通訊上被耦合到)顯示螢幕805。
在功能上，PMIC 830可執行電池功率調節及直流至直流(DC-to-DC)轉換等的功能，且因而有被耦合到電池815的一輸入、以及將電流電源提供給其他功能模組的一輸出。如圖中進一步示出的，在該實施例中，RFIC 825具有被耦合到一天線(圖中未示出)的一輸出，用以實施其中包括但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進技術(Long Term Evolution；簡稱LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙(Bluetooth)、以上各項的衍生標準或協定、以及被稱為3G、4G、5G、及更新的世代之任何其他無線協定的一些無線標準或協定中之任何無線標準或協定。在替代實施例中，可將這些板層級模組中之每一板層級模組整合到被耦合到封裝裝置850的封裝基材的各獨立IC中，或整合到被耦合到封裝裝置850的封裝基材的一單一IC(SoC)內。
第9圖是根據本發明揭示的至少某些實施例而配置的一計算裝置900之一功能方塊圖。計算裝置900可被設於諸如平台800內，且可進一步包含一主機板902，該主機板902上設置了諸如但不限於一處理器904(例如，一應用處理器)以及至少一通訊晶片906之一些組件，該處理 器904可包含一些具有本發明所述的披覆p型及n型半導體本體之電晶體。在各實施例中，處理器904、一或多個通訊晶片906、及其他組件中之一或多個組件可在實體上及/或電氣上被耦合到主機板902。在某些例子中，處理器904包含被封裝在處理器904內之一積體電路晶粒。一般而言，術語"處理器"可意指用於處理來自暫存器及/或記憶體的電子資料而將該電子資料轉換為可被儲存在暫存器及/或記憶體的其他電子資料之任何裝置或裝置之一部分。
在各例子中，一或多個通訊晶片906亦可在實體上及/或電氣上被耦合到主機板902。在進一步的實施例中，通訊晶片906可以是處理器904的一部分。計算裝置900根據其應用，可包含可在或可不在實體上及電氣上被耦合到主機板902之其他組件。這些其他組件包括但不限於揮發性記憶體(例如，動態隨機存取記憶體(DRAM))、非揮發性記憶體(例如，唯讀記憶體(ROM))、快閃記憶體、圖形處理器、數位信號處理器、密碼處理器(crypto processor)、晶片組、天線、觸控式螢幕顯示器、觸控式螢幕控制器、電池、音訊編碼解碼器、視訊編碼解碼器、功率放大器、全球衛星定位系統(Global Positioning System；簡稱GPS)裝置、羅盤、加速度計(accelerometer)、陀螺儀(gyroscope)、喇叭、相機、以及大量儲存裝置(諸如硬碟機、固態硬碟(Solid State Drive；簡稱SSD)、光碟(Compact Disk；簡稱CD)、 及數位多功能光碟(Digital Versatile Disk；簡稱DVD)等的大量儲存裝置)等的組件。
通訊晶片906能夠執行無線通訊，而將資料傳輸進及出計算裝置900。術語"無線"及其派生詞可被用來描述可利用通過非固體介質之調變電磁輻射而傳送資料之電路、裝置、系統、方法、技術、通訊通道等的術語。該術語並不意味著相關聯的裝置不包含任何導線，但是在某些實施例中，該等相關聯的裝置可能不包含任何導線。通訊晶片906可實施其中包括但不限於本說明書的其他段落中述及的那些無線標準或協定的一些無線標準或協定中之任何無線標準或協定。如前文所述，計算裝置900可包含複數個通訊晶片906。例如，一第一通訊晶片可被專用於諸如Wi-Fi及藍牙等的較短距離之無線通訊，且一第二通訊晶片可被專用於諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其他無線通訊標準等的較長距離之無線通訊。
在本發明所述的任何實施例之用法中，術語"模組"意指被配置成提供本發明所述的功能的軟體邏輯及/或韌體邏輯之任何組合。該軟體可被實施為套裝軟體、程式碼及/或指令集、及/或儲存了被可程式電路執行的指令之韌體。該等模組可被整體地或個別地實施，以供實施為積體電路(Integrated Circuit；簡稱IC)或系統單晶片(System on Chip；簡稱SoC)等的較大系統之一部分。
在本發明所述的任何實施例之用法中，術語"邏輯單 元"意指被配置成提供本發明所述的功能的韌體邏輯及/或硬體邏輯之任何組合。在本發明所述的任何實施例之用法中，"硬體"可包括諸如單一形式或任何組合形式之固線式(hardwired)電路、可程式電路、狀態機電路、及/或儲存了被可程式電路執行的指令之韌體。該等邏輯單元可被整體地或個別地實施為用於構成諸如積體電路(IC)或系統單晶片(SoC)等的較大系統的一部分之電路。例如，可以邏輯電路實施一邏輯單元，以供實施為本發明所述的系統之韌體或硬體。此外，對此項技術具有一般知識者當可了解：由硬體及/或韌體執行之操作亦可將軟體的一部分用於實施邏輯單元之功能。
在本發明所述的任何實施例之用法中，術語"引擎"及/或"組件"可意指模組或邏輯單元，如同前文中述及的這些術語。因此，術語"引擎"及/或"組件"可意指被配置成提供本發明所述的功能的軟體邏輯、韌體邏輯、及/或硬體邏輯之任何組合。例如，對此項技術具有一般知識者當可了解可經由可被實施為套裝軟體、程式碼及/或指令集之軟體模組替代地實施由硬體及/或韌體執行之操作，且亦可了解邏輯單元亦可將軟體的一部分用於實施其功能。
雖然已參照各實施例而說明了本發明述及的某些特徵，但是將不意圖以一種限制之方式詮釋本說明。因此，本發明所述的實施例之各種修改以及熟悉與本發明揭示相關之技術者易於得知之其他實施例將被視為在本發明揭示之精神及範圍內。
下文之例子係有關進一步之實施例。
根據一實施例，一種形成半導體裝置之方法包含下列操作：在被一溝槽將彼此隔離且被配置在一基材之上的至少兩個半導體本體的一源極區或汲極區或兩者上沉積一初始接觸層之一接觸材料。該方法亦包含下列操作：再濺鍍該初始接觸層之該接觸材料，而使至少某些該接觸材料重新分佈到該溝槽內之該等半導體本體的至少一部分之上。
根據其他實施例，提供了一種方法，其中該等半導體本體具有一頂部以及自該頂部延伸且橫向於該頂部之側壁，且該沉積操作包含至少在該頂部上沉積該初始接觸層，且該再濺鍍操作使該接觸材料重新分佈到該等側壁之上。該沉積操作亦包含在該溝槽的底部上沉積接觸材料，且其中再濺鍍操作使來自該溝槽的底部之該接觸材料中之至少某些該接觸材料重新分佈到該等半導體本體的該等側壁之上。該方法包含下列操作：形成該初始接觸層之一犧牲部分；以及在該接觸材料的再濺鍍期間，重新分佈該犧牲部分，其中該犧牲部分使該初始接觸層之高度增加了大約10-20奈米，該接觸材料包含鈦，且在該再濺鍍之後於該等側壁上形成之接觸層的厚度是至少大約1-5奈米。或者，再濺鍍操作包含將一電漿轟擊材料導向一被施加偏壓的晶圓上之該初始接觸層。該方法亦可包含下列操作：當沉積該初始接觸層之該接觸材料時，在被配置在一閘極電極上且與該等半導體本體相交的一間隔物之一表面上沉積該接觸材料。該方法包含下列操作：在該間隔物的該表面 上沉積充分量的該接觸材料，而在該間隔物上形成一犧牲層，以避免在再濺鍍期間損壞該間隔物。
根據一方法，一半導體裝置包含一基材以及被一溝槽將彼此隔離且被配置在該基材之上之至少兩個半導體本體，且該等半導體本體具有被一通道區隔離之一源極區及一汲極區、以及藉由再濺鍍一初始接觸層而使該初始接觸層至少部分地重新分佈到該溝槽內之該等半導體本體的一部分之上而形成之該等半導體本體上之一再濺鍍形成的接觸層。該裝置亦可具有被配置在該等半導體本體的該通道區之上之一閘極介電層、以及被配置在該閘極介電層之上之一閘極電極。
根據其他方法，該半導體裝置具有半導體本體，該等半導體本體具有一頂部以及自該頂部延伸且橫向於該頂部之側壁，且其中至少在該頂部上配置該初始接觸層，且利用來自該頂部上之該初始接觸層的接觸材料在該等側壁上配置該再濺鍍形成的接觸層。或者，該等半導體本體具有自該溝槽延伸之側壁，該溝槽具有一底部，且其中在該溝槽之該底部上配置該初始接觸層，且其中利用來自該溝槽的該底部之接觸材料至少部分地形成該等側壁上之該再濺鍍形成的接觸層。根據另一方法，該初始接觸層包含被配置成且被安排成在再濺鍍來自該初始接觸層之該接觸材料期間被重新分佈之一犧牲部分，且該犧牲部分使該初始接觸層之高度增加大約10-20奈米，且該再濺鍍形成的接觸層被配置在該等側壁上，且在該等側壁上具有至少大約1- 5奈米之厚度。此外，該接觸材料包含鈦，且由被導向一被施加偏壓的晶圓上之該初始接觸層之一電漿轟擊材料形成該再濺鍍形成的接觸層。該半導體包含被配置在該閘極電極上之一間隔物，藉由沉積該初始接觸層之該接觸材料而在該間隔物之一表面上配置該接觸材料，且該接觸材料在該間隔物之該表面上有充分的量，而在該間隔物上形成一犧牲層，以避免在再濺鍍期間損壞該間隔物。
根據另一方法，一行動計算平台包含一微處理器，該微處理器包含一基材以及被一溝槽將彼此隔離且被配置在該基材之上之至少兩個半導體本體，且該等半導體本體具有被一通道區隔離之一源極區及一汲極區、以及藉由再濺鍍一初始接觸層而使該初始接觸層至少部分地重新分佈到該溝槽內之該等半導體本體的一部分而形成之該等半導體本體上之一再濺鍍形成的接觸層。該微處理器亦可具有被配置在該等半導體本體的該通道區之上之一閘極介電層、以及被配置在該閘極介電層之上之一閘極電極。該平台亦可具有在通訊上被耦合到該微處理器之一顯示螢幕、以及在通訊上被耦合到該微處理器之一無線收發器。
根據其他方法，該平台具有半導體本體，該等半導體本體具有一頂部以及自該頂部延伸且橫向於該頂部之側壁，且其中至少在該頂部上配置該初始接觸層，且利用來自該頂部上之該初始接觸層的接觸材料在該等側壁上配置該再濺鍍形成的接觸層。或者，該等半導體本體具有自該溝槽延伸之側壁，該溝槽具有一底部，且其中在該溝槽之 該底部上配置該初始接觸層，且其中利用來自該溝槽的該底部之接觸材料至少部分地形成該等側壁上之該再濺鍍形成的接觸層。根據另一觀點，該初始接觸層包含被配置成且被安排成在再濺鍍來自該初始接觸層之該接觸材料期間被重新分佈之一犧牲部分，且該犧牲部分使該初始接觸層之高度增加大約10-20奈米，且該再濺鍍形成的接觸層被配置在該等側壁上，且在該等側壁上具有至少大約1-5奈米之厚度。此外，該接觸材料包含鈦，且由被導向一被施加偏壓的晶圓上之該初始接觸層之一電漿轟擊材料形成該再濺鍍形成的接觸層。該平台包含被配置在該閘極電極上之一間隔物，藉由沉積該初始接觸層之該接觸材料而在該間隔物之一表面上配置該接觸材料，且該接觸材料在該間隔物之該表面上有充分的量，而在該間隔物上形成一犧牲層，以避免在再濺鍍期間損壞該間隔物。
在一進一步之例子中，一微處理器可包含一SRAM快取記憶體，該SRAM快取記憶體進一步具有其中包含上述該等例示結構中之任一結構的電晶體。
在一進一步之例子中，一行動計算平台可包含該等例示結構中之任一結構。
我們應可認知：本發明不限於所述之該等實施例，而是可在不脫離最後的申請專利範圍之範圍下，利用修改及改變實施本發明。例如，該等上述實施例可包括各特徵之特定組合。然而，該等上述實施例不限於這方面，且在各實施例中，該等上述實施例可包括：只採取該等特徵之一 子集；採取不同順序的該等特徵；採取該等特徵之不同的組合；及/或採取被明確列出的那些特徵之外的額外的特徵。因此，應參照最後的申請專利範圍以及該等申請專利範圍應享有的等效物之完整範圍而決定本發明之範圍。
100‧‧‧半導體裝置
102,104‧‧‧半導體本體
106‧‧‧基材
130,132‧‧‧源極區
134,136‧‧‧汲極區
118‧‧‧絕緣層
128‧‧‧基材層
120‧‧‧閘極電極
122‧‧‧介電層
110‧‧‧接觸層
112‧‧‧頂部
124‧‧‧底部
126‧‧‧溝槽
114,119‧‧‧側壁
121‧‧‧間隔物

Claims (20)

  1. 一種形成半導體裝置之方法，包含：在被一溝槽將彼此隔離且被配置在一基材之上的至少兩個半導體本體的一源極區或汲極區或兩者上沉積一初始接觸層之一接觸材料；以及再濺鍍該初始接觸層之該接觸材料，而使至少某些該接觸材料重新分佈到該溝槽內之該等半導體本體的至少一部分之上。
  2. 如申請專利範圍第1項之方法，其中該等半導體本體具有一頂部以及自該頂部延伸且橫向於該頂部之側壁，且其中該沉積包含至少在該頂部上沉積該初始接觸層，且該再濺鍍使該接觸材料重新分佈到該等側壁之上。
  3. 如申請專利範圍第1項之方法，其中該沉積包含在該溝槽的底部上沉積接觸材料，且其中該再濺鍍使來自該溝槽的該底部之該接觸材料中之至少某些該接觸材料重新分佈到該等半導體本體的該等側壁之上。
  4. 如申請專利範圍第1項之方法，包含：形成該初始接觸層之一犧牲部分；以及在該接觸材料的再濺鍍期間，重新分佈該犧牲部分。
  5. 如申請專利範圍第4項之方法，其中該犧牲部分使該初始接觸層之高度增加大約10-20奈米。
  6. 如申請專利範圍第1項之方法，其中該接觸材料包含鈦。
  7. 如申請專利範圍第1項之方法，其中該等半導體 本體具有一頂部以及橫向於該頂部而延伸之側壁，且其中在該再濺鍍之後於該等側壁上形成之一接觸層的厚度是至少大約1-5奈米。
  8. 如申請專利範圍第1項之方法，其中該再濺鍍包含將一電漿轟擊材料導向一被施加偏壓的晶圓上之該初始接觸層。
  9. 如申請專利範圍第1項之方法，包含：當沉積該初始接觸層之該接觸材料時，在被配置在一閘極電極上且與該等半導體本體相交的一間隔物之一表面上沉積該接觸材料；且該方法包含：在該間隔物的該表面上沉積充分量的該接觸材料，而在該間隔物上形成一犧牲層，以避免在再濺鍍期間損壞該間隔物。
  10. 如申請專利範圍第1項之方法，其中該等半導體本體具有一頂部以及自該頂部延伸且橫向於該頂部之側壁，且其中該沉積包含至少在該頂部上沉積該初始接觸層，且該再濺鍍操作使該接觸材料重新分佈到該等側壁之上，其中該沉積包含在該溝槽的底部上沉積接觸材料，且其中該再濺鍍操作使來自該溝槽的該底部之該接觸材料中之至少某些該接觸材料重新分佈到該等半導體本體的該等側壁之上；該方法包含：形成該初始接觸層之一犧牲部分；以及在該接觸材料的再濺鍍期間，重新分佈該犧牲部分， 其中該犧牲部分使該初始接觸層之高度增加大約10-20奈米，其中該接觸材料包含鈦，其中在該再濺鍍之後於該等側壁上形成之一接觸層的厚度是至少大約1-5奈米，其中該再濺鍍包含將一電漿轟擊材料導向一被施加偏壓的晶圓上之該初始接觸層；以及該方法包含：當沉積該初始接觸層之該接觸材料時，在被配置在一閘極電極上且與該等半導體本體相交的一間隔物之一表面上沉積該接觸材料；且該方法包含：在該間隔物的該表面上沉積充分量的該接觸材料，而在該間隔物上形成一犧牲層，以避免在再濺鍍期間損壞該間隔物。
  11. 一種半導體裝置，包含：一基材；被一溝槽將彼此隔離且被配置在該基材之上之至少兩個半導體本體，該等半導體本體具有被一通道區隔離之一源極區及一汲極區；藉由再濺鍍一初始接觸層而使該初始接觸層至少部分地重新分佈到該溝槽內之該等半導體本體的一部分之上而形成之該等半導體本體上之一再濺鍍形成的接觸層；被配置在該等半導體本體的該通道區之上之一閘極介電層；以及被配置在該閘極介電層之上之一閘極電極。
  12. 如申請專利範圍第11項之半導體裝置，其中該 等半導體本體具有一頂部以及自該頂部延伸且橫向於該頂部之側壁，且其中至少在該頂部上配置該初始接觸層，且利用來自該頂部上之該初始接觸層的接觸材料在該等側壁上配置該再濺鍍形成的接觸層。
  13. 如申請專利範圍第11項之半導體裝置，其中該等半導體本體具有自該溝槽延伸之側壁，該溝槽具有一底部，且其中在該溝槽之該底部上配置該初始接觸層，且其中利用來自該溝槽的該底部之接觸材料至少部分地形成該等側壁上之該再濺鍍形成的接觸層。
  14. 如申請專利範圍第11項之半導體裝置，其中該初始接觸層包含被配置成且被安排成在再濺鍍來自該初始接觸層之該接觸材料期間被重新分佈之一犧牲部分。
  15. 如申請專利範圍第14項之半導體裝置，其中該犧牲部分使該初始接觸層之高度增加大約10-20奈米。
  16. 如申請專利範圍第11項之半導體裝置，其中該接觸材料包含鈦。
  17. 如申請專利範圍第11項之半導體裝置，其中該等半導體本體具有一頂部以及橫向於該頂部而延伸之側壁，且其中在該等側壁上配置該再濺鍍形成的接觸層，且該再濺鍍形成的接觸層在該等側壁上具有至少大約1-5奈米之總厚度。
  18. 如申請專利範圍第11項之半導體裝置，其中該等半導體本體具有一頂部以及自該頂部延伸且橫向於該頂部之側壁，且其中至少在該頂部上配置該初始接觸層，且 利用來自該頂部上之該初始接觸層的接觸材料在該等側壁上配置該再濺鍍形成的接觸層，其中該等半導體本體具有自該溝槽延伸之側壁，該溝槽具有一底部，且其中在該溝槽之該底部上配置該初始接觸層，且其中利用來自該溝槽的該底部之接觸材料至少部分地形成該等側壁上之該再濺鍍形成的接觸層，其中該初始接觸層包含被配置成且被安排成在再濺鍍來自該初始接觸層之該接觸材料期間被重新分佈之一犧牲部分，其中該犧牲部分使該初始接觸層之高度增加大約10-20奈米，其中該再濺鍍形成的接觸層被配置在該等側壁上，且在該等側壁上具有至少大約1-5奈米之厚度，其中該接觸材料包含鈦，其中由被導向一被施加偏壓的晶圓上之該初始接觸層之一電漿轟擊材料形成該再濺鍍形成的接觸層；以及該半導體裝置包含被配置在該閘極電極上之一間隔物，藉由沉積該初始接觸層之該接觸材料而在該間隔物之一表面上配置該接觸材料，且該接觸材料在該間隔物之該表面上有充分的量，而在該間隔物上形成一犧牲層，以避免在再濺鍍期間損壞該間隔物。
  19. 一行動計算平台，包含：一微處理器，該微處理器包含：一基材； 被一溝槽將彼此隔離且被配置在該基材之上之至少兩個半導體本體，該等半導體本體具有被一通道區隔離之一源極區及一汲極區；藉由再濺鍍一初始接觸層而使該初始接觸層至少部分地重新分佈到該溝槽內之該等半導體本體的一部分而形成之該等半導體本體上之一再濺鍍形成的接觸層；被配置在該等半導體本體的該通道區之上之一閘極介電層；以及被配置在該閘極介電層之上之一閘極電極；以通訊的方式被耦合到該微處理器之一顯示螢幕；以及以通訊的方式被耦合到該微處理器之一無線收發器。
  20. 如申請專利範圍第19項之平台，其中該等半導體本體具有一頂部以及自該頂部延伸且橫向於該頂部之側壁，且其中至少在該頂部上配置該初始接觸層，且利用來自該頂部上之該初始接觸層的接觸材料在該等側壁上配置該再濺鍍形成的接觸層，其中該等半導體本體具有自該溝槽延伸之側壁，該溝槽具有一底部，且其中在該溝槽之該底部上配置該初始接觸層，且其中利用來自該溝槽的該底部之接觸材料至少部分地形成該等側壁上之該再濺鍍形成的接觸層，其中該初始接觸層包含被配置成且被安排成在再濺鍍來自該初始接觸層之該接觸材料期間被重新分佈之一犧牲部分， 其中該犧牲部分使該初始接觸層之高度增加大約10-20奈米，其中該再濺鍍形成的接觸層被配置在該等側壁上，且在該等側壁上具有至少大約1-5奈米之厚度，其中該接觸材料包含鈦，其中由被導向一被施加偏壓的晶圓上之該初始接觸層之一電漿轟擊材料形成該再濺鍍形成的接觸層；以及該平台包含被配置在該閘極電極上之一間隔物，藉由沉積該初始接觸層之該接觸材料而在該間隔物之一表面上配置該接觸材料，且該接觸材料在該間隔物之該表面上有充分的量，而在該間隔物上形成一犧牲層，以避免在再濺鍍期間損壞該間隔物。
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