TWI728005B - 雙臨界電壓（ｖｔ）通道裝置及其製造方法 - Google Patents

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奈維爾 迪亞斯
瓦力德 賀菲斯
嘉弘 簡
羅曼 歐賴克法
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Abstract

本發明的實施方式係關於雙臨界電壓(VT)通道裝置及它們的製造方法。於一例子，一種半導體裝置，包含設置在基板上的閘極堆疊，基板具有第一晶格常數。源極區及汲極區形成在閘極電極的相對側上。通道區設置在閘極堆疊之下且在源極區及汲極區之間。源極區設置於具有第一深度的第一凹陷中且汲極區設置於具有第二深度的第二凹陷中。第一凹陷深於第二凹陷。具有與第一晶格常數不同的第二晶格常數的半導體材料設置於第一凹陷及第二凹陷中。

Description

雙臨界電壓(VT)通道裝置及其製造方法
本發明的實施方式係關於半導體裝置及其製造方法的領域。
近幾十年來，積體電路中的特徵縮小已成為不斷成長的半導體工業的背後的驅動力。縮得越來越小的特徵致能在半導體晶片的有限的基礎上的功能單元的增加的密度。例如，縮小的電晶體尺寸允許在晶片上整合增加的數量的邏輯或記憶體裝置，致使產品的製造有增加的容量。唯，對於不斷更多的容量的推進並非沒有問題。對於各裝置的效能的最佳化的需求變得越來越重要。
半導體工業的另一趨勢為考慮晶片上系統型架構。此種架構可整合，例如，類比裝置、邏輯裝置或兩者。當此種裝置被縮得越小，短通道效應，例如汲極誘發阻障洩漏(DIBL)，會有害地影響裝置表現。此外，通道工程及/或源極及汲極工程可被實現作為在此種半導體 裝置的製造中的重要因素。
唯，對於減輕短通道效應以及通道工程及/或半導體裝置的源極及汲極行為有改進的需求。
100‧‧‧裝置
102‧‧‧閘極堆疊
104‧‧‧基板
106‧‧‧源極區
108‧‧‧汲極區
110‧‧‧通道區
112‧‧‧側壁間隔物
114‧‧‧源極凹陷
116‧‧‧汲極凹陷
118‧‧‧半導體材料
120‧‧‧通道部分
122‧‧‧通道部分
130‧‧‧閘極電極層
132‧‧‧閘極介電質層
134‧‧‧功函數金屬層
136‧‧‧填充金屬層
138‧‧‧ILD
140‧‧‧裝置
142‧‧‧源極區
144‧‧‧汲極區
146‧‧‧通道區
150‧‧‧第一半導體通道部分
152‧‧‧第二半導體通道部分
170‧‧‧裝置
202‧‧‧犧牲閘極堆疊
204‧‧‧基板
206‧‧‧犧牲閘極介電質
208‧‧‧犧牲閘極電極
210‧‧‧硬遮罩
212‧‧‧絕緣間隔物
214‧‧‧源極側結構
216‧‧‧汲極側結構
220‧‧‧源極側凹陷
222‧‧‧汲極側凹陷
224‧‧‧刻面
226‧‧‧半導體材料
230‧‧‧源極區
232‧‧‧汲極區
234‧‧‧通道區
240‧‧‧絕緣層
250‧‧‧永久閘極堆疊
252‧‧‧閘極介電質
254‧‧‧閘極電極
256‧‧‧功函數金屬
258‧‧‧填充金屬
302‧‧‧源極側
304‧‧‧汲極側
306‧‧‧區域
312‧‧‧第一通道部分
314‧‧‧第二半導體通道部分
320‧‧‧源極區
322‧‧‧汲極區
324‧‧‧凹陷
326‧‧‧半導體材料
502‧‧‧裝置
510‧‧‧圖表
520‧‧‧圖表
550‧‧‧圖表
560‧‧‧圖表
600‧‧‧電腦裝置
602‧‧‧板
604‧‧‧處理器
606‧‧‧通訊晶片
700‧‧‧中介物
702‧‧‧第一基板
704‧‧‧第二基板
706‧‧‧球柵陣列
708‧‧‧金屬互連
710‧‧‧通孔
712‧‧‧矽穿孔
714‧‧‧嵌入裝置
圖1A為具有非對稱源極及汲極區的雙VT裝置的截面圖的圖，根據本發明的實施方式。
圖1B為具有非對稱通道的雙VT通道裝置的截面圖的圖，根據本發明的實施方式。
圖1C為具有非對稱源極及汲極區以及非對稱通道的雙VT通道裝置的截面圖的圖，根據本發明的實施方式。
圖2A至2D描述具有非對稱源極及汲極區的雙VT通道裝置的製造方法。
圖3A至3C描述具有非對稱通道的雙VT半導體裝置的形成方法，根據本發明的實施方式。
圖4A至4D描述具有非對稱源極及汲極區及非對稱通道區的雙VT通道半導體裝置的形成方法。
圖5A描述目前技術水平的半導體裝置的電特性。
圖5B描述根據本發明的實施方式的雙VT通道裝置的電特性。
圖6描述根據本發明的實施方式的一實施例的電腦裝置。
圖7為實現本發明的一或更多實施方式的中介物。
【發明內容及實施方式】
本發明的實施方式係關於雙臨界電壓(VT)通道裝置及它們的製造方法。於之後的敘述，提出許多特定細節以提供對本發明的實施方式的完整的理解。於其它例子，眾所皆知的半導體裝置概念及技術，為了不要非必要地阻礙本發明的實施方式而未詳細敘述。
於本發明的實施方式，雙臨界電壓(VT)通道裝置具有接近通道的源極側的第一較高的臨界電壓及接近通道的汲極側的第二較低的臨界電壓。沿著通道的VT變化誘發不同的反向載子分佈且與電場相同。接近源極側的電場被提升且進一步增強裝置表現，然而接近汲極側的電場被降低，其抑制短通道效應(I-off(關閉電流)洩漏)。亦即，接近源極區的較高的臨界電壓造成接近源極區的高電場(e-field)，其增加接近源極的載子數量及速度，其轉而增加裝置的驅動電流。此外，接近通道的汲極側的較低的臨界電壓造成接近汲極的較低的e-field，其轉而降低裝置的關閉狀態洩漏。
於本發明的實施方式，由源極及汲極區中提供的不同的應變用以產生接近通道的源極側的高臨界電壓及接近通道的汲極側的較低的臨界電壓。於實施方式，由源極區產生的通道應變的量高於由汲極區產生的通道應變 的量。於實施方式，深凹陷形成於在閘極堆疊的源極側上的基板中，而較淺的凹陷形成於在閘極堆疊的汲極側上的基板中。之後凹陷以半導體材料填充，例如矽鍺(SiGe)，具有與基板不同的晶格常數，例如單晶矽基板。在源極側上的深凹陷造成源極區提供對通道的源極側的應變多於於因為較淺的凹陷的而由汲極側施加的應變。
於本發明的另一實施方式，雙VT裝置可以不對稱的通道區實現。於實施方式，通道區具有相鄰於源極區的第一半導體部分及相鄰於汲極區的第二半導體部分。接近源極的第一半導體部分具有的帶隙大於接近汲極的第二半導體部分的帶隙，造成接近源極的高VT及接近汲極的較低VT。例如，於實施方式，接近源極區的通道的第一部分可為矽基板的部分，接近汲極的第二部分可為矽鍺合金，其由植入鍺原子進入在裝置的汲極側上的於閘極堆疊之下的矽基板中形成。於再另一實施方式，非對稱源極及汲極區及非對稱通道的組合可用以提供裝置工程中較大的彈性。本發明的雙VT技術可用以提供半導體裝置有優秀的短通道行為、增強表現(例如，驅動電流)及增加的可靠性。本發明的實施方式的雙VT通道裝置可實現為平面裝置以及非平面裝置，例如FINFET。
圖1A為具有非對稱源極及汲極區的雙VT通道裝置100的截面圖。於實施方式，裝置100包含閘極堆疊102，設置在半導體基板104上。於一此種實施方式，半導體基板104為單晶矽基板。源極區106及汲極區108 設置於閘極堆疊102的相對側上，如圖1A所示。裝置100包含通道區110在閘極堆疊102之下的基板104中且在源極區106及汲極區108之間。一對介電質側壁間隔物112可沿著閘極堆疊102的側向相對的側壁形成，如圖1A所示。
源極區106設置於形成於基板104中的源極凹陷114中，且汲極區108設置於形成於基板104中的汲極凹陷116中。源極凹陷114具有第一深度D1，而汲極凹陷116具有第二較淺的深度D2。可以理解的是，深度D1及D2是從閘極堆疊102設置於其上的基板104的表面量測。於實施方式，源極凹陷114的深度D1深於汲極凹陷116的深度D2至少20%，且於其它實施方式，深於至少50%。於實施方式，源極凹陷114的深度D1深於汲極凹陷116的深度D2在約20至70%之間。於實施方式，源極凹陷114及汲極凹陷116於閘極堆疊102之下延伸，且於一些實施方式更於閘極堆疊102的閘極電極130之下延伸，如圖1A所示。於本發明的實施方式，源極凹陷114及汲極凹陷116可為刻面，如圖1A所示。於一此種實施方式，源極側的刻面的頂點107進入基板深於汲極側的刻面的頂點109，如圖1A所示。於一實施方式，源極側的刻面的頂點107更於閘極堆疊之下延伸多於汲極側的刻面的頂點109，亦如圖1A所示。
於實施方式，源極凹陷114及汲極凹陷116以半導體材料118填充，其具有的晶格常數與基板104的 晶格常數不同，以產生應力在通道區110中。於實施方式，半導體材料118填充凹陷114及116且在閘極堆疊102形成於其上的基板104的表面之上延伸，以產生升起的源極區106及升起的汲極區108，以改進裝置的接觸電阻(R-external)。於本發明的實施方式，當製造p型裝置時源極區106及汲極區108可被摻雜為p型導電率，且當製造n型裝置時可被摻雜為n型導電率。
因為半導體106被設置進入在源極側上的基板104深於裝置的汲極側上的半導體材料118，在接近源極區106的通道部分120中產生的應力或應變的量大於在接近汲極區108的通道部分122中產生的應力或應變的量。於實施方式，接近源極106的通道區120中的較大的應力造成較高的VT於接近源極106的通道部分120中且在接近汲極108的通道區122中的較低的應力造成較低的VT於接近汲極108的通道部分122中。
於特定的實施方式，基板104為單晶矽基板且半導體材料118為矽鍺材料，其產生在接近源極區106的通道區120中的壓縮應力的較高的量及在接近汲極108的通道區122中的壓縮應力的較低的量。於實施方式，矽鍺材料具有約20至40原子百分比的鍺的濃度。
圖1B為具有非對稱通道的雙VT通道裝置140的截面圖。於實施方式，雙VT通道裝置140包含閘極堆疊102，設置在基板104上，如上所述。源極區142及汲極區144形成於閘極堆疊102的相對側上。通道區 146設置於在閘極堆疊102之下的基板104中且在源極區142及汲極區144之間。於實施方式，通道區146包含相鄰於源極區142的第一半導體通道部分150及相鄰於汲極區144的第二半導體通道部分152。於實施方式，相鄰於汲極區144的第二半導體通道部分152具有的帶隙小於相鄰於源極區142的第一半導體通道部分150具有的帶隙。於實施方式，第二半導體通道部分152的帶隙小於第一半導體通道部分150的帶隙至少50meV，理想地，至少100meV。於本發明的實施方式，第一半導體通道部分150為矽且第二半導體通道部分152為矽鍺。於特定的實施方式，第一半導體通道部分150為矽單晶基板104的部分，而第二半導體通道部分152為矽單晶基板104的含鍺部分。於特定實施方式，含鍺部分包含在約10至30之間的原子百分比的鍺。於實施方式，第二半導體通道部分152為漸變部分，具有帶隙降低原子的最高濃度於最靠近汲極區144處，且具有帶隙降低原子的較低的濃度於最靠近第一半導體通道部分150處。
於實施方式，第二半導體通道部分152具有長度(L)，其係在裝置的通道長度的20至50%之間，其中通道長度定義為沿著載子傳輸方向的閘極電極的長度。於實施方式，第二半導體通道部分形成至深度，其至少為當裝置開啟(“ON”)時反向發生於通道區中的深度(反向深度)。於實施方式，半導體通道部分從閘極堆疊102形成於其上的基板的表面延伸至深度，至少20nm，且於 特定的實施方式，於20至40nm之間。於實施方式，半導體通道部分152延伸至深度，其小於汲極區144延伸進入基板104的深度。
源極區142及汲極區144可由離子植入摻雜物形成，例如p型或n型摻雜物進入基板104。於其它實施方式，源極區142及汲極區144可由蝕刻凹陷進入基板104而形成且之後以半導體材料填充凹陷，例如SiGe。於實施方式，源極區142及汲極區144延伸的進入基板104相同深度，如圖1B所示。
圖1C為包含非對稱源極及汲極區以及非對稱通道區的組合的雙VT通道裝置170的圖，根據本發明的實施方式。雙VT裝置170可包含設置在基板104上的閘極堆疊102，如上所述。雙VT裝置170包含源極區106及汲極區108，設置於閘極堆疊102的相對側上。通道區170設置於閘極堆疊102之下且於源極區106及汲極區108之間。
如上參照圖1A所述，源極區106包含以施加應力的半導體材料118填充的深凹陷114，且汲極區108包含以施加應力的半導體材料118填充的較淺凹陷116，以提供對於通道區170的不同的應變，其中深源極區106提供對於相鄰於源極區106的通道區170的較大的應變，誘發高VT在接近源極區106的通道170中，而較淺的汲極區108提供較低的應力在接近汲極108的170，誘發較低的VT在接近汲極108的通道區170中。
雙VT通道裝置170亦包含相鄰於源極區106的第一半導體通道部分150及相鄰於汲極108的第二半導體通道部分152，其中第二半導體通道部分152具有的帶隙低於第一半導體通道部分150的帶隙，如上所述。於實施方式，第二半導體通道部分152延伸進入基板104的深度，其接近等於汲極凹陷116延伸進入基板104的深度。於實施方式，第二半導體通道部分152為漸變部分，具有帶隙降低原子的最高濃度於最靠近汲極區108處，且具有帶隙降低原子的較低的濃度於最靠近第一半導體通道部分150處。因為雙VT裝置170包含非對稱源極及汲極區以及非對稱通道的兩者，提供了較大的自由度及彈性予對於有想要的電特性及功能性的半導體裝置的設計。
於本發明的實施方式，基板104可為半導體基板。於一實施例，半導體基板可為結晶基板，其使用塊矽或絕緣覆矽子結構形成。於其它實施例，半導體基板可使用替代的材料形成，其可或可沒有與矽結合，其包含但不限於鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵、砷化銦鎵、銻化鎵，或III-V族或IV族材料的其它組合。雖然可形成基板的材料的一些例子於此敘述，可作為形成於其上的半導體裝置的基礎的任意的材料落入本發明的精神及範圍中。
於實施方式，閘極堆疊102由至少二層形成，閘極電極層130及閘極介電質層132。閘極介電質層132可包含一層或層的堆疊。一或更多層可包含氧化矽、 二氧化矽(SiO2)及/或高介電常數(high-k)介電質材料。高介電常數介電質材料可包含元素，例如，鉿、矽、氧、鈦、鉭、鑭、鋁、鋯、鋇、鍶、釔、鉛、鈧、鈮和鋅。可用於閘極介電質層的高介電常數材料的例子包含，但不限於，氧化鉿、鉿矽氧化物、氧化鑭、氧化鑭鋁、氧化鋯、鋯矽氧化物、氧化鉭、氧化鈦、鋇鍶鈦氧化物、鋇鈦氧化物、鍶鈦氧化物、氧化釔、氧化鋁、鉛鈧鉭氧化物、和鈮酸鉛鋅。於一些實施方式，當使用高介電常數材料時，可對閘極介電質層實施退火製程以增進它的品質。
閘極電極層130形成於閘極介電質層132上且可包含至少一P型功函數金屬或N型功函數金屬，依電晶體是否要作為P型電晶體或N型電晶體而定。於一些實施例，閘極電極層130可由二或更多金屬層的堆疊組成，其中一或更多金屬層為功函數金屬層134且至少一金屬層為填充金屬層136。
對於P型電晶體，可用於閘極電極的金屬包含，但不限於，釕、鈀、鉑、鈷、鎳及導電金屬氧化物，例如，氧化釕。P型金屬層會致能有在約4.9eV至約5.2eV之間的功函數的P型閘極電極的形成。對於N型電晶體，可用於閘極電極的金屬包含，但不限於，鉿、鋯、鈦、鉭、鋁，這些金屬的合金，及這些金屬的碳化物，例如碳化鉿，碳化鋯、碳化鈦、碳化鉭、碳化鋁。N型金屬層會致能有在約3.9eV至約4.2eV之間的功函數的N型閘極電極的形成。
於一些實施例，閘極電極可由“U”型結構組成，其包含與基板的表面實質平行的底部部分及與基板的頂表面實質垂直的二側壁部分。於其它實施例，形成閘極電極的金屬層的至少之一可簡單地為平面層，其與基板的頂表面實質平行且不包含與基板的頂表面實質垂直的側壁部分。於發明的進一步的實施方式，閘極電極可由U型結構及平面非U型結構的組合組成。例如，閘極電極可由有一或更多形成於一或更多平面非U型層上的U型金屬層組成。
側壁間隔物112可從例如氮化矽、氧化矽、碳化矽、摻雜有碳的氮化矽，及氧氮化矽之材料形成。用於形成側壁間隔物的製程在所屬技術領域中是可知的，且一般包含沉積及蝕刻製程步驟。於替代的實施例，可使用複數間隔物對，例如，側壁間隔物的二對、三對或四對可形成於閘極堆疊的相對側上。
一或更多層間介電質(ILD)138沉積於半導體裝置上方。ILD層可使用被認為可應用於積體電路結構中的介電質材料形成，例如低介電常數(low-k)介電質材料。可使用的介電質材料的例子包含，但不限於，二氧化矽(SiO2)、摻雜有碳的氧化物(CDO)、氮化矽、有機聚合物例如全氟環丁烷或聚四氟乙烯、氟矽酸鹽玻璃(FSG)及有機矽酸鹽例如倍半矽氧烷、矽氧烷或有機矽酸鹽玻璃。ILD層可包含孔或氣隙以進一步減少它們的介電常數。形成於ILD中的金屬層可用以電互連例如雙VT 裝置100、140及170的形成於基板104上的多樣的半導體裝置成為例如但不限於微處理器及記憶體的功能積體電路。
圖2A至2D描述具有非對稱源極及汲極區的雙VT半導體裝置的製造方法，根據本發明的實施方式。製程可從形成犧牲閘極堆疊202在基板204上開始。犧牲閘極堆疊202可包含較低的犧牲閘極介電質206及犧牲閘極電極208。此外，犧牲閘極堆疊202可包含形成於犧牲閘極電極208上的硬遮罩210。例如，犧牲閘極介電質206可為氧化物且犧牲閘極電極208可為多晶矽或矽鍺。於實施方式，硬遮罩210可為氮化矽。一對絕緣間隔物212可沿著閘極堆疊202的側向相對的側壁形成，如圖2A所示。
源極側結構214可形成於在閘極堆疊202的源極側上的基板204上且與閘極堆疊202以距離(SL)分開。以相似的方式，汲極側結構216可形成於閘極堆疊202的汲極側上的基板204上且與閘極堆疊202以距離(DL)分開。於實施方式，源極側結構214及汲極側結構216可為犧牲閘極電極或假閘極電極。或是，它們可為遮罩材料，例如光阻。源極側結構214從犧牲閘極結構202分開的距離大於汲極側結構216從犧牲閘極結構202分開的距離，即，SL>DL。於實施方式，閘極側結構214從犧牲閘極堆疊202分開的距離大於汲極側結構216從閘極堆疊202分開的距離，以產生在源極側上的基板204的 蝕刻率大於在汲極側上的基板204的蝕刻率。於本發明的實施方式，源極側結構214從犧牲閘極堆疊202分開距離(SL)，其至少30%大於汲極側結構216從犧牲閘極結構202分開的距離(DL)。
接著，如圖2B所示，源極側凹陷220被蝕刻於閘極堆疊202的源極側上的基板204中，且汲極側凹陷222形成於閘極堆疊202的汲極側上的基板204中。源極側凹陷220形成進入基板204較汲極側凹陷222深。於本發明的實施方式，源極側凹陷220及汲極側凹陷222同時蝕刻進入基板204。因為較寬的開口(SL)產生於源極側結構214及犧牲閘極堆疊202之間的源極側上，當與產生於汲極側結構216及犧牲閘極堆疊202之間的汲極側上的開口(DL)相較，蝕刻製程會誘發的源極區的基蝕深於且寬於汲極區的基蝕。不同的蝕刻會造成深源極側凹陷及窄汲極側凹陷。於實施方式，不同的SL對於DL足以修飾用以產生基蝕源極及汲極區的蝕刻製程。例如，於特定的實施方式，因為較小的DL，在蝕刻製程期間，從汲極側移除蝕刻副產物被阻止，其減緩汲極側上的蝕刻率。相對地，較寬的開口(SL)允許快速的蝕刻副產物的移除，使得在蝕刻製程的整個期間，源極側上的蝕刻製程的蝕刻率不被實質地阻礙。如此，源極凹陷相對於汲極凹陷的不同的尺度在相同的蝕刻製程期間產生。
於本發明的實施方式，源極側凹陷220深於汲極側凹陷222在20至70%之間，當從閘極堆疊202形 成於其上的半導體基板204的表面量測時。於本發明的實施方式，乾蝕刻製程用以蝕刻源極側凹陷220及汲極側凹陷222。於本發明的實施方式，乾蝕刻製程後可進行濕蝕刻製程，以產生有刻面224的凹陷220及222，如圖2B所示。於本發明的實施方式，蝕刻製程產生凹陷220及222，其基蝕犧牲閘極堆疊202，如圖2B所示。
接著，如圖2C中所示，半導體材料226沉積進入源極側凹陷220及汲極側凹陷222，以產生源極區230及汲極區232。於本發明的實施方式，半導體材料226具有的晶格常數與基板204的晶格常數不同，以產生應力或應變於基板204的通道區234中。因為源極側凹陷220形成進入基板204深於汲極側凹陷222，半導體材料226產生於相鄰於源極區230的通道區234中的應變的量大於淺汲極側凹陷222中的半導體材料226產生於相鄰於汲極區的通道區234中的應變的量。
於實施方式，半導體材料226被沉積以完全地填充源極側凹陷220及汲極側凹陷222。於另一實施方式，半導體材料226被沉積至厚度，使得半導體材料226的部分延伸於其上形成有犧牲閘極堆疊202的基板204的表面之上，以產生升起的源極區230及升起的汲極區232，以改進裝置的接觸電阻。於本發明的實施方式，半導體材料226被選擇性地磊晶沉積，由，例如，金屬有機化學氣相沉積(MOCVD)，使得它僅形成於凹陷220及222中的基板204上且不於犧牲閘極堆疊202、側壁間隔 物212、源極側結構214或汲極側結構216上。當形成p型裝置時，半導體材料226可以p型雜質原位摻雜，或當形成n型裝置時，以n型雜質。於本發明的特定的實施方式，半導體材料為矽鍺，包含至少10%鍺且於其它實施方式至少30%鍺。
接著，如圖2D所示，絕緣層240可形成於在犧牲閘極堆疊202及源極側結構214之間及在犧牲閘極堆疊202及汲極側結構216之間的開口中。於本發明的實施方式，絕緣層，例如氧化矽層、碳摻雜氧化物層或氮化矽層被覆層沉積於源極區230及汲極區232上方，以及在犧牲閘極堆疊202、源極側結構214及汲極側結構216上方。絕緣層240可之後被平坦化，由，例如，化學機械研磨，以產生與犧牲閘極堆疊202的頂表面實質共平面的頂表面，如圖2D所示。絕緣層240可包含後端互聯結構的第一層間介電質(例如，ILD0)，用以將形成在基板204上的多樣的半導體裝置與功能電路互連在一起。
接著，犧牲閘極堆疊202可被移除且以閘極堆疊250取代。於本發明的實施方式，犧牲閘極堆疊202由蝕刻移除。於實施方式，犧牲閘極介電質206提供用於用以移除犧牲閘極電極208的蝕刻製程的蝕刻停止層。由使用犧牲閘極介電質206作為蝕刻停止層，下伏通道區的原始本性可被保護而不受用以移除犧牲閘極電極208的嚴厲蝕刻製程影響。第二蝕刻製程可之後被執行以移除犧牲閘極介電質206。
一旦犧牲閘極堆疊202已被移除，用於半導體裝置的永久閘極堆疊250可被形成。於實施方式，閘極堆疊250包含直接形成於基板204的通道區234上的閘極介電質252。於本發明的實施方式，閘極介電質252為高介電常數介電質層，由，例如，原子層沉積(ALD)形成。於本發明的實施方式，高介電常數介電質252形成於基板204的通道區234上以及沿著間隔物212的側壁，造成U型閘極介電質層，如圖2D所示。於實施方式，薄介面氧化物層可形成於高介電常數閘極介電質層252及基板204之間。此外，於本發明的實施方式，閘極電極254可包含功函數金屬256及填充金屬258。於實施方式，功函數金屬256共形地或實質共形地形成於閘極介電質層252上，造成U型功函數金屬256。填充金屬258可之後形成於功函數金屬256上，如圖2D所示。可以理解的是，雖然上述製程流程與替代閘極製程或閘極最後製程關連敘述，於其它實施方式，在形成源極及汲極凹陷之前，形成永久閘極堆疊材料。雖然未描述於圖2D，可以理解的是，源極側結構214及汲極側結構216亦可接受替代閘極製程，因為在用以形成永久閘極堆疊250的替代閘極製程期間被暴露。唯，於其它實施方式，源極側結構214及汲極側結構216不接受替代閘極製程，如圖2D所示。
圖3A至3C描述具有非對稱通道的雙VT通道半導體裝置的形成方法。製程可由形成犧牲閘極堆疊202在基板204上開始，如前所述。犧牲閘極堆疊202定 義源極側302及汲極側304於基板204中。複數原子可被置入進入犧牲閘極堆疊202的汲極側304上的基板204且在相鄰於源極側304的閘極堆疊202之下，如圖3A所示。於實施方式，置入進入基板204的原子為帶隙降低原子，一旦置換，其會降低基板204的帶隙。於本發明的實施方式，置入於接近汲極側的基板204的原子的類型及數量為，一旦置換，帶隙降低原子足夠以降低基板204的帶隙至少50meV，且於其它實施方式，至少100meV。於本發明的實施方式，鍺原子置入進入矽單晶基板。於本發明的實施方式，鍺原子使用傾斜角度鍺植入製程離子植入，以由鍺原子摻雜接近汲極的通道的區域306。於本發明的實施方式，植入角度為在30至60°之間，從垂直基板的方向。可以理解的是，由使用此種角度植入，閘極堆疊202阻擋或遮蔽原子使其不置入於通道的源極側區中，以保留通道區的源極側實質無植入原子。於本發明的實施方式，原子的足夠的數量被置入進入單晶矽基板204的通道的汲極側，以產生具有在10至30原子百分比之間的鍺的矽鍺半導體區。雖然以上的敘述強調使用離子植入以摻雜區域306，可以理解的是其它製程亦可被使用，例如固態擴散。
在帶隙降低原子已被置入進入汲極側上的基板及通道的汲極側上的閘極堆疊之下後，基板204可接受高溫退火以重結晶半導體基板204且將矽晶格中的矽原子置換為鍺原子。於本發明的實施方式，退火可為高溫退 火，在600至1200℃之間且在N2環境。退火製程移除缺陷且產生完美或實質完美的結晶晶格層。因此，非對稱通道已被產生，其包含相鄰於源極側302的第一通道部分312，其由半導體基板204的部分組成，及相鄰於汲極側304的第二半導體通道部分314，其具有的帶隙低於相鄰於源極側的第一通道部分312的帶隙。
接著，如圖3C所示，源極區320及汲極區322可被形成。於實施方式，源極區320及汲極區322由離子植入摻雜物進入矽基板204形成。於另一實施方式，源極區320及汲極區322由蝕刻凹陷324進入閘極堆疊202的相對側上的基板204形成，且之後以半導體材料326填充凹陷324。於實施方式，凹陷324延伸進入基板204相同深度且側向延伸相同距離。接著，亦如圖3C所示，絕緣層240可形成於基板204上且永久閘極堆疊250可被形成，如參照圖2D所述。
圖4A至4D描述具有非對稱源極及汲極區及非對稱通道區的兩者的雙VT裝置的形成方法。根據本發明的實施方式且如圖4A所示，製程可從形成犧牲閘極堆疊202在基板204以及源極側結構214及汲極側結構216上開始，如參照圖2A所述。接著，帶隙降低摻雜物可置入基板204，如圖4B所示及參照圖3A及3B所述，以產生具有接近源極側302的高帶隙部分312及接近汲極側304的較低的帶隙部分314的通道區。
接著，如圖4C所示，深源極凹陷220及較淺 的凹陷222可形成於基板204中且之後以半導體材料226填充，如參照圖2B及圖2C敘述，以形成源極區230及汲極區232，其產生不同的應變在裝置的通道區上，其中較高的應變提供於通道的源極側上且較低的應變提供於通道的汲極側上。
接著，如圖4D所示，絕緣層240可形成在基板上方且永久閘極堆疊250可形成在基板204的通道區上方，以與圖2D關聯敘述的方式。以此方式，具有非對稱源極及汲極區以及非對稱通道的雙VT裝置可被形成。可以理解的是，源極側結構214及汲極側結構216亦可接受替換閘極製程，因為在用以形成永久閘極堆疊250的替換閘極製程期間被暴露，如圖4D所示。
圖5A描述目前技術水平的MOS裝置502的電表現，其具有對稱源極及汲極區以及由單一半導體材料形成的通道區。圖5A的圖表510描述目前技術水平的裝置502電場如何從源極經過通道至汲極區而指數地成長。圖表520描述目前技術水平的裝置502的從源極至汲極區的載子數量。
圖表550描述根據本發明的實施方式的雙VT通道裝置的電場如何隨著從源極至汲極區跨越通道而變化。如圖表550所述，雙VT通道裝置具有均勻許多的跨越裝置的通道的電場。圖表560描述本發明的實施方式的雙VT通道裝置的載子的數量如何從源極至汲極區變化。如圖表560所示，本發明的雙VT通道裝置提供均勻或一 致許多的跨越裝置的通道的載子數量。
圖6描述根據本發明的一實施例的電腦裝置600。電腦裝置600內置有板602。板602可包含許多組件，包含但不限於，處理器604及至少一通訊晶片606。處理器604實體且電耦合至板602。於一些實施例，至少一通訊晶片606亦實體且電耦合至板602。於更多實施例，通訊晶片606為處理器604的部分。
依其應用，電腦裝置600可包含可能有或可能沒有與板602實體及電耦合的其它組件。這些其它組件，包含但不限於，揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位訊號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、聲音編解碼器、影像編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速度計、陀螺儀、喇叭、相機、大量儲存裝置(例如硬碟、光碟(CD)、數位多用碟片(DVD)等)。
通訊晶片606致能用於從且至電腦裝置600的資料的傳輸的無線通訊。單詞「無線」及其所衍生的可用於形容電路、裝置、系統、方法、技術、通訊頻道等，其經由非固態介質可藉由調變的電磁輻射的使用而通訊資料。此單詞並非暗示相關裝置沒有包含任何線，雖然於一些實施方式中可能沒有線。通訊晶片606可實現任意許多無線標準或協定，包含但不限於Wi-Fi(IEEE 802.11家 族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生物，以及任意指定用於3G、4G、5G以及更多的其它無線協定。電腦裝置600可包含複數通訊晶片606。例如，第一通訊晶片606可用於較短範圍的無線通訊，例如Wi-Fi及藍芽，且第二通訊晶片606可用於較長的範圍的無線通訊，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其它。
電腦裝置600的處理器604包含封裝於處理器604中的積體電路晶粒。於本發明的一些實施例，處理器的積體電路晶粒包含一或更多裝置，例如根據本發明的實施例建構的場效電晶體。單詞「處理器」可表示從暫存器及/或記憶體處理電資料以將電資料轉換成可儲存於暫存器及/或記憶體中的其它電資料的任意裝置的裝置或裝置的部分。
通訊晶片606亦可包含封裝於通訊晶片606中的積體電路晶粒。根據本發明的實施例，通訊晶片的積體電路晶粒包含一或更多裝置，例如根據本發明的實施例的建構的FET電晶體。
於進一步的實施方式，裝載於電腦裝置300中的其它組件可含有包含一或更多裝置的積體電路晶粒，例如根據本發明的實施例建構的FET電晶體。
於多樣的實施方式中，電腦裝置600可為膝 上電腦、小筆電、筆記型電腦、超極致筆電、智慧手機、平板電腦、個人數位助理(PDA)、超極移動個人電腦、行動電話、桌上電腦、伺服器、印表機、掃描器、螢幕、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器或數位影片錄影機。於進一步的實施例中，電腦裝置600可為處理資料的任意其它電子裝置。
圖7描述中介物700，其包含本發明的一或更多實施方式。中介物700係用於橋接第一基板702至第二基板704的中介基板。第一基板702可為，例如，積體電路晶粒。第二基板704可為，例如，記憶體模組、電腦主機板或其它積體電路晶粒。一般而言，中介物700的目的是擴展連接至更廣的間距或用以重路由連接至不同的連接。例如，中介物700可耦合積體電路晶粒至球柵陣列(BGA)706，其可接續耦合至第二基板704。於一些實施方式，第一及第二基板702/704附接至中介物700的相對側。於其它實施方式，第一及第二基板402/404附接至中介物700的相同側。且於進一步的實施方式，三或更多基板由中介物700的方式互連。
中介物700可由，環氧樹脂、玻璃纖維加強環氧樹脂、陶瓷材料或例如聚醯亞胺的聚合物材料形成。於進一步的實施例，中介物可由替代的剛性或撓性材料形成，其可包含與上述用於半導體基板的相同材料，例如矽、鍺及其它III-V族及IV族材料。
中介物可包含金屬互連708及通孔710，包含 但不限於矽穿孔(TSV)712。中介物700可進一步包含嵌入裝置714，包含被動及主動裝置的兩者。此裝置包含，但不限於，電容、解耦合電容、電阻、電導、熔絲、二極體、變壓器、感測器及靜電放電(ESD)裝置。更複雜的裝置，例如射頻(RF)裝置、功率放大器、電源管理裝置、天線、陣列、感測器及微機電系統(MEMS)裝置亦可形成於中介物700上。根據本發明的實施方式，此處揭示的設備及製程，可用於中介物700的製造。
100‧‧‧裝置
102‧‧‧閘極堆疊
104‧‧‧基板
106‧‧‧源極區
107‧‧‧頂點
108‧‧‧汲極區
109‧‧‧頂點
110‧‧‧通道區
112‧‧‧側壁間隔物
114‧‧‧源極凹陷
116‧‧‧汲極凹陷
118‧‧‧半導體材料
120‧‧‧通道部分
122‧‧‧通道部分
130‧‧‧閘極電極層
132‧‧‧閘極介電質層
134‧‧‧功函數金屬層
136‧‧‧填充金屬層
138‧‧‧ILD

Claims (25)

  1. 一種半導體裝置，包含：閘極堆疊，設置在基板上，該基板具有第一晶格常數，該閘極堆疊具有一閘極電極；源極區及汲極區，形成在該閘極堆疊的相對側上；及通道區，設置在該閘極堆疊之下且在該源極區及該汲極區之間，其中該源極區設置於具有第一深度的第一凹陷中且該汲極區設置於具有第二深度的第二凹陷中，該第一凹陷深於該第二凹陷，該第一凹陷之一部分位於該閘極堆疊之該閘極電極之正下方，以及該第二凹陷之一部分位於該閘極堆疊之該閘極電極之正下方，且其中具有與該第一晶格常數不同的第二晶格常數的半導體材料設置於該第一凹陷及該第二凹陷中。
  2. 如請求項第1項的半導體裝置，其中該第一深度大於該第二深度至少20%。
  3. 如請求項第2項的半導體裝置，其中該第一深度大於該第二深度在20至70%之間。
  4. 如請求項第1項的半導體裝置，更包含源極側結構，設置在該基板上方，其中該源極側結構與該閘極堆疊以第一距離隔開，及汲極側結構，設置在該基板上，其中該汲極側結構與該堆疊以第二距離隔開，其中該第一距離大於該第二距離。
  5. 如請求項第1項的半導體裝置，其中該半導體基板為矽單晶基板且其中該半導體材料為矽鍺。
  6. 如請求項第1項的半導體裝置，其中該通道區包含相鄰於該源極區的具有第一帶隙的第一半導體部分，及相鄰於該汲極區的具有第二帶隙的第二半導體部分，其中該第二帶隙小於該第一帶隙。
  7. 如請求項第6項的半導體裝置，其中該通道區具有通道長度，且其中該第二半導體部分具有為該通道長度的20至50%之間的長度。
  8. 一種半導體裝置，包含：閘極堆疊，設置在基板上，該基板具有第一晶格常數，該閘極堆疊具有一閘極電極；源極區及汲極區，設置在該閘極堆疊的相對側上；及通道區，設置在該閘極堆疊之該閘極電極之下且在該源極區及該汲極區之間，其中該通道區包含相鄰於該源極區且位於該閘極電極之正下方的具有第一帶隙的第一半導體部分，及相鄰於該汲極區且位於該閘極電極之正下方的具有第二帶隙的第二半導體部分，該第二帶隙小於該第一帶隙。
  9. 如請求項第8項的半導體裝置，其中該通道區具有通道長度，且其中該第二半導體部分具有為該通道長度的20至50%之間的長度。
  10. 如請求項第8項的半導體裝置，其中該源極區形成於第一凹陷中且其中該汲極區形成於第二凹陷中，且其中該第一凹陷及該第二凹陷具有相同深度。
  11. 如請求項第8項的半導體裝置，其中該第二半導 體部分至少延伸至該閘極堆疊之下的該半導體裝置的反向深度。
  12. 如請求項第8項的半導體裝置，其中該第二半導體部分延伸至該閘極堆疊之下的深度在20至60nm之間。
  13. 如請求項第8項的半導體裝置，其中該半導體基板為單晶矽基板且其中該第一半導體部分從該單晶矽基板形成且其中該第二半導體部分為矽鍺。
  14. 如請求項第13項的半導體裝置，其中該矽鍺包含10至30原子百分比之間的鍺。
  15. 如請求項第13項的半導體裝置，其中該矽鍺為漸變而具有接近該汲極區的鍺的較高濃度，以及接近該通道區的該第一半導體部分的鍺的較低濃度。
  16. 一種形成半導體裝置的方法，包含：形成第一閘極堆疊在具有第一晶格常數的半導體基板上，該第一閘極堆疊具有一閘極電極；形成第一凹陷在該閘極堆疊的源極側上至第一深度且形成第二凹陷在該閘極堆疊的該汲極側上至第二深度，其中該第一深度大於該第二深度，該第一凹陷之一部分位於該第一閘極堆疊之該閘極電極之正下方，該第二凹陷之一部分位於該第一閘極堆疊之該閘極電極之正下方；及形成半導體材料在該第一凹陷中以形成源極區，且形成該半導體材料在該第二凹陷中以形成汲極區，其中半導體材料具有第二晶格常數，其中該第二晶格常數與該第一 晶格常數不同。
  17. 如請求項第16項的方法，更包含：形成第二閘極堆疊在該第一閘極堆疊的該源極側上且形成第三閘極堆疊在該第一閘極堆疊的該汲極側上，其中該第二閘極堆疊與該第一閘極堆疊以第一距離分開，且其中該第三閘極堆疊與該第一閘極堆疊以第二距離分開，其中該第一距離大於該第二距離；及其中形成該第一凹陷及形成該第二凹陷包含同時蝕刻在該第一及第二閘極堆疊之間的該半導體基板及在該第一及第三閘極堆疊之間的該半導體基板。
  18. 如請求項第16項的方法，更包含置入原子進入相鄰於該裝置的該汲極側的該閘極堆疊之下的該基板。
  19. 如請求項第18項的方法，其中在形成該第一凹陷及該第二凹陷之前，該原子置入於該基板中。
  20. 如請求項第16項的方法，其中該原子降低該閘極堆疊之下的該半導體基板的該帶隙。
  21. 一種形成半導體裝置的方法，包含：形成閘極堆疊在半導體基板上，該半導體基板具有第一帶隙，該閘極堆疊具有一閘極電極；以角度植入原子進入在該閘極堆疊的汲極側上的該基板，使得該原子位於在該汲極側上的該閘極堆疊之下但不位於在源極側上的該閘極堆疊之下；及形成源極區在該閘極堆疊的該源極側上及汲極區在該閘極堆疊的該汲極側上，以形成通道區在該閘極堆疊之該 閘極電極之下，其中該通道區包含相鄰於該源極區且位於該閘極電極之正下方的具有第一帶隙的第一半導體部分，及相鄰於該汲極區且位於該閘極電極之正下方的具有第二帶隙的第二半導體部分，該第二帶隙小於該第一帶隙。
  22. 如請求項第21項的方法，其中形成源極區及汲極區包含形成第一凹陷在該閘極堆疊的該源極側上的該基板中及形成第二凹陷在該閘極堆疊的該汲極側上；及沉積半導體材料進入該第一凹陷及該第二凹陷。
  23. 如請求項第22項的方法，其中該半導體材料具有的晶格常數與該基板的晶格常數不同。
  24. 如請求項第21項的方法，其中該原子以相對於垂直於該基板的方向30°至60°之間的植入角度植入。
  25. 如請求項第21項的方法，其中該基板為單晶矽基板且該原子為鍺原子。
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