TWI715608B - 透過用於應力增強及接觸的背側露出而能深度取向生長 - Google Patents

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Abstract

本發明之實施例包含具有已應變的通道之非平面電晶體及形成此一電晶體的方法。在一實施例中，該非平面電晶體可包含一半導體基板。依照一實施例，一第一源極/汲極(S/D)區域及一第二S/D區域可被形成在該半導體基板之上且彼此藉由一通道區域分離。一閘極堆疊可被形成在該通道區域之上。為了增加可在該通道區域中被引致之應變量，實施例可包含在該半導體基板中形成一應變增強開口，其係從該通道區域下方移除該半導體基板之至少一部分。

Description

透過用於應力增強及接觸的背側露出而能深度取向生長
本發明整體而言係關於半導體裝置之製造。詳言之，本發明之實施例係關於具有背側應力引致層之非平面半導體裝置。
對於金屬氧化物半導體(MOS)電晶體裝置而言，一個關鍵的設計參數係在給定的設計電壓下所輸送之電流。此參數通常被稱之為驅動電流或飽和電流(IDsat)。對於驅動電流具有影響的一個因素係通道區域之載子遷移率。在通道區域中之載子遷移率中之增加導致在驅動電流中的增加。在NMOS以及PMOS電晶體中之該載子係分別為電子以及電洞。在NMOS裝置中之通道區域之電子遷移率可以藉由將該區域曝露於單軸拉伸應變而增加。或者，在PMOS裝置中之通道區域之電洞遷移率可以藉由在通道區域上施加單軸壓縮應變而增加。
目前，通道應變可以藉由在源極/汲極(S/D)區域之表面之上磊晶沈積一層或藉由利用與被使用於通道區域之材 料不同之材料來替代S/D區域而被引入裝置中。該應變係由於在層之間產生晶格常數失配所引致。例如，當磊晶沈積層被形成於S/D區域之上時，該磊晶層可以具有與該S/D區域不同之晶格常數。或者，當S/D區域被替代時，該替代S/D區域可以具有與通道區域不同之晶格常數。可以在通道中引致之應變量具有數個限制。可以在通道中引致之應變量係由電晶體之物理結構所限制。關於可以在通道區域中引致之應變量的一個限制係存在於通道區域之下之基板材料中之應變。
102‧‧‧半導體基板
104‧‧‧溝槽隔離氧化物
115‧‧‧S/D區域
116‧‧‧應變引致層
120‧‧‧通道區域
140‧‧‧閘極電極層
140‧‧‧閘極電極
142‧‧‧閘極介電質層
202‧‧‧基板
204‧‧‧溝槽氧化物
216‧‧‧前側應變引致層
220‧‧‧通道區域
240‧‧‧閘極電極
244‧‧‧填充材料
260‧‧‧應變增強開口
302‧‧‧基板
316‧‧‧應變引致層
316‧‧‧前側應變引致層
317‧‧‧背側應變引致層
320‧‧‧通道區域
344‧‧‧填充材料
362‧‧‧應變增強開口
402‧‧‧基板
404‧‧‧溝槽氧化物
415‧‧‧S/D區域
417‧‧‧背側應變引致層
420‧‧‧通道區域
440‧‧‧閘極電極
460‧‧‧應變增強開口
502‧‧‧基板
504‧‧‧溝槽氧化物區域
515‧‧‧S/D區域
517‧‧‧背側應變引致層
520‧‧‧通道區域
560‧‧‧應變增強開口
600‧‧‧中介層
602‧‧‧第一基板
604‧‧‧第二基板
606‧‧‧球狀柵格陣列(BGA)
608‧‧‧金屬互連
610‧‧‧通孔
612‧‧‧穿矽通孔(TSV)
614‧‧‧嵌入裝置
700‧‧‧計算裝置
702‧‧‧積體電路晶粒
704‧‧‧中央處理單元(CPU)
704‧‧‧處理器
706‧‧‧晶粒上記憶體
708‧‧‧通信晶片
710‧‧‧揮發性記憶體
712‧‧‧非揮發性記憶體
714‧‧‧圖形處理單元
716‧‧‧數位信號處理器
720‧‧‧晶片組
722‧‧‧天線
724‧‧‧觸控螢幕顯示器
726‧‧‧觸控螢幕控制器
728‧‧‧電池
730‧‧‧羅盤
732‧‧‧運動協處理器或感測器
734‧‧‧揚聲器
736‧‧‧相機
738‧‧‧使用者輸入裝置
740‧‧‧大量儲存裝置
742‧‧‧加密處理器
744‧‧‧全球定位系統(GPS)裝置
W‧‧‧寬度
圖1A係依照本發明之一實施例之非平面電晶體之一對橫截面示意圖。
圖1B係依照本發明之一實施例之包含在源極/汲極(S/D)區域上之頂側應變引致層之非平面電晶體之一對橫截面示意圖。
圖2A係依照本發明之一實施例在背側露出程序已經回蝕刻基板之一部分之後之非平面電晶體之一對橫截面示意圖。
圖2B係依照本發明之一實施例在應變增強開口被形成於基板中之後之圖2A之一對橫截面示意圖。
圖2C係依照本發明之一實施例在填充材料已經被形成於應變增強開口中之後之圖2B之一對橫截面示意圖。
圖3A係依照本發明之一實施例在背側露出程序已經 回蝕刻基板之一部分且多個應變增強開口被形成於基板中之後之非平面電晶體之一對橫截面示意圖。
圖3B係依照本發明之一實施例在利用應變引致磊晶層來填充該應變增強開口之後之圖3A之一對橫截面示意圖。
圖3C係依照本發明之一實施例在該基板之剩餘部分被移除且填充材料被形成於應變引致磊晶層之間之後之圖3B之一對橫截面示意圖。
圖4A係依照本發明之一實施例在背側露出程序已經回蝕刻該基板之一部分之後之非平面電晶體之一對橫截面示意圖。
圖4B係依照本發明之一實施例在應變增強開口被形成於基板中之後之圖4A之一對橫截面示意圖。
圖4C係依照本發明之一實施例在應變引致磊晶層已經被形成於應變增強開口中之後之圖4B之一對橫截面示意圖。
圖5A係依照本發明之一實施例具有延伸至基板中之S/D區域之非平面電晶體之一對橫截面示意圖。
圖5B係依照本發明之一實施例在背側露出程序已經回蝕刻基板之一部分之後之圖5A之一對橫截面示意圖。
圖5C係依照本發明之一實施例在應變增強開口被形成於基板中之後之圖5B之一對橫截面示意圖。
圖5D係依照本發明之一實施例在應變引致磊晶層已經被形成於應變增強開口中之後之圖5C之一對橫截面示 意圖。
圖6係實施一或多個本發明之實施例之中介層之橫截面示意圖。
圖7係包含依照本發明之一實施例建構之一或多個電晶體之計算裝置之示意圖。
【發明內容與實施方式】
在本文中所描述的係包含半導體裝置以及形成此種半導體裝置之方法之系統。在以下的說明中，繪示性實施方案之各個態樣將使用由熟習此項技術者通常將其工作之實質內容傳達給其他熟習此項技術者所採用之術語來進行描述。然而，對於熟習此項技術者顯而易見的是，本發明可僅以所述之一些態樣來實施。出於解釋之目的，將闡述具體的數字、材料與組態，以便提供對於繪示性實施方案之徹底瞭解。然而，對於熟習此項技術者顯而易見的是，本發明亦可不以該等具體細節來實施。在其他情況下，將省略或簡化習知之特徵，以免模糊繪示性實施方案。
各種操作將以多個分立之操作，依序地以一種最能幫助瞭解本發明之方式來進行描述，然而，描述之順序不應被解釋為暗示與這些操作是必然順序相關的。詳言之，這些操作不一定需要依呈現之順序來執行。
如上所述，該載子遷移率可以藉由在該通道區域引致應變而增加。本發明之實施例包含藉由在電晶體裝置之背側上形成應變引致層及/或藉由移除通道區域形成於其上 之該應變限制半導體基板以在通道中引致應變。如上所述，通道區域下方之該基板的存在係限制可在該通道中被引致之應變量。因此，本發明之實施例可以在電晶體已經被形成之後利用背側露出程序以曝露該電晶體之背側。藉由電晶體之背側露出，本發明之實施例可以移除通道區域下方之半導體基板、源極/汲極(S/D)區域或兩者之組合。額外地，當電晶體下方之半導體基板露出時，亦可以形成應變引致磊晶層以進一步增加在通道中之應變。本發明之實施例亦可包含在電晶體之前側上以及背側上形成應變引致層。
圖1A係不包含應變引致層之非平面電晶體裝置之橫截面示意圖。如在圖1A中所繪示，其中呈現單一之電晶體裝置，但是實施例不被限制於此種組態，且應瞭解複數個電晶體(諸如金屬氧化物半導體場效電晶體(MOSFET或僅MOS電晶體))亦可以被製造於該基板上。在本發明之各種實施例中，該MOS電晶體可以係平面電晶體、非平面電晶體或兩者之組合。一非平面電晶體被呈現於所繪示的實施例中。非平面電晶體包含鰭式FET電晶體(諸如雙閘極電晶體以及三閘極電晶體)，以及包覆環繞或全環繞閘極電晶體(諸如奈米帶以及奈米線電晶體)。
本發明之實施例可以被形成或執行於基板102上(諸如半導體基板)。在一實施例中，半導體基板102可以係使用塊狀矽或絕緣體上矽次結構所形成之結晶基板。在其他實施方案中，半導體基板102可以使用替代材料來形 成，其可或可不與矽結合，其包含(但不限於)鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵、砷化銦鎵、銻化鎵、矽鍺、或其他III-V族或IV族材料之組合。儘管在此描述可以由其來形成該基板之一些材料之實例，但是可以作為將半導體裝置建構於其上之基礎之任何材料係皆落入本發明之精神與範圍內。依照一實施例，溝槽隔離氧化物104可以形成於半導體基板102中。在一實施例中，溝槽隔離氧化物104可以填充在該基板中之溝槽，該溝槽界定MOS電晶體形成於其上之複數個鰭部。依照一實施例，溝槽隔離氧化物104可以係任何適當的氧化物、氮化物或任何其他的絕緣材料。例如，溝槽隔離氧化物104可以係二氧化矽或氧氮化物。
每個MOS電晶體係包含由至少兩層(閘極介電質層142及閘極電極層140)所形成之閘極堆疊，其兩者皆沿著虛線1-1’而被繪示在橫截面圖中。閘極介電質層142可包含一層或層之堆疊。該一或多個層可包含氧化矽、二氧化矽(SiO2)及/或高k值介電材料。該高k值介電材料可包含諸如鉿、矽、氧、鈦、鉭、鑭、鋁、鋯、鋇、鍶、釔、鉛、鈧、鈮、以及鋅之元素。可以被使用在該閘極介電質層中之高k值材料之實例係包含(但不限於)氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭、以及鈮酸鉛鋅。在某些實施例中，當使用高k值材料時，則可在閘極介電質層142上執行一退 火程序以增進其品質。
閘極電極層140被形成於閘極介電質層142上且可以取決於該電晶體是否係PMOS或NMOS電晶體而由至少一種P型功函數金屬或N型功函數金屬所構成。在某些實施方案中，閘極電極層140可以由兩個或更多個金屬層之堆疊所構成，其中一或多個金屬層係功函數金屬層且至少一金屬層係填充金屬層。
對於PMOS電晶體，可以被使用於閘極電極140之金屬包含(但不限於)釕、鈀、鉑、鈷、鎳以及導電金屬氧化物(例如，氧化釕)。P型金屬層將可實現具有介於大約4.9電子伏特與大約5.2電子伏特之間之功函數之PMOS閘極電極之形成。對於NMOS電晶體，可以被使用於閘極電極140之金屬包含(但不限於)鉿、鋯、鈦、鉭、鋁、這些金屬之合金、以及這些金屬之碳化物，諸如碳化鉿、碳化鋯、碳化鈦、碳化鉭以及碳化鋁。N型金屬層將可實現具有介於大約3.9電子伏特與大約4.2電子伏特之間之功函數之NMOS閘極電極之形成。在所繪示的實施例中，閘極電極140可以由「U」形結構所構成，該「U」形結構包含實質上與基板102之表面平行之底部部分以及實質上與基板102之頂部表面垂直之兩個側壁部分。
在本發明之某些實施方案中，可以在圍住該閘極堆疊之該閘極堆疊之相對側邊上形成一對側壁間隔物(未圖示)。該側壁間隔物可以由諸如氮化矽、氧化矽、碳化矽、摻雜有碳之氮化矽以及氮氧化矽之材料來形成。用於 形成側壁間隔物之製程在該技術中係習知的且通常包含沈積及蝕刻製程操作。在一替代性實施方案中，可以使用複數個間隔物對，例如，可以在該閘極堆疊之相對側邊上形成兩對、三對或四對之側壁間隔物。
如業界習知的，S/D區域115可以被形成在該基板中與各個MOS電晶體之該閘極堆疊相鄰。S/D區域115通常使用植入/擴散程序或蝕刻/沈積程序來形成。在植入/擴散之程序中，摻雜劑(諸如硼、鋁、銻、磷或砷)可以係被離子植入至該基板中以形成S/D區域115。接著該離子植入程序之後通常係活化該摻雜劑且使其進一步擴散至該基板中之退火程序。在蝕刻/沈積程序中，基板102可以首先被蝕刻以在S/D區域115之該位置處形成凹部。接著可以執行一磊晶沈積程序以利用被使用來製造S/D區域115之材料來填充該凹部。在某些實施例中，S/D區域115可以使用矽或鍺合金(諸如矽鍺、碳化矽或鍺錫)來製造。在某些實施方案中，該磊晶沈積之矽合金可以利用摻雜劑(諸如硼、砷或磷)來原位摻雜。在進一步之實施例中，該源極及汲極區域可以使用一或多個替代的半導體材料(諸如鍺或III-V族材料或合金)來形成。且在進一步之實施例中，可以使用一或多層之金屬及/或金屬合金以形成該源極及汲極區域。
為了避免不必要地模糊本發明之實施例，互連層以及其他後段製程(BEOL)層從該等圖式省略。然而，熟習該技術者將可瞭解一或多個層間介電質(ILD)可被沈積於該 MOS電晶體之上。該ILD層可以使用由於其在積體電路結構中之適用性所習知的介電質材料(諸如低k值介電質材料)來形成。可以被使用之介電質材料之實例包含(但不限於)二氧化矽(SiO2)、摻雜碳之氧化物(CDO)、氮化矽、有機聚合物(諸如全氟環丁烷或聚四氟乙烯、氟矽酸鹽玻璃(FSG))以及有機矽酸鹽(諸如倍半矽氧烷、矽氧烷、或有機矽酸鹽玻璃)。該ILD層可包含孔或氣隙以進一步降低其介電常數。
現請參考圖1B，其中繪示進一步包含前側應變引致層116之MOS-電晶體。如在本文中所使用的，當應變引致層116被形成於與該BEOL堆疊之該金屬互連件接觸之該S/D區域之表面之上時，則該應變引致層116可以被稱為前側應變引致層116。依照一額外之實施例，被選擇用於應變引致層116之該半導體材料可以具有比S/D區域115之晶格常數更小或更大之晶格常數，取決於是否需要壓縮或拉伸應變。
依照一實施例，當需要更小之晶格常數時，可以增加較小元素之原子百分比。例如，在一實施例中，S/D區域115可以利用第一InxGa1-xAs半導體材料來形成，而應變引致層116可以接著利用第二InxGa1-xAs半導體材料來形成，該第二InxGa1-xAs半導體材料相對於S/D區域115具有較大之元素(銦(In))之較低的原子百分比，及較小元素(諸如鎵(Ga))之較高的原子百分比。藉由實例之方式，S/D區域115可以利用In.53Ga.47As半導體材料來形成，而應 變引致層116可以利用In.25Ga.75As半導體材料來形成。在此種實施例中，所得之介於兩個區域之晶格常數之間之失配係大約2%。鎵(Ga)替代銦(In)係導致具有含有與S/D區域115之晶格類型相同之晶體結構之晶格之應變引致層116，但是其亦具有比S/D區域115更小之平面內晶格常數。應變引致層116之更小的間隔晶格在通道區域120中產生單軸之拉伸應變。同樣地，若在通道區域120中之壓縮應變係所需的，則應變引致層116可以係具有比S/D區域115更大的晶格間隔之半導體材料。
在應變引致層116與S/D區域115之間之晶格常數失配增加時，在通道區域120中之單軸之拉伸應變量係增加的。然而，在應變中之增加可以藉由形成於通道區域120下方之基板102而被限制。因此，本發明之實施例可以利用背側露出程序以移除及/或替代在該MOS電晶體下方之基板102。在圖2A至2C中繪示用於形成此種電晶體裝置之程序。
現請參考圖2A，其中呈現已經被翻轉之MOS電晶體之一對橫截面示意圖。依照一實施例，除了基板202已經被回拋光以曝露溝槽氧化物204之底部表面之外，該MOS電晶體可以係實質上相似於被繪示以及描述於圖1B中之該MOS電晶體。在一實施例中，基板202可以利用化學機械拋光(CMP)程序而被回拋光。除了被形成深入該MOS電晶體被製造於其上之鰭部中之基板202之部分之外，回拋光基板202可以移除實質上全部的基板202。
現請參考圖2B，本發明之實施例可包含形成穿過基板202之剩餘部分之應變增強開口260。應變增強開口260可以曝露通道區域220之底部表面，如在橫截面圖中沿著虛線1-1’所繪示。依照一實施例，應變增強開口260可被形成具有寬度W。在某些實施例中，應變增強開口260之寬度W可以係大約等於或大於閘極電極240之寬度。本發明之額外實施例包含具有橫跨在溝槽氧化物區域204之間之整個距離之寬度W之應變增強開口260。曝露通道區域220之底部係允許由前側應變引致層216在通道區域220中引致壓縮應變被增加。例如，從通道區域220下方移除基板202可以允許待被形成於該S/D區域之上之更厚之前側應變引致層216，或允許與該S/D區域具有更大之晶格失配之前側應變引致層216。
除了允許在通道區域220中被引致之應變增加，應變增強開口260之形成亦可以允許漏電流之減少。MOS電晶體在尺寸上持續縮減，穿過基板202之漏電流可能係愈加關注的問題。因此，額外實施例可以藉由在通道下方形成填充材料而進一步減少漏電流。此一實施例被繪示在圖2C中。依照被繪示在圖2C中之實施例，填充材料244可被沈積至應變增強開口260中。在本發明之某些實施例中，該MOS電晶體之背側可以在填充材料244被沈積之後被拋光(例如，利用CMP程序)，使得填充材料244之表面係與基板202之剩餘部分實質上共平面。依照一實施例，填充材料244可以係任何適當的材料，其具有小於基 板202之剛性的剛性。因此，由於通道區域220下方之材料之剛性減少，所以可以在該通道中引致更多的應變。例如，填充材料可以係氧化物、氮氧化物、多孔間隙填充層間介電質、或多晶矽。在一實施例中，填充材料244可以係與溝槽氧化物材料204相同的氧化物材料。
在另一實施例中，藉由應變引致層所引致之壓縮應變可以藉由形成背側應變引致層(除了或代替前側應變引致層之外)而進一步增強。針對圖3A至3C來繪示及描述用於形成此種實施例之程序。
現請參考圖3A，依照本發明之一實施例，其中呈現具有一對應變增強開口362之MOS電晶體之一對橫截面示意圖。依照一實施例，該MOS電晶體係實質上與在圖2B中所繪示之MOS電晶體相似，除了應變增強開口362之數量及位置不同以外。在應變引致層316之下所形成的S/D區域之表面被曝露，而非曝露通道區域320。應變增強開口362可以各自被形成具有寬度W。該寬度W可以係實質上與該S/D區域相同寬度。額外之實施例可包含具有比該S/D區域之寬度更小之寬度W之應變增強開口362。
現請參考圖3B，依照本發明之一實施例，背側應變引致層317可磊晶生長於應變增強開口362中之該S/D區域之背側之上。背側應變引致層317可以係具有比該S/D區域之晶格常數更大之晶格常數之半導體材料。在一實施例，背側應變引致層317可以係與前側應變引致層316相 同的材料。在通道區域320中所引致之應變之量可以藉由增加背側應變引致層317之厚度來增加。在所繪示之實施例中，背側應變引致層317係大約與基板302之剩餘部分相同厚度。替代性實施例可包含具有比剩餘基板302之厚度更小之厚度之背側應變引致層317。然而，在通道區域320中增加之應變仍被存在於通道區域320下方之基板302所限制。因此，添加背側應變引致層317可不提供在通道中之應變之顯著增加，除非基板302亦被移除。
因此，如在圖3C中所呈現之橫截面視圖中所繪示的，本發明之實施例可以進一步包含移除位在背側應變引致層317之間之基板302之剩餘部分。基板302可以藉由一蝕刻製程而被移除。在某些實施例中，當背側應變引致層317以及基板302係彼此具蝕刻選擇性之材料時，則可以實施用以移除基板302之蝕刻製程而不需要遮罩。如上述，從通道下方移除基板302將導致可以在該通道中被引致之應變的增加。某些實施例亦可以包含將填充材料344沈積於該通道之底部表面之上。如上述，填充材料344之沈積可以減少該漏電流。依照一實施例，填充材料344可以係具有比基板302之剛性小之剛性之任何適當的材料。因此，由於通道區域320下方之材料之剛性減少，所以可以在該通道中引致更多應變。例如，該填充材料可以係氧化物、氮氧化物、多孔間隙填充層間介電質、或多晶矽。
除了在通道中形成壓縮應變之外，本發明之實施例亦可以包含具有拉伸應變通道之MOS電晶體。針對圖4A至 4C來繪示及描述用於形成此種實施例之程序。
現請參考圖4A，其中呈現已經被翻轉之MOS電晶體之橫截面示意圖。依照一實施例，MOS電晶體係實質上與在圖2A中所繪示以及描述之MOS電晶體相似，除了沒有前側應變引致層形成於S/D區域415之上以外。依照一實施例，基板402被回拋光以曝露溝槽氧化物404之底部表面。例如，可以利用CMP程序來回拋光基板402。
現請參考圖4B，本發明之實施例可包含蝕刻穿過基板402之應變增強開口460。應變增強開口460可以曝露通道區域420之底部表面，如在橫截面圖中沿著虛線1-1’所繪示的。依照一實施例，應變增強開口460可以被形成具有寬度W。在某些實施例中，應變增強開口460之寬度W可大約等於或大於閘極電極440之寬度。
現請參考圖4C，背側應變引致層417可以磊晶生長於由應變增強開口460所曝露之通道區域420之上。應變引致層417可以係具有比通道區域420更大之晶格常數之半導體材料以便引致拉伸應變。依照一實施例，應變引致層417之厚度可被控制以在通道區域420中提供所需之應變量。儘管所繪示實施例係沒有包含任何前側應變引致層，但是本發明之實施例亦可以包含前側應變引致層。
在繪示的實施例中，該S/D區域係被繪示為完全地形成於其被形成於其上之該基板上方。然而，實施例不被限制於此種組態。例如，該S/D區域可以延伸至該基板中。具有延伸S/D區域之實施例可以被使用於提供壓縮或拉伸 應變兩者至該通道區域之實施例。繪示延伸S/D區域可係如何被使用以形成拉伸應變通道區域之例示性實施例係針對圖5A至5C來繪示。
現請參考圖5A，其中呈現已經被翻轉之MOS電晶體之橫截面示意圖。依照一實施例，MOS電晶體可以係實質上與在圖1A中所繪示以及描述之MOS電晶體相似，除了S/D區域515係延伸至基板502中以外。在所繪示的實施例中，延伸S/D區域515係延伸至該基板中達一深度E，該深度E係實質上等於溝槽氧化物區域504之深度。在額外實施例中，延伸S/D區域515可以延伸一深度E，該深度E係小於溝槽氧化物區域504之深度。
現請參考圖5B，基板502可被回拋光以曝露溝槽氧化物504之底部表面。依照一實施例，基板502可被回拋光達一深度，該深度係曝露延伸S/D區域515之表面。本發明之實施例可以利用CMP程序來回拋光基板502。
使用延伸S/D區域515係有益的，因為基板502之剩餘部分可以係對於S/D區域515而言具蝕刻選擇性的材料。因此，當基板502之剩餘部分利用蝕刻製程而被移除時，可以不需要蝕刻遮罩。如在圖5C中所繪示的，在材料之間之蝕刻選擇性可以允許應變增強開口560為自對準開口。應變增強開口560可被認為係自對準的，因為應變增強開口560之寬度W可以係實質上等於閘極堆疊之寬度。
現請參考圖5D，背側應變引致層517可以磊晶生長 於應變增強開口560中之通道區域520之上。應變引致層517可以係具有比通道區域更大之晶格常數之半導體材料，以便在通道區域520中引致拉伸應變。依照一實施例，該應變引致層之厚度可被控制以在通道區域520中提供應變之所需量級。儘管所繪示之實施例沒有包含任何前側應變引致層，但是本發明之實施例亦可以包含前側應變引致層。
圖6繪示包含一或多個本發明之實施例之中介層600。中介層600係用以將第一基板602橋接至第二基板604之中介基板。第一基板602可以係例如積體電路晶粒。第二基板604可以係例如記憶體模組、電腦母板、或另一個積體電路晶粒。通常，中介層600之目的係用以將連接部散佈至更寬之間距或將連接部路由至不同的連接部。例如，中介層600可將積體電路晶粒耦合至可以隨後被耦合至第二基板604之球狀柵格陣列(BGA)606。在某些實施例中，第一及第二基板602/604被附接至中介層600之相對側邊。在其他實施例中，第一及第二基板602/604被附接至中介層600之相同側邊。且在進一步之實施例中，三個或更多的基板係藉由中介層600而互相連接。
中介層600可以由環氧樹脂、玻璃纖維強化環氧樹脂、陶瓷材料、或聚合物材料(諸如聚醯亞胺)所形成。在進一步實施方案中，該中介層可以由交替的剛性或可撓性材料所形成，其可包含上述用於使用在半導體基板中之相 同材料，諸如矽、鍺、以及其他III-V族與IV族之材料。
該中介層可包含金屬互連608以及通孔610，包含(但不限於)穿矽通孔(TSV)612。中介層600可以進一步包含嵌入裝置614，包含被動與主動裝置兩者。此種裝置係包含(但不限於)電容器、解耦電容器、電阻器、電感器、熔絲、二極體、變壓器、感測器、及靜電放電(ESD)裝置。更多的複雜裝置亦可以被形成在中介層600上，諸如射頻(RF)裝置、功率放大器、電力管理裝置、天線、陣列、感測器、以及MEMS裝置。
依照本發明之實施例，包含具有背側應變增強開口及/或背側應變引致層之非平面電晶體之裝置、或用於形成在本文中所揭示的此種電晶體之程序，可以被使用在中介層600之製造中。
圖7係繪示依照本發明之一實施例之計算裝置700。計算裝置700可包含若干組件。在一實施例中，這些組件被附接至一或多個母板。在一替代性實施例中，這些組件被製造於單一之系統晶片(SoC)晶粒上而不是母板上。在計算裝置700中之組件係包含(但不限於)積體電路晶粒702以及至少一個通信晶片708。在某些實施方案中，通信晶片708被製造為積體電路晶粒702之部分。積體電路晶粒702可包含CPU 704以及晶粒上記憶體706，其通常被使用為快取記憶體，可以藉由諸如嵌入式DRAM(eDRAM)或自旋轉移力矩記憶體(STTM或STTM-RAM)之技術來提供。
計算裝置700可包含可或可不被實體地且電耦合至該母板或被製造於SoC晶粒中之其他組件。這些其他組件係包含(但不限於)揮發性記憶體710(例如，DRAM)、非揮發性記憶體712(例如，ROM或快閃記憶體)、圖形處理單元714(GPU)、數位信號處理器716、加密處理器742(在硬體中執行加密演算法之專用處理器)、晶片組720、天線722、顯示器或觸控螢幕顯示器724、觸控螢幕控制器726、電池728或其他電源、功率放大器(未圖示)、全球定位系統(GPS)裝置744、羅盤730、運動協處理器或感測器732(其可包含加速計、陀螺儀、以及羅盤)、揚聲器734、相機736、使用者輸入裝置738(諸如鍵盤、滑鼠、觸控筆、以及觸摸板)、以及大量儲存裝置740(諸如硬碟機、光碟(CD)、數位多功能光碟(DVD)等等)。
通信晶片708使無線通信能夠用於將資料轉移進及轉移出計算裝置700。該術語「無線」以及其之衍生文可以被使用以描述其可以藉由使用通過非固態媒體之調變電磁輻射來通信資料之電路、裝置、系統、方法、技術、通信通道等等。該術語未暗示相關聯之裝置不包含任何導線，儘管在一些實施例中其可能沒有。通信晶片708可以實施任何數量之無線標準或協定，包含(但不限於)Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生物，以及任何其他的被指稱為3G、 4G、5G以及更先進的無線協定。計算裝置700可以包含複數個通信晶片708。例如，第一通信晶片708可以專用於較短距離之無線通信(諸如Wi-Fi與藍芽)，而第二通信晶片708可以專用於較長距離之無線通信(諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO以及其他)。
依照本發明之一實施例，計算裝置700之處理器704係包含一或多個裝置，諸如垂直地定向之長通道電晶體。術語「處理器」可指稱處理來自暫存器及/或記憶體之電子資料之任何裝置或裝置之部分以將電子資料轉換成可以被儲存在暫存器及/或記憶體中之其他電子資料。
依照本發明之一實施例，通信晶片708亦可包含一或多個裝置，諸如具有背側應變增強開口及/或背側應變引致層之非平面電晶體。
在進一步之實施例中，裝納於計算裝置700中之另一個組件可以包含一或多個裝置，依照本發明之一實施例，諸如具有背側應變增強開口及/或背側應變引致層之非平面電晶體。
在各種實施例中，計算裝置700可以係膝上型電腦、小型筆記型電腦、筆記型電腦、超輕薄筆記型電腦、智慧型電話、平板電腦、個人數位助理(PDA)、超行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位視訊記錄器。在進一步之實施方案中，計算裝 置700可以係處理資料之任何其他的電子裝置。
本發明之繪示實施方案之以上說明，包含在發明摘要中所描述的內容，並非旨在窮舉或將本發明限制於所揭示之精確形式。儘管在本文中所述之本發明之具體實施方案以及實例係為了繪示性之目的，但是如熟習相關技術者將可瞭解的，在本發明之該範圍內之各種等效修改係可能的。
這些針對本發明之修改可以根據以上之詳細說明來進行。在以下申請專利範圍中所使用之術語，不應被解釋為限制本發明於本說明書及申請專利範圍中所揭示之特定實施方案。相反地，本發明之範圍係完全地由以下之申請專利範圍來判定，其係依照如為了釋義申請專利範圍所確立之原則來進行解釋。
本發明之實施例包含非平面電晶體，包括：半導體基板；第一源極/汲極(S/D)區域，其藉由通道區域而與第二S/D區域分離，其中，該第一S/D區域及該第二S/D區域被形成在該半導體基板之上；閘極堆疊，其被形成在該通道區域之上；及應變增強開口，其被形成穿過該半導體基板，其中，該應變增強開口曝露該通道區域之底部表面。
額外之實施例係包含非平面電晶體，其中，該應變增強開口係由氧化物材料所填充。
額外之實施例係包含非平面電晶體，其中，該應變增強開口延伸於該第一S/D區域及該第二S/D區域下方。
額外之實施例係包含非平面電晶體，進一步包括：前 側應變引致層，其被形成於該第一S/D區域及該第二S/D區域之上。
額外之實施例係包含非平面電晶體，進一步包括：背側應變引致層，其被形成於該S/D區域之底部表面之上。
額外之實施例係包含非平面電晶體，其中，該應變增強開口係由氧化物材料所填充且該氧化物材料之厚度係實質上等於或小於該背側應變引致層之厚度。
額外之實施例係包含非平面電晶體，其中，該前側應變引致層在該通道區域中產生壓縮應變。
額外之實施例係包含非平面電晶體，其中，該第一S/D區域及該第二S/D區域延伸至該半導體基板中。
額外之實施例係包含非平面電晶體，其中，在該第一S/D區域及該第二S/D區域下方之該基板之部分被移除。
額外之實施例係包含非平面電晶體，其中，該應變增強開口係與該第一S/D區域及該第二S/D區域自對準。
額外之實施例係包含非平面電晶體，其中，背側應變引致層被形成以與該應變增強開口中之該通道區域相接觸。
額外之實施例係包含非平面電晶體，其中，拉伸應變被引致於該通道區域中。
本發明之實施例係包含一種形成已應變的電晶體裝置之方法，包括：在半導體基板之上形成非平面金屬氧化物半導體(MOS)電晶體；回拋光該半導體基板之至少一部分；及在該半導體基板中形成應變增強開口，其中，該應 變增強開口曝露該MOS電晶體之至少一通道區域之底部表面。
額外之實施例係包含一種方法，進一步包括：在該應變增強開口中沈積氧化物材料。
額外之實施例係包含一種方法，其中，形成非平面MOS電晶體，包含在第一源極/汲極(S/D)區域及第二S/D區域之表面之上形成應變引致層。
額外之實施例係包含一種方法，進一步包括：在靠近於該應變增強開口之該第一S/D區域及該第二S/D區域之底部表面之上形成背側應變引致層。
額外之實施例係包含一種方法，其中，該應變增強開口曝露第一源極/汲極(S/D)區域及第二S/D區域之底部表面。
額外之實施例係包含一種方法，其中，該非平面MOS電晶體包括延伸至該半導體基板中之第一源極/汲極(S/D)區域及第二S/D區域。
額外之實施例係包含一種方法，其中，形成該應變增強開口包含蝕刻該通道區域下方之該半導體基板，其中，該半導體基板係相對於該第一S/D區域及該第二S/D區域被選擇性地蝕刻。
額外之實施例係包含一種方法，進一步包括：在藉由該應變增強開口所曝露之該通道區域之上形成背側應變引致層。
額外之實施例係包含一種方法，其中，該背側應變引 致層具有之厚度係大約與形成在該非平面MOS電晶體下方之該半導體基板一樣厚。
本發明之實施例包含非平面電晶體，包括：半導體基板；第一源極/汲極(S/D)區域，其藉由通道區域而與第二S/D區域分離，其中，該第一S/D區域及該第二S/D區域被形成在該半導體基板之上，其中，應變引致層被形成於該第一S/D區域及該第二S/D區域之頂部表面之上；閘極堆疊，其被形成在該通道區域之上，其中，該閘極堆疊包括被形成與該通道區域相接觸之閘極介電質及被形成於該閘極介電質之上的閘極電極；應變增強開口，其被形成穿過該半導體基板，其中，該應變增強開口曝露該通道區域之底部表面；及氧化物材料，其填充該應變增強開口。
本發明之額外實施例係包含非平面電晶體，進一步包括：背側應變引致層，其被形成於該第一S/D區域及該第二S/D區域之該背表面之上。
本發明之額外實施例係包含非平面電晶體，其中，該背側應變引致層具有之厚度係大約等於或小於該氧化物材料之厚度。
本發明之額外實施例係包含非平面電晶體，其中，該第一S/D區域及該第二S/D區域延伸至該半導體基板中，且其中，該應變增強開口與該第一S/D區域及該第二S/D區域自對準。
202‧‧‧基板
204‧‧‧溝槽氧化物
216‧‧‧前側應變引致層
220‧‧‧通道區域
240‧‧‧閘極電極
244‧‧‧填充材料

Claims (25)

  1. 一種非平面電晶體，包括：半導體基板，其具有第一表面及與該第一表面相對之第二表面；第一源極/汲極(S/D)區域，其藉由通道區域而與第二S/D區域分離，其中，該第一S/D區域及該第二S/D區域被形成在該半導體基板之該第一表面之上；閘極堆疊，其被形成在該通道區域之上；及應變增強開口，其被形成在該第一表面與該第二表面之間完全地穿過該半導體基板之厚度，其中，該應變增強開口曝露該通道區域之底部表面。
  2. 如申請專利範圍第1項之非平面電晶體，其中，該應變增強開口係由氧化物材料填充。
  3. 如申請專利範圍第1項之非平面電晶體，其中，該應變增強開口延伸於該第一S/D區域及該第二S/D區域下方。
  4. 如申請專利範圍第1項之非平面電晶體，其進一步包括：前側應變引致層，其被形成於該第一S/D區域及該第二S/D區域之上。
  5. 如申請專利範圍第4項之非平面電晶體，其進一步包括：背側應變引致層，其被形成於該S/D區域之底部表面之上。
  6. 如申請專利範圍第5項之非平面電晶體，其中，該應變增強開口係由氧化物材料所填充且該氧化物材料之厚度係實質上等於或小於該背側應變引致層之厚度。
  7. 如申請專利範圍第4項之非平面電晶體，其中，該前側應變引致層在該通道區域中產生壓縮應變。
  8. 如申請專利範圍第1項之非平面電晶體，其中，該第一S/D區域及該第二S/D區域延伸至該半導體基板中。
  9. 如申請專利範圍第8項之非平面電晶體，其中，在該第一S/D區域及該第二S/D區域下方之該基板之部分被移除。
  10. 如申請專利範圍第8項之非平面電晶體，其中，該應變增強開口係與該第一S/D區域及該第二S/D區域自對準。
  11. 如申請專利範圍第1項之非平面電晶體，其中，背側應變引致層被形成以與該應變增強開口中之該通道區域相接觸。
  12. 如申請專利範圍第11項之非平面電晶體，其中，拉伸應變被引致於該通道區域中。
  13. 一種形成已應變的電晶體裝置之方法，包括：在半導體基板之上形成非平面金屬氧化物半導體(MOS)電晶體，其中該非平面MOS電晶體包括第一S/D區域、第二S/D區域及通道區域，該半導體基板具有第一表面及與該第一表面相對之第二表面，以及該第一S/D區域及該第二S/D區域被設置在該半導體基板之該第一表面 之上；回拋光該半導體基板之至少一部分；及形成應變增強開口，其在該第一表面與該第二表面之間完全地穿過該半導體基板之厚度，其中，該應變增強開口曝露該MOS電晶體之至少一通道區域之底部表面。
  14. 如申請專利範圍第13項之方法，其進一步包括：在該應變增強開口中沈積氧化物材料。
  15. 如申請專利範圍第13項之方法，其中，形成非平面MOS電晶體包含在該第一源極/汲極(S/D)區域及該第二S/D區域之表面之上形成應變引致層。
  16. 如申請專利範圍第15項之方法，其進一步包括：在靠近於該應變增強開口之該第一S/D區域及該第二S/D區域之底部表面之上形成背側應變引致層。
  17. 如申請專利範圍第13項之方法，其中，該應變增強開口曝露該第一源極/汲極(S/D)區域及該第二S/D區域之底部表面。
  18. 如申請專利範圍第13項之方法，其中，該第一源極/汲極(S/D)區域及該第二S/D區域延伸至該半導體基板中。
  19. 如申請專利範圍第18項之方法，其中，形成該應變增強開口包含蝕刻該通道區域下方之該半導體基板，其中，該半導體基板係相對於該第一S/D區域及該第二S/D區域被選擇性地蝕刻。
  20. 如申請專利範圍第13項之方法，其進一步包括： 在藉由該應變增強開口所曝露之該通道區域之上形成背側應變引致層。
  21. 如申請專利範圍第20項之方法，其中，該背側應變引致層具有之厚度係大約與形成在該非平面MOS電晶體下方之該半導體基板一樣厚。
  22. 一種非平面電晶體，包括：半導體基板；第一源極/汲極(S/D)區域，其藉由通道區域而與第二S/D區域分離，其中，該第一S/D區域及該第二S/D區域被形成於該半導體基板之上，其中，應變引致層被形成於該第一S/D區域及該第二S/D區域之頂部表面之上；閘極堆疊，其被形成於該通道區域之上，其中，該閘極堆疊包括被形成與該通道區域相接觸之閘極介電質及被形成於該閘極介電質之上的閘極電極；應變增強開口，其被形成穿過該半導體基板，其中，該應變增強開口曝露該通道區域之底部表面；及氧化物材料，其填充該應變增強開口。
  23. 如申請專利範圍第22項之非平面電晶體，其進一步包括：背側應變引致層，其被形成於該第一S/D區域及該第二S/D區域之背表面之上。
  24. 如申請專利範圍第23項之非平面電晶體，其中，該背側應變引致層具有之厚度係大約等於或小於該氧化物 材料之厚度。
  25. 如申請專利範圍第22項之非平面電晶體，其中，該第一S/D區域及該第二S/D區域延伸至該半導體基板中，且其中，該應變增強開口與該第一S/D區域及該第二S/D區域自對準。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017052630A1 (en) * 2015-09-25 2017-03-30 Intel Corporation Wrap-around source/drain method of making contacts for backside metals
US20230207623A1 (en) * 2021-12-24 2023-06-29 Intel Corporation Epi barrier aligned backside contact

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030148584A1 (en) * 2000-12-29 2003-08-07 Brian Roberds Technique to obtain high mobility channels in MOS transistors by forming a strain layer on an underside of a channel
US20110241073A1 (en) * 2010-03-30 2011-10-06 International Business Machines Corporation Structure for self-aligned silicide contacts to an upside-down fet by epitaxial source and drain

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3708288B2 (ja) * 1997-05-23 2005-10-19 松下電器産業株式会社 電機子コイルの巻線機とその巻線機による巻線方法
US8324660B2 (en) * 2005-05-17 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US7572712B2 (en) * 2006-11-21 2009-08-11 Chartered Semiconductor Manufacturing, Ltd. Method to form selective strained Si using lateral epitaxy
KR101818556B1 (ko) * 2009-07-15 2018-01-15 퀄컴 인코포레이티드 이면측 바디 연결을 가진 반도체-온-절연체
US9496227B2 (en) * 2009-07-15 2016-11-15 Qualcomm Incorporated Semiconductor-on-insulator with back side support layer
US20110215376A1 (en) * 2010-03-08 2011-09-08 International Business Machines Corporation Pre-gate, source/drain strain layer formation
US8492235B2 (en) * 2010-12-29 2013-07-23 Globalfoundries Singapore Pte. Ltd. FinFET with stressors
KR20120136672A (ko) 2011-06-09 2012-12-20 삼성전자주식회사 반도체 소자의 제조 방법
KR101865754B1 (ko) 2011-07-01 2018-06-12 삼성전자주식회사 반도체 장치 및 그 제조 방법
US8647937B2 (en) 2012-06-26 2014-02-11 Globalfoundries Singapore Pte. Ltd. Deep depleted channel MOSFET with minimized dopant fluctuation and diffusion levels
CN103280459B (zh) * 2013-05-17 2016-10-05 电子科技大学 具有深槽结构的图形化应变nmos器件及其制作方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030148584A1 (en) * 2000-12-29 2003-08-07 Brian Roberds Technique to obtain high mobility channels in MOS transistors by forming a strain layer on an underside of a channel
US20110241073A1 (en) * 2010-03-30 2011-10-06 International Business Machines Corporation Structure for self-aligned silicide contacts to an upside-down fet by epitaxial source and drain

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