TWI783918B - 用於ｉｇｚｏ非平面裝置之環繞且導電之金屬氧化物接點的製造技術 - Google Patents

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傑克 卡瓦萊羅斯
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Abstract

本發明的實施例包含非平面InGaZnO(IGZO)電晶體及此等裝置的形成方法。在實施例中，IGZO電晶體可包含基板和形成於基板之上的IGZO鰭部。實施例可包含源極接點和汲極接點，其係形成鄰接於IGZO鰭部之一個以上的表面。除此之外，實施例可包含形成在源極接點與汲極接點之間的閘極電極，閘極電極可與IGZO層被閘極電介質所分開。在實施例中，IGZO電晶體為finfet電晶體。在另一實施例中，IGZO電晶體為奈米線或奈米帶電晶體。本發明的實施例也可包含形成於積體電路晶片之後段製程(BEOL)堆疊中的非平面IGZO電晶體。

Description

用於IGZO非平面裝置之環繞且導電之金屬氧化物接點的製造技術
本發明之實施例係屬於半導體裝置和處理領域，特別是有關包含非平面銦-鎵-鋅-氧化物(IGZO)電晶體的半導體裝置及此類裝置的形成方法。
近來，用於電晶體應用之非晶InGaZnO(a-IGZO)半導體的使用一直增加，使用上的增加由於此類裝置之幾個令人滿意的電氣和製造特性而被驅動，例如，a-IGZO電晶體典型上以高的能帶間隙、高的遷移率、低的溫度處理相容性、和低的製造成本為特徵。目前，包含a-IGZO半導體之電晶體的主要使用為在發光二極體(LED)和有機LED(OLED)應用上，a-IGZO電晶體典型上被使用於主動矩陣型顯示器以便控制顯示器的像素。為了符合主動矩陣型顯示器所需要的電氣性能規格，a-IGZO電晶體被製造成為具有大閘極長度的大平面電晶體。
因為該等電晶體(相較於積體電路(IC)晶片等 等中所使用的電晶體)的相對尺寸目前並非重要關鍵，所以在顯示技術上a-IGZO的使用係特別有利。確切而言，大平面電晶體典型上當被使用於主動矩陣型顯示器時並不會產生問題。然而，隨著像素尺寸持續減小，可能需要縮減a-IGZO電晶體的尺寸。除此之外，a-IGZO電晶體的大尺寸限制了此類裝置在尺寸並非主要考量之應用的使用。例如，目前可供使用之大的a-IGZO電晶體在IC上會占用太多的晶片面積(real estate)而無成本效益。
a-IGZO電晶體之尺寸的縮減也使電氣特性劣化，例如，隨著尺寸減小，平面a-IGZO電晶體愈來愈受苦於不想要的短通道效應(諸如，高的漏洩電流)。除此之外，平面a-IGZO電晶體的尺寸縮減降低了驅動電流。除此之外，平面a-IGZO電晶體的尺寸縮減受苦於高的功率損耗和整體縮減的裝置性能。
本發明的實施例包含非平面InGaZnO(IGZO)電晶體及此等裝置的形成方法。在實施例中，IGZO電晶體可包含基板和形成於基板之上的IGZO鰭部。實施例可包含源極接點和汲極接點，其係形成鄰接於IGZO鰭部之一個以上的表面。除此之外，實施例可包含形成在源極接點與汲極接點之間的閘極電極，閘極電極可與IGZO層被閘極電介質所分開。在實施例中，IGZO電晶體為finfet電晶體。在另一實施例中，IGZO電晶體為奈米線或奈米帶電晶體。本發明的實施例也可包含形成於積體電路晶片之後段製程(BEOL)堆疊中的非平面IGZO電晶體。
105‧‧‧基板
106‧‧‧電介質層
107‧‧‧經圖案化的硬遮罩層
124‧‧‧源極接點
125‧‧‧介面層
126‧‧‧汲極接點
128‧‧‧閘極電極
132‧‧‧閘極功函數層
140‧‧‧a-IGZO鰭部
141‧‧‧a-IGZO層
142‧‧‧閘極電介質層
147‧‧‧鰭部堆疊
148‧‧‧a-IGZO層
149‧‧‧犧牲層
155‧‧‧假性閘極電極
156‧‧‧間隔件
159‧‧‧犧牲部位
171‧‧‧側面
172‧‧‧側面
173‧‧‧頂面
180‧‧‧第二電介質層
181‧‧‧第一電介質層
194‧‧‧替換源極接點
196‧‧‧替換汲極接點
1000‧‧‧中介層
1002‧‧‧第一基板
1004‧‧‧第二基板
1006‧‧‧球柵陣列(BGA)
1008‧‧‧金屬互連
1010‧‧‧通孔
1012‧‧‧矽穿孔(TSV)
1014‧‧‧嵌入式裝置
1100‧‧‧計算裝置
1102‧‧‧積體電路晶粒
1104‧‧‧中央處理單元
1106‧‧‧晶粒上記憶體
1108‧‧‧通訊晶片
1110‧‧‧揮發性記憶體
1112‧‧‧非揮發性記憶體
1114‧‧‧繪圖處理單元
1116‧‧‧數位信號處理器
1120‧‧‧晶片組
1122‧‧‧天線
1124‧‧‧觸控螢幕顯示器
1126‧‧‧觸控螢幕控制器
1128‧‧‧電池
1130‧‧‧羅盤
1132‧‧‧運動協同處理器或感測器
1134‧‧‧揚聲器
1136‧‧‧相機
1138‧‧‧使用者輸入裝置
1140‧‧‧大量儲存裝置
1142‧‧‧加密處理器
1144‧‧‧全球定位系統(GPS)裝置
圖1A係依據本發明之實施例，繪示具有形成於基板之上的a-IGZO層之基板的剖面示圖。
圖1B係依據本發明之實施例，繪示在遮罩層被沉積於a-IGZO層之上並且被圖案化之後，圖1A中之基板的剖面示圖。
圖1C係依據本發明之實施例，繪示在遮罩層被用來蝕刻a-IGZO鰭部並且第一電介質被形成於相鄰鰭部之間後，圖1B中之基板的剖面示圖。
圖2A係依據本發明之實施例，繪示在氧化物已被凹陷並且假性閘極電極被形成於鰭部之上後，圖1C中之該等鰭部的其中一個鰭部之平面示圖。
圖2B係依據本發明之實施例，繪示圖2A之沿直線B-B’的剖面示圖。
圖2C係依據本發明之實施例，繪示圖2A之沿直線C-C’的剖面示圖。
圖2D係依據本發明之實施例，繪示圖2A之沿直線D-D’的剖面示圖。
圖3A係依據本發明之實施例，繪示在源極和汲極接點被沉積和圖案化之後，並且第二電介質被形成於第一電介質之上後，圖2A中之鰭部的平面示圖。
圖3B係依據本發明之實施例，繪示圖3A之沿直線B-B’的剖面示圖。
圖3C係依據本發明之實施例，繪示圖3A之沿直線 C-C’的剖面示圖。
圖3D係依據本發明之實施例，繪示圖3A之沿直線D-D’的剖面示圖。
圖4A係依據本發明之實施例，繪示在假性閘極電極被去除上後，圖3A中之鰭部的平面示圖。
圖4B係依據本發明之實施例，繪示圖4A之沿直線B-B’的剖面示圖。
圖4C係依據本發明之實施例，繪示圖4A之沿直線C-C’的剖面示圖。
圖4D係依據本發明之實施例，繪示圖4A之沿直線D-D’的剖面示圖。
圖5A係依據本發明之實施例，繪示在閘極電極、功函數金屬、和填充金屬已被沉積於鰭部之上後，圖4A中之鰭部的平面示圖。
圖5B係依據本發明之實施例，繪示圖5A之沿直線B-B’的剖面示圖。
圖5C係依據本發明之實施例，繪示圖5A之沿直線C-C’的剖面示圖。
圖5D係依據本發明之實施例，繪示圖5A之沿直線D-D’的剖面示圖。
圖6A係依據本發明之實施例，繪示在填充金屬、功函數金屬、和閘極電極已被凹陷之後，圖5A中之鰭部的平面示圖。
圖61B係依據本發明之實施例，繪示圖6A之沿直線B-B’的剖面示圖。
圖6C係依據本發明之實施例，繪示圖6A之沿直線C-C’的剖面示圖。
圖6D係依據本發明之實施例，繪示圖6A之沿直線D-D’的剖面示圖。
圖7A係依據本發明之實施例，繪示在介面層被沉積於鰭部之上並且源極接點和汲極接點已被沉積該介面層之上後，圖2A中之鰭部的平面示圖。
圖7B係依據本發明之實施例，繪示圖7A之沿直線B-B’的剖面示圖。
圖7C係依據本發明之實施例，繪示圖7A之沿直線C-C’的剖面示圖。
圖7D係依據本發明之實施例，繪示圖7A之沿直線D-D’的剖面示圖。
圖8A係依據本發明之實施例，繪示在源極接點和汲極接點已被沉積該鰭部之上後，包含a-IGZO和犧牲材料之交替層之鰭部的平面示圖。
圖8B係依據本發明之實施例，繪示圖8A之沿直線B-B’的剖面示圖。
圖8C係依據本發明之實施例，繪示圖8A之沿直線C-C’的剖面示圖。
圖8D係依據本發明之實施例，繪示圖8A之沿直線D-D’的剖面示圖。
圖8E係依據本發明之實施例，繪示沿著具有間隔件之a-IGZO奈米線電晶體的鰭部方向的剖面示圖。
圖8F係依據本發明之實施例，繪示在源極接點和汲 極接點已被去除之後，圖8E的剖面示圖。
圖8G係依據本發明之實施例，繪示在源極和汲極區域中的犧牲層已被去除之後，圖8F的剖面示圖。
圖8H係依據本發明之實施例，繪示在替換源極和汲極接點被形成於源極和汲極區域中之a-IGZO層的表面周圍之後，圖8G的剖面示圖。
圖9A係依據本發明之實施例，繪示在源極接點和汲極接點被沉積該鰭部之上後，類似於圖2A中所繪示之鰭部的鰭部之平面示圖，其添加有間隔件被形成而鄰接於該假性閘極電極。
圖9B係依據本發明之實施例，繪示圖9A之沿直線B-B’的剖面示圖。
圖9C係依據本發明之實施例，繪示圖9A之沿直線C-C’的剖面示圖。
圖9D係依據本發明之實施例，繪示圖9A之沿直線D-D’的剖面示圖。
圖10係繪示施行本發明的一或多個實施例之中介層(interposer)的剖面示圖。
圖11係計算裝置的示意圖，其包含依據本發明之實施例所建立的一或多個電晶體。
本文中所述者為包含半導體裝置之系統和該半導體裝置的形成方法，該半導體裝置包含具有環繞的源極和汲極接點之非平面IGZO電晶體。在下面的說明中，繪示之施行的各種態樣將利用習於此技藝者所共同使用的 術語來做說明，以將其工作的實質傳達給其他習於此技藝者。然而，對於習於此技藝者將會很明顯的是，僅用所述之態樣的部分態樣即可實行本發明。為了解說目的，特定的數量、材料及組態被提出以便提供繪示之施行的透徹了解。然而，對於習於此技藝者將會很明顯的是，可在沒有該等特定的細節下實行本發明。在其他實例中，眾所周知的特徵被省略或簡化以便不使繪示之施行的混淆。
各種操作將依序以最有助於瞭解本發明的方式而被說明為多個分離的操作，然而，說明的順序不應該被建構成隱含這些操作有必要的順序依賴性。特別是，這些操作不需要按照出現的順序來予以實施。
如同上面所注意到的，a-IGZO材料具有將使得它們對於超越顯示技術以外的應用而言為理想的候選者之電氣特性。因為a-IGZO電晶體可被形成於任何所想要的表面之上(亦即，對於沉積a-IGZO而言不需要結晶基板)，非平面a-IGZO電晶體可被集成於晶片中的任何位置內。除此之外，由於低溫處理(例如，在約400℃以下)被使用來沉積a-IGZO，所以本發明之實施例可包含形成電晶體於具有低的熱預算之層中，除了以低溫處理而被形成之外，還被形成於任何基板上的組合，讓a-IGZO電晶體能夠被集成於後段製程(BEOL)堆疊內。因此，a-IGZO材料可被用來構成用於高電壓、低漏洩後端電晶體的邏輯應用。因為BEOL堆疊中的晶片面積不像晶片之半導體層上的晶片面積一樣地昂貴，所以這是特別有利的。
然而，如同上面所注意到的，a-IGZO電晶體的 尺寸縮減並不是沒有缺點的。降低漏洩電流並且保持驅動電流的其中一個方式為將a-IGZO電晶體製作成為非平面電晶體，非平面電晶體中閘控表面之數量的增加提供更優於通道的電氣控制。因此，可避免上面所述的尺寸縮放問題(諸如，增加的漏洩電流)且同時保持可接受的驅動電流。
儘管如此，非平面電晶體也產生了幾個它們自己的問題。例如，在傳統的非平面電晶體設計上，諸如鰭式場效電晶體(finfet)、奈米線(nanowire)、或奈米帶(nanoribbon)設計，用於源極和汲極接點的接觸面積隨著鰭部之高度的增加而仍然保持實質是恆定的。確切而言，至少部分地藉由增加的接觸電阻而使驅動電流隨著鰭部高度之增加的縮放無效。此外，a-IGZO電晶體已經具有可歸因於源極和汲極接點中a-IGZO之本徵寬的頻帶間隙和低的摻雜劑濃度之高的接觸電阻。因此，本發明的實施例包含非平面a-IGZO電晶體，其包含環繞的源極和汲極接點以便使介於a-IGZO材料與源極/汲極接點之間的接觸面積介面達最大。藉由增大介面面積，有更高量的電流擴散之可能，且因此，裝置的總接觸電阻可被減少。
本發明的實施例包含程序流程，該等程序流程可被用來形成各式各樣的非平面a-IGZO電晶體，一個如此的程序流程參照圖1A至6D而被繪示和說明於下。
現在參考圖1A，其顯示依據本發明之實施例，繪示包含基板105和形成於基板105之上的a-IGZO層141之裝置的剖面示圖。本發明的施行可被形成或實施於基板(諸如，半導體基板)之上。除此之外，由於在下面 將做更詳細說明的低溫處理操作，本發明的實施例包含使用任何基板材料。在一個實施例中，基板105可為BEOL堆疊中的層間電介質(ILD)，例如，ILD基板可使用以它們在積體電路結構中的適用性而著稱的電介質材料來予以形成，諸如，低k電介質材料。可被使用於基板105之電介質材料的範例包含但不限於二氧化矽(SiO2)、摻雜碳的氧化物(CDO)、氮化矽、諸如全氟環丁烷或聚四氟乙烯的有機聚合物、氟矽玻璃(FSG)、和諸如矽倍半氧烷、矽氧烷、或有機矽玻璃的有機矽酸鹽，ILD層可包含小孔或氣隙以進一步減小它們的介電常數。其他實施例可包含基板105，其為典型上被使用於顯示技術中之玻璃基板或任何其他的剛性基板。本發明的實施例也可包含聚合基板105，聚合基板105可為剛性或可撓性材料，形成a-IGZO電晶體於可撓性基板105上在設計上提供甚至更大的自由度，並且可將適合於使用者之穿戴式裝置(例如，手錶、生醫感測器、等等)上包含有a-IGZO電晶體納入考量。在一個施行中，基板105可為使用大塊矽或絕緣體上矽次結構所形成的結晶基板。在其他施行中，該半導體基板可使用替用材料來予以形成，其可與或可不與矽相結合，替用材料包含但不限於鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵、砷化鎵銦、碲化鎵、或者III-V族或IV族材料的其他組合。雖然由其可形成基板105之材料的些許範例被敘述於本文中，但是可用作為半導體裝置可被建立於其上之基礎的任何材料落在本發明的精神和範疇之內。
a-IGZO層141可為任何所想要的厚度，例如，針對a-IGZO層141所選擇的厚度可視後續所形成之鰭部需要為多高以便提供所想要的電氣特性而定。在實施例中，a-IGZO層140可用低溫製程來予以沉積，例如，a-IGZO層140可用不超過約400℃的製程來予以沉積。在實施例中，a-IGZO層140可用物理氣相沉積(PVD)製程(例如，濺鍍)、化學氣相沉積(CVD)製程、或原子層沉積(ALD)製程來予以沉積。
依據本發明的實施例，電介質層106可為和基板105相同的材料。其他實施例可包含使用和基板105不同的材料之電介質層。在本發明的一些實施例中，蝕刻停止層(未顯示出)可被形成在基板105與電介質層106之間。
現在參考圖1B，其顯示依據本發明之實施例，繪示在經圖案化的硬遮罩層107被沉積於a-IGZO層141之上後，該裝置的剖面示圖。依據實施例，經圖案化的硬遮罩層107可被形成於鰭部想要被形成於其處的a-IGZO層141部位。
現在參考圖1C，其顯示依據本發明之實施例，繪示在a-IGZO層141被圖案化而形成a-IGZO鰭部140之後，該裝置的剖面示圖。在實施例中，硬遮罩層107在蝕刻製程期間可遮蔽部分該a-IGZO層141以免被蝕刻，例如，鰭部140可用各向異性蝕刻(諸如，電漿乾式蝕刻製程)來予以形成。依據實施例，第一電介質層181 可被沉積在鰭部140之間，例如，第一電介質層181可為淺溝槽隔離(STI)。
現在參考圖2A至2D，平面繪示圖及沿著直線B-B’、C-C’、和D-D’之相對應的剖面繪示圖顯示在硬遮罩被去除、電介質層181被凹陷、和假性閘極電極155被形成於鰭部140之上後，依據本發明之實施例的該裝置。依據實施例，電介質層181可用任何適合的蝕刻製程(諸如，濕式蝕刻製程)來予以凹陷，電介質層181被凹陷的量將界定鰭部140將受閘極所控制的部位。在電介質層181被凹陷之後，假性閘極電極155可被形成於鰭部140之上。如圖2B所繪示者，假性閘極電極接觸鰭部140的側壁和頂面。在實施例中，假性閘極電極可以毯式沉積(blanket deposition)製程來予以形成，而後以蝕刻製程來予以界定，如同習於此技藝者所已知的。在實施例中，假性閘極電極155可為對a-IGZO鰭部140有蝕刻選擇性的任何材料。依據實施例，在假性閘極電極155被形成之後，使鰭部140之一部分的側壁171,172和頂面173暴露出。
現在參考圖3A至3D，平面繪示圖及沿著直線B-B’、C-C’、和D-D’之相對應的剖面繪示圖顯示在源極接點124和汲極接點126被形成於鰭部140的部分之上後，依據本發明之實施例的該裝置。依據本發明的實施例，源極接點124和汲極接點126接觸鰭部140的多個表面，例如，圖3C繪示除了鰭部140的頂面173之外，源 極接點124還與鰭部140的側壁171及172直接接觸。雖然沒有任何示圖是針對汲極接點126而被提出者，但是要領會到，除了頂面173之外，汲極接點126也可與側壁171及172直接接觸(如圖3D所示)。在鰭部140的多個表面中形成源極和汲極接點124/126讓接觸電阻能夠增加，這是因為介於這兩層之間的界面面積增加之故。介於這兩層之間的界面面積之增加允許更大程度的電流擴散。此外，要領會到隨著鰭部的高度增加，介於源極和汲極接點124/126與鰭部140間之界面的表面積也增加。確切而言，依據本發明的實施例，可避免如上所述之習知接點所遭遇之縮減的問題。
除了增加介於源極和汲極接點124/126與鰭部140間之界面的表面積之外，本發明的實施例可使用不同的材料或材料處理，其也可使裝置的接觸電阻減小。依據實施例，接點124/126可為金屬材料或導電氧化物。在一個實施例中，當基板105為呈BEOL堆疊形式的層時，源極接點124和汲極接點126可為用來形成BEOL堆疊中之互連線和通孔(未顯示出)之相同的導電材料。舉例來說，導電材料可為銅、鎢、鋁、鈦、或其任何合金，其他實施例可包含諸如銦-錫-氧化物(ITO)或銦-鋅-氧化物(IZO)的導電氧化物。
除了材料選擇之外，經由一或多個材料處理可進一步減少接觸電阻。例如，典型上，更潔淨的表面相較於更骯髒的表面將產生更低的接觸電阻。確切而言，在 形成源極接點124和汲極接點126之前，任何潔淨製程可被用來潔淨鰭部140的表面。例如，潔淨製程可包含在半導體處理中所使用之典型的潔淨製程，諸如濕式潔淨或電漿潔淨。除此之外，本發明的實施例可藉由以減少接觸電阻之摻雜劑來摻雜鰭部140(例如，以離子佈植)來改善鰭部140的接觸電阻。
依據實施例，源極接點124和汲極接點126可藉由導電材料的毯式沉積，繼之以圖案化操作來予以形成。例如，用於接點124/126的導電材料可用任何適合的製程來予以沉積，諸如PVD、CVD、ALD、等等。在實施例中，最大的處理溫度可被保持在約400℃之下。確切而言，用來形成接點124/126的處理可被使用於諸如BEOL堆疊之半導體裝置之對溫度敏感的層。在導電材料被沉積之後，源極接點124和汲極接點126可以用任何適合的製程來予以圖案化，諸如，微影圖案化製程。依據實施例，在源極接點124和汲極接點126被形成之後，本發明的實施例可包含形成第二電介質層180於第一電介質層181的露出部分之上。
替換實施例可包含在形成源極接點124和汲極接點126之前，先形成第二電介質層181。在此等實施例中，第二電介質層181可先被毯式沉積，而後被研磨回到具有實質上與假性電極155之頂面共平面的頂面。之後，接點開口可被形成通過第二電介質層180以使鰭部140暴露出。依據實施例，接點開口具有比鰭部更寬的寬 度，以便讓導電材料能夠接觸鰭部140的側壁171及172。
在所繪示的實施例中，源極接點124的頂面係顯示為形成在第二電介質層180的頂面之下。然而，本發明的實施例並不限於此等組態。例如，源極接點124可具有實質上與第二電介質層180之頂面共平面的頂面。在此種實施例中，源極接點124、汲極接點126、第二電介質層180的頂面、和假性電極155之頂面實質上可以彼此皆共平面。例如，此種裝置可被形成於當用來形成接點124/126的導電材料被沉積入經由第二電介質層180所形成的開口之中，任何負載過多的導電材料然後可被回研磨(polished back)而使得所有的平面實質上皆共平面。
按照圖形的順序先跳至圖7A至10D，在回到用以形成非平面a-IGZO電晶體的處理流程之前，將先繪示和說明本發明之可被用來形成源極和汲極接點的其他實施例。
現在參照圖7A至7D，平面繪示圖及沿著直線B-B’、C-C’、和D-D’之相對應的剖面繪示圖顯示在源極接點124和汲極接點126被形成該鰭部140的部分之上後，依據本發明之實施例的該裝置。圖7A至7D中所繪示之裝置實質上類似於圖3A至3D中所繪示之裝置，除了源極接點124和汲極接點126藉由界面層125而與鰭部140的表面隔開之外。依據實施例，在形成源極接點124和汲極接點126之前，界面層125可先被沉積於鰭部140 之上，沉積製程可導致界面層125也被形成在裝置的其他表面之上。例如，界面層可被形成與第一電介質層181相接觸。除此之外(雖然未顯示出)，當第二電介質層係形成於源極和汲極接點124/126的形成之前時，界面層也可沿著第二電介質層180的側壁而被形成，如上所述。
依據本發明之實施例，界面層125可藉由提供高度保形(conformal)界面於鰭部140與接點124/126之間而使裝置的接觸電阻減小。例如，當鰭部140的表面並非原子級地平整時，沿著該表面的形貌(topography)可防止材料之間的連續接觸(以原子等級)。例如，由於用來從a-IGZO層140形成a-IGZO鰭部140的蝕刻製程，側壁171及172可具有增加的表面粗糙度。確切而言，高度保形的界面層125可作用來使任何形貌整平，並且提供改善的界面於鰭部140的表面與源極接點124和汲極接點126之間。
在實施例中，高度保形的界面層125可使用ALD製程來予以沉積，ALD製程可提供具有少於10nm之厚度的層，並且提供與鰭部140上的表面粗糙度一致的能力。舉例而言，界面層125可為可以被保形地沉積的任何導電材料，諸如，保形的導電氧化物材料、半導體材料、或金屬材料。
除了改善材料間的機械接觸之外，界面層125也可被用來增加表面的傳導性(conductivity)。例如，導電氧化物，諸如InZnO。在界面層125被形成之後，源極接 點124和汲極接點126可使用任何適合的沉積製程來予以沉積，諸如上面所述者。然後，用來形成非平面a-IGZO電晶體的處理操作可繼續進行如下參照圖4A至6D所述的處理。
現在參照圖8A至8D，平面繪示圖及沿著直線B-B’、C-C’、和D-D’之相對應的剖面繪示圖顯示在源極接點124和汲極接點126被形成該鰭部140的部分之上後，依據本發明之實施例的該裝置。圖8A至8D中所繪示之裝置實質上類似於圖3A至3D中所繪示之裝置，除了圖3A的a-IGZO鰭部140被鰭部堆疊147所取代之外。依據實施例，鰭部堆疊147可包含一或多個a-IGZO層148和犧牲層149的交替層，此種實施例可有用於形成奈米線或奈米帶裝置。例如，鰭部堆疊147可以用實質上和下面將參照圖4A至6D所述者相同的方式來予以處理，另外添加了從鰭部堆疊147在假性電極155之下的部分中選擇性地去除犧牲層149的蝕刻製程。確切而言，閘極電介質、閘極功函數金屬、和(如果a-IGZO層148之間的間隙係足夠大的話)閘極電極可以被完全地形成在a-IGZO層148的所有表面周圍，以形成奈米線或奈米帶電晶體。
現在參照圖8E，顯示依據本發明實施例之a-IGZO奈米線裝置的剖面繪示圖。在所繪示的實施例中，顯示在犧牲層149於通道區域中的部分已被去除並且閘極電極/功函數金屬128/132被沉積在a-IGZO奈米線148的 表面周圍之後的鰭部堆疊147，其類似於圖8A至8D中的鰭部堆疊147。除此之外，圖8E中所繪示的實施例包含形成鄰接於閘極電極128的間隔件156。依據實施例，源極接點124和汲極接點126可為類似於上面在圖8A至8D中所述之環繞式接點的環繞式接點。雖然環繞式組態相對於僅接觸頂面之接點提供減小的接觸電阻，但是本發明的實施例可藉由在源極和汲極區域中形成完全包圍住a-IGZO奈米線148的環繞式接點而使接觸電阻甚至更大程度地減小。
現在參照圖8F，顯示依據本發明實施例在源極接點124和汲極接點126被去除後之a-IGZO奈米線裝置的剖面繪示圖。例如，可以用對用於該等接點之材料有選擇性的蝕刻製程來去除源極接點124和汲極接點126。
現在參照圖8G，顯示依據本發明實施例在犧牲層149被去除後之a-IGZO奈米線裝置的剖面繪示圖。例如，可使用選擇性地去除犧性層149且同時留下a-IGZO層148實質上未改變的濕式蝕刻。舉例來說，水中的H2O2混合物可被用來蝕刻掉選擇性地在a-IGZO層148之上的犧牲層149(例如，a-Ge)。因此，a-IGZO層148在源極和汲極區域中的全部表面可被暴露出。要領會到，間隔件156提供防止整個犧牲層被蝕刻掉的遮罩。例如，犧牲部位159可留在原處，犧牲部位159的存在防止閘極電極128被後續形成的替換閘極源極和汲極接點所短路。因此，較厚的間隔件156可提供給較強健的裝置並且提供更 高的產量(yield)，例如，濕式蝕刻可能不是各向異性的，而且犧牲部位159在間隔件之下的部分也可以被蝕刻。
現在參照圖8H，顯示在替換源極接點194和汲極接點196係形成於a-IGZO層148的表面周圍後之a-IGZO奈米線裝置的剖面繪示圖。依據實施例，替換源極接點194和汲極接點196可為任何適合的導電材料，諸如，類似於上面所述者的導電氧化物。在實施例中，替換源極和汲極接點194/196可包含形成與a-IGZO層148直接相接觸的界面層和填充於界面層周圍的填充金屬，類似於上面所述的實施例。
在上面所繪示之實施例的部分實施例中，假性閘極電極155並不包含側壁間隔件，然而，實施例並不限於此等組態。例如，側壁間隔件可選項地用任何適合的材料或製程來予以形成。假性閘極電極155上側壁間隔件的使用將參照圖9A至9D來做更詳細的說明。
現在參照圖9A至9D，平面繪示圖及沿著直線B-B’、C-C’、和D-D’之相對應的剖面繪示圖顯示在源極接點124和汲極接點126被形成該鰭部140的部分之上後，依據本發明之實施例的該裝置。圖9A至9D中所繪示之裝置實質上類似於圖3A至3D中所繪示之裝置，除了沿著假性電極155的側壁而形成間隔件156之外。如圖9D所繪示者，間隔件155防止源極接點124和汲極接點126直接接觸假性電極155的側壁。當後續形成的閘極電介質層不夠厚到足以提供源極/汲極接點124/126與閘極電 極之間的電隔離時，本發明之實施例可使用間隔件155。確切而言，間隔件156提供電晶體的導電組件間之額外的電緩衝。
依據實施例，側壁間隔件156係可形成自諸如氮化矽、氧化矽、碳化矽、摻雜有碳的氮化矽、和氧氮化矽等的材料，用以形成側壁間隔件156的製程在該項技藝中係眾所周知的，而且通常包含沉積及蝕刻製程步驟。在交替的實施例中，可使用多個間隔件對，例如，兩對、三對、或四對的側壁間隔件156可被形成於閘極堆疊的相反側上。在源極接點124和汲極接點126被形成鄰接於間隔件156之後，用來形成非平面a-IGZO電晶體的處理流程然後可繼續進行進行如下參照圖4A至6D所述的處理。
現在回到主處理流程，圖4A至4D提供在假性閘極電極155被去除之後，依據本發明之實施例的該裝置之平面繪示圖及沿著直線B-B’、C-C’、和D-D’之相對應的剖面繪示圖。要領會到，在此所繪示的裝置為實質上類似於圖3A至3D中所繪示之裝置。然而，要領會到，下面的製程操作可以被用來從參照圖7A至9D所繪示和說明之裝置的任一者來形成非平面a-IGZO電晶體。
在實施例中，假性閘極電極155可以用蝕刻製程來予以去除，該蝕刻製程選擇性地去除假性閘極電極155，而沒有實質地去除源極接點124、汲極接點126、或a-IGZO鰭部140的部位，假性閘極電極155的去除形成 源極接點124與汲極接點126之間的開口106。依據實施例，開口使鰭部140之將用作為電晶體之通道區域的部位暴露出。
現在參照圖5A至5D，平面繪示圖及沿著直線B-B’、C-C’、和D-D’之相對應的剖面繪示圖顯示在閘極電介質層142、閘極功函數層132、和閘極電極128被形成之後，依據本發明之實施例的該裝置。在實施例中，閘極電介質層142可接觸a-IGZO鰭部140之一個以上的表面，例如，沿著鰭部之寬度的剖面繪示圖繪示出閘極電介質層142接觸a-IGZO鰭部140的側壁表面171/172和a-IGZO鰭部140的頂面173。依據實施例，閘極電介質層142可包含一個層或者層的堆疊，該一或多個層可包含氧化矽(SiO2)及/或高k的電介質材料，可被使用於閘極電介質層之高k材料的範例包含但不限於氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭、和鈮酸鉛鋅。在有些實施例中，當使用高k材料時，可對閘極電介質層142實施退火製程以改善其品質。注意到，沿著源極接點124和汲極接點126之側壁所形成之閘極電介質層142之部位的厚度可用作為間隔件，其讓上面所述之假性閘極電極155上能夠選項性地省略側壁間隔件。
在實施例中，閘極功函數層132和閘極電極128可為任何適合的導電材料，例如，閘極功函數層132 可為功函數金屬，被用來形成閘極電極128的導電材料可由至少一個P型功函數金屬或N型功函數金屬組成，取決於該電晶體為PMOS或NMOS電晶體。在有些實施例中，閘極電極128可閘極電極128可由兩個以上的金屬層之堆疊組成，其中，一或多個金屬層為功函數金屬層，而且至少一個金屬層為填充金屬層。本發明的實施例包含低溫沉積製程，例如，導電材料可以用PVD製程(諸如，濺鍍)、CVD製程、ALD製程、或該等製程的任何組合來予以沉積。例如，功函數層132可為用ALD製程所沉積之相對薄的層，而且閘極電極的填充金屬可以用較快速的沉積製程(諸如，PVD)來予以沉積。如圖5B所示，閘極電極128可由「U」形結構組成，其包含實質上平行於基板105之表面的底部部位和實質上垂直於基板105之頂面的兩個側壁部位。因此，本發明的實施例包含閘極電極128，其控制沿著一個以上的表面之通道奈米線152。
對於PMOS電晶體而言，可被使用於閘極電極128的金屬包含但不限於釕、鈀、鉑、鈷、鎳，以及例如氧化釕的導電金屬氧化物，P型金屬層將致使PMOS閘極電極能夠形成有介於約4.9eV與約5.2eV之間的功函數。對於NMOS電晶體而言，可被使用於閘極電極128的金屬包含但不限於鉿、鋯、鈦、鉭、鋁、這些金屬的合金，以及這些金屬的碳化物，諸如碳化鉿、碳化鋯、碳化鈦、碳化鉭、及碳化鋁，N型金屬層將致使NMOS閘極電極能夠形成有介於約3.9eV與約4.2eV之間的功函數。
現在參照圖6A至6D，平面繪示圖及沿著直線B-B’、C-C’、和D-D’之相對應的剖面繪示圖顯示在閘極電極128、閘極功函數層132、和閘極電介質層142被凹陷之後，依據本發明之實施例的該裝置。從源極接點124和汲極接點126的表面之上去除過量的導電材料128和132使閘極電極128和閘極功函數層132電隔離。此外，要領會到，所使用之處理操作讓自我對準的導電材料128得以形成。因此，不需要圖案化製程以形成對齊於通道之上的閘極電極。除此之外，閘極電介質層142之形成於源極接點124和汲極接點126的頂面之上的部位可以被去除。依據實施例，可以用任何適合的凹陷製程來去除來自閘極功函數層132、閘極電極128、和閘極電介質層142之過量的導電材料，例如，凹陷製程可包含一或多個蝕刻製程及/或CMP製程。
在完成平坦化製程之後，本發明之實施例可繼續另一電介質層的形成。例如，當電晶體被形成在BEOL堆疊中時，下一個互連層可被直接形成於電晶體的頂面之上。此外，因為a-IGZO並不需要結晶基板以便被沉積，所以BEOL堆疊的下一層可包含直接形成在圖6A中所繪示之電晶體上方之額外的以a-IGZO為基礎的電晶體。
圖10繪示包含本發明之一或多個實施例的中介層1000。中介層1000為用來將第一基板1002橋接至第二基板1004的中介(intervening)基板，第一基板1002 可為例如積體電路晶粒，第二基板1004可為例如記憶體模組、電腦主機板、或另一積體電路晶粒。通常，中介層1000的目的係用以使連接伸展至更寬的程度，或者將連接重定路線至不同的連接。例如，中介層1000可將積體電路晶粒耦合至球柵陣列(BGA)1006，而球柵陣列(BGA)1006隨後可被耦合至第二基板1004。在有些實施例中，第一和第二基板1002/1004係附接至中介層1000的同一側。而且在其他實施例中，三個以上的基板可經由中介層1000而互連。
中介層1000可由環氧樹脂、玻璃纖維強化環氧樹脂、陶瓷材料、或諸如聚醯亞胺之聚合物材料所形成。在其他施行中，中介層1000可由交替的剛性和可撓性材料所形成，其可包含和上述使用於半導體基板中之材料相同的材料，諸如矽、鍺、和其他的III-V族及IV族材料。
中介層1000可包含金屬互連1008和通孔1010，其包含但不限於矽穿孔(TSV)1012，中介層1000可另包含嵌入式裝置1014，其包含被動和主動裝置兩者，此等裝置包含但不限於電容器、電阻器、電感器、熔絲(fuse)、二極體、變壓器、感測器、和靜電放電(ESD)裝置，諸如射頻(RF)裝置、功率放大器、電力管理裝置、天線、陣列、感測器、和MEMS裝置等更複雜的裝置也可被形成於中介層1000上。
依據本發明之實施例，包含具有環繞的源極 和汲極接點之非平面a-IGZO電晶體的設備，或用來形成在本文中所揭示之此等裝置的處理器可被使用於中介層1100的製作中。
圖11繪示依據本發明的一個實施例之計算裝置1100。計算裝置1100可包含許多組件，在一個實施例中，這些組件係附接至一或多個主機板。在替換實施例中，這些組件係製作於單一系統單晶片(SoC)晶粒上，而在非主機板上。計算裝置1100中的組件包含但不限於積體電路晶粒1102和至少一個通訊晶片1108。在有些施行中，通訊晶片1108係製作成為積體電路晶粒1102的部分，積體電路晶粒1102可包含CPU 1104以及晶粒上(on-die)記憶體1106(其常常被用做為快取記憶體)，其可藉由諸如嵌入式DRAM(eDRAM)或自旋轉移力矩記憶體(STTM或STTM-RAM)等技術來提供。
計算裝置1100可包含可或可不被實體且電性地耦合至主機板或者被製作於SoC晶粒內的其他組件，這些其他組件包含但不限於揮發性記憶體1110(例如，DRAM)、非揮發性記憶體1112(例如，ROM或快閃記憶體)、繪圖處理單元1114(GPU)、數位信號處理器1116、加密處理器1142(例如，執行硬體內之密碼演算法的專用處理器)、晶片組1120、天線1122、顯示器或觸控螢幕顯示器1124、觸控螢幕控制器1126、電池1128或其他電源、功率放大器(未顯示出)、全球定位系統(GPS)裝置1144、羅盤1130、運動協同處理器或感測器1132(其可包 含加速計、陀螺儀、和羅盤)、揚聲器1134、相機1136、使用者輸入裝置1138(諸如鍵盤、滑鼠、觸控筆、和觸控板)、大容量儲存裝置1140(諸如硬碟機、光碟(CD)、數位影音光碟(DVD)、等等)。
通訊晶片1108致使無線通訊以供資料的轉移能夠往來於計算裝置1100，術語「無線」及其衍生詞可被用來描述電路、裝置、系統、方法、技術、通訊頻道等等，其可透過經由非固態媒體之調變的電磁輻射的使用來通訊資料，該術語並不隱含相關裝置並未含有任何導線，儘管在有些實施例中它們可能含有導線。通訊晶片1108可施行許多無線標準或協定的任一者，其包含但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生物，以及被命名為3G、4G、5G、及往後的任何其他無線協定。計算裝置1100可包含多個通訊晶片1108。例如，第一通訊晶片1108可專用於諸如Wi-Fi及藍芽的較短範圍的無線通訊，並且第二通訊晶片1108可專用於較長範圍的無線通訊，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、和其它者。
計算裝置1100的處理器1104包含一或多個裝置，諸如依據本發明之實施例，具有環繞的源極和汲極接點的非平面a-IGZO電晶體。術語「處理器」可指任何 裝置或裝置之處理來自暫存器及/或記憶體之電子資料以將該電子資料轉變成可被儲存於暫存器及/或記憶體中之其他電子資料的部分。
通訊晶片1108也可包含一或多個裝置，諸如依據本發明之實施例，具有環繞的源極和汲極接點的非平面a-IGZO電晶體。
在其他施行中，收納於計算裝置1100內之另一組件可含有一或多個裝置，諸如依據本發明之實施例，具有環繞的源極和汲極接點的非平面a-IGZO電晶體，或者用來形成此等裝置的處理器。
在各種施行中，計算裝置1100可為膝上型電腦、小筆電、筆記型電腦、超級筆電、智慧型電話、平板電腦、個人數位助理(PDA)、超級移動式PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、攜帶型音樂播放器、或數位錄影機。在其他施行中，計算裝置300可包含任何其他可處理資料的電子裝置。在各種施行中，計算裝置1100可為處理資料的任何其他電子裝置。
本發明之所繪示出的施行之上述說明，包含發明摘要中所述者，並不打算是詳盡無漏的或者將本發明限定在所揭示之準確不差的形式。雖然本發明之特定施行及其範例在本文中做例示性的說明，但是各種之等同的修正在本發明的範疇中係可能的，如同習於相關技藝者將確認者。
這些修正鑒於上述詳細說明可被做成於本發明，下面之申請專利範圍中所用的術語不應被建構成將本發明限定於說明書和申請專利範圍中所揭示的特定施行。反而是，本發明的範疇係要由下面之申請專利範圍來予以完整地決定，其係依據所建立之申請專利範圍詮釋的原則來予以建構的。
一種半導體裝置，包括：基板；形成於該基板之上的InGaZnO(IGZO)鰭部；形成鄰接於該IGZO鰭部之一個以上表面的源極接點；形成鄰接於該IGZO鰭部之一個以上表面的汲極接點；以及形成在該源極接點與該汲極接點之間的閘極電極，其中，該閘極電極和該IGZO層被閘極電介質所分開。
如申請專利範圍第1項之半導體裝置，其中，該源極接點和該汲極接點係鄰接於該IGZO鰭部之側壁面和該IGZO鰭部之頂面。
如申請專利範圍第2項之半導體裝置，其中，該源極接點和該汲極接點直接接觸該IGZO鰭部。
如申請專利範圍第2項之半導體裝置，另包括：位於該IGZO鰭部與該源極和該汲極接點之間的介面層。
如申請專利範圍第1項之半導體裝置，其中，該IGZO鰭部包含IGZO材料和犧牲材料的一或多個交替層。
如申請專利範圍第1項之半導體裝置，其 中，該源極和該汲極接點與該閘極電極被至少該閘極電介質所分開。
如申請專利範圍第6項之半導體裝置，其中，該源極和該汲極接點與該閘極電極被至少該閘極電介質及間隔件所分開。
如申請專利範圍第1項之半導體裝置，其中，該源極和該汲極接點包括導電氧化物。
如申請專利範圍第8項之半導體裝置，其中，該導電氧化物為銦-錫-氧化物(ITO)或銦-鋅-氧化物(IZO)。
如申請專利範圍第1項之半導體裝置，其中，該源極和該汲極接點包括半導體材料。
如申請專利範圍第1項之半導體裝置，其中，該基板為電介質層。
如申請專利範圍第11項之半導體裝置，其中，該電介質層為積體電路晶片之後段製程(BEOL)堆疊中的層。
一種形成非平面InGaZnO(IGZO)電晶體之方法，包括：形成第一層於基板上，其中，該第一層包含IGZO；圖案化該第一層而形成鰭部；形成假性閘極電極於該鰭部之上；形成源極接點和汲極接點於該假性閘極電極的相反側上，其中，該源極和該汲極接點係鄰接於該鰭部之一個以上的表面；去除該假性閘極電極；形成閘極電介質層於該IGZO的露出部位上；以及形成閘極電極於該 閘極電介質層之上。
如申請專利範圍第13項之方法，其中，形成該源極接點和該汲極接點包括：形成電介質層於該鰭部之上；圖案化該電介質層而形成接點開口，其中，該等接點開口具有比該鰭部之寬度更寬的寬度；以及沉積導電材料於該等接點開口中。
如申請專利範圍第14項之方法，另包括：在沉積該導電材料之前先沉積導電介面層於該等接點開口中，其中，該導電介面層與該鰭部的該等表面一致。
如申請專利範圍第15項之方法，其中，該導電介面層係以原子層沉積製程來予以沉積的。
如申請專利範圍第13項之方法，其中，該源極和該汲極接點包括導電氧化物。
如申請專利範圍第17項之半導體裝置，其中，該導電氧化物為銦-錫-氧化物(ITO)或銦-鋅-氧化物(IZO)。
如申請專利範圍第13項之半導體裝置，其中，該源極和該汲極接點包括半導體材料。
如申請專利範圍第13項之方法，其中，該第一層包含與多個IGZO層呈交替圖案的多個犧牲材料層。
如申請專利範圍第20項之方法，另包括：在形成該閘極電介質層之前先去除該等犧牲材料層之形成在該源極區域與該汲極區域之間的部分。
如申請專利範圍第13項之方法，其中，該源 極接點和該汲極接點係形成鄰接於該IGZO鰭部之側壁面和該IGZO鰭部之頂面。
如申請專利範圍第22項之半導體裝置，其中，該源極接點和該汲極接點直接接觸該IGZO鰭部。
如申請專利範圍第13項之方法，另包括：沿著該假性閘極電極的側壁而形成間隔件。
如申請專利範圍第13項之方法，其中，該基板為積體電路晶片之後段製程(BEOL)堆疊中的電介質層。
105‧‧‧基板
141‧‧‧a-IGZO層

Claims (17)

  1. 一種半導體裝置，包括：基板；形成於該基板之上的InGaZnO(IGZO)鰭部；形成鄰接於該IGZO鰭部之一個以上表面的源極接點，其中，該源極接點係鄰接於該IGZO鰭部之側壁面和該IGZO鰭部之頂面；形成鄰接於該IGZO鰭部之一個以上表面的汲極接點，其中，該汲極接點係鄰接於該IGZO鰭部之側壁面和該IGZO鰭部之頂面；形成在該源極接點與該汲極接點之間的閘極電極，其中，該閘極電極和該IGZO層被閘極電介質所分開；以及位於該IGZO鰭部與該源極接點和該汲極接點之間的介面層。
  2. 如請求項1之半導體裝置，其中，該源極接點和該汲極接點直接接觸該IGZO鰭部。
  3. 如請求項1之半導體裝置，其中，該IGZO鰭部包含IGZO材料和犧牲材料的一或多個交替層。
  4. 如請求項1之半導體裝置，其中，該源極接點和該汲極接點與該閘極電極被至少該閘極電介質所分開。
  5. 如請求項4之半導體裝置，其中，該源極接點和該汲極接點與該閘極電極被至少該閘極電介質及間隔件所分開。
  6. 如請求項1之半導體裝置，其中，該源極接點和該汲極接點包括導電氧化物。
  7. 如請求項6之半導體裝置，其中，該導電氧化物為銦-錫-氧化物(ITO)或銦-鋅-氧化物(IZO)。
  8. 如請求項1之半導體裝置，其中，該源極接點和該汲極接點包括半導體材料。
  9. 如請求項1之半導體裝置，其中，該基板為電介質層。
  10. 如請求項9之半導體裝置，其中，該電介質層為積體電路晶片之後段製程(BEOL)堆疊中的層。
  11. 一種形成非平面InGaZnO(IGZO)電晶體之方法，包括：形成第一層於基板上，其中，該第一層包含IGZO；圖案化該第一層而形成鰭部； 形成假性閘極電極於該鰭部之上；形成源極接點和汲極接點於該假性閘極電極的相反側上，其中，該源極接點和該汲極接點係鄰接於該鰭部之一個以上的表面，其中，該源極接點和該汲極接點係鄰接於該IGZO鰭部之側壁面和該IGZO鰭部之頂面，其中，形成該源極接點和該汲極接點包括：形成電介質層於該鰭部之上；圖案化該電介質層而形成接點開口，其中，該等接點開口具有比該鰭部之寬度更寬的寬度；以及沉積導電材料於該等接點開口中；去除該假性閘極電極；形成閘極電介質層於該IGZO的露出部位上；形成閘極電極於該閘極電介質層之上；以及在沉積該導電材料之前先沉積導電介面層於該等接點開口中，其中，該導電介面層與該鰭部的該等表面一致。
  12. 如請求項11之方法，其中，該導電介面層係以原子層沉積製程來予以沉積的。
  13. 如請求項11之方法，其中，該源極接點和該汲極接點包括導電氧化物。
  14. 如請求項13之方法，其中，該導電氧化物為銦-錫-氧化物(ITO)或銦-鋅-氧化物(IZO)。
  15. 如請求項11之方法，其中，該源極接點和該汲極接點包括半導體材料。
  16. 如請求項11之方法，其中，該第一層包含與多個IGZO層呈交替圖案的多個犧牲材料層。
  17. 如請求項16之方法，另包括：在形成該閘極電介質層之前先去除該等犧牲材料層之形成在該源極區域與該汲極區域之間的部分。
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