CN104137228A - 具有环绕式接触部的纳米线结构 - Google Patents

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Abstract

本发明描述了具有环绕式接触部的纳米线结构。例如，纳米线半导体器件包括设置于衬底上方的纳米线。沟道区设置于所述纳米线中。所述沟道区具有长度以及与该长度正交的周边。栅极电极堆叠体包围所述沟道区的整个周边。一对源极区和漏极区设置于所述沟道区的两侧上的纳米线中。所述源极区和漏极区中的一个具有与所述沟道区的长度正交的周边。第一接触部完全包围所述源极区的周边。第二接触部完全包围所述漏极区的周边。

Description

具有环绕式接触部的纳米线结构
技术领域
本发明的实施例涉及纳米线半导体器件的领域，尤其涉及具有环绕式接触部的纳米线结构的领域。
背景技术
在过去几十年中，集成电路中的特征的缩放已经成为不断壮大的半导体产业背后的驱动力。缩放到越来越小的特征能够在半导体芯片的有限的面积上增大功能单元的密度。例如，缩小晶体管尺寸允许在芯片上并入更大数量的存储器设备，实现具有更大的容量的产品的制造。然而，对于越来越大容量的驱动来说并不是没有问题。对每个器件的性能进行优化的必要性变得越发显著。
随着微电子器件尺寸缩放超过15纳米(nm)节点，保持迁移率提高和短沟道控制在器件制造中提供了挑战。用于制造器件的纳米线提供了改进的短沟道控制。例如，硅锗(SixGe1-x)纳米线沟道结构(其中x<0.5)在相当大的Eg处提供了迁移率增大，其结构适合于在利用较高电压运行的许多常规的产品中使用。此外，硅锗(SixGe1-x)纳米线沟道(其中x>0.5)在较低Egs处提供迁移率增大(例如，适合用于移动/手持领域中的低电压产品)。
已经尝试了许多不同的技术来改进晶体管的外部电阻(Rext)，所述技术包括改进的接触金属、增大的掺杂剂活性以及半导体与接触金属之间的降低的势垒。然而，仍然需要减小Rext的领域中的显著改进。
发明内容
本发明的实施例包括具有环绕式接触部的纳米线结构。
在实施例中，纳米线半导体器件包括设置于衬底上方的纳米线。沟道区设置于纳米线中。沟道区具有长度以及与该长度正交的周边。栅极电极堆叠体包围沟道区的整个周边。一对源极区和漏极区设置于沟道区的两侧上的纳米线中。所述源极区和漏极区中的每一个具有与沟道区的长度正交的周边。第一接触部完全包围源极区的周边。第二接触部完全包围漏极区的周边。
在另一个实施例中，半导体器件包括设置于衬底上方的多条垂直堆叠的纳米线。所述纳米线中的每一条包括设置于纳米线中的分立的沟道区，该沟道区具有长度以及与该长度正交的周边。纳米线中的每一条还包括设置于沟道区的两侧上的纳米线中的一对分立的源极区和漏极区。所述源极区和漏极区中的每一个具有与沟道区的长度正交的周边。栅极电极堆叠体包围每一个沟道区的整个周边。包括了一对接触部。这对接触部中的第一接触部完全包围每一个源极区的周边，并且这对接触部中的第二接触部完全包围每一个漏极区的周边。
在另一个实施例中，制造纳米线半导体器件的方法包括在衬底上方形成纳米线。在纳米线中形成沟道区，该沟道区具有长度和以及该长度正交的周边。形成包围沟道区的整个周边的栅极电极堆叠体。在沟道区的两侧上的纳米线中形成一对源极区和漏极区，这对源极区和漏极区中的每一个具有与沟道区的长度正交的周边。形成一对接触部，这对接触部中的第一接触部完全包围源极区的周边，并且这对接触部中的第二接触部完全包围漏极区的周边。
附图说明
图1A示出根据本发明的实施例的基于纳米线的半导体结构的三维截面视图。
图1B示出根据本发明的实施例沿着a-a’轴截取的图1A的基于纳米线的半导体结构的截面源极/漏极视图。
图1C示出根据本发明的实施例的沿着b-b’轴截取的图1A的基于纳米线的半导体结构的截面沟道视图。
图2A示出根据本发明的实施例的另一基于纳米线的半导体结构的截面源极/漏极视图。
图2B示出根据本发明的实施例的图2A的基于纳米线的半导体结构的截面沟道视图。
图3A示出根据本发明的实施例的另一基于纳米线的半导体结构的截面源极/漏极视图。
图3B示出根据本发明的实施例的图3A的基于纳米线的半导体结构的截面沟道视图。
图4A示出根据本发明的实施例的另一个基于纳米线的半导体结构的截面源极/漏极视图。
图4B示出根据本发明的实施例的图4A的基于纳米线的半导体结构的截面沟道视图。
图4C示出根据本发明的实施例的图4A的叠加在沟道视图上的源极/漏极视图。
图5示出根据本发明的实施例的基于纳米线的半导体结构的截面间隔体视图。
图6A-6E示出根据本发明的实施例的表示制造纳米线半导体器件的方法中的各种操作的三维截面视图。
图7示出根据本发明的一种实施方式的计算装置。
具体实施方式
描述了具有环绕式接触部的纳米线结构。在下文的描述中，为提供对本发明的实施例的深入理解而阐述了大量的具体细节，例如具体的集成和材料体系。对于本领域技术人员来说显而易见的是，可以在没有这些具体细节的情况下实践本发明的实施例。在其它实例中，为了不必要地混淆本发明的实施例，没有具体描述诸如集成电路设计布局之类的公知的特征。此外，应该理解的是，附图中所示的各种实施例是说明性的表示，并且不必按比例绘制。
本文中描述了具有改进的(减小的)接触电阻的纳米线结构以及制造这种例如具有环绕式接触部的结构的方法。本发明的一个或多个实施例涉及用于改进(通过增大)纳米线器件的源极区和漏极区中的接触面积、或通过取向管理来改进源极或漏极和接触部势垒、或二者的方法。总的来说，可以通过减小接触电阻来改进器件性能，而通过增大接触面积或者减小金属与半导体之间的势垒来减小接触电阻。
在实施例中，纳米线结构设置有接触区(例如，在源极区和漏极区中)，该接触区有利地与纳米线的数量成比例。例如，在一个实施例中，基于纳米线的结构具有环绕每条线的接触区，为相同的间距提供大的接触面积。还提供了制造这种结构的方法。在一个实施例中，纳米线器件包含至具有<111>或<110>取向的半导体的接触部。由于在这种情况下减小了金属与半导体之间的势垒，所以这种器件的接触电阻可以表明显著的改进。
更具体地，一个或多个实施例包括单个或多个纳米线结构，形成该纳米线结构，从而(1)接触部环绕源极区和漏极区以使得接触面积最大化，(2)与源极区和漏极区相比，沟道中的线的几何形状是独立调整的，以使沟道与源极或漏极接触面积最优化，或(3)既实现(1)又实现(2)。
可以采用多种方法来制造包含具有<111>或<110>表面取向的源极和漏极的纳米线器件。在实施例中，这种表面取向改进了金属与半导体之间的势垒，并且可以通过例如以下方法来制造：(1)利用较大纳米线半径开始制造并且利用选择取向的蚀刻来提供<111>面，(2)外延沉积诸如硅或硅锗之类的半导体材料来提供<111>面，(3)沉积并蚀刻以提供<111>面，或(4)利用<110>晶圆表面取向开始制造，以提供由<110>硅制造纳米线接触部的大部分的情况。以下更详细地描述这种实施例。
总的来说，本文中描述的一种或多种方法可以用于通过减小器件的接触电阻来改进基于纳米线的器件中的驱动电流。如以下在实施例中所示出的，这可以通过增大接触面积、减小金属/半导体势垒、或通过这二者来实现。在一个实施例中，提供了器件架构，从而相较于纳米线结构的沟道面积，使其接触面积最大化，并且提供了制造这种器件的方法。在实施例中，本文中所描述的器件结构以及它们的制造方法可以有助于沟道和接触部直径各自的最优化。另外，在实施例中，提供了适用于制造适合于在<111>或<110>硅与接触金属之间开发较低势垒的结构的方法。
图1A示出根据本发明的实施例的基于纳米线的半导体结构的三维截面视图。图1B示出了沿着a-a’轴截取的图1A的基于纳米线的半导体结构的截面源极/漏极视图。图1C示出了沿着b-b’轴截取的图1A的基于纳米线的半导体结构的截面沟道视图。
参考图1A，半导体器件100包括设置于衬底102上方的一条或多条垂直堆叠的纳米线(104组)。本文中的实施例针对单线器件和多线器件。作为示例，出于说明的目的而示出了具有纳米线104A、104B和104C的基于三条纳米线的器件。为了便于描述，将纳米线104A用作示例，其中描述集中在纳米线中的一条纳米线上。应该理解的是，一旦描述了一条纳米线的性质，则基于多条纳米线的实施例针对每一条纳米线可以具有相同的性质。
纳米线104中的每一条纳米线包括设置于纳米线中的沟道区106。沟道区106具有长度(L)。参考图1C，沟道区还具有与长度(L)正交的周边(Pc)。参考图1A和1C，栅极电极堆叠体108包围沟道区106中的每一个沟道区的整个周边(Pc)。栅极电极堆叠体108包括栅极电极以及设置于沟道区106与栅极电极(未示出)之间的栅极电介质层。沟道区是分立的，因为其在没有诸如下层衬底材料或上层沟道制造材料之类的任何居间材料的情况下，被栅极电极堆叠体108完全包围。因此，在具有多条纳米线104的实施例中，纳米线的沟道区106相对于彼此也是分立的。
纳米线104中的每一条纳米线还包括设置于沟道区106的两侧上的纳米线中的源极区和漏极区110和112。参考图1B，源极区/漏极区110/112具有与沟道区104的长度(L)正交的周边(Psd)。参考图1A和1B，一对接触部114包围源极区/漏极区110/112中的每一个的整个周边(Psd)。源极区/漏极区110/112是分立的，因为它们在没有诸如下层衬底材料或上层沟道制造材料之类的任何居间材料的情况下，被接触部114完全包围。因此，在具有多条纳米线104的实施例中，纳米线的源极区/漏极区110/112相对于彼此也是分立的。
再次参考图1A，在实施例中，半导体器件100还包括一对间隔体116。间隔体116设置于栅极电极堆叠体108与一对接触部114之间。在实施例中，尽管未描绘，但是纳米线104的源极区/漏极区110/112是围绕每个区域的周边(Psd)均匀掺杂的。在一个这种实施例(也未示出)中，掺杂层设置于源极区/漏极区110/112与接触区114之间的源极区/漏极区110/112的每一个上，并且完全包围源极区/漏极区110/112中的每一个的周边。在特定的这种实施例中，掺杂层是硼掺杂的硅锗层，例如，用于PMOS器件。在另一个特定的这种实施例中，掺杂层是磷掺杂的硅层，例如，用于NMOS器件。
衬底102可以由适合于半导体器件制造的材料组成。在一个实施例中，衬底102包括下部体衬底，其由可以包括但不限于硅、锗、硅锗或第Ⅲ-Ⅴ族化合物半导体材料之类的材料的单晶组成。上部绝缘体层设置于所述下部体衬底上，所述上部绝缘体层由可以包括但不限于二氧化硅、氮化硅或氮氧化硅的材料组成。因此，可以从起始的绝缘体上硅衬底制造结构100。替代地，结构100直接从体衬底形成，并且局部氧化用于在以上所述的上部绝缘体层的位置形成电绝缘部分。在另一个替代的实施例中，结构100直接从体衬底形成，并且掺杂用于在其上形成电隔离的有源区，例如纳米线。在一个这种实施例中，第一纳米线(即，接近衬底)是omega-FET型结构的形式。
在实施例中，如下所述，可以将纳米线104的尺寸调整为线状或带状，并且可以具有方形或圆形拐角。在实施例中，纳米线104由例如但不限于硅、锗或它们的组合的材料组成。在一个这种实施例中，纳米线是单晶的。例如，对于硅纳米线104，单晶纳米线可以基于(100)球面取向，例如，利用z方向中的<100>平面。如下所述，还可以考虑其它取向。在实施例中，从截面视角来看，纳米线104的尺寸在纳米量级上。例如，在特定实施例中，纳米线104的最小尺寸小于大约20纳米。在实施例中，尤其是在沟道区106中，纳米线104由应变材料组成。
在实施例中，栅极电极堆叠体108的栅极电极由金属栅极组成，并且栅极电介质层由高K材料组成。例如，在一个实施例中，栅极电介质层由例如但不限于氧化铪、氮氧化铪、硅化铪、氧化镧、氧化锆、硅化锆、氧化钽、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、铅钽钪氧化物、铌酸铅锌盐、或它们的组合的材料组成。此外，栅极电介质层的一部分可以包括从纳米线104的顶部几层形成的原生氧化层。在实施例中，栅极电介质层由顶部高k部分和由半导体材料的氧化物组成的下部部分组成。在一个实施例中，栅极电介质层由氧化铪的顶部部分和二氧化硅或氮氧化硅的底部部分组成。
在一个实施例中，栅极电极由例如但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或导电金属氧化物的金属层组成。在特定实施例中，栅极电极由形成于金属溢出功函数设定层上方的非溢出功函数设定填充材料组成。
在实施例中，间隔体116由例如但不限于二氧化硅、氮氧化硅或氮化硅的绝缘电介质材料组成。在实施例中，接触部114由金属物质制成。金属物质可以是纯金属，例如镍或钴，或者可以是诸如金属-金属合金或金属-半导体合金(例如，诸如硅化物材料)之类的合金。
参考图1B和1C，在实施例中，每一个沟道区106具有宽度(Wc)和高度(Hc)，宽度(Wc)与高度(Hc)大致相同，并且源极区/漏极区110/112中的每一个具有宽度(Wsd)和高度(Hsd)，宽度(Wsd)与高度(Hsd)大致相同。也就是，在这两个实例中，沟道区106和源极区/漏极区110/112是方形的，或者如果是圆形拐角，则截面轮廓是圆形的。在一个这种实施例中，Wc和Wsd大致相同，并且Hc和Hsd大致相同，如图1B和1C中所反映出来的。
然而，在另一方面，沟道区的周边(Pc)可以小于源极区/漏极区110/112的周边(Psd)。例如，根据本发明的另一实施例，图2A示出另一基于纳米线的半导体结构的截面源极/漏极视图。图2B示出图2A的基于纳米线的半导体结构的截面沟道视图。
参考图2A和2B，在实施例中，每一个沟道区106具有宽度(Wc)和高度(Hc)，宽度(Wc)与高度(Hc)大致相同。源极区/漏极区110/112中的每一个具有宽度(Wsd)和高度(Hsd)，宽度(Wsd)与高度(Hsd)大致相同。也就是，在这两个实例中，沟道区106和源极区/漏极区110/112是方形的，或者如果是圆形拐角，则截面轮廓是圆形的。然而，在一个这种实施例中，Wc小于Wsd，并且Hc小于Hsd，如图2A和2B中所反映出来的。在特定的这种实施例中，源极区110的周边与漏极区112的周边大致相同。因此，源极区/漏极区110/112中的每一个的周边大于沟道区106的周边。以下结合图6A-6E详细描述制造这种装置的方法。
在另一方面，沟道区的宽度和高度不必相同，并且同样地，源极区/漏极区的宽度和高度不必相同。例如，根据本发明的另一实施例，图3A示出另一基于纳米线的半导体结构的截面源极/漏极视图。图3B示出图3A的基于纳米线的半导体结构的截面沟道视图。
参考图3A和3B，在实施例中，每一个沟道区106具有宽度(Wc)和高度(Hc)。宽度(Wc)远大于高度(Hc)。例如，在特定实施例中，宽度Wc比高度Hc大了将近2-10倍。此外，源极区/漏极区110/112中的每一个具有宽度(Wsd)和高度(Hsd)，宽度(Wsd)远大于高度(Hsd)。也就是，在这两个实例中，沟道区106和源极区/漏极区110/112是矩形的，或者如果是圆形拐角，则截面轮廓是椭圆形的。具有这种几何形状的纳米线可以被称为纳米带。在一个这种实施例中，Wc和Wsd大致相同，并且Hc和Hsd大致相同，如图3A和3B中所反映出来的。然而，在另一实施例中，源极区/漏极区110/112的周边大于沟道区106的周边。
接触电阻可能取决于界面面积和金属与半导体之间的势垒。在实施例中，提供了通过减小金属与半导体之间的势垒来改进接触电阻的方法，其中通过针对要接触的金属选择最有利的半导体取向来减小金属与半导体之间的势垒。例如，在一个实施例中，适当地利用起始的硅(Si)晶圆取向来形成全包围接触部结构，其中更多的金属/硅接触部将具有<110>取向的硅。作为用于说明概念的示例性实施例，再次参考图3A。
参考图3A，具有Hsd取向的源极区/漏极区110/112的表面具有<q>晶体取向。具有Wsd取向的源极区/漏极区110/112的表面具有<r>晶体取向。在实施例中，每一条纳米线由硅组成，<q>是<110>取向，并且<r>是<100>取向。也就是，沿着源极区和漏极区中的每一个的宽度的周边由暴露的<110>硅表面组成，并且沿着源极区和漏极区中的每一个的高度的周边由暴露的<100>硅表面组成。因此，源极区/漏极区110/112到接触部114的界面的较大部分基于与<110>硅表面的相互作用，而不是与<100>硅表面的相互作用。在实施例中，通过从具有球面(110)取向的底部硅衬底或层开始来实现这种取向，其中球面(110)取向与常规的(100)球面取向相反。
在替代的实施例(未示出)中，纳米带是垂直取向的。也就是，每一个沟道区具有宽度和高度，所述宽度远小于高度，并且源极区和漏极区中的每一个具有宽度和高度，所述宽度远小于高度。在一个这种实施例中，每一条纳米线由硅组成，沿着源极区和漏极区中的每一个的宽度的周边由暴露的<100>硅表面组成，并且沿着源极区和漏极区中的每一个的高度的周边由暴露的<110>硅表面组成。
在另一方面，在线的分立的部分形成之后，形成了选择的取向。例如，根据本发明的另一实施例，图4A示出另一基于纳米线的半导体结构的截面源极/漏极视图。图4B示出图4A的基于纳米线的半导体结构的截面沟道视图。图4C示出图4A的叠加在沟道视图上的源极/漏极视图。
参考图4A，源极区/漏极区110/112的表面具有四个平面，均具有<s>型晶体取向的取向。在实施例中，每一条纳米线由硅组成，并且<s>是<111>取向。也就是，整个源极区/漏极区110/112的周边由暴露的<111>硅表面组成。因此，如果不是完整的全部的话，则源极区/漏极区110/112到接触部114的界面的基本上全部基于与<111>硅表面的相互作用，而不是与<100>型或<110>型硅表面的相互作用。在实施例中，通过从具有球面(100)或(110)取向的基础硅衬底或层开始来实现这种取向。在一个这种实施例中，在沟道区106中保留这种起始取向，如图4B中所描绘的以及图4C中所强调的那样(注意，沟道区106的拐角可以是如图4B中的方形的或可以是如图4C中的圆形的)。以下结合图6A-6E详细描述制造<111>源极区/漏极区的这种装置的方法。
如上所述，在至少一些实施例中，将沟道区和源极区/漏极区做成分立的。然而，不是纳米线的所有区域都必需或者能够做成分立的。例如，图5示出根据本发明的实施例的基于纳米线的半导体结构的截面间隔体视图。
参考图5，在间隔体116下面的位置处，纳米线104A-104C不是分立的。在一个实施例中，纳米线104A-104C的堆叠体之间具有居间导电材料118，例如在硅纳米线之间的硅锗，反之亦然，如以下结合图6B所描述的。在一个实施例中，底部纳米线104A仍然与衬底102的一部分接触。因此，在实施例中，一个或两个间隔体下面的多条垂直堆叠的纳米线的一部分是非分立的。
在另一方面，提供了制造纳米线半导体器件的方法。例如，图6A-6E示出根据本发明的实施例的表示制造纳米线半导体器件的方法中的各种操作的三维截面视图。
制造纳米线半导体器件的方法可以包括在衬底上方形成纳米线。在示出两条硅纳米线的形成的特定示例中，图6A示出具有设置于其上的硅层604/硅锗层606/硅层608堆叠体的衬底602(例如，由其上具有绝缘二氧化硅层602B的体硅衬底602A组成)。应该理解的是，在另一实施例中，硅锗层/硅层/硅锗层堆叠体可以用于最终形成两条硅锗纳米线。
参考图6B，例如，利用掩模和等离子体蚀刻工艺将硅层604/硅锗层606/硅层608堆叠体的一部分以及二氧化硅层602B的顶部部分构图成鳍型结构610。
所述方法还可以包括在纳米线中形成沟道区，所述沟道区具有长度以及与该长度正交的周边。在示出两条硅纳米线上面的三栅极结构的形成的特定示例中，图6C示出具有设置于其上的三个牺牲栅极612A、612B、和612C的鳍型结构610。在一个这种实施例中，三个牺牲栅极612A、612B、和612C由均厚沉积并且利用等离子体蚀刻工艺进行构图的牺牲栅极氧化层614和牺牲多晶硅栅极层616组成。
接下来进行构图以形成三个牺牲栅极612A、612B、和612C，可以在三个牺牲栅极612A、612B、和612C的侧壁上形成间隔体，可以执行掺杂(例如，尖端和/或源极和漏极型掺杂)，并且可以形成层间电介质层以覆盖三个牺牲栅极612A、612B、和612C。可以对层间电介质层进行抛光以暴露三个牺牲栅极612A、612B、和612C，用于替换栅极或后栅极工艺。参考图6D，已经去除了三个牺牲栅极612A、612B、和612C，留下了间隔体618和剩下的层间电介质层620的一部分。
另外，再次参考图6D，在最初被三个牺牲栅极612A、612B、和612C覆盖的区域中去除了鳍结构610的硅锗层606的部分和绝缘二氧化硅层602B的部分。因此保留了硅层604和608的分立的部分，如图6D中所描绘的那样。
在一个实施例中，图6D中示出的硅层604和608的分立的部分将最终成为基于纳米线的器件中的沟道区。因此，在图6D中所描绘的工艺阶段，可以执行沟道工程或调整。例如，在一个实施例中，利用氧化和蚀刻工艺使图6D中示出的硅层604和608的分立的部分变薄。可以在通过蚀刻硅锗层606使线分开的同时，执行这种蚀刻工艺。因此，由硅层604和608形成的起始的线开始较厚，并且被减薄到适合于纳米线器件中的沟道区的尺寸，该尺寸与器件的源极区和漏极区的尺寸不相关。因此，在实施例中，形成沟道区包括去除纳米线的一部分，并且源极区和漏极区(以下描述)的最终周边大于产生的沟道区的周边。
所述方法还可以包括形成包围沟道区的整个周边的栅极电极堆叠体。在示出两条硅纳米线上面的三栅极结构的形成的特定示例中，图6E示出在间隔体618之间沉积栅极电介质层622(例如高k栅极电介质层)和栅极电极层624(例如金属栅极电极层)并且随后进行抛光之后的结构。也就是说，在图6D的沟槽621中形成栅极结构。另外，图6E描绘了在形成永久的栅极堆叠体之后，随后去除层间电介质层620的结果。在图6D中描绘的最初被层间电介质层620的部分覆盖的区域中还去除了鳍结构610的硅锗层606的部分和绝缘二氧化硅层602B的部分。因此保留了硅层604和608的分立的部分，如图6E中所描绘的那样。
所述方法还包括在沟道区的两侧上的纳米线中形成一对源极区和漏极区，源极区和漏极区中的每一个具有与沟道区的长度正交的周边。特别地，在一个实施例中，图6E中示出的硅层604和608的分立的部分将最终成为基于纳米线的器件中的源极区和漏极区的至少一部分(如果不是全部的话)。因此，在图6E中描绘的工艺阶段处，可以执行源极区和漏极区工程或调整，其示例如下。应该理解的是，替代地，可以在工艺流程的早期，例如，在沉积层间电介质层和形成永久的栅极电极之前，执行相似的工程或调整。
在实施例中，形成一对源极区和漏极区包括生长(例如，通过外延生长)以扩展纳米线的一部分。通过这种方式，可以将源极区和漏极区的周边制造为大于沟道区的周边。在一个这种实施例中，纳米线由硅组成，并且生长纳米线的部分包括沿着源极区和漏极区中的每一个的整个周边形成暴露的<111>硅表面。在特定的这种实施例中，形成暴露的<111>硅表面包括利用沉积和随后的选择性面蚀刻工艺。因此，可以通过沉积外延硅来直接提供<111>面、或者通过沉积硅并且利用取决于取向的硅蚀刻来制造<111>取向的表面。在另一实施例中，工艺以较厚的纳米线开始，然后是利用取决于取向的硅蚀刻进行的蚀刻。在实施例中，形成一对源极区和漏极区包括在源极区和漏极区中的每一个上形成掺杂层(例如，硼掺杂的硅锗层)，并且该掺杂层完全包围源极区和漏极区中的每一个的整个周边。该层可能有助于形成具有均匀掺杂的周边的纳米线。
所述方法还可以包括形成一对接触部，这对接触部中的第一接触部完全包围源极区的周边，并且这对接触部中的第二接触部完全包围漏极区的周边。特别地，在图6E的沟槽625中形成接触部。产生的结构可能与图1A的结构100相似或相同。在实施例中，从金属物质形成接触部。在一个这种实施例中，通过共形沉积接触金属并且然后填充任何剩余的沟槽体积来形成所述金属物质。可以通过利用化学气相沉积(CVD)、原子层沉积(ALD)、或金属回流来实现沉积的共形特征。
因此，本发明的实施例包括制造周围具有接触部的纳米线结构的方法、分别调整沟道和接触位置(即，源极区和漏极区)面积的方法、或者在同一过程中完成这二者的方法。对比常规的结构，根据这种方法形成的结构可以提供Rext改进(减小)。
在实施例中，接触金属完全环绕源极和漏极中的纳米线，使得接触面积最大化。在另一实施例中，提供了在与沟道独立的源极/漏极中定制线的尺寸或几何形状或这二者的能力，反之亦然。这种方法可以实现基于纳米线的器件中可能的最佳晶体管性能。由于器件中的接触电阻与接触面积成反比，因而本文中描述的实施例可以用于增加接触面积并且减小器件的接触电阻。在特定的这种实施例中，<111>或<110>取向的硅用于改进金属/半导体势垒相互作用。已经针对这种取向计算了接触电阻的大幅减小。特别地，针对示出Si(111)和Si(110)取向的三个表面取向的电流相对于偏置具有减小的肖特基势垒高度以及状态密度的变化，产生了相对于Si(100)取向的较高的总电流。
图7示出根据本发明的一种实施方式的计算装置700。计算装置700容纳板702。板702可以包括若干部件，所述部件包括但不限于处理器704以及至少一个通信芯片706。处理器704与板702物理地且电气地耦合。在一些实施方式中，至少一个通信芯片706也与板702物理地且电气地耦合。在其它实施方式中，通信芯片706是处理器704的一部分。
根据其应用，计算装置700可以包括其它部件，所述其它部件可以或可以不与板702物理地且电气地耦合。这些其它部件包括，但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、照相机、以及大容量存储设备(例如硬盘驱动器、光盘(CD)、数字多功能盘，等等)。
通信芯片706使得能够往返于计算装置600对数据传输进行无线通信。术语“无线”及其衍生物可以用于描述可以通过使用调制的电磁辐射经由非固态介质传递数据的电路、设备、系统、方法、计算、通信信道、等等。所述术语并不暗示相关联的设备不能包含任何电线，尽管在一些实施例中它们可能不包含。通信芯片706可以实施多种无线标准或协议中的任何一种，所述多种无线标准或协议包括但不限于Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、及它们的衍生物，以及被指定为3G、4G、5G和之外的任何其它无线协议。计算装置700可以包括多个通信芯片706。例如，第一通信芯片706可以专用于诸如Wi-Fi和蓝牙的较短距的无线通信，并且第二通信芯片706可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO和其它的较远距的无线通信。
计算装置700的处理器704包括封装在处理器704内的集成电路管芯。在本发明的一些实施方式中，处理器的集成电路管芯包括一个或多个器件，例如根据本发明的实施方式所内置的MOS-FET晶体管。术语“处理器”可以指代处理来自寄存器和/存储器的电子数据以将该电子数据转换成可以在寄存器和/或存储器中存储的其它电子数据的任何器件或器件的部分。
通信芯片706还包括封装在通信芯片706内的集成电路管芯。根据本发明的另一实施方式，通信芯片的集成电路管芯包括一个或多个器件，例如根据本发明的实施方式内置的纳米线晶体管。
在其它实施方式中，计算装置700内容纳的另一部件可以包含集成电路管芯，该集成电路管芯包括一个或多个器件，例如根据本发明的实施方式所建造的纳米线晶体管。
在各种实施方式中，计算装置700可以是膝上型电脑、上网本、笔记本、超极本、智能手机、平板电脑、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器、或数字录像机。在其它实施中，计算装置700可以是处理数据的任何其它电子设备。
因此，已经公开了具有环绕式接触部的纳米线结构。在实施例中，纳米线半导体器件包括设置于衬底上方的纳米线。沟道区设置于纳米线中。沟道区具有长度和与该长度正交的周边。栅极电极堆叠体包围沟道区的整个周边。一对源极区和漏极区设置于沟道区的两侧上的纳米线中。源极区和漏极区中的一个具有与沟道区的长度正交的周边。第一接触部完全包围源极区的周边。第二接触部完全包围漏极区的周边。在一个实施例中，源极区和漏极区的周边大致相同，并且大于沟道区的周边。

Claims (30)

1.一种纳米线半导体器件，包括：
设置于衬底上方的纳米线；
设置于所述纳米线中的沟道区，所述沟道区具有长度以及与所述长度正交的周边；
包围所述沟道区的整个周边的栅极电极堆叠体；
设置于所述沟道区的两侧上的所述纳米线中的一对源极区和漏极区，所述源极区和所述漏极区中的每一个均具有与所述沟道区的所述长度正交的周边；以及
一对接触部，所述一对接触部中的第一接触部完全包围所述源极区的周边，并且所述一对接触部中的第二接触部完全包围所述漏极区的周边。
2.根据权利要求1所述的纳米线半导体器件，其中所述源极区和所述漏极区的周边大致相同，并且大于所述沟道区的周边。
3.根据权利要求1所述的纳米线半导体器件，其中所述沟道区具有宽度和高度，所述沟道区的宽度与高度大致相同，并且其中所述源极区和所述漏极区中的每一个具有宽度和高度，所述源极区和所述漏极区的宽度与高度大致相同。
4.根据权利要求1所述的纳米线半导体器件，其中所述沟道区具有宽度和高度，所述沟道区的宽度远大于所述沟道区的高度，并且其中所述源极区和所述漏极区中的每一个具有宽度和高度，所述源极区和所述漏极区的宽度远大于所述源极区和所述漏极区的高度。
5.根据权利要求4所述的纳米线半导体器件，其中所述纳米线基本上由硅组成，沿着所述源极区和所述漏极区中的每一个的宽度的周边包括暴露的<110>硅表面，并且沿着所述源极区和所述漏极区中的每一个的高度的周边包括暴露的<100>硅表面。
6.根据权利要求1所述的纳米线半导体器件，其中所述沟道区具有宽度和高度，所述沟道区的宽度远小于所述沟道区的高度，并且其中所述源极区和所述漏极区中的每一个具有宽度和高度，所述源极区和所述漏极区的宽度远小于所述源极区和所述漏极区的高度。
7.根据权利要求6所述的纳米线半导体器件，其中所述纳米线基本上由硅组成，沿着所述源极区和所述漏极区中的每一个的宽度的周边包括暴露的<100>硅表面，并且沿着所述源极区和所述漏极区中的每一个的高度的周边包括暴露的<110>硅表面。
8.根据权利要求1所述的纳米线半导体器件，其中所述纳米线基本上由硅组成，并且所述源极区和所述漏极区中的每一个的整个周边是暴露的<111>硅表面。
9.根据权利要求1所述的纳米线半导体器件，还包括：
掺杂层，其设置于所述源极区和所述漏极区与接触区之间的所述源极区和所述漏极区中的每一个上并且完全包围所述源极区和所述漏极区中的每一个的周边。
10.根据权利要求1所述的纳米线半导体器件，还包括：
一对间隔体，其设置于所述栅极电极堆叠体与所述接触部对之间。
11.根据权利要求1所述的纳米线半导体器件，其中所述接触部包括金属物质，所述栅极电极堆叠体包括金属栅极和高K栅极电介质，并且所述纳米线包括硅、锗或其组合。
12.一种半导体器件，包括：
设置于衬底上方的多条垂直堆叠的纳米线，每一条所述纳米线包括：
设置于所述纳米线中的分立的沟道区，所述沟道区具有长度以及与所述长度正交的周边；
设置于所述沟道区的两侧上的所述纳米线中的一对分立的源极区和漏极区，所述源极区和所述漏极区中的每一个具有与所述沟道区的长度正交的周边；
栅极电极堆叠体，其包围每一个所述沟道区的整个周边；以及
一对接触部，所述一对接触部中的第一接触部完全包围每一个所述源极区的周边，所述一对接触部中的第二接触部完全包围每一个所述漏极区的周边。
13.根据权利要求12所述的半导体器件，其中所述源极区和所述漏极区中的每一个的周边大致相同，并且大于每一个所述沟道区的周边。
14.根据权利要求12所述的半导体器件，其中每一个所述沟道区具有宽度和高度，所述沟道区的宽度与高度大致相同，并且其中所述源极区和所述漏极区中的每一个具有宽度和高度，所述源极区和所述漏极区的宽度与高度大致相同。
15.根据权利要求12所述的半导体器件，其中每一个所述沟道区具有宽度和高度，所述沟道区的宽度远大于所述沟道区的高度，并且其中所述源极区和所述漏极区中的每一个具有宽度和高度，所述源极区和所述漏极区的宽度远大于所述源极区和所述漏极区的高度。
16.根据权利要求15所述的半导体器件，其中每一条所述纳米线基本上由硅组成，沿着所述源极区和所述漏极区中的每一个的宽度的周边包括暴露的<110>硅表面，并且沿着所述源极区和所述漏极区中的每一个的高度的周边包括暴露的<100>硅表面。
17.根据权利要求12所述的半导体器件，其中每一个所述沟道区具有宽度和高度，所述沟道区的宽度远小于所述沟道区的高度，并且其中所述源极区和所述漏极区中的每一个具有宽度和高度，所述源极区和所述漏极区的宽度远小于所述源极区和所述漏极区的高度。
18.根据权利要求17所述的半导体器件，其中每一条所述纳米线基本上由硅组成，沿着所述源极区和所述漏极区中的每一个的宽度的周边包括暴露的<100>硅表面，并且沿着所述源极区和所述漏极区中的每一个的高度的周边包括暴露的<110>硅表面。
19.根据权利要求12所述的半导体器件，其中每一条所述纳米线基本上由硅组成，并且所述源极区和所述漏极区中的每一个的整个周边是暴露的<111>硅表面。
20.根据权利要求12所述的半导体器件，还包括：
掺杂层，其设置于所述源极区和所述漏极区与接触区之间的所述源极区和所述漏极区中的每一个上并且完全包围所述源极区和所述漏极区中的每一个的周边。
21.根据权利要求12所述的半导体器件，还包括：
一对间隔体，其设置于所述栅极电极堆叠体与所述一对接触部之间。
22.根据权利要求21所述的半导体器件，其中所述间隔体中的一个或两个间隔体下面的所述多条垂直堆叠的纳米线中的一部分是非分立的。
23.根据权利要求21所述的半导体器件，其中所述接触部包括金属物质，所述栅极电极堆叠体包括金属栅极和高K栅极电介质，并且每一条所述纳米线包括硅、锗及其组合。
24.一种制造纳米线半导体器件的方法，所述方法包括：
在衬底上方形成纳米线；
在所述纳米线中形成沟道区，所述沟道区具有长度以及与所述长度正交的周边；
形成包围所述沟道区的整个周边的栅极电极堆叠体；
在所述沟道区的两侧上的所述纳米线中形成一对源极区和漏极区，所述源极区和所述漏极区中的每一个具有与所述沟道区的长度正交的周边；以及
形成一对接触部，所述一对接触部中的第一接触部完全包围所述源极区的周边，并且所述一对接触部中的第二接触部完全包围所述漏极区的周边。
25.根据权利要求24所述的方法，其中形成所述沟道区包括：去除所述纳米线的一部分，并且其中所述源极区和所述漏极区的周边大致相同，并且大于所述沟道区的周边。
26.根据权利要求24所述的方法，其中形成所述一对源极区和漏极区包括：生长所述纳米线的一部分，并且其中所述源极区和所述漏极区的周边大致相同，并且大于所述沟道区的周边。
27.根据权利要求26所述的方法，其中所述纳米线基本上由硅组成，并且生长所述纳米线的所述一部分包括沿着所述源极区和所述漏极区中的每一个的整个周边形成暴露的<111>硅表面。
28.根据权利要求27所述的方法，其中形成所述暴露的<111>硅表面包括利用沉积和选择蚀刻工艺。
29.根据权利要求24所述的方法，其中形成所述一对源极区和漏极区包括在所述源极区和所述漏极区中的每一个上形成掺杂层，并且使所述掺杂层完全包围所述源极区和所述漏极区中的每一个的周边。
30.根据权利要求24所述的方法，还包括：
在形成所述一对源极区和漏极区和所述一对接触部之前，在邻近所述栅极电极堆叠体处形成一对间隔体。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105762190A (zh) * 2014-12-19 2016-07-13 中国科学院微电子研究所 半导体器件及其制造方法
CN107623033A (zh) * 2016-07-13 2018-01-23 中芯国际集成电路制造(上海)有限公司 多沟道全包围栅极器件及其制造方法
CN108292672A (zh) * 2015-12-23 2018-07-17 英特尔公司 用于igzo非平面器件的环绕式导电金属氧化物接触部的制作
CN109216454A (zh) * 2017-07-07 2019-01-15 中芯国际集成电路制造(北京)有限公司 纳米线晶体管及其形成方法

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101791368B1 (ko) 2011-12-23 2017-10-27 인텔 코포레이션 랩-어라운드 컨택트들을 가진 나노와이어 구조들
DE112011106004B4 (de) 2011-12-23 2017-07-13 Intel Corporation Halbleiterstruktur und Verfahren zum Herstellen einer CMOS-Nanodraht-Halbleiterstruktur
US9184269B2 (en) * 2013-08-20 2015-11-10 Taiwan Semiconductor Manufacturing Company Limited Silicon and silicon germanium nanowire formation
US11404325B2 (en) 2013-08-20 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon and silicon germanium nanowire formation
KR102168475B1 (ko) 2014-03-24 2020-10-21 인텔 코포레이션 나노와이어 디바이스들을 위한 내부 스페이서들을 제조하는 집적 방법들
US9590105B2 (en) * 2014-04-07 2017-03-07 National Chiao-Tung University Semiconductor device with metal alloy over fin, conductive layer over channel region of fin, and semiconductive layer over conductive layer and formation thereof
US9306019B2 (en) * 2014-08-12 2016-04-05 GlobalFoundries, Inc. Integrated circuits with nanowires and methods of manufacturing the same
US10199502B2 (en) * 2014-08-15 2019-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Structure of S/D contact and method of making same
US9343529B2 (en) 2014-09-05 2016-05-17 International Business Machines Corporation Method of formation of germanium nanowires on bulk substrates
US9871101B2 (en) 2014-09-16 2018-01-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR102412493B1 (ko) 2015-09-08 2022-06-23 삼성디스플레이 주식회사 액정 표시 장치 및 그 제조방법
WO2017044107A1 (en) * 2015-09-10 2017-03-16 Intel Corporation Semiconductor nanowire device having cavity spacer and method of fabricating cavity spacer for semiconductor nanowire device
CN107924875B (zh) * 2015-09-24 2022-11-01 英特尔公司 混合三栅极和纳米线cmos器件架构
US9496263B1 (en) 2015-10-23 2016-11-15 International Business Machines Corporation Stacked strained and strain-relaxed hexagonal nanowires
US9899387B2 (en) * 2015-11-16 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US9754840B2 (en) 2015-11-16 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Horizontal gate-all-around device having wrapped-around source and drain
KR102413782B1 (ko) 2016-03-02 2022-06-28 삼성전자주식회사 반도체 장치
US10074727B2 (en) 2016-09-29 2018-09-11 International Business Machines Corporation Low resistivity wrap-around contacts
WO2018182655A1 (en) * 2017-03-30 2018-10-04 Intel Corporation Removal of a bottom-most nanowire from a nanowire device stack
US10867866B2 (en) 2017-10-30 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10332809B1 (en) * 2018-06-21 2019-06-25 International Business Machines Corporation Method and structure to introduce strain in stack nanosheet field effect transistor
US11233152B2 (en) * 2018-06-25 2022-01-25 Intel Corporation Self-aligned gate endcap (SAGE) architectures with gate-all-around devices
US10886182B2 (en) 2018-07-31 2021-01-05 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US10832954B2 (en) 2019-03-25 2020-11-10 International Business Machines Corporation Forming a reliable wrap-around contact without source/drain sacrificial regions
US11296226B2 (en) 2019-10-16 2022-04-05 International Business Machines Corporation Transistor having wrap-around source/drain contacts and under-contact spacers
US11362194B2 (en) 2020-01-22 2022-06-14 International Business Machines Corporation Transistor having confined source/drain regions with wrap-around source/drain contacts
US11211452B1 (en) 2020-06-30 2021-12-28 International Business Machines Corporation Transistor having stacked source/drain regions with formation assistance regions and multi-region wrap-around source/drain contacts
TW202230452A (zh) * 2020-08-02 2022-08-01 美商應用材料股份有限公司 用於環繞式閘極奈米片輸出入裝置之共形氧化
KR102563569B1 (ko) * 2021-07-12 2023-08-04 한양대학교 산학협력단 컴팩트 드레인 및 이종 물질 구조에 기반하는 트랜지스터
US20230163191A1 (en) * 2021-11-22 2023-05-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Device and Method of Forming the Same
US20230420574A1 (en) * 2022-06-23 2023-12-28 Intel Corporation Mobility improvement in gate all around transistors based on substrate orientation

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101783367A (zh) * 2010-02-11 2010-07-21 复旦大学 一种基于三五族元素的纳米线mos晶体管及其制备方法
US20110031473A1 (en) * 2009-08-06 2011-02-10 International Business Machines Corporation Nanomesh SRAM Cell
US20110108804A1 (en) * 2009-02-04 2011-05-12 International Business Machines Corporation Maskless Process for Suspending and Thinning Nanowires
CN102214577A (zh) * 2010-04-09 2011-10-12 中国科学院微电子研究所 一种制作纳米开关的方法
US20110272673A1 (en) * 2010-05-10 2011-11-10 International Business Machines Corporation Directionally etched nanowire field effect transistors

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4141022A (en) * 1977-09-12 1979-02-20 Signetics Corporation Refractory metal contacts for IGFETS
US4803173A (en) * 1987-06-29 1989-02-07 North American Philips Corporation, Signetics Division Method of fabrication of semiconductor device having a planar configuration
US7051945B2 (en) * 2002-09-30 2006-05-30 Nanosys, Inc Applications of nano-enabled large area macroelectronic substrates incorporating nanowires and nanowire composites
US6897098B2 (en) * 2003-07-28 2005-05-24 Intel Corporation Method of fabricating an ultra-narrow channel semiconductor device
TWI248681B (en) 2004-03-29 2006-02-01 Imec Inter Uni Micro Electr Method for fabricating self-aligned source and drain contacts in a double gate FET with controlled manufacturing of a thin Si or non-Si channel
KR20070011550A (ko) * 2004-04-30 2007-01-24 나노시스, 인크. 나노와이어 성장 및 획득 시스템 및 방법
GB0415891D0 (en) * 2004-07-16 2004-08-18 Koninkl Philips Electronics Nv Nanoscale fet
KR100585157B1 (ko) 2004-09-07 2006-05-30 삼성전자주식회사 다수의 와이어 브릿지 채널을 구비한 모스 트랜지스터 및그 제조방법
US20060149895A1 (en) * 2005-01-04 2006-07-06 Pocrass Alan L Flash memory with integrated male and female connectors and wireless capability
KR100594327B1 (ko) * 2005-03-24 2006-06-30 삼성전자주식회사 라운드 형태의 단면을 가지는 나노와이어를 구비한 반도체소자 및 그 제조 방법
KR100755367B1 (ko) * 2005-06-08 2007-09-04 삼성전자주식회사 실린더형 게이트를 갖는 나노-라인 반도체 소자 및 그제조방법
US7279375B2 (en) 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
WO2007022359A2 (en) * 2005-08-16 2007-02-22 The Regents Of The University Of California Vertical integrated silicon nanowire field effect transistors and methods of fabrication
TW200913264A (en) 2006-06-09 2009-03-16 Nat Applied Res Laboratories Planar surrounding gate field effect transistor and its manufacturing method
US20080247214A1 (en) 2007-04-03 2008-10-09 Klaus Ufert Integrated memory
US7892956B2 (en) 2007-09-24 2011-02-22 International Business Machines Corporation Methods of manufacture of vertical nanowire FET devices
US7682917B2 (en) * 2008-01-18 2010-03-23 International Business Machines Corporation Disposable metallic or semiconductor gate spacer
WO2009151001A1 (ja) 2008-06-09 2009-12-17 独立行政法人産業技術総合研究所 ナノワイヤ電界効果トランジスタ及びその作製方法、並びにこれを含む集積回路
US8169031B2 (en) * 2008-08-26 2012-05-01 International Business Machines Corporation Continuous metal semiconductor alloy via for interconnects
US7893492B2 (en) * 2009-02-17 2011-02-22 International Business Machines Corporation Nanowire mesh device and method of fabricating same
US7943530B2 (en) 2009-04-03 2011-05-17 International Business Machines Corporation Semiconductor nanowires having mobility-optimized orientations
US8368125B2 (en) * 2009-07-20 2013-02-05 International Business Machines Corporation Multiple orientation nanowires with gate stack stressors
JP4991814B2 (ja) * 2009-09-16 2012-08-01 株式会社東芝 半導体装置およびその製造方法
US8519479B2 (en) * 2010-05-12 2013-08-27 International Business Machines Corporation Generation of multiple diameter nanowire field effect transistors
KR101791368B1 (ko) * 2011-12-23 2017-10-27 인텔 코포레이션 랩-어라운드 컨택트들을 가진 나노와이어 구조들

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110108804A1 (en) * 2009-02-04 2011-05-12 International Business Machines Corporation Maskless Process for Suspending and Thinning Nanowires
US20110031473A1 (en) * 2009-08-06 2011-02-10 International Business Machines Corporation Nanomesh SRAM Cell
CN101783367A (zh) * 2010-02-11 2010-07-21 复旦大学 一种基于三五族元素的纳米线mos晶体管及其制备方法
CN102214577A (zh) * 2010-04-09 2011-10-12 中国科学院微电子研究所 一种制作纳米开关的方法
US20110272673A1 (en) * 2010-05-10 2011-11-10 International Business Machines Corporation Directionally etched nanowire field effect transistors

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105762190A (zh) * 2014-12-19 2016-07-13 中国科学院微电子研究所 半导体器件及其制造方法
CN105762190B (zh) * 2014-12-19 2019-04-19 中国科学院微电子研究所 半导体器件及其制造方法
CN108292672A (zh) * 2015-12-23 2018-07-17 英特尔公司 用于igzo非平面器件的环绕式导电金属氧化物接触部的制作
US11189700B2 (en) 2015-12-23 2021-11-30 Intel Corporation Fabrication of wrap-around and conducting metal oxide contacts for IGZO non-planar devices
CN108292672B (zh) * 2015-12-23 2022-04-12 英特尔公司 用于igzo非平面器件的环绕式导电金属氧化物接触部的制作
CN107623033A (zh) * 2016-07-13 2018-01-23 中芯国际集成电路制造(上海)有限公司 多沟道全包围栅极器件及其制造方法
CN109216454A (zh) * 2017-07-07 2019-01-15 中芯国际集成电路制造(北京)有限公司 纳米线晶体管及其形成方法

Also Published As

Publication number Publication date
KR101631778B1 (ko) 2016-06-24
US10840366B2 (en) 2020-11-17
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TW201341298A (zh) 2013-10-16

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