TWI474965B - 具有環繞接觸點的奈米線結構 - Google Patents

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Description

具有環繞接觸點的奈米線結構 發明領域
本發明之實施例係奈米線半導體裝置之領域，且特別是具有環繞接觸點之奈米線結構。
 發明背景
在過去數十年，尺寸化(scaling)積體電路內的形貌體已經是一永遠成長的半導體工業背後之一推進力量。尺寸化成更小又更小的形貌體使半導體晶片之有限真實狀態上的功能單元之密度增加。舉例來說，縮小電晶體尺寸允許在一晶片上併入一增加數量的記憶體裝置、給予產品之製造有增加的容量。然而，推進更為多的容量是不是沒有問題的。對於最佳化各個裝置的功能之必要性變得更增重要。
由於微電子裝置大小尺寸超過15奈米(nm)點，維持移動性改進和短通道控制提供裝置製造中的一挑戰。用來製造裝置的奈米線提供改良的短通道控制。舉例來說，矽鍺(Six Ge1-x )奈米線通道結構(其中x<0.5)提供在可觀Eg上之行動性增強，Eg係適合用於利用較高電壓操作之許多傳統產品中。更進一步地，矽鍺(Six Ge1-x )奈米線通道(其中 x>0.5)提供在較低的Egs(其適合在例如行動/手持領域中的低電壓產品)之行動性增進。
許多不同技術已試圖改良電晶體的外部電阻(Rext )，包括改良的接觸點金屬、增加摻雜物之活性和在半導體和接觸點金屬之間降低障壁。然而，Rext 降低之領域中仍需要顯著的改良。
 發明概要
本發明之實施例包括具有環繞接觸點之奈米線結構。
在一實施例中，一奈米線半導體裝置包括設置於一基材上方之一奈米線。一通道區域係設置於該奈米線中。該通道區域具有一長度及正交於該長度之一周邊。一閘極電極堆疊係環圍該通道區域的整個周邊。一對源極和汲極區域係設置於該奈米線中且在該通道區域的任一側上。該等源極和汲極區域的每一者具有正交於該通道區域的該長度之一周邊。一第一接觸點完全地環圍該源極區域之該周邊。一第二接觸點完全地環圍該源極區域之該周邊。
在另一實施例中，一半導體裝置包括設置於一基材上方之多個正交堆疊的奈米線。該等奈米線的每一者包括設置在該奈米線中的一離散通道區域，該通道區域具有一長度及正交於該長度之一周邊。該等奈米線的每一者亦包括設置在該奈米線中且在該通道區域的任一側上的一對離散源極和汲極區域。該等源極和汲極區域的每一者具有 正交於該通道區域的該長度之一周邊。一閘極電極堆疊環圍該等通道區域的每一者之整個周邊。一對接觸點係受包括。該對接觸點之一第一者完全地環圍該等源極區域的每一者之該周邊，以及該對接觸點之一第二者完全地環圍該等汲極區域的每一者之該周邊。
在另一實施例中，製造奈米線半導體裝置之一方法，包括於一基材上方形成一奈米線。一通道區域係於該奈米線中形成，該通道區域具有一長度及正交於該長度之一周邊。一閘極電極堆疊係環圍該通道區域的整個周邊而形成。一對源極和汲極區域係於該奈米線中且在該通道區域的任一側上形成，該等源極和汲極區域的每一者具有正交於該通道區域的該長度之一周邊。一對接觸點係遭形成，該對接觸點之一第一者完全地環圍該源極區域之該周邊，以及該對接觸點之一第二者完全地環圍該汲極區域之該周邊
100‧‧‧半導體裝置
102、602、602A‧‧‧基材
104、104A~104C‧‧‧奈米線
106‧‧‧通道區域
108‧‧‧閘極電極堆疊
110、112‧‧‧源極/汲極區域
114‧‧‧接觸點
116、618‧‧‧間隔件
118‧‧‧半導體材料
602B‧‧‧氧化矽層
604、608‧‧‧矽層
606‧‧‧矽鍺層
610‧‧‧鰭型結構
612A~612C‧‧‧犧牲閘極
614‧‧‧犧牲閘極氧化層
616‧‧‧犧牲多晶矽閘極層
620‧‧‧介層介電層
622‧‧‧閘極介電層
621、625‧‧‧溝槽
624‧‧‧閘極電極層
700‧‧‧運算裝置
702‧‧‧板件
704‧‧‧處理器
706‧‧‧通訊晶片
L‧‧‧長度
Pc、Psd‧‧‧周邊
Wc、Wsd‧‧‧寬度
Hc、Hsd‧‧‧高度
根據本發明之一實施例，圖1A繪示一奈米線為基礎的半導體結構之一個三維截面檢視圖。
根據本發明之一實施例，圖1B繪示圖1A的該奈米線為基礎的半導體結構當沿著該a-a’軸之一截面源極/汲極檢視圖。
根據本發明之一實施例，圖1C繪示圖1A的該奈米線為基礎的半導體結構當沿著該b-b’軸之一截面通道檢視圖。
根據本發明之一實施例，圖2A繪示另一個奈米線為基礎的半導體結構之一截面源極/汲極檢視圖。
根據本發明之一實施例，圖2B繪示以圖2A的該奈米線為基礎的半導體結構之一截面通道檢視圖。
根據本發明之一實施例，圖3A繪示另一個奈米線為基礎的半導體結構之一截面源極/汲極檢視圖。
根據本發明之一實施例，圖3B繪示以圖3A的該奈米線為基礎的半導體結構之一截面通道檢視圖。
根據本發明之一實施例，圖4A繪示另一個奈米線為基礎的半導體結構之一截面源極/汲極檢視圖。
根據本發明之一實施例，圖4B繪示以圖4A的該奈米線為基礎的半導體結構之一截面通道檢視圖。
根據本發明之一實施例，圖4C繪示隨著疊加於一通道檢視的圖4A之該源極/汲極檢視圖。
根據本發明之一實施例，圖5繪示一奈米線為基礎的半導體結構之一截面間隔件檢視圖。
根據本發明之一實施例，圖6A~6E繪示代表製造一奈米線半導體裝置的一方法中的各種操作之三維截面檢視圖。
圖7繪示根據本發明之一實作之一運算裝置。
 較佳實施例之詳細說明
具有環繞接觸點之奈米線結構係獲描述。在接下來的敘述中，為了提供本發明之實施例的一通透了解，提 出眾多特定細節，例如特定奈米線整合和材料形態。對於熟於此技者將會明顯的是，本發明之實施例可不需這些特定細節而實現。在其他例子中，為了不要使本發明之實施例不必要地晦澀難懂，例如積體電路設計布局之周知形貌體不會詳細描述。更進一步地，應了解的是在圖式中所顯示的各種實施例係為例示性代表且不必然依比例繪出。
本文於此揭露具有經改良(降低的)接觸點電阻之奈米線結構以及製造此種結構之方法，此種結構例如為具有環繞接觸點。本發明之一或更多實施例係針對用以改良(藉由增加)一奈米線裝置之源極和汲極區域中的接觸點區之方式，或是透過定向工程改良該源極或汲極和接觸點障壁，或是上述二者。整體來看，裝置效能可藉由經由增加該接觸點區、抑或是減少金屬和半導體之間的障壁，來減少外部電阻而獲改良。
在一實施例中，一奈米線結構係備有一接觸點區(例如在源極和汲極區域中)，其較佳地隨著奈米線的數目而縮放。舉例來說，在一實施例中，一奈米線為基礎的結構具有一接觸點區，其環繞各個線且針對相同節距提供高接觸點區。用以製造此種結構之方法亦係獲提出。在一實施例中，一奈米線裝置對於半導體以<111>或<110>方向具有接觸點。此種裝置之接觸點電阻可顯示明顯的改善，蓋因該金屬和半導體之間的障壁在此種情況中係下降的。
更特定地說，一或更多個實施例包括所形成的一單一或多重奈米線結構，使得(1)該等接觸點環繞該等源極 和汲極區域以使該接觸點區最大化；(2)該通道與該等源極和汲極區域中之該線體的幾何圖型係獨立地調諧以最佳化該通道以及源極或汲極接觸區域；或(3)上述(1)和(2)兩者。
各種方法可被利用來製造含有具<111>或<110>表面方向的源極汲極之奈米線裝置。在一實施例中，此種表面方向改善金屬和半導體之間的障壁，以及可藉由例如下述方式而製造：(1)以一較大的奈米線半徑初始化製造並且利用一方向選擇性(orientation-selective)，以提供<111>割面；(2)使諸如矽或矽鍺之一半導體材料磊晶地沉積，以提供<111>割面；(3)沉積與蝕刻以提供<111>割面；或(4)以具有一<110>晶圓表面方向初始化製造，以提供該奈米線接觸點之一主要部分以<110>係製作之一情況。此種實施例係在下文更詳細地描述。
總體來說，本文所描述的一或更多方是可被用來藉由減少一奈米線為基礎的裝置之接觸點電阻，而改善該奈米線為基礎的裝置中之驅動電流。如同下文的實施例中所例示地，這可藉由增加該接觸點區、減少該金屬/半導體障壁、或上述兩者而達成。在一實施例中，一裝置架構係被提出來使針對一奈米線結構之與該通道區域相比較後之該接觸點區最大化，以及用以製造此一裝置之方式亦獲提出。本文所描述的裝置結構及其製造方法，在一實施例中，可獨立地促進該通道和接觸點直徑之最佳化。此外，在一實施例中，所提出的方法適於製造適合應用<111>或<110>矽和接觸點金屬之間的較低障壁之結構。
根據本發明之一實施例，圖1A繪示一奈米線為基礎的半導體結構之一個三維截面檢視圖。圖1B繪示圖1A的該奈米線為基礎的半導體結構當沿著該a-a’軸之一截面源極/汲極檢視圖。圖1C繪示圖1A的該奈米線為基礎的半導體結構當沿著該b-b’軸之一截面通道檢視圖。
參照圖1A，一半導體裝置100包括設置在一基材102上方之一或更多個正交堆疊的奈米線(例如104組)。本文的實施例係針對於單一線體裝置和多重線體裝置兩者。如同一範例，具有奈米線104A、104B和104C之一個三奈米線為基礎的裝置係為例示的目的而顯示。為了描述之方便，奈米線104A係被用來作為一範例，其中描述係著重於該等奈米線中的一者。要了解的是，描述一奈米線的特性時，基於多條奈米線之實施例針對該等奈米線之每一者可具有相同的特性。
該等奈米線104中的每一者包括設置於該奈米線中的一通道區域106。該通道區域106具有一長度(L)。參照圖1C，該通道區域也具有與該長度(L)正交之一周邊(Pc)。參照圖1A和1C兩者，一閘極電極堆疊108環圍該等通道區域106中的每一者之全部的周邊(Pc)。該閘極電極堆疊108包括一閘極電極，以及設置在該通道區域106和該閘極電極(未繪出)之間的一閘極介電層。該通道區域係離散於其完全地被該閘極電極堆疊108所環圍，且沒有例如下層基材材料或上層通道製造材料之任何中介材料。於是，在具有多條奈米線104的實施例中，該等奈米線之該等通道區域106亦 會相對於彼此離散。
該等奈米線之每一者104亦包括設置在該通道區域104的兩側之任一側上的該奈米線中之源極和汲極區域110和112。參照圖1B，該等源極/汲極區域110/112具有正交於該通道區域104的該長度(L)之一周邊(Psd)。參照圖1A和1B兩者，一對接觸點114環圍該等源極/汲極區域110/112的每一者之全部周邊(Psd)。該等源極/汲極區域100/112係離散於其完全地被該等接觸點114所環圍，且沒有例如下層基材材料或上層通道製造材料之任何中介材料。於是，在具有多條奈米線104的實施例中，該等奈米線之該等源極/汲極區域110/112亦會相對於彼此離散。
再次照圖1A，在一實施例中，該半導體裝置100進一步包括一對間隔件116。該等間隔件116係設置在該閘極電極堆疊108以及該對接觸點114之間。在一實施例中，雖然沒有繪出，但是該等奈米線104之該等源極/汲極區域110/112係均勻地繞著該等區域的每一者之該周邊(Psd)摻雜。在一此種實施例中(亦未顯示)，一摻雜層係設置並完全環圍該等源極/汲極區域110/112中的每一者之該周邊，介於該等源極和汲極區域110/112和該等接觸點區域114之間。在一特定此種實施例中，該摻雜層係一硼摻雜矽鍺層，例如為一PMOS裝置。在另一特定此種實施例中，該摻雜層為一磷摻雜矽層，例如為一NMOS裝置。
基材102可由適合半導體裝置製造之一材料所組成。在一實施例中，基材102包括由一材料的一單一晶體所 組成之較下面的整體體積基材，該材料可包括但不限於矽、鍺、矽鍺或一個三五族化合物半導體材料。由一材料所組成之一較上面的絕緣體層係設置在該較下面的整體體積基材，該材料可包括但不限於氧化矽、氮化矽或氮氧化矽。因此，該結構100可從一起始絕緣體上半導體基材製造。可替代地，該結構100係直接地從一整體體積基材形成，以及局部氧化係被用於形成電性絕緣部分而取代掉上文所述的較上面的絕緣層。在另一替代性實施例中，該結構100係直接地從一整體體積基材形成，以及摻雜係被用來在其上形成電性隔離的主動區域，例如奈米線。在一此種實施例中，該第一奈米線(即鄰近該基材者)係處於一亞米茄FET(omega-FET)類型結構之形式。
在一實施例中，該等奈米線104可被尺寸化為線體或條帶，如同下文所描述者，並且可具有去角(squared-off)或較圓(rounder)的角。在一實施例中，該等奈米線104係由例如但不限於矽、鍺或其組合的一材料所組成。在一此種實施例中，該等奈米線為單結晶。舉例來說，針對一矽的奈米線104，一單結晶奈米線可根據一(100)全面方向(global orientation)，例如以z方向中的一<100>平面。如同下文所描述者，亦可考慮其他方向。在一實施例中，從一截面觀點，該等奈米線104之尺寸係在奈米等級。舉例來說，在一特定實施例中，該等奈米線的最小尺寸係小於大約20奈米。在一實施例中，該等奈米線104係由一應變材料所組成，特別是在該等通道區域106中。
在一實施例中，閘極電極堆疊108之該閘極電極係由一金屬閘極所構成，以及該閘極介電層係由一高介電係數(high-K)材料所構成。舉例來說，在一實施例中，該閘極介電層係由一材料所構成，該材料例如但不限於氧化鉿、氮氧化鉿、矽酸鉿、氧化鑭、氧化鋯、矽酸鋯、氧化鉭、鈦酸鋇鍶、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、鉛鈧鉭氧化物、鈮鋅酸鉛、或其等之組合。更進一步地，閘極介電層之一部分可包括形成自該奈米線104的頂部幾層之一層自然氧化層。在一實施例中，該閘極介電層係包含有一頂部高介電係數的部分和由一半導體材料之一氧化物所構成一較下面的部分。在一實施例中，該閘極介電層係由氧化鉿之一頂部部分和氧化矽或氮氧化矽之一底部部分所構成。
在一實施例中，該閘極電極矽由一金屬層所構成，該金屬層例如但不限於金屬氮化物、金屬碳化物、金屬矽化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕，鈀，鉑，鈷，鎳或導電性金屬氧化物。在一特定實施例中，該閘極電極係由形成於一金屬工作函數設定層上方之一非工作函數設定填充材料所構成。
在一實施例中，該等間隔件116係由一絕緣介電材料所構成，該絕緣介電材料例如但不限於氧化矽、氮氧化矽或氮化矽。在一實施例中，該等接觸點114係製造自一金屬種類。該金屬種類可為諸如鎳或鈷之一純金屬，或是可為諸如一金屬對金屬合金或一金屬對半導體合金(例 如，像是一矽化物材料)之一合金。
參照1B和1C圖，在一實施例中，該等通道區域106之每一者具有一寬度(Wc)和一高度(Hc)，該寬度(Wc)大約與該高度(Hc)相同，以及該等源極/汲極區域110/112的每一者具有一寬度(Wsd)和一高度(Hsd)，該寬度(Wsd)大約與該高度(Hsd)相同。亦即，該等通道區域106和該源極/汲極區域110/112在截面輪廓上為類似方形，或是若角為圓的，則在截面輪廓上為類似圓形。在一此種實施例中，Wc和Wsd為大致相同，以及Hc和Hsd為大致相同，如同圖1B和1C中所反應者。
然而，在另一方面，該通道區域(Pc)之周邊可比該等源極/汲極區域110/112(Psd)之周邊小。舉例來說，根據本發明的另一實施例，圖2A繪示另一個奈米線為基礎的半導體結構之一截面源極/汲極檢視圖。圖2B繪示以圖2A的該奈米線為基礎的半導體結構之一截面通道檢視圖。
參照圖2A和2B，在一實施例中，該等通道區域106中的每一者具有一寬度(Wc)和一高度(Hc)，其中該寬度(Wc)大約與該高度(Hc)相同。該等源極和汲極區域110/112中的每一者具有一寬度(Wsd)和一高度(Hsd)，其中該寬度(Wsd)大約與該高度(Hsd)相同。亦即，在兩種情況中，該等通道區域106和該源極/汲極區域110/112在截面輪廓上為類似方形，或是若角為圓的，則在截面輪廓上為類似圓形。然而，如同在圖2A和2B中所反應者，在一此種實施例中，Wc係少於Wsd，以及Hc係少於Hsd。在一特定此種實施例 中，該源極區域100和該汲極區域112之該等周邊大約相同。因此，該等源極/汲極區域110/112中的每一者之周邊係比該等通道區域106之該等周邊大。用以製造此一佈置之方法係與圖6A~6E關聯地作更詳細地描述。
在另一方面，該通道區之寬度和高度不需要相同，以及同樣地，該等源極和汲極區域之寬度與高度不需要相同。舉例來說，根據本發明之另一個實施例，圖3A繪示另一個奈米線為基礎的半導體結構之一截面源極/汲極檢視圖。圖3B繪示以圖2A的該奈米線為基礎的半導體結構之一截面通道檢視圖。
參照圖3A和3B，在一實施例中，該等通道區域106中的每一者具有一寬度(Wc)和一高度(Hc)。該寬度(Wc)係實質地大於該高度(Hc)。舉例而言，在一特定實施例中，該寬度Wc係大於該高度Hc大約2~10倍。此外，該等源極和汲極區域110/112中的每一者具有一寬度(Wsd)和一高度(Hsd)，該寬度(Wsd)係實質地大於該高度(Hsd)。亦即，在兩種情況中，該等通道區域106和該源極/汲極區域110/112在截面輪廓上為類似矩形，或是若角為圓的，則在截面輪廓上為類似橢圓形。具有此種幾何形狀的奈米線可表示為奈米帶(nanoribbons)。在一此種實施例中，Wc和Wsd係大約相同，以及Hc和Hsd係大約相同，如同在圖3A和3B中所反應者。然而，在另一實施例中，該等源極/汲極區域110/112之周邊係比該通道區域106之周邊大。
接觸點電阻可依介面區以及該金屬與半導體之 間的障壁兩者而定。在一實施例中，提出藉由降低該金屬和半導體之間的障壁來用以改良接觸點電阻之方法，該藉由降低該金屬和半導體之間的障壁係藉由選擇對於金屬至接觸點的最有利半導體方向為之。舉例來說，在一實施例中，一開始矽(Si)晶圓方向用來適於形成一接觸點全圍繞結構，其中該等金屬/矽接觸點的更多者將會具有<110>定向的矽。如同用以例釋該概念的一範例性實施例，再次參照圖3A。
參照圖3A，以Hsd定向之該源極/汲極區域110/112之表面具有一<q>晶體方向。以VVsd定向之該源極/汲極區域之該表面具有一<r>晶體方向。在一實施例中，該等奈米線中的每一者係由矽所夠成，<q>為一<110>方向，以及<r>為一<100>方向。意即，沿著該等源極和汲極區域中的每一者之該寬度係由經暴露的<110>矽表面所構成，且沿著該等源極和汲極區域中的每一者之該高度係由經暴露的<100>矽表面所構成。從而，針對接觸點114介面之該源極/汲極區域110/112之一較大部分係基於與<110>矽表面的交互作用而非基於與<100>矽表面之交互作用。在一實施例中，此一方向係藉由以一基礎矽基材或具有如同相對於該傳統(100)全面方向之全面(110)方向的層開始來達成。
在一替代性實施例中(未顯示)，該等奈米帶係正交地定向。亦即，該等通道區域中的每一者具有一寬度和一高度，該寬度實質小於該高度，且該等源極和汲極區域中的每一者具有一寬度和一高度，該寬度實質小於該高 度。在一此種實施例中，該等奈米線中的每一者係由矽構成，沿著該等源極和汲極區域中的每一者之該寬度之周邊係由經暴露的<100>矽表面所構成，以及沿著該等源極和汲極區域中的每一者之該高度之周邊係由經暴露的<110>矽表面所構成。
在另一方面，一選擇方向係在形成一線體之一離散部分後形成。舉例來說，根據本發明之另一實施例，圖4A繪示另一個奈米線為基礎的半導體結構之一截面源極/汲極檢視圖。圖4B繪示以圖4A的該奈米線為基礎的半導體結構之一截面通道檢視圖。圖4C繪示隨著疊加於一通道檢視的圖4A之該源極/汲極檢視圖。
參照圖4A，該源極/汲極區域110/112之表面具有以<s>-型晶體方向定向之四個平面。在一實施例中，奈米線的每一者係由矽所構成，以及<s>為一<111>方向。意即，全部的源極/汲極區域110/112之周邊係由經暴露的<111>矽表面所構成。因此，針對於接觸點114介面，若非完整全部之實質上全部的該源極/汲極區域110/112係基於與<111>矽表面之交互作用而非基於與<100>類型或<110>類型矽表面之交互作用。在一實施例中，此一方向係藉由以具有全面(100)或(110)方向之一基礎矽基材或層開始而達成。在一此種實施例中，此一開始方向係於該等通道區域106中保持，如圖4B所描繪及圖4C所強調者(注意，該等通道區域106的角可為如圖4B中的去角或可為圖4C中的圓角)。用以製造<111>源極/汲極區域之此一佈置之方法係與圖6A~6E關聯 地作更詳細地描述。
如上文所描述者，在至少數個實施例中，該等通道區域和該等源極/汲極區域係被製成離散。然而，該奈米之線區域並非全部都需要是離散，或甚至能夠被製作成為離散。舉例來說，根據本發明之一實施例，圖5繪示一奈米線為基礎的半導體結構之一截面間隔件檢視圖。
參照圖5，奈米線104A~104C在間隔件116之下的位置處並非離散。在一實施例中，奈米線104A~104C之堆疊，具有在其之間的中介半導體材料118，諸如中介於矽奈米線之間之矽鍺，或反之亦然，如同下文與圖6B所關聯描述者。在一實施例中，在一實施例中，該底部的奈米線104A係仍與基材102的一部分接觸。因此，在一實施例中，在該等間隔件中的一或兩者下方之該等多個正交堆疊的奈米線之一部分為非離散。
在另一方面，提出製造一奈米線半導體裝置之方法。舉例來說，根據本發明之一實施例，圖6A~6E繪示代表製造一奈米線半導體裝置的一方法中的各種操作之三維截面檢視圖。
製造一奈米線半導體裝置之一方法可包括在一基材上方形成一奈米線。在顯示兩個矽奈米線的形成之一特定範例中，圖6A繪示一基材602(例如由上面具有一絕緣氧化矽層602B的一整體體積基材矽基材602A所構成)，其具有設置於其上的一矽層604/矽鍺層606/矽層608堆疊。會了解的是，在另一實施例中，一矽鍺層/矽層/矽鍺層堆疊可被 用來最終地形成兩個矽鍺奈米線。
參照圖6B，該矽層604/矽鍺層606/矽層608堆疊之一部分以及該氧化矽層602B的一頂部部分係例如以一遮罩和電漿蝕刻而被圖案化於一鰭型結構610。
該方法亦可包括於該奈米線中形成一通道區域，該通道區域具有一長度以及正交於該長度的一周邊。在顯示在兩個矽奈米線上方形成三閘極結構的一特定範例中，圖6C繪示具有上面設置有三個犧牲閘極612A、612B和612C之鰭型結構610。在一此種實施例中，該等三個犧牲閘極612A、612B和612C係由一犧牲閘極氧化層614和一犧牲多晶矽閘極層616所構成，其等係以一電漿蝕刻程序而覆蓋沉積和圖案化。
接下來的圖案化以形成該等三個犧牲閘極612A、612B和612C，間隔件可形成於該等三個犧牲閘極612A、612B和612C的側壁上，摻雜可獲執行(例如尖端及/或源極和汲極類型摻雜)，以及一介層介電層可形成來包覆該等三個犧牲閘極612A、612B和612C。該介層介電層可被研磨以暴露該等三個犧牲閘極412A、412B和412C而供一取代閘極程序(replacement gate process)或閘極最後程序(gate-last,process)用。參照圖6D，已移除該等三個犧牲閘極612A、612B和612C，留下間隔件618和剩餘該介層介電層620的一部分。
另外，再次參照圖6D，該鰭狀結構610之該矽鍺層606的部分和該絕緣氧化矽層602B的部分可於由該等犧 牲閘極612A、612B和612C所原始包覆的該等區域中移除。如同圖6D所描繪者，從而，剩餘該等矽層604和608之離散部分。
在一實施例中，在圖6D中所顯示的該等矽層604和608的離散部分將最終地變為一奈米線為基礎的裝置內之通道區域。因此，在圖6D中的此程序階段，可執行通道設建(engineer)或調諧(tuning)。舉例來說，在一實施例中，於圖6D中所顯示的該等矽層604和608之該等離散部分係利用氧化和蝕刻程序來變薄。此一蝕刻程序可遭執行，同時該等線藉由蝕刻該矽鍺層606而分離。於是，獨立於該裝置的該等源極和汲極區域之尺寸化，形成自矽層604和608之該等初始線開始變得較厚且變薄至適合一奈米線裝置中的一通道區域之一尺寸。因此，在一實施例中，形成該通道區域包括移除該奈米線的一部分，以及導致該等源極和汲極區域(在下文描述)之周邊係比該所導致的通道區域之周邊大。
該方法亦可包括形成環繞該通道區域的全部周邊之一閘極電極堆疊。在顯示在該等兩個矽奈米線上方形成三個閘極結構之特定範例中，圖6E繪示出結構，該結構係接著一閘極介電層622(例如一高介電係數閘極介電層)和一閘極電極層624(例如一金屬閘極電極層)之沉積，以及隨後在該等間隔件618之間研磨。意即，閘極結構係在圖6D之溝槽621中形成。另外，圖6E描繪在該永久閘極堆疊形成之後，隨後移除該介層介電層620之結果。該鰭型結構610 之該矽鍺層606的部分和該絕緣氧化矽層602B，於由第6D圖中所描繪的該介層介電層620之部分所原始包覆的該等區域亦遭移除。如圖6E所描繪者，從而剩餘該等矽層604和608之離散部分。
該方法亦可包括於該等通道區域的任一側上形成該等奈米線中之一對非離散源極和汲極區域，該等源極和汲極區域中的每一者具有正交於該通道區域的長度之一周邊。更特定地說，在一實施例中，於圖6E中所顯示的該等矽層604和608之該等離散部分若未全部變為一以奈米線為基礎的裝置中之該等源極和汲極區域，則將會最終地變為一以奈米線為基礎的裝置中之該等源極和汲極區域中之至少一部分。從而，在圖6E中所描繪的處理階段，可執行源極和汲極區域設建或是協調，其範例如下述。了解到的是類似的設建或調諧可取代成在一處理流中較早執行，例如在一介層介電層之沉積和永久閘極電極之形成之前。
在一實施例中，形成該對源極和汲極區域包括成長(例如藉由磊晶成長)以擴大該奈米線的一部分。該等源極和汲極區域的周邊可以此方式製造成比該通道區域的周邊要大。在一此種實施例中，該奈米線係由矽所構成，且使該奈米線的部分成長包括沿著該等源極和汲極區域中的每一者之整體周邊形成經暴露的<111>矽表面。在一特定此種實施例中，形成該經暴露的<111>矽表面包括利用一沉積和隨後的選擇性切割蝕刻程序。從而，<111>定向的表面可藉由沉積磊晶矽而直接提供刻面亦或是藉由沉積矽並利用一 異向矽蝕刻(orientation dependent silicon etch)來製造。仍在另一實施例中，該程序以一較厚奈米線開始，接著隨後的蝕刻係利用一異向矽蝕刻。在一實施例中，形成該對源極和汲極區域包括形成一摻雜層於該等源極和汲極區域的每一者的周邊上並且完全地環繞該周邊，例如一硼摻雜矽鍺層。此層可有助於形成具有一均勻摻雜的周邊之一奈米線。
該方法亦可包括形成一對接觸點，該對接觸點的一第一者完全地環圍該源極區域之周邊，以及該對接觸點的一第二者完全地環圍該汲極區之周邊。特定地說，接觸點係形成於圖6E之溝槽625中。產生的結構可類似於或相同於圖1A的該結構100。在一實施例中，該等接觸點係形成自一金屬種類。在一此種實施例中，該金屬種類係藉由將一接觸點金屬一致地沉積以及然後填充任何剩餘的溝槽體積。該沉積的一致方面可藉由利用利用化學汽相沉積法(CVD)、原子層沉積法(ALD)或金屬回流來執行。
因此，本發明之實施例包括用以製造周圍具有接觸點之奈米線結構、不同地調諧該通道和接觸點位置(即源極和汲極區域)區之方法、或在相同製程中做上述二者之方法。從此種方法形成之結構可提供較傳統結構相比之Rex改良(降低)。
在一實施例中，該接觸點金屬係於允許經最大化的接觸點區之該源極和汲極中環繞該奈米線。在另一實施例中，提出修裁獨立於該通道之源極/汲極中該線的尺寸或圖形或兩者，反之亦然。此等方式可達到在一奈米線為基 礎的裝置中所可能的最佳電晶體效能。因為接觸點電阻係與一裝置中的接觸點區呈反比，故本文所描述的實施例可用來增加該接觸點區與減少該裝置的接觸點電阻。在一特定此種實施例中，<111>或<110>定向的矽係用來改善金屬/半導體障壁反應。接觸點電阻中的大幅降低已為此等方向而遭計算。特定地說，針對顯示Si(111)和Si(110)方向之三個表面方向之電流與偏壓具有一經降低的蕭特基障壁高度(Schottky Barrier Height)，並且改變導向到一較高整體電流與該Si(100)方向之狀態的密度。
圖7繪示根據本發明之一實作之一運算裝置700。該運算裝置700收容一板件702。該板件702可包括數個構件，其包括但不限於一處理器704和至少一通訊晶片706。該處理器704係實體且電氣地耦接到該板件702。在某些實作中，該至少一通訊晶片706亦係實體且電氣地耦接到該板件702。在進一步的實作中，該通訊晶片706係該處理器704之部分。
依據其之應用，運算裝置700可包括可與或不與該板件702實體且電氣地耦接之其他構件。這些其他構件包括但不限於：依電性記憶體(例如DRAM)、非依電性記憶體(例如ROM)、快閃記憶體、一圖形處理器、一數位信號處理器、一保密處理器、一晶片組、一天線、一顯示器、一觸碰式螢幕顯示器、一觸碰式螢幕控制器、一電池、一音訊編碼器、一視訊編碼器、一電源放大器、一全球定位系統(GPS)裝置、一羅盤、一加速計、一陀螺儀、一揚聲器、 一攝影機和一大量儲存裝置(諸如硬碟驅動機、光碟片(CD)、數位多功能碟片(DVD)等等)。
該通訊晶片706使無線通訊能夠將資料傳送到該運算裝置700以及從該運算裝置700傳送。詞彙「無線」和其衍生詞可被用來描述電路、裝置、系統、方法、技術、通訊通道等，其等可透過使用經由一非固態媒體之經調變電磁輻射使資料通訊。該詞彙並非意指相關聯的裝置不會含有任何線體，即使在某些實施例中它們沒有。該通訊晶片706可實作為數個無線標準或協定中的任一者，包括但不限於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其衍生者，以及被指定為3G、4G、5G和超過者之任何其他無線協定。該運算裝置700可包括多個通訊晶片706。舉例而言，一第一通訊晶片706可專屬於諸如Wi-Fi和藍牙之較短範圍的無線通訊，以及一第二通訊晶片706可專屬於諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO和其他之較長範圍的無線通訊。
該運算裝置700的該處理器704包括封裝於該處理器704內之一積體電路晶粒。在本發明之某些實作中，該處理器的該積體電路晶粒包括一或更多個裝置，諸如根據本發明之實作所造出之奈米線電晶體。詞彙「處理器」可表示任何裝置、或處理來自暫存器及/或記憶體的電子資料以將該電子資料轉換為可儲存於暫存器及/或記憶體中的 其他電子資料之裝置的部分。
該通訊晶片706亦包括封裝於該通訊晶片706內之一積體電路晶粒。根據本發明之另一實作，該通訊晶片之積體電路晶粒包括一或更多個裝置，諸如根據本發明之實作所造出之奈米線電晶體。
在進一步的實作中，被容納於該運算裝置700之另一個構件可含有一積體電路晶粒，其包括諸如根據本發明之實作所造出之奈米線電晶體的一或更多裝置。
在各種實作中，該運算裝置700可為一膝上型電腦、一上網型電腦、一筆記型電腦、一超輕薄電腦、一智慧型手機、一平板電腦、一個人數位助理(PDA)、一超行動PC、一行動電話、一桌上型電腦、一伺服器、一印表機、一掃描器、一監視器、一機上盒、一娛樂控制單元、一數位攝影機、一可攜式音樂播放器或一數位視訊紀錄器。在進一步的實作中，該運算裝置700可為處理資料之任何其他電子裝置。
因此，具有環繞接觸點奈米線結構已獲揭露。在一實施例中，一奈米線半導體裝置包括設置於一基材上方之一奈米線。一通道區域係設置於該奈米線中。該通道區域具有一長度和正交於該長度之一周邊。一閘極電極堆疊環圍該通道區域之整個周邊。一對源極和汲極區域係設置在該奈米線中，且於該通道區域的任一側上。該等源極和汲極中的每一者具有與該通道區域的長度正交之一周邊。一第一接觸點完全地環圍該源極區域的該周邊。一第二接 觸點完全地環圍該汲極區域的該周邊。在一實施例中，該等源極和汲極區域之該等周邊係大致上相同，並且係大於該通道區域之該周邊。
100‧‧‧半導體裝置
102‧‧‧基材
104、104A~104C‧‧‧奈米線
106‧‧‧通道區域
108‧‧‧閘極電極堆疊
110、112‧‧‧源極/汲極區域
114‧‧‧接觸點
116‧‧‧間隔件
L‧‧‧長度

Claims (30)

  1. 一種奈米線半導體裝置，其包含：設置於一基材上方之一奈米線；設置於該奈米線中之一通道區域，該通道區域具有一長度及正交於該長度之一周邊；環圍該通道區域的整個周邊之一閘極電極堆疊；設置於該奈米線中且在該通道區域的任一側上之一對源極和汲極區域，該等源極和汲極區域的每一者具有正交於該通道區域的該長度之一周邊；以及一對接觸點，該對接觸點之一第一者完全地環圍該源極區域之該周邊，以及該對接觸點之一第二者完全地環圍該汲極區域之該周邊。
  2. 如申請專利範圍第1項之半導體裝置，其中該等源極和汲極區域之該等周邊係大致上相同，並且大於該通道區域之該周邊。
  3. 如申請專利範圍第1項之半導體裝置，其中該通道區域具有一寬度和一高度，該寬度大致上與該高度相同，以及其中該等源極和汲極區域之每一者具有一寬度和一高度，該寬度大致上與該高度相同。
  4. 如申請專利範圍第1項之半導體裝置，其中該通道區域具有一寬度和一高度，該寬度實質上大於該高度，以及其中該等源極和汲極區域之每一者具有一寬度和一高度，該寬度實質上大於該高度。
  5. 如申請專利範圍第4項之半導體裝置，其中該奈米線實質由矽所構成，沿著該等源極和汲極區域的每一者之該寬度之該周邊包含經暴露的<110>矽表面，以及沿著該等源極和汲極區域的每一者之該高度之該周邊包含經暴露的<100>矽表面。
  6. 如申請專利範圍第1項之半導體裝置，其中該通道區域具有一寬度和一高度，該寬度實質上小於該高度，以及其中該等源極和汲極區域之每一者具有一寬度和一高度，該寬度實質上小於該高度。
  7. 如申請專利範圍第6項之半導體裝置，其中該奈米線實質由矽所構成，沿著該等源極和汲極區域的每一者之該寬度之該周邊包含經暴露的<100>矽表面，以及沿著該等源極和汲極區域的每一者之該高度之該周邊包含經暴露的<110>矽表面。
  8. 如申請專利範圍第1項之半導體裝置，其中該奈米線實質由矽所構成，以及該等源極和汲極區域的每一者之整個周邊係一經暴露的<111>矽表面。
  9. 如申請專利範圍第1項之半導體裝置，進一步包含：一摻雜層，其設置於該等源極和汲極區域的每一者之該周邊且將其完全地環圍，且其介於該等源極和汲極區域與該等接觸點區域之間。
  10. 如申請專利範圍第1項之半導體裝置，進一步包含：一對間隔件，其設置於該閘極電極堆疊和該對接觸點之間。
  11. 如申請專利範圍第1項之半導體裝置，其中該等接觸點包含一金屬種類，該閘極電極堆疊包含一金屬閘極和一高介電係數(high-K)閘極介電質，以及該奈米線包含矽、矽鍺或其等之一組合。
  12. 一種半導體裝置，其包含：設置於一基材上方之多個垂直地堆疊的奈米線，該等奈米線的每一者包含：設置在該奈米線中的一離散通道區域，該通道區域具有一長度及正交於該長度之一周邊；設置在該奈米線中且在該通道區域的任一側上的一對離散源極和汲極區域，該等源極和汲極區域的每一者具有正交於該通道區域的該長度之一周邊；環圍該等通道區域的每一者之整個周邊之一閘極電極堆疊；以及一對接觸點，該對接觸點之一第一者完全地環圍該等源極區域的每一者之該周邊，以及該對接觸點之一第二者完全地環圍該等汲極區域的每一者之該周邊。
  13. 如申請專利範圍第12項之半導體裝置，其中該等源極區域和該等汲極區域中的每一者之該等周邊係大致上相同，並且大於該等通道區域的每一者之該周邊。
  14. 如申請專利範圍第12項之半導體裝置，其中該等通道區域的每一者具有一寬度和一高度，該寬度大致上與該高度相同，以及其中該等源極和汲極區域之每一者具有一寬度和一高度，該寬度大致上與該高度相同。
  15. 如申請專利範圍第12項之半導體裝置，其中該等通道區域的每一者具有一寬度和一高度，該寬度實質上大於該高度，以及其中該等源極和汲極區域之每一者具有一寬度和一高度，該寬度實質上大於該高度。
  16. 如申請專利範圍第15項之半導體裝置，其中該等奈米線的每一者實質由矽所構成，沿著該等源極和汲極區域的每一者之該寬度之該周邊包含經暴露的<110>矽表面，以及沿著該等源極和汲極區域的每一者之該高度之該周邊包含經暴露的<100>矽表面。
  17. 如申請專利範圍第12項之半導體裝置，其中該等通道區域的每一者具有一寬度和一高度，該寬度實質上小於該高度，以及其中該等源極和汲極區域之每一者具有一寬度和一高度，該寬度實質上小於該高度。
  18. 如申請專利範圍第17項之半導體裝置，其中該等奈米線的每一者實質由矽所構成，沿著該等源極和汲極區域的每一者之該寬度之該周邊包含經暴露的<100>矽表面，以及沿著該等源極和汲極區域的每一者之該高度之該周邊包含經暴露的<110>矽表面。
  19. 如申請專利範圍第12項之半導體裝置，其中該等奈米線的每一者實質由矽所構成，以及該等源極和汲極區域的每一者之整個周邊係一經暴露的<111>矽表面。
  20. 如申請專利範圍第12項之半導體裝置，進一步包含：一摻雜層，其設置於該等源極和汲極區域的每一者之該周邊且將其完全地環圍，且其介於該等源極和汲極 區域與該等接觸點區域之間。
  21. 如申請專利範圍第12項之半導體裝置，進一步包含：一對間隔件，其設置於該閘極電極堆疊和該對接觸點之間。
  22. 如申請專利範圍第21項之半導體裝置，其中在該等間隔件的一或二者下方的該等多個垂直堆疊的奈米線之一部分係非離散。
  23. 如申請專利範圍第21項之半導體裝置，其中該等接觸點包含一金屬種類，該閘極電極堆疊包含一金屬閘極和一高介電係數(high-K)閘極介電質，以及該奈米線包含矽、矽鍺或其等之一組合。
  24. 一種製造奈米線半導體裝置之方法，該方法包含下列步驟：於一基材上方形成一奈米線；於該奈米線中形成一通道區域，該通道區域具有一長度及正交於該長度之一周邊；環圍該通道區域的整個周邊形成一閘極電極堆疊；於該奈米線中且在該通道區域的任一側上形成一對源極和汲極區域，該等源極和汲極區域的每一者具有正交於該通道區域的該長度之一周邊；以及形成一對接觸點，該對接觸點之一第一者完全地環圍該源極區域之該周邊，以及該對接觸點之一第二者完全地環圍該汲極區域之該周邊。
  25. 如申請專利範圍第24項之方法，其中形成該通道區域之 步驟包含移除該奈米線之一部分，以及其中該等源極和汲極區域之該等周邊係大致上相同，並且大於該通道區域之該周邊。
  26. 如申請專利範圍第24項之方法，其中形成該對源極和汲極區域之步驟包含使該奈米線的一部分成長，且其中該等源極和汲極區域之該等周邊係大致上相同，以及係大於該通道區域之該周邊。
  27. 如申請專利範圍第26項之方法，其中該奈米線實質由矽所構成，以及使該奈米線的該部分成長之該步驟包含沿著該等源極和汲極區域的每一者之整個周邊形成一經暴露的<111>矽表面。
  28. 如申請專利範圍第27項之方法，其中形成該經暴露的<111>矽表面之該步驟包含利用一沉積和選擇性蝕刻製程。
  29. 如申請專利範圍第24項之方法，其中形成該對源極和汲極區域的步驟包含形成一摻雜層，其係於該等源極和汲極區域的每一者之該周邊且將其完全地環圍。
  30. 如申請專利範圍第24項之方法，進一步包含：在形成該對源極和汲極區域與該對接觸點之前，形成一對間隔件相鄰於該閘極電極堆疊。
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Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112011106006B4 (de) * 2011-12-23 2021-01-14 Intel Corp. Nanodrahtstrukturen mit Rundumkontakten und zugehöriges Herstellungsverfahren
US9224810B2 (en) 2011-12-23 2015-12-29 Intel Corporation CMOS nanowire structure
US9184269B2 (en) * 2013-08-20 2015-11-10 Taiwan Semiconductor Manufacturing Company Limited Silicon and silicon germanium nanowire formation
US11404325B2 (en) 2013-08-20 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon and silicon germanium nanowire formation
EP3123515B1 (en) * 2014-03-24 2021-04-28 Intel Corporation Integration methods to fabricate internal spacers for nanowire devices and nanowire device with internal spacers
US9590105B2 (en) * 2014-04-07 2017-03-07 National Chiao-Tung University Semiconductor device with metal alloy over fin, conductive layer over channel region of fin, and semiconductive layer over conductive layer and formation thereof
US9306019B2 (en) * 2014-08-12 2016-04-05 GlobalFoundries, Inc. Integrated circuits with nanowires and methods of manufacturing the same
US10199502B2 (en) * 2014-08-15 2019-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Structure of S/D contact and method of making same
US9343529B2 (en) 2014-09-05 2016-05-17 International Business Machines Corporation Method of formation of germanium nanowires on bulk substrates
US9871101B2 (en) 2014-09-16 2018-01-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
CN105762190B (zh) * 2014-12-19 2019-04-19 中国科学院微电子研究所 半导体器件及其制造方法
KR102412493B1 (ko) 2015-09-08 2022-06-23 삼성디스플레이 주식회사 액정 표시 장치 및 그 제조방법
CN113611610A (zh) 2015-09-10 2021-11-05 英特尔公司 具有腔间隔器的半导体纳米线装置和制造半导体纳米线装置的腔间隔器的方法
US10411090B2 (en) 2015-09-24 2019-09-10 Intel Corporation Hybrid trigate and nanowire CMOS device architecture
US9496263B1 (en) 2015-10-23 2016-11-15 International Business Machines Corporation Stacked strained and strain-relaxed hexagonal nanowires
US9899387B2 (en) * 2015-11-16 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US9754840B2 (en) 2015-11-16 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Horizontal gate-all-around device having wrapped-around source and drain
CN108292672B (zh) * 2015-12-23 2022-04-12 英特尔公司 用于igzo非平面器件的环绕式导电金属氧化物接触部的制作
KR102413782B1 (ko) 2016-03-02 2022-06-28 삼성전자주식회사 반도체 장치
CN107623033A (zh) * 2016-07-13 2018-01-23 中芯国际集成电路制造(上海)有限公司 多沟道全包围栅极器件及其制造方法
US10074727B2 (en) 2016-09-29 2018-09-11 International Business Machines Corporation Low resistivity wrap-around contacts
WO2018182655A1 (en) * 2017-03-30 2018-10-04 Intel Corporation Removal of a bottom-most nanowire from a nanowire device stack
CN109216454A (zh) * 2017-07-07 2019-01-15 中芯国际集成电路制造(北京)有限公司 纳米线晶体管及其形成方法
US10867866B2 (en) 2017-10-30 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10332809B1 (en) * 2018-06-21 2019-06-25 International Business Machines Corporation Method and structure to introduce strain in stack nanosheet field effect transistor
US11233152B2 (en) 2018-06-25 2022-01-25 Intel Corporation Self-aligned gate endcap (SAGE) architectures with gate-all-around devices
US10886182B2 (en) * 2018-07-31 2021-01-05 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US10832954B2 (en) 2019-03-25 2020-11-10 International Business Machines Corporation Forming a reliable wrap-around contact without source/drain sacrificial regions
US11296226B2 (en) 2019-10-16 2022-04-05 International Business Machines Corporation Transistor having wrap-around source/drain contacts and under-contact spacers
US11362194B2 (en) 2020-01-22 2022-06-14 International Business Machines Corporation Transistor having confined source/drain regions with wrap-around source/drain contacts
US11211452B1 (en) 2020-06-30 2021-12-28 International Business Machines Corporation Transistor having stacked source/drain regions with formation assistance regions and multi-region wrap-around source/drain contacts
TW202230452A (zh) * 2020-08-02 2022-08-01 美商應用材料股份有限公司 用於環繞式閘極奈米片輸出入裝置之共形氧化
KR102563569B1 (ko) * 2021-07-12 2023-08-04 한양대학교 산학협력단 컴팩트 드레인 및 이종 물질 구조에 기반하는 트랜지스터
US20230163191A1 (en) * 2021-11-22 2023-05-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Device and Method of Forming the Same
US20230420574A1 (en) * 2022-06-23 2023-12-28 Intel Corporation Mobility improvement in gate all around transistors based on substrate orientation

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200532918A (en) * 2004-03-29 2005-10-01 Imec Inter Uni Micro Electr Method for fabricating self-aligned source and drain contacts in a double gate fet with controlled manufacturing of a thin Si or non-Si channel
US20070072335A1 (en) * 2005-06-08 2007-03-29 Seung-Jae Baik Semiconductor Devices Having Nano-Line Channels and Methods of Fabricating the Same
TW200913264A (en) * 2006-06-09 2009-03-16 Nat Applied Res Laboratories Planar surrounding gate field effect transistor and its manufacturing method
US20110031473A1 (en) * 2009-08-06 2011-02-10 International Business Machines Corporation Nanomesh SRAM Cell

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4141022A (en) * 1977-09-12 1979-02-20 Signetics Corporation Refractory metal contacts for IGFETS
US4803173A (en) * 1987-06-29 1989-02-07 North American Philips Corporation, Signetics Division Method of fabrication of semiconductor device having a planar configuration
US7051945B2 (en) * 2002-09-30 2006-05-30 Nanosys, Inc Applications of nano-enabled large area macroelectronic substrates incorporating nanowires and nanowire composites
US6897098B2 (en) * 2003-07-28 2005-05-24 Intel Corporation Method of fabricating an ultra-narrow channel semiconductor device
EP1747577A2 (en) * 2004-04-30 2007-01-31 Nanosys, Inc. Systems and methods for nanowire growth and harvesting
GB0415891D0 (en) * 2004-07-16 2004-08-18 Koninkl Philips Electronics Nv Nanoscale fet
KR100585157B1 (ko) 2004-09-07 2006-05-30 삼성전자주식회사 다수의 와이어 브릿지 채널을 구비한 모스 트랜지스터 및그 제조방법
US20060149895A1 (en) * 2005-01-04 2006-07-06 Pocrass Alan L Flash memory with integrated male and female connectors and wireless capability
KR100594327B1 (ko) * 2005-03-24 2006-06-30 삼성전자주식회사 라운드 형태의 단면을 가지는 나노와이어를 구비한 반도체소자 및 그 제조 방법
US7279375B2 (en) * 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
WO2007022359A2 (en) * 2005-08-16 2007-02-22 The Regents Of The University Of California Vertical integrated silicon nanowire field effect transistors and methods of fabrication
US20080247214A1 (en) 2007-04-03 2008-10-09 Klaus Ufert Integrated memory
US7892956B2 (en) 2007-09-24 2011-02-22 International Business Machines Corporation Methods of manufacture of vertical nanowire FET devices
US7682917B2 (en) * 2008-01-18 2010-03-23 International Business Machines Corporation Disposable metallic or semiconductor gate spacer
WO2009151001A1 (ja) * 2008-06-09 2009-12-17 独立行政法人産業技術総合研究所 ナノワイヤ電界効果トランジスタ及びその作製方法、並びにこれを含む集積回路
US8169031B2 (en) * 2008-08-26 2012-05-01 International Business Machines Corporation Continuous metal semiconductor alloy via for interconnects
US7884004B2 (en) * 2009-02-04 2011-02-08 International Business Machines Corporation Maskless process for suspending and thinning nanowires
US7893492B2 (en) * 2009-02-17 2011-02-22 International Business Machines Corporation Nanowire mesh device and method of fabricating same
US7943530B2 (en) 2009-04-03 2011-05-17 International Business Machines Corporation Semiconductor nanowires having mobility-optimized orientations
US8368125B2 (en) * 2009-07-20 2013-02-05 International Business Machines Corporation Multiple orientation nanowires with gate stack stressors
JP4991814B2 (ja) * 2009-09-16 2012-08-01 株式会社東芝 半導体装置およびその製造方法
CN101783367B (zh) 2010-02-11 2012-10-17 复旦大学 一种基于三五族元素的纳米线mos晶体管及其制备方法
CN102214577B (zh) 2010-04-09 2012-12-26 中国科学院微电子研究所 一种制作纳米开关的方法
US8361907B2 (en) * 2010-05-10 2013-01-29 International Business Machines Corporation Directionally etched nanowire field effect transistors
US8519479B2 (en) * 2010-05-12 2013-08-27 International Business Machines Corporation Generation of multiple diameter nanowire field effect transistors
DE112011106006B4 (de) * 2011-12-23 2021-01-14 Intel Corp. Nanodrahtstrukturen mit Rundumkontakten und zugehöriges Herstellungsverfahren

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200532918A (en) * 2004-03-29 2005-10-01 Imec Inter Uni Micro Electr Method for fabricating self-aligned source and drain contacts in a double gate fet with controlled manufacturing of a thin Si or non-Si channel
US20070072335A1 (en) * 2005-06-08 2007-03-29 Seung-Jae Baik Semiconductor Devices Having Nano-Line Channels and Methods of Fabricating the Same
TW200913264A (en) * 2006-06-09 2009-03-16 Nat Applied Res Laboratories Planar surrounding gate field effect transistor and its manufacturing method
US20110031473A1 (en) * 2009-08-06 2011-02-10 International Business Machines Corporation Nanomesh SRAM Cell

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