TW202137562A - 具有高電壓厚閘極鰭式場效電晶體裝置的共整合高性能奈米帶電晶體 - Google Patents

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Abstract

本文揭露的實施方式包含半導體裝置和形成此裝置的方法。在一個實施方式中，半導體裝置包括基板、在該基板上方的第一電晶體(其中該第一電晶體包括第一半導體通道的垂直堆疊)、以及圍繞每個該些第一半導體通道的第一閘極介電質。該第一閘極介電質具有第一厚度。在一個實施方式中，該半導體裝置進一步包括在該基板上方的第二電晶體，其中該第二電晶體包括第二半導體通道。第二半導體通道包括一對側壁和頂表面。在一個實施方式中，第二閘極介電質在該鰭的該對側壁和該頂表面上方，其中該第二閘極介電質具有大於該第一厚度的第二厚度。

Description

具有高電壓厚閘極鰭式場效電晶體裝置的共整合高性能奈米帶電晶體
本揭露的實施方式係有關半導體裝置，並且更具體地有關具有與高電壓厚閘極三閘極電晶體共整合的奈米帶電晶體的半導體裝置。
積體裝置製造商持續縮小電晶體裝置的特徵尺寸以取得更大的電流密度及更高的性能，在下一代裝置中，需要管理電晶體驅動電流，並降低短通道效應、寄生電容及關閉狀態洩漏。非平面電晶體，例如基於鰭和奈米線的裝置，可以改善對短通道效應的控制。例如，在基於奈米線的電晶體中，閘極堆疊包裹奈米線的整個周邊周圍，使得在通道區中能更充分地耗盡，且由於較陡的次閾值電流擺幅(SS)和較小的汲極感應障壁降低(DIBL)而降低短通道效應。
晶粒內的不同功能塊可能需要針對不同的電參數進行最佳化。在某些情況下，需要結合用於邏輯應用的高速電晶體來施行用於功率應用的高壓電晶體。高壓電晶體通常遭受高洩漏電流。在奈米線裝置中，較厚的氧化物導致奈米線之間的空間減小到很少或沒有閘極金屬可被設置在奈米線之間的程度。
及
根據各種實施方式，在此描述的是與高壓厚閘極三閘極電晶體共整合的奈米帶電晶體。在下述說明中，將使用習於此技藝者通常用以傳遞他們工作的本質給其他習於此技藝者的用語，說明顯示的實施方案之各式態樣。但是，習於此技藝者將清楚知道僅以某些所述態樣，即可實施本發明。為了說明，揭示特定數目、材料、及配置以助於完整瞭解說明的實施方案。然而，習於此技藝者將清楚，不用特定細節，仍可實施本發明。在其他情況中，省略或簡化眾所皆知的特點以免模糊說明的實施方案。
依次，以最有助於瞭解本發明之方式，將各式各樣的操作說明成多個離散的操作，但是，說明的次序不應被解釋為意指這些操作必須是次序相依的。在具體來說，這些操作不需要以呈現的次序執行。
奈米帶裝置在下面更詳細地描述。然而，應當理解，可以用奈米線通道形成基本相似的裝置。奈米線裝置可以包含其中通道具有基本上相似的寬度尺寸和厚度尺寸的裝置，而奈米帶裝置可以包含具有基本上大於或基本上小於厚度尺寸的寬度尺寸的通道。如本文所使用的，「高壓」可以指大約1.0V或更高的電壓。
如上所述，將厚閘極介電質奈米帶電晶體與標準厚度閘極介電質奈米帶電晶體整合在一起是有問題的。特別地，較厚的閘極介電質可以在奈米帶之間合併在一起。即，閘極介電質阻擋了奈米帶之間的間隙，並防止將閘極金屬填充到間隙中。這樣，厚閘極介電質奈米帶電晶體的閘極全環繞(GAA)控制並非總是可能的。
因此，本文揭露的實施方式包含GAA裝置與非平面電晶體的整合，例如三閘極裝置。三閘極裝置(有時也稱為「finFET」裝置)允許較厚的閘極介電質。這是因為與奈米帶裝置一樣，通道的各部分之間沒有間隙。鑑於GAA裝置需要閘極金屬(和閘極介電質)以完全包裹通道周圍，而在三閘極裝置中，閘極金屬(和閘極介電質)通常覆蓋通道的三個表面(例如，一對側壁和一個頂表面)。
此外，厚閘極裝置通常用於類比或其他高壓應用。這樣的應用通常不需要GAA裝置提供的額外縮小(例如，更好的短通道效應)。此外，厚閘極裝置的開關頻率通常低於邏輯應用所需的開關頻率。因此，本文揭露的實施方式利用了GAA裝置的附加性能改進，同時保持了使用三閘極裝置的厚閘極裝置的製造容易性。
在一個實施方式中，藉由在基板的不同區上形成不同的裝置來實現GAA裝置與三閘極裝置的共整合。GAA裝置可以從基板的包括通道層和犧牲層的交替堆疊的區中的鰭形成，並且三閘極裝置可以從基板包括單通道層的區中的鰭形成。本文揭露的實施方式提供了用於提供基板的不同製程流程，該基板包含用於形成各種電晶體類型的第一區和第二區兩者。
現在參考圖1A，顯示了根據一個實施方式的半導體裝置100的橫截面圖示。半導體裝置100包括均形成在基板101上方的第一電晶體172A 和第二電晶體172B 。在所示的實施方式中，第一電晶體172A 藉由基板101中的斷點104與第二電晶體172B 分開。斷點104指示第一電晶體172A 和第二電晶體172B 可以位於基板101的不同區，並且可以不彼此相鄰及/或不在相同方向上取向。
在一個實施方式中，基板101可以包含半導體基板和在半導體基板101上方的隔離層(未示出)。在實施方式中，下伏半導體基板101代表一般用於製造積體電路的工件物體。半導體基板101通常包含矽或另一半導體材料的晶圓或其他片。合適的半導體基板101包含，但不限於，單晶矽、多晶體矽和絕緣體上矽(SOI)，以及類似之由其他半導體材料形成的基板，例如包含鍺、碳、或金屬的III-V族材料之基板。
圖1A的圖示為沿著兩個電晶體172A 和172B 的通道的長度。在特定實施方式中，第一電晶體172A 是高速電晶體(例如，適合於邏輯操作)，並且第二電晶體172B 是高壓電晶體(例如，適合於類比及/或功率操作)。第一電晶體172A 是GAA電晶體(例如，奈米帶電晶體)。第二電晶體172B 是三閘極電晶體。
在一個實施方式中，第一電晶體172A 可以包括配置成垂直堆疊的複數奈米帶通道110。奈米帶通道110可以包括任何合適的半導體材料。例如，奈米帶通道110可以包括矽或III-V族材料。奈米帶通道110之間可以具有間隔S。間隔S可以針對高速開關應用被最佳化。例如，間隔S可以為大約10nm或更小。第一閘極介電質112A 可以完全包裹每個奈米帶通道110的外表面周圍。第一閘極介電質112A 可以具有第一厚度TA 。第一厚度TA 的尺寸可以被設置為使得第一閘極介電質112A 在奈米帶通道110之間不被捏縮。例如，第一厚度TA 可以為大約3nm或更小。因此，在第一閘極介電質112A 的相鄰表面之間存在間隙。在一個實施方式中，利用共形沉積製程(例如，原子層沉積(ALD))設置第一閘極介電質112A 。共形沉積製程還可以在間隔物122的內表面上方和基板101的表面上方沉積第一閘極介電質112A 。然而，在其他實施方式中，第一閘極介電質112A 被生長(例如，用氧化製程)。在這樣的實施方式中，第一閘極介電質112A 可以不存在於間隔物122的內表面上方。即，閘極電極130可以直接接觸間隔物122。
在一個實施方式中，閘極電極130可以填充奈米帶通道110之間的間隙，以便完全包裹每個奈米帶通道110的外表面周圍。這為第一電晶體172A 提供了GAA控制。在一個實施方式中，第一電晶體172A 還可以包括一對源極/汲極區120。源極/汲極區120可以藉由一對間隔物122與閘極電極130分開。奈米帶通道110可以穿過間隔物122以接觸源極/汲極區120。
在一個實施方式中，第二電晶體172B 可以包括單半導體通道115。在一個實施方式中，半導體通道115可以是鰭形的。如本文中所使用的，半導體通道115可以被稱為鰭通道115。鰭通道115可以包括任何合適的半導體材料。例如，鰭通道115可以包括矽或III-V族材料。鰭通道115可以從基板101向上延伸。在一個實施方式中，第二閘極介電質112B 設置在鰭通道115的表面上方，並且閘極電極130設置在第二閘極介電質112B 上方。在一個實施方式中，可以利用共形沉積製程(例如，ALD)來沉積第二閘極介電質112B 。共形沉積製程還可在間隔物122的內表面上方沉積第二閘極介電質112B 。然而，在其他實施方式中，第二閘極介電質112B 被生長(例如，用氧化製程)。在這樣的實施方式中，第二閘極介電質112B 可以不存在於間隔物122的內表面上方。即，閘極電極130可以直接接觸間隔物122。在一些實施方式中，第二閘極介電質112B 包括與第一閘極介電質112A 相同的材料。在其他實施方式中，第二閘極介電質112B 包括與第一閘極介電質112A 不同的材料。
在一個實施方式中，第二電晶體172B 包括形成在鰭通道115的對向端上的一對源極/汲極區120。在一個實施方式中，第二電晶體172B 還可以包括一對間隔物122。第二閘極介電質112B 和閘極電極130可以設置在間隔物122的內表面之間。鰭通道115可以穿過間隔物122以接觸源極/汲極區120。
在圖1A所示的視圖中，第二閘極介電質112B 和閘極電極130是在鰭通道115的頂表面上方，但是應當理解，第二閘極介電質112B 和閘極電極130也將沿著側壁(進入和離開圖1A的平面)以提供對第二電晶體172B 的三閘極控制。
在一個實施方式中，第二閘極介電質112B 具有第二厚度TB 。第二厚度TB 大於第一厚度TA 。例如，第二厚度TB 可以為大約3nm或更大。注意，鰭通道115在通道的各部分之間不包含間隙(與奈米帶通道110的情況一樣)。這樣，第二閘極介電質112B 可以沉積(或生長)為更大的厚度，而無需擔心會捏縮，其避免閘極電極130填充在鰭通道115的表面周圍。在一個實施方式中，相對於第一厚度TA 增加的第二厚度TB 允許第二電晶體172B 支援更高的電壓。例如，第二電晶體172B 可以具有大約1.0V或更高的操作電壓。
在一個實施方式中，第一電晶體172A 和第二電晶體172B 可以具有不同的通道長度。例如，第一電晶體172A 可以具有第一通道長度LgA ，並且第二電晶體172B 可以具有大於第一通道長度LgA 的第二通道長度LgB 。較大的第二通道長度LgB 允許支援更高的電壓，而較短的第一通道長度LgA 支援更快的開關頻率。在一個實施方式中，第二通道長度LgB 可以為大約50nm或更大，或大約100nm或更大。
在一個實施方式中，為第一閘極介電質112A 和第二閘極介電質112B 選擇的材料可以是任何合適的高介電常數材料。例如，第一閘極介電質112A 和第二閘極介電質112B 可以是，例如，任何合適的氧化物，如二氧化矽或高介電常數(高k)閘極介電質材料。高介電常數閘極介電質材料的示例包含，例如，氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭、和鈮酸鋅鉛。
在一個實施方式中，為閘極電極130選擇的材料可以是任何合適的功函數金屬，以便提供期望的閾值電壓以操作為P型電晶體或N型電晶體。例如，當金屬閘極電極130將作為N型功函數金屬，閘極電極130較佳地具有為約3.9eV和約4.2eV之間的功函數。可用於形成金屬閘極電極130的N型材料包含，但不為限於，鉿、鋯、鈦、鉭、鋁、和包含這些元素的金屬碳化物，例如，碳化鈦、碳化鋯、碳化鉭、碳化鉿和碳化鋁。可替換地，當金屬閘極電極130將作為P型功函數金屬時，閘極電極130較佳地具有為大約4.9eV和大約5.2eV之間的功函數。可用於形成金屬閘極電極130的P型材料包含，但不限於釕、鈀、鉑、鈷、鎳、以及導電金屬氧化物，例如氧化釕。閘極電極130也可以包括功函數金屬和在功函數金屬上方的填充金屬(例如，鎢)。
在一個實施方式中，源極/汲極區120可以包括磊晶生長的半導體材料。源極/汲極區120可以包括矽合金。在一些實施方案中，源極/汲極區120包括矽合金，該矽合金可以是原位摻雜的矽鍺、原位摻雜的碳化矽、或原位摻雜的矽。在替代實施方案中，可以使用其他矽合金。例如，可以使用的替代矽合金材料包含但不限於矽化鎳、矽化鈦、矽化鈷，並且可能可以用硼及/或鋁中的一種或多種來摻雜。在其他實施方式中，源極/汲極區120可以包括替代的半導體材料(例如，包含III-V族元素及其合金的半導體)或導電材料。
現在參考圖1B和1C，根據一個實施方式，分別示出了沿著圖1A中的線B-B'和C-C'的第一電晶體172A 和第二電晶體172B 的橫截面圖示。
現在參考圖1B，示出了根據一個實施方式的跨過第一電晶體172A 的通道區的橫截面圖示。如圖所示，第一閘極介電質112A 完全包裹每個奈米帶通道110的周邊周圍。另外，閘極電極130能夠填充第一閘極介電質112A 的相鄰表面之間的間隙G。閘極電極130可以藉由隔離層103與基板101分開。在一些實施方式中，隔離層103的頂表面也可以被第一閘極介電質112A 覆蓋(例如，當使用ALD製程沉積第一閘極介電質112A 時)。
現在參考圖1C，示出了根據一個實施方式的跨過第二電晶體172B 的通道區的橫截面圖示。如圖所示，鰭通道115包括側壁117和頂表面118。第二閘極介電質112B 設置在隔離層103和頂表面118之上的側壁117上方。閘極電極130覆蓋第二閘極介電質112B 。因此，控制鰭通道115的三個表面以提供三閘極第二電晶體172B 。在一些實施方式中，隔離層103的頂表面也可以被第二閘極介電質112B 覆蓋(例如，當使用ALD製程沉積第二閘極介電質112B 時)。
現在參考圖2A至圖2F，示出了根據一個實施方式的描繪用於形成具有第一區和第二區的電子裝置200的製程的一系列橫截面圖示。第一區可以包括具有交替的通道層和犧牲層的堆疊，以形成奈米帶裝置。第二區可以包括單通道層以便形成三閘極裝置。
現在參考圖2A，示出了根據一個實施方式的電子裝置200的橫截面圖示。電子裝置200包括基板201。基板201可以是半導體基板，諸如以上參照圖1A描述的那些。
現在參考圖2B，示出了根據一個實施方式的在形成交替的通道層211和犧牲層231的堆疊250之後的電子裝置200的橫截面圖示。在一個實施方式中，通道層211是被選擇用作奈米帶的材料。通道層211和犧牲層231各可以是諸如材料，但不限於，矽、鍺、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、和‎InP。在特定實施方式中，通道層211是矽，而犧牲層231是SiGe。在另一個具體的實施方式中，通道層211是鍺，而犧牲層231是SiGe。可以利用磊晶生長製程來生長通道層211和犧牲層231。
在所示的實施方式中，存在四個通道層211。然而，應當理解，在堆疊250中可以存在任何數量的通道層211。在一個實施方式中，堆疊250的最頂層是犧牲層231。在其他實施方式中，堆疊250的最頂層可以是通道層211。
現在參考圖2C，示出了根據一個實施方式的在遮罩層255被設置在堆疊250上方並且被圖案化之後的電子裝置200的橫截面圖示。在一個實施方式中，遮罩層255可以是抗蝕劑或硬遮罩。遮罩層255定義第一區241(在遮罩255之下)和第二區242(在遮罩255的外部)。第一區241是將形成奈米帶電晶體裝置的區，而第二區242是將形成三閘極電晶體裝置的區。
現在參考圖2D，示出了根據一個實施方式的在堆疊250被圖案化之後的電子裝置200的橫截面圖示。在一個實施方式中，可以利用蝕刻製程(例如，乾蝕刻製程)來圖案化堆疊250。蝕刻製程可以包含一種或多種不同的化學性質，以便蝕刻穿過暴露的通道層211和犧牲層231。蝕刻製程在第二區242中提供開口244。在一些實施方式中，開口244暴露基板201。
現在參考圖2E，示出了根據一個實施方式的在第二區242中的基板201上方設置了單通道層213之後的電子裝置200的橫截面圖示。在一個實施方式中，通道層213可以是與基板201相同的材料，或者通道層213可以是與基板201不同的材料。可以通過磊晶生長製程來生長通道層213。
在一個實施方式中，通道層213生長到至少等於堆疊250的頂表面的厚度。如圖所示，通道層213的頂表面214可以在堆疊250中的最上部通道層211的頂表面209之上。在堆疊250的最頂層是通道層的實施方式中，最上通道層211的頂表面209可以與通道層213的頂表面基本共面。
現在參考圖2F，示出了根據一個實施方式的在封蓋層256設置在堆疊250上方和通道層213上方之後的電子裝置200的橫截面圖示。可以在移除遮罩層255之後設置封蓋層256。在一個實施方式中，封蓋層256是氧化物之類。封蓋層256可以用於在鰭圖案化製程期間保護下伏層。
現在參考圖3A至圖3D，示出了根據一個實施方式的描繪用於形成具有第一區和第二區的電子裝置300的過程的一系列橫截面圖示。第一區可以包括具有交替的通道層和犧牲層的堆疊，以形成奈米帶裝置。第二區可以包括單通道層以便形成三閘極裝置。
現在參考圖3A，示出了根據一個實施方式的電子裝置300的橫截面圖示。在一個實施方式中，電子裝置300包括基板301。基板300可以是基本上類似於圖1A中的基板101的材料。
現在參考圖3B，根據一個實施方式，在將遮罩層355設置在基板300上方並且示出了對基板進行圖案化之後，示出了電子裝置300的橫截面圖示。在一個實施方式中，遮罩層355定義第一區341(基板301的未被覆蓋區)和第二區342(基板301的被覆蓋區)。遮罩層355用於圖案化基板301以形成開口344。開口344導致通道層313留在遮罩層355之下。
現在參考圖3C，示出了根據一個實施方式的在將堆疊350設置在開口344中之後的半導體裝置300的橫截面圖示。在一個實施方式中，堆疊350可以包括交替的通道層311和犧牲層331。在一個實施方式中，通道層311和犧牲層331可以類似於以上關於圖2B描述的那些。在一個實施方式中，最頂部通道層311的頂表面309可以在通道層313的頂表面314之下。
現在參考圖3D，示出了根據一個實施方式的在封蓋層356被設置在堆疊350和通道層313上方之後的半導體裝置300的橫截面圖示。可以在移除遮罩層355之後設置封蓋層356。在一個實施方式中，封蓋層356是氧化物之類。封蓋層356可以用於在鰭圖案化製程期間保護下伏層。
現在參考圖4A，示出了根據一個實施方式的在對第一鰭406和第二鰭416進行圖案化之後的電子裝置400的橫截面圖示。在一個實施方式中，第一鰭406由具有交替的通道層(例如，通道層211或311)和犧牲層(例如，犧牲層231或331)的堆疊的第一區形成。將第一區轉換成鰭406的圖案導致通道層(例如，通道層211或311)被轉換成奈米帶通道410。也就是說，鰭406可包括堆疊451，其為鰭形，具有奈米帶通道410和犧牲層431的交替層。第二鰭416由具有單通道層(例如，通道層213或通道層313)的第二區形成。將第二區轉換成鰭416的圖案導致單通道層(例如，通道層213或通道層313)被轉換成鰭通道415。
在圖4A中，鰭416的輪廓是鰭形成的理想化表示。例如，在圖4A中，鰭416具有基本垂直的側壁417和與下伏基板401的表面平行的頂表面418。然而，應了解，由於製造限制或其他設計選擇，第一鰭406和第二鰭416的輪廓可具有不同的變化。
現在參考圖4B，示出了根據另一實施方式的一對第二鰭416的橫截面圖示。如圖所示，側壁表面417可以具有一定程度的錐度。也就是說，在一些實施方式中，側壁表面417可能不完全垂直於基板401。在一個實施方式中，鰭416的靠近基板401的底部可以具有立足處419或其他從乾蝕刻製程形成的典型有高高寬比特徵的類似結構特徵。另外，所有鰭的輪廓可能不均一。例如，巢套鰭可以具有與孤立鰭或作為鰭組中最外鰭的鰭不同的輪廓。例如，圖4B中的鰭416可以被認為是最外鰭，並且表現出不對稱的輪廓。如圖所示，由於蝕刻限制，面向相鄰鰭416的側壁表面417可以比面向外的側壁表面417短。在一個實施方式中，鰭416的頂表面418也可以是圓形的，或者其他非平面的。圖4B示出了第二鰭416的示例，但是應當理解，在第一鰭406中也可以表現出基本相似的輪廓。
現在參考圖5A至圖5G，示出了根據一個實施方式的描繪用於以單個處理流程形成第一奈米帶電晶體和第二三閘極電晶體的製程的一系列橫截面圖示。在圖5A至圖5G的每一個中，沿著第一電晶體通道和第二電晶體通道的長度提供了橫截面圖示。圖5A至圖5G的每一個還為第一電晶體和第二電晶體中的每一個提供了跨過通道的一對橫截面。
現在參考圖5A，示出了根據一個實施方式的在圖案化第一鰭506和第二鰭516之後的電子裝置500的一組橫截面圖示。在一個實施方式中，可以從包含圖2A至圖2F或圖3A至圖3D的製程流程的製程來圖案化第一鰭506和第二鰭516。第一鰭506包括在基板501上方的堆疊551。堆疊551包括交替的奈米帶通道510和犧牲層531。第二鰭516可以包括鰭通道515。鰭通道515可以從基板501向上延伸。隔離層503可以設置在第一鰭506和第二鰭516的側上的基板501的表面上方。
現在參考圖5B，示出了根據一個實施方式的在形成犧牲閘極533和間隔物522之後的電子裝置500的一組橫截面圖示。圖5B還示出了第一鰭506和第二鰭516的部分的凹陷以提供源極/汲極開口546。犧牲閘極533覆蓋鰭506和516的頂部，並且沿著鰭506和516的側壁向下包裹。間隔物522可以設置在犧牲閘極533的對向端上。奈米帶通道510和鰭通道515延伸穿過間隔物522。
現在參考圖5C，示出了根據一個實施方式的在形成源極/汲極區520之後的電子裝置500的一組橫截面圖示。在一個實施方式中，可以用磊晶生長製程來生長源極/汲極區520。源極/汲極區520可以在生長期間被原位摻雜以提供N型或P型源極/汲極區520。上面更詳細地描述了用於源極/汲極區520的合適的材料和摻雜物。
現在參考圖5D，示出了根據一個實施方式的在移除犧牲閘極533之後的電子裝置500的一組橫截面圖示。可以用適當的蝕刻製程移除犧牲閘極533。犧牲閘極533的移除暴露出奈米帶通道510和鰭通道515。
現在參考圖5E，示出了根據一個實施方式的在選擇性地移除犧牲層531以釋放奈米帶通道510之後的電子裝置500的一組橫截面圖示。犧牲層531的移除清出了每個奈米帶通道510之間的間隔S。在一個實施方式中，間隔S可以為大約10nm或更小。
犧牲層531可以使用任何已知的蝕刻劑(其對奈米帶通道510具選擇性)來移除。在實施方式中，選擇性大於100：1。在其中奈米帶通道510是矽而犧牲層531是矽鍺的實施方式中，使用濕蝕刻劑，例如，但不限於，水性羧酸/硝酸/HF溶液及水性檸檬酸/硝酸/HF溶液選擇性地移除犧牲層531。在其中奈米帶通道510是鍺及犧牲層531是矽鍺的實施方式中，使用例如但不限於氫氧化銨(NH4 OH)、氫氧化四甲銨(TMAH)、乙二胺鄰苯二酚(EDP)、或氫氧化鉀(KOH)溶液濕蝕刻劑，來選擇性地移除犧牲層531。在另一個實施方式中，犧牲層531是由濕和乾蝕刻製程的組合來被移除。
現在參考圖5F，示出了根據一個實施方式的在將閘極介電質512設置在奈米帶通道510和鰭通道515上方之後的電子裝置500的一組橫截面圖示。在一個實施方式中，第一閘極介電質512A 設置在奈米帶通道510上方。特別地，橫截面A-A'示出了奈米帶通道510被第一閘極介電質512A 完全圍繞，以使得能夠對奈米帶通道510進行GAA控制。第一閘極介電質512A 具有第一厚度TA 。在一個實施方式中，第一厚度TA 可以為大約3nm或更小。在一個實施方式中，第一閘極介電質512A 可以用ALD製程沉積或用氧化製程生長。在用ALD製程沉積第一閘極介電質512A 的實施方式中，第一閘極介電質512A 也可以設置在間隔物522的內部側壁上方和隔離層503的部分上方，如圖5F所示。
在一個實施方式中，第二閘極介電質512B 設置在鰭通道515上方。特別地，橫截面B-B'示出了鰭通道515在側壁表面和頂表面上被圍繞以實現鰭通道515的三閘極控制。第二閘極介電質512B 具有第二厚度TB 。在一個實施方式中，第二厚度TB 大於第一厚度TA 。例如，第二厚度TB 可以為大約3nm或更大。在一個實施方式中，第二閘極介電質512B 可以用ALD製程沉積或用氧化製程生長。在用ALD製程沉積第二閘極介電質512B 的實施方式中，第二閘極介電質512B 也可以設置在間隔物522的內部側壁上方和隔離層503的部分上方，如圖5F所示。
在一個實施方式中，第一閘極介電質512A 可以是與第二閘極介電質512B 相同的材料。在其他實施方式中，第一閘極介電質512A 可以是與第二閘極介電質512B 不同的材料。在一些實施方式中，可以用第一製程來沉積(或生長)第一閘極介電質512A ，並且可以用與第一製程不同的第二製程來沉積(或生長)第二閘極介電質512B 。在其他實施方式中，可以與第二閘極介電質512B 平行地沉積(或生長)第一閘極介電質512A 。在這樣的實施方式中，一旦達到第一閘極介電質512A 的期望的第一厚度TA ，就可以遮蔽第一閘極介電質512A ，並且該製程可以繼續將第二閘極介電質512B 的厚度增加到期望的第二厚度TB 。
現在參考圖5G，示出了根據一個實施方式的在閘極電極530被設置在閘極介電質512A 和512B 上方之後的電子裝置500的一組橫截面圖示。在一個實施方式中，可以用合適的沉積製程(例如，ALD、化學氣相沉積(CVD)等)來設置閘極電極500。閘極電極530可以包括適合於使電晶體572A 和572B 操作為P型或N型電晶體的功函數金屬。如截面A-A'所示，閘極電極530填充奈米帶通道510之間以及奈米帶通道510的側壁之間的間隙G。因此，提供了對奈米帶通道510的GAA控制。如橫截面B-B'所示，閘極電極530包裹鰭通道515的一對側壁和頂表面周圍，以便提供鰭通道515的三閘極控制。
圖6示出了根據本揭露實施方式的一種實施方案的計算裝置600。計算裝置600容納板材602。板材602可以包括多個組件，包含但不限於處理器604和至少一個通訊晶片606。處理器604實體及電耦接至板材602。在一些實施方案中，至少一個通訊晶片606也實體及電耦接至板材602。在進一步的實施方案中，通訊晶片606是處理器604的一部分。
取決於其應用而定，計算裝置600可包含其他的組件，這些組件可以與也可以不與板材602實體及電耦接。這些其他組件，包含但不限於，揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位訊號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊編解碼器、影片編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速度計、陀螺儀、喇叭、相機及大量儲存裝置(例如硬碟、光碟(CD)、數位多用碟片(DVD)等)。
通訊晶片606致能用於從且至計算裝置600的資料的傳輸的無線通訊。用語「無線」及其衍伸詞可用於描述電路、裝置、系統、方法、技術、通訊頻道等，其可經由使用經由非固體介質的調變電磁輻射來傳遞資料。該用語並不意味著關聯的裝置不含有任何導線，儘管在某些實施方式中它們可能沒有。通訊晶片606可施行許多無線標準或協定中之任一者，包含但不限於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙(Bluetooth)、其衍生物，以及任何指定為3G、4G、5G及更新者的無線協定。計算裝置600可包含複數通訊晶片606。舉例而言，第一通訊晶片606可專用於例如Wi-Fi及藍牙之較短程無線通訊，而第二通訊晶片606可專用於例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他表之較長程無線通訊。
計算裝置600的處理器604包含封裝在處理器604之內的積體電路晶粒。在一個實施方式中，如本文所述，處理器604的積體電路晶粒可包括具有第一閘極介電質厚度的奈米帶電晶體和具有大於第一閘極介電質厚度的第二閘極介電質厚度的三閘極電晶體。用語「處理器」可意指處理來自暫存器及/或記憶體的電子資料以將該電子資料轉換成可儲存在暫存器及/或記憶體中的其他電子資料之任何裝置或裝置的一部分。
通訊晶片606亦包含積體電路晶粒，封裝在通訊晶片606中。在一個實施方式中，如本文所述，通訊晶片606的積體電路晶粒可包括具有第一閘極介電質厚度的奈米帶電晶體和具有大於第一閘極介電質厚度的第二閘極介電質厚度的三閘極電晶體。
在進一步的實施方案中，如本文所述，容納在計算裝置600內的另一組件可包括具有第一閘極介電質厚度的奈米帶電晶體和具有大於第一閘極介電質厚度的第二閘極介電質厚度的三閘極電晶體。
在各式各樣的實施方案中，計算裝置600可以是膝上型電腦、隨身型易網機、筆記型電腦、超薄筆記型電腦、智慧型手機、平板電腦、個人數位助理(PDA)、超薄行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或是數位攝影機。於更多實施方案中，計算裝置600可為處理資料的任意其他的電子裝置。
圖7描述中介物700，其包含本揭露的一或更多實施方式。中介物700係用於橋接第一基板702至第二基板704的中介基板。第一基板702可為，例如，積體電路晶粒。第二基板704可為，例如，記憶體模組、電腦主機板或其他積體電路晶粒。在一個實施方式中，第一基板702和第二基板704兩者中的一者可以包括具有第一閘極介電質厚度的奈米帶電晶體和具有大於第一閘極介電質厚度的第二閘極介電質厚度的三閘極電晶體，根據本文描述的實施方式。一般而言，中介物700的目的是擴展連接至更廣的間距或重路由連接至不同的連接。例如，中介物700可耦接積體電路晶粒至球柵格陣列(BGA)706，其可接續耦接至第二基板704。於某些實施方式中，第一及第二基板702/704係附接至中介物700的對置側。在其他實施方式中，第一及第二基板702/704附接至中介物700的相同側。且在更多實施方式中，三或更多基板由中介物700的方式互連。
中介物700可以由環氧樹脂、玻璃纖維增強環氧樹脂、陶瓷材料、或是例如聚醯亞胺之聚合物材料所形成。於進一步實施方案中，中介物700可由替代的剛性或可撓性材料形成，其可包含與上述用於半導體基板的相同材料，例如矽、鍺及其他III-V族及IV族材料。
中介物700可包含金屬互連體708及通孔710，包含但不限於矽穿孔(TSV)712。中介物700可更包含嵌入裝置714，包含被動及主動裝置的兩者。此裝置包含，但不限於，電容器、解耦接電容器、電阻器、電感器、保險絲、二極體、變壓器、感測器及靜電放電(ESD)裝置。更複雜的裝置，例如射頻(RF)裝置、功率放大器、電源管理裝置、天線、陣列、感測器及微機電系統(MEMS)裝置亦可形成於中介物700上。根據本揭露的實施方式中，此處揭示可用於中介物700的製造之設備或製程。
因此，本揭露的實施方式可以包括半導體裝置和所得結構，該半導體裝置包括具有第一閘極介電質厚度的奈米帶電晶體和具有大於第一閘極介電質厚度的第二閘極介電質厚度的三閘極電晶體。
本發明的已描述實施方案的上述說明，包含發明摘要中所述的說明，並非是竭盡性的或是要將本發明限定於揭示的精準形式。雖然於此處基於說明之目的而舉例說明本發明的特定實施方案，但是，如同習於此技藝者將瞭解般，各式各樣的等效修改可能在本發明的範圍之內。
考慮上述詳細說明，對該發明作出這些修改。在下述申請專利範圍中使用的用語不應被解釋為將本發明侷限於說明書及申請專利範圍中揭露的特定實施方案。相反地，本發明的範圍是完全由根據已建立的申請專利範圍的解釋準則所建構之後附的申請專利範圍決定。
示例1：一種半導體裝置，包括：基板；在該基板上方的第一電晶體，其中，該第一電晶體包括：第一半導體通道的垂直堆疊；以及圍繞每個該些第一半導體通道的第一閘極介電質，其中，該第一閘極介電質具有第一厚度；以及在該基板上方的第二電晶體，其中，該第二電晶體包括：第二半導體通道，其中，該第二半導體通道包括成對的側壁和頂表面；以及在該鰭的該成對的側壁和該頂表面上方的第二閘極介電質，其中，該第二閘極介電質具有大於該第一厚度的第二厚度。
示例2：如示例1之半導體裝置，其中，該第一半導體通道為奈米帶或奈米線。
示例3：如示例1或示例2之半導體裝置，其中，該第二半導體通道是從該基板向上延伸的鰭的一部分。
示例4：如示例1-3之半導體裝置，其中，該第一厚度為大約3nm或更小，以及其中，該第二厚度大約3nm或更大。
示例5：如示例1-4之半導體裝置，其中，該些第一半導體通道之間的間隔為大約10nm或更小。
示例6：如示例1-5之半導體裝置，其中，該第一電晶體具有第一通道長度，以及其中，該第二電晶體具有大於該第一通道長度的第二通道長度。
示例7：如示例6之半導體裝置，其中，該第二通道長度為大約50nm或更大。
示例8：如示例1-7之半導體裝置，其中，該第一電晶體為邏輯電晶體，以及其中，該第二電晶體為高壓電晶體。
示例9：如示例1-8之半導體裝置，其中，該第二半導體通道的該頂表面在該第一半導體通道的垂直堆疊中的最頂第一半導體通道的頂表面之上。
示例10：一種形成半導體裝置的方法，包括：在基板上形成第一區和第二區，其中，該第一區包括第一通道層和犧牲層的交替堆疊，以及其中，該第二區包括單第二通道層；圖案化該第一區和該第二區以形成在該第一區中的第一鰭和在該第二區中的第二鰭；從該第一鰭形成第一電晶體，其中，該形成包括從該第一鰭移除該犧牲層以及在每個該些第一通道層周圍設置第一閘極介電質，其中，該第一閘極介電質具有第一厚度；以及從該第二鰭形成第二電晶體，其中，該形成包括在該第二鰭的側壁表面和頂表面上方沉積第二閘極介電質，其中，該第二閘極介電質具有大於該第一厚度的第二厚度。
示例11：如請求項10之方法，其中，形成該第一區和該第二區，包括：形成該第一通道層和犧牲層的交替堆疊；遮蔽該交替堆疊的一部分，其中，該交替堆疊的被遮蔽部分定義該第一區，以及其中，該交替堆疊的未被遮蔽部分定義該第二區；移除該交替堆疊的該未被遮蔽部分以暴露該基板；以及從該基板向上生長該第二通道層。
示例12：如示例10之方法，其中，形成該第一區和該第二區包括：遮蔽該基板，其中，該基板的被遮蔽部分定義在該第二區中的該第二通道層，以及其中，該基板的未被遮蔽部分定義該第一區；在該第一區中蝕刻該基板；以及在該第一區中生長第一通道層和犧牲層的交替堆疊。
示例13：如示例10-12之方法，其中，該交替堆疊的最頂層和最底層為犧牲層。
示例14：如示例10-13之方法，其中，在該第一鰭中的該些第一通道層為奈米帶或奈米線。
示例15：如示例10-14之方法，其中，該第一厚度為大約3nm或更小，以及其中，該第二厚度為大約3nm或更大。
示例16：如示例10-15之方法，其中，該些第一通道層之間的間隔為大約10nm或更小。
示例17：一種半導體裝置，包括：基板；在該基板上方的閘極全環繞(GAA)電晶體，其中，該GAA電晶體包括具有第一厚度的第一閘極介電質；以及在該基板上方的三閘極電晶體，其中，該三閘極電晶體包括具有大於該第一厚度的第二厚度的第二閘極介電質。
示例18：如示例17之半導體裝置，其中，該GAA電晶體為奈米線電晶體或奈米帶電晶體。
示例19：如示例17或示例18之半導體裝置，其中，該第一厚度為大約3nm或更小，以及其中，該第二厚度為大約3nm或更大。
示例20：如示例17-19之半導體裝置，其中，該GAA電晶體具有第一通道長度，以及其中，該三閘極電晶體具有大於該第一通道長度的第二通道長度。
示例21：如示例17-20之半導體裝置，其中，該GAA電晶體為邏輯電晶體，以及其中，該三閘極電晶體為高電壓電晶體。
示例22：如示例21之半導體裝置，其中，該高電壓電晶體的操作電壓為大約1.0V或更大。
示例23：一種電子裝置，包括：板材；電耦接到該板材的半導體封裝；以及電耦接到該半導體封裝的晶粒，其中，該晶粒包括：基板；在該基板上方的閘極全環繞(GAA)電晶體，其中，該GAA電晶體包括具有第一厚度的第一閘極介電質；以及在該基板上方的三閘極電晶體，其中，該三閘極電晶體包括具有大於該第一厚度的第二厚度的第二閘極介電質。
示例24：如示例23之電子裝置，其中，該GAA電晶體為邏輯電晶體，以及其中，該三閘極電晶體為高電壓電晶體。
示例25：如示例23或示例24之電子裝置，其中，該第一厚度為大約3nm或更小，以及其中，該第二厚度為大約3nm或更大。
100:半導體裝置 101:基板 103:隔離層 104:斷點 110:奈米帶通道 115:通道 112A:第一閘極介電質 112B:第二閘極介電質 117:側壁 118:頂表面 120:源極/汲極區 122:間隔物 130:閘極電極 172A:第一電晶體 172B:第二電晶體 200:電子裝置 201:基板 209:頂表面 211:通道層 213:通道層 214:頂表面 231:犧牲層 241:第一區 242:第二區 244:開口 250:堆疊 255:遮罩層 256:封蓋層 300:電子裝置 301:基板 309:頂表面 311:通道層 313:通道層 314:頂表面 331:犧牲層 341:第一區 342:第二區 344:開口 350:堆疊 355:遮罩層 356:封蓋層 400:電子裝置 401:基板 406:第一鰭 410:奈米帶通道 415:鰭通道 416:第二鰭 417:側壁表面 418:頂表面 419:立足處 431:犧牲層 451:堆疊 500:電子裝置 501:基板 503:隔離層 506:第一鰭 510:奈米帶通道 512A:第一閘極介電質 512B:第二閘極介電質 515:鰭通道 516:第二鰭 520:源極/汲極區 522:間隔物 530:閘極電極 531:犧牲層 533:犧牲閘極 546:源極/汲極開口 551:堆疊 572A:電晶體 572B:電晶體 600:計算裝置 602:板材 604:處理器 606:通訊晶片 700:中介物 702:基板 704:基板 706:球柵格陣列 708:金屬互連體 710:通孔 712:矽穿孔 714:嵌入裝置 TA:第一厚度 TB:第二厚度 LgA:第一通道長度 LgB:第二通道長度 S:間隔 G:間隙
[圖1A]是根據一個實施方式的在基板上方的第一電晶體和第二電晶體的橫截面圖示，其中第一電晶體是閘極全環繞(GAA)電晶體，而第二電晶體是三閘極電晶體。
[圖1B]是根據一個實施方式的圖1A中的第一電晶體的橫截面圖示。
[圖1C]是根據一個實施方式的圖1A中的第二電晶體的橫截面圖示。
[圖2A至圖2F]是描繪根據實施方式的用於形成包括通道層和犧牲層的交替堆疊的第一區和包括單通道層的第二區的製程的橫截面圖示。
[圖3A至圖3D]是描繪根據實施方式的用於形成包括通道層和犧牲層的交替堆疊的第一區和包括單通道層的第二區的製程的橫截面圖示。
[圖4A]是根據一個實施方式的在對第一區和第二區進行圖案化以形成第一鰭和第二鰭之後的橫截面圖示。
[圖4B]是示出根據實施方式的第一鰭和第二鰭的輪廓的橫截面圖示。
[圖5A至圖5G]是描繪根據實施方式的用於從第一鰭和第二鰭形成第一電晶體和第二電晶體的製程的橫截面圖示。
[圖6]示出了根據本揭露實施方式的一種實施方案的計算裝置。
[圖7]是施行本揭露的一個或多個實施方式的中介物。
100:半導體裝置
101:基板
104:斷點
110:奈米帶通道
115:通道
112A:第一閘極介電質
112B:第二閘極介電質
120:源極/汲極區
122:間隔物
130:閘極電極
172A:第一電晶體
172B:第二電晶體
TA:第一厚度
TB:第二厚度
LgA:第一通道長度
LgB:第二通道長度

Claims (25)

  1. 一種半導體裝置，包括： 基板； 在該基板上方的第一電晶體，其中，該第一電晶體包括： 第一半導體通道的垂直堆疊；以及 圍繞每個該些第一半導體通道的第一閘極介電質，其中，該第一閘極介電質具有第一厚度；以及 在該基板上方的第二電晶體，其中，該第二電晶體包括： 第二半導體通道，其中，該第二半導體通道包括成對的側壁和頂表面；以及 在該鰭的該成對的側壁和該頂表面上方的第二閘極介電質，其中，該第二閘極介電質具有大於該第一厚度的第二厚度。
  2. 如請求項1之半導體裝置，其中，該些第一半導體通道為奈米帶或奈米線。
  3. 如請求項1之半導體裝置，其中，該第二半導體通道是從該基板向上延伸的鰭的一部分。
  4. 如請求項1之半導體裝置，其中，該第一厚度為大約3nm或更小，以及其中，該第二厚度大約3nm或更大。
  5. 如請求項1之半導體裝置，其中，該些第一半導體通道之間的間隔為大約10nm或更小。
  6. 如請求項1之半導體裝置，其中，該第一電晶體具有第一通道長度，以及其中，該第二電晶體具有大於該第一通道長度的第二通道長度。
  7. 如請求項6之半導體裝置，其中，該第二通道長度為大約50nm或更大。
  8. 如請求項1之半導體裝置，其中，該第一電晶體為邏輯電晶體，以及其中，該第二電晶體為高壓電晶體。
  9. 如請求項1之半導體裝置，其中，該第二半導體通道的該頂表面在該第一半導體通道的垂直堆疊中的最頂第一半導體通道的頂表面之上。
  10. 一種形成半導體裝置的方法，包括： 在基板上形成第一區和第二區，其中，該第一區包括第一通道層和犧牲層的交替堆疊，以及其中，該第二區包括單第二通道層； 圖案化該第一區和該第二區以形成在該第一區中的第一鰭和在該第二區中的第二鰭； 從該第一鰭形成第一電晶體，其中，該形成包括從該第一鰭移除該犧牲層以及在每個該些第一通道層周圍設置第一閘極介電質，其中，該第一閘極介電質具有第一厚度；以及 從該第二鰭形成第二電晶體，其中，該形成包括在該第二鰭的側壁表面和頂表面上方沉積第二閘極介電質，其中，該第二閘極介電質具有大於該第一厚度的第二厚度。
  11. 如請求項10之方法，其中，形成該第一區和該第二區，包括： 形成該第一通道層和犧牲層的交替堆疊； 遮蔽該交替堆疊的一部分，其中，該交替堆疊的被遮蔽部分定義該第一區，以及其中，該交替堆疊的未被遮蔽部分定義該第二區； 移除該交替堆疊的該未被遮蔽部分以暴露該基板；以及 從該基板向上生長該第二通道層。
  12. 如請求項10之方法，其中，形成該第一區和該第二區包括： 遮蔽該基板，其中，該基板的被遮蔽部分定義在該第二區中的該第二通道層，以及其中，該基板的未被遮蔽部分定義該第一區； 在該第一區中蝕刻該基板；以及 在該第一區中生長第一通道層和犧牲層的交替堆疊。
  13. 如請求項10之方法，其中，該交替堆疊的最頂層和最底層為犧牲層。
  14. 如請求項10之方法，其中，在該第一鰭中的該些第一通道層為奈米帶或奈米線。
  15. 如請求項10之方法，其中，該第一厚度為大約3nm或更小，以及其中，該第二厚度為大約3nm或更大。
  16. 如請求項10之方法，其中，該些第一通道層之間的間隔為大約10nm或更小。
  17. 一種半導體裝置，包括： 基板； 在該基板上方的閘極全環繞(GAA)電晶體，其中，該GAA電晶體包括具有第一厚度的第一閘極介電質；以及 在該基板上方的三閘極電晶體，其中，該三閘極電晶體包括具有大於該第一厚度的第二厚度的第二閘極介電質。
  18. 如請求項17之半導體裝置，其中，該GAA電晶體為奈米線電晶體或奈米帶電晶體。
  19. 如請求項17之半導體裝置，其中，該第一厚度為大約3nm或更小，以及其中，該第二厚度為大約3nm或更大。
  20. 如請求項17之半導體裝置，其中，該GAA電晶體具有第一通道長度，以及其中，該三閘極電晶體具有大於該第一通道長度的第二通道長度。
  21. 如請求項17之半導體裝置，其中，該GAA電晶體為邏輯電晶體，以及其中，該三閘極電晶體為高電壓電晶體。
  22. 如請求項21之半導體裝置，其中，該高電壓電晶體的操作電壓為大約1.0V或更大。
  23. 一種電子裝置，包括： 板材； 電耦接到該板材的半導體封裝；以及 電耦接到該半導體封裝的晶粒，其中，該晶粒包括： 基板； 在該基板上方的閘極全環繞(GAA)電晶體，其中，該GAA電晶體包括具有第一厚度的第一閘極介電質；以及 在該基板上方的三閘極電晶體，其中，該三閘極電晶體包括具有大於該第一厚度的第二厚度的第二閘極介電質。
  24. 如請求項23之電子裝置，其中，該GAA電晶體為邏輯電晶體，以及其中，該三閘極電晶體為高電壓電晶體。
  25. 如請求項23之電子裝置，其中，該第一厚度為大約3nm或更小，以及其中，該第二厚度為大約3nm或更大。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10910273B2 (en) * 2019-02-25 2021-02-02 International Business Machines Corporation Forming shallow trench isolation regions for nanosheet field-effect transistor devices using sacrificial epitaxial layer
US20220413376A1 (en) * 2021-06-25 2022-12-29 Intel Corporation Extreme ultraviolet lithography patterning with assist features
US11908743B2 (en) 2021-09-27 2024-02-20 International Business Machines Corporation Planar devices with consistent base dielectric

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9029834B2 (en) * 2010-07-06 2015-05-12 International Business Machines Corporation Process for forming a surrounding gate for a nanowire using a sacrificial patternable dielectric
US9412822B2 (en) * 2014-03-07 2016-08-09 Globalfoundries Inc. Methods of forming stressed channel regions for a FinFET semiconductor device and the resulting device
US9673221B2 (en) * 2015-03-03 2017-06-06 International Business Machines Corporation Semiconductor device with low band-to-band tunneling
KR102424963B1 (ko) * 2015-07-30 2022-07-25 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US10014389B2 (en) * 2016-07-26 2018-07-03 Globalfoundries Inc. Methods of forming IC products comprising a nano-sheet device and a transistor device having first and second replacement gate structures
KR102551589B1 (ko) * 2016-09-29 2023-07-04 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10756089B2 (en) * 2018-05-16 2020-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid semiconductor transistor structure and manufacturing method for the same
US10741660B2 (en) * 2018-06-12 2020-08-11 International Business Machines Corporation Nanosheet single gate (SG) and extra gate (EG) field effect transistor (FET) co-integration
US11545573B2 (en) * 2019-09-10 2023-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid nanostructure and fin structure device

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