JP2021097210A - 高電圧厚ゲートＦｉｎＦＥＴデバイスを有する、一体化された高性能ナノリボントランジスタ - Google Patents

高電圧厚ゲートＦｉｎＦＥＴデバイスを有する、一体化された高性能ナノリボントランジスタ Download PDF

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Abstract

【課題】ナノワイヤデバイスと高電圧トランジスタを一体形成した半導体装置を提供する。【解決手段】半導体デバイス１００は、基板１０１、基板上の第１の半導体チャネルの鉛直スタックを含む第１のトランジスタ１７２Ａ及び第１の半導体チャネルの各々を囲む第１のゲート誘電体１１２Ａを含む。第１のゲート誘電体は、第１の厚さＴＡを有する。半導体デバイスはさらに、基板上の第２のトランジスタ１７２Ｂを含む。第２のトランジスタは、第２の半導体チャネル１１５を含む。第２の半導体チャネルは、側壁の対及び頂面を含む。第２のゲート誘電体１１２Ｂは、第２の半導体チャネルの側壁の対上及び頂面上にある。第２のゲート誘電体は、第１の厚さより大きい第２の厚さＴＢを有する。【選択図】図１Ａ

Description

本開示の実施形態は半導体デバイスに関し、より具体的には、高電圧厚ゲートトライゲートトランジスタと一体化されたナノリボントランジスタを有する半導体デバイスに関する。
一体化されたデバイスの製造業者が、より大きい回路密度およびより高い性能を実現するようにトランジスタデバイスのフィーチャのサイズの縮小を継続するにつれて、次世代デバイスにおける短チャネル効果、寄生容量、およびオフ状態リークを減少させる一方で、トランジスタドライブ電流に対処する必要がある。フィンおよびナノワイヤベースデバイスなどの非プレーナ型トランジスタは、短チャネル効果の改善された制御を可能にする。例えば、ナノワイヤベースのトランジスタにおいて、ゲートスタックは、ナノワイヤの完全な外周部の周囲を包み込み、チャネル領域のより完全な減少を可能にし、より急な下部閾値電流スイング（ＳＳ）およびより小さなドレイン誘起障壁低下（ＤＩＢＬ）に起因する短チャネル効果を減少させる。
ダイ内の異なる機能ブロックは異なる電気的パラメータに関して最適化される必要があるかもしれない。いくつかの例において、電力用途の高電圧トランジスタは、ロジック用途の高速度トランジスタと接合して実装される必要がある。高電圧トランジスタは通常、高リーク電流に悩まされる。ナノワイヤデバイスにおいて、より厚い酸化物は、ナノワイヤの間の間隔を、ほとんどまたは全くゲート金属がナノワイヤ間に配設され得ない程度まで低減させることをもたらす。
一実施形態による、基板上の第１のトランジスタおよび第２のトランジスタの断面図であり、第１のトランジスタはゲートオールアラウンド（ＧＡＡ）トランジスタであり、第２のトランジスタはトライゲートトランジスタである。
一実施形態による、図１Ａの第１のトランジスタの断面図である。
一実施形態による、図１Ａの第２のトランジスタの断面図である。
一実施形態による、チャネル層と犠牲層との交互するスタックを含む第１の領域と、単一のチャネル層を含む第２の領域とを形成する過程を示す断面図である。 一実施形態による、チャネル層と犠牲層との交互するスタックを含む第１の領域と、単一のチャネル層を含む第２の領域とを形成する過程を示す断面図である。 一実施形態による、チャネル層と犠牲層との交互するスタックを含む第１の領域と、単一のチャネル層を含む第２の領域とを形成する過程を示す断面図である。 一実施形態による、チャネル層と犠牲層との交互するスタックを含む第１の領域と、単一のチャネル層を含む第２の領域とを形成する過程を示す断面図である。 一実施形態による、チャネル層と犠牲層との交互するスタックを含む第１の領域と、単一のチャネル層を含む第２の領域とを形成する過程を示す断面図である。 一実施形態による、チャネル層と犠牲層との交互するスタックを含む第１の領域と、単一のチャネル層を含む第２の領域とを形成する過程を示す断面図である。
一実施形態による、チャネル層と犠牲層との交互するスタックを含む第１の領域と、単一のチャネル層を含む第２の領域とを形成する過程を示す断面図である。 一実施形態による、チャネル層と犠牲層との交互するスタックを含む第１の領域と、単一のチャネル層を含む第２の領域とを形成する過程を示す断面図である。 一実施形態による、チャネル層と犠牲層との交互するスタックを含む第１の領域と、単一のチャネル層を含む第２の領域とを形成する過程を示す断面図である。 一実施形態による、チャネル層と犠牲層との交互するスタックを含む第１の領域と、単一のチャネル層を含む第２の領域とを形成する過程を示す断面図である。
一実施形態による、第１の領域および第２の領域が、第１のフィンおよび第２のフィンを形成するようにパターニングされた後の断面図である。
一実施形態による、第１のフィンおよび第２のフィンのプロファイルを描く断面図である。
一実施形態による、第１のフィンおよび第２のフィンから第１のトランジスタおよび第２のトランジスタを形成する過程を示す断面図である。 一実施形態による、第１のフィンおよび第２のフィンから第１のトランジスタおよび第２のトランジスタを形成する過程を示す断面図である。 一実施形態による、第１のフィンおよび第２のフィンから第１のトランジスタおよび第２のトランジスタを形成する過程を示す断面図である。 一実施形態による、第１のフィンおよび第２のフィンから第１のトランジスタおよび第２のトランジスタを形成する過程を示す断面図である。 一実施形態による、第１のフィンおよび第２のフィンから第１のトランジスタおよび第２のトランジスタを形成する過程を示す断面図である。 一実施形態による、第１のフィンおよび第２のフィンから第１のトランジスタおよび第２のトランジスタを形成する過程を示す断面図である。 一実施形態による、第１のフィンおよび第２のフィンから第１のトランジスタおよび第２のトランジスタを形成する過程を示す断面図である。
本開示の実施形態の一実装例によるコンピューティングデバイスを示す。
本開示の１または複数の実施形態を実装するインターポーザである。
様々な実施形態による、高電圧厚ゲートトライゲートトランジスタと一体化されたナノリボントランジスタが本明細書に記載される。以下の記載において、様々な態様の例示的な実装が、当業者によって一般に用いられる用語を用いて記載され、それにより、他の当業者にこれらの作業の本質が伝えられるであろう。しかしながら、本発明は、説明される複数の態様のうちのいくつかのみで実施され得ることが当業者には明らかであろう。説明の目的で、特定の数、材料、および構成は、複数の例示的な実装の完全な理解を提供するために記載される。しかしながら、本発明が特定の詳細を用いずに実施され得ることが当業者には明らかであろう。例示的な実装を不明瞭にしないように、他の例において、よく知られた特徴は省略または簡略化されている。
同様に、様々な動作は、本発明を理解するのに最も有用となるように複数の別個の動作として説明されるであろう。しかしながら、記載の順序は、これらの動作が必ず順序に従うことを示唆するものと解釈されるべきではない。具体的には、これらの動作は、表示される順序で実行される必要はない。
ナノリボンデバイスは、以下により詳細に記載される。しかしながら、実質的に類似するデバイスが、ナノワイヤチャネルによって形成されてよいことが、理解されるべきである。ナノワイヤデバイスは、チャネルが実質的に類似する幅寸法および厚さ寸法を有する、デバイスを含んでよく、一方で、ナノリボンデバイスは、実質的に厚さ寸法より大きい、または実質的に厚さ寸法より小さい幅寸法を有するチャネルを含んでよい。本明細書で使用されるように、「高電圧」は、約１．０Ｖまたはそれより高い電圧を指してよい。
上記で留意されるように、厚いゲート誘電体ナノリボントランジスタを、標準厚さのゲート誘電体ナノリボントランジスタと統合することは、問題を含む。特に、より厚いゲート誘電体は、ナノリボン間で合わさることがある。すなわち、ゲート誘電体は、ナノリボン間の間隙を阻止し、ゲート金属が間隙中に充填されることを阻止する。そのため、厚いゲート誘電体ナノリボントランジスタのゲートオールアラウンド（ＧＡＡ）制御は、常に可能とは限らない。
従って、本明細書で開示される実施形態は、ＧＡＡデバイスと、トライゲートデバイスなどの非プレーナ型トランジスタとの統合を含む。トライゲートデバイス（また、「ＦｉｎＦＥＴ」デバイスと称されることがある）は、厚いゲート誘電体を可能とする。これは、ナノリボンデバイスの場合と同様に、チャネルの部分の間の間隙がないからである。ＧＡＡデバイスは、チャネル、の周囲全体を包み込むゲート金属（およびゲート誘電体）を必要とする一方で、トライゲートデバイスにおいて、ゲート金属（およびゲート誘電体）は、通常チャネルの３つの表面（例えば、側壁の対および頂面）を覆う。
さらに、厚いゲートデバイスは通常、アナログまたは他の高電圧用途に使用される。そのような用途は、通常、ＧＡＡデバイスにより提供される付加的スケーリング（例えば、より良い短チャネル効果）を必要としない。加えて、厚いゲートデバイスに関するスイッチング振動数は通常、ロジック用途のために必要とされるものよりも下部にある。従って、本明細書に開示された実施形態は、トライゲートデバイスを用いた厚いゲートデバイスの製造の容易さを維持する一方、ＧＡＡデバイスの付加的な性能改善を活用する。
実施形態において、ＧＡＡデバイスとトライゲートデバイスの互いの統合は、基板の異なる領域上に異なデバイスを形成することにより実装される。ＧＡＡデバイスは、チャネル層と犠牲層との交互するスタックを含む基板の領域におけるフィンから形成されてよく、トライゲートデバイスは、単一のチャネル層を含む基板の領域におけるフィンから形成されてよい。本明細書で開示される実施形態は、様々なトランジスタ型を形成するために使用される第１の領域および第２の領域の両方を含む基板を提供するために、異なる過程のフローを提供する。
ここで図１Ａを参照すると、一実施形態による、半導体デバイス１００の断面図が示される。半導体デバイス１００は、両方が基板１０１上に形成される、第１のトランジスタ１７２Ａおよび第２のトランジスタ１７２Ｂを含む。例示されている実施形態において、第１のトランジスタ１７２Ａは、基板１０１においてブレーク１０４により第２のトランジスタ１７２Ｂから隔てられている。ブレーク１０４は、第１のトランジスタ１７２Ａおよび第２のトランジスタ１７２Ｂが、基板１０１の異なる領域に位置付けられてよいこと、および、互いに隣接しなくても、および／または同じ方向に配向されなくてもよいことを示す。
実施形態において、基板１０１は、半導体基板と、半導体基板１０１上の分離層（示されない）を含んでよい。実施形態において、下にある半導体基板１０１は、集積回路を製造するために使用される一般的な加工オブジェクトを表す。半導体基板１０１は、しばしばシリコンまたは別の半導体材料のウェハまたは他のピースを含む。適切な半導体基板１０１は、単結晶シリコン、多結晶シリコン、およびシリコンオンインシュレータ（ＳＯＩ）、ならびに、ゲルマニウム、炭素、またはＩＩＩ−Ｖ族の材料を含む基板などの、他の半導体材料で形成された類似の基板を含むが、それらに限定されない。
図１Ａの例示は、２つのトランジスタ１７２Ａおよび１７２Ｂのチャネルの長さに沿っている。特定の実施形態において、第１のトランジスタ１７２Ａは、高速度トランジスタ（例えば、ロジック動作に適切）であり、第２のトランジスタ１７２Ｂは、高電圧トランジスタ（例えば、アナログおよび／または電力動作に適切）である。第１のトランジスタ１７２Ａは、ＧＡＡトランジスタ（例えば、ナノリボントランジスタ）である。第２のトランジスタ１７２Ｂは、トライゲートトランジスタである。
実施形態において、第１のトランジスタ１７２Ａは、鉛直スタックに配列された複数のナノリボンチャネル１１０を含んでよい。ナノリボンチャネル１１０は、任意の適切な半導体材料を含んでよい。例えば、ナノリボンチャネル１１０は、シリコンまたはＩＩＩ−Ｖ族材料を含んでよい。ナノリボンチャネル１１０は、これらの間に間隔Ｓを有してよい。間隔Ｓは、高速度スイッチング用途に最適化されてよい。例えば、間隔Ｓは、約１０ｎｍ以下であってよい。第１のゲート誘電体１１２Ａは、各ナノリボンチャネル１１０の外面の周囲全体を包み込んでよい。第１のゲート誘電体１１２Ａは、第１の厚さＴＡを有してよい。第１の厚さＴＡは、ナノリボンチャネル１１０の間に第１のゲート誘電体１１２Ａのピンチングがないように、サイズ決めされてよい。例えば、第１の厚さＴＡは、約３ｎｍ以下であってよい。従って、第１のゲート誘電体１１２Ａの隣接する表面間には間隙が存在する。実施形態において、第１のゲート誘電体１１２Ａは、コンフォーマル堆積過程（例えば、原子層堆積（ＡＬＤ））で配設される。コンフォーマル堆積過程はまた、スペーサ１２２の内面上、および基板１０１の表面上に、第１のゲート誘電体１１２Ａを堆積させてよい。しかしながら、他の実施形態において、第１のゲート誘電体１１２Ａは、（例えば酸化過程によって）成長する。そのような実施形態において、第１のゲート誘電体１１２Ａは、スペーサ１２２の内面上に存在しなくてよい。すなわち、ゲート電極１３０は、スペーサ１２２と直接コンタクトしてよい。
実施形態において、ゲート電極１３０は、各ナノリボンチャネル１１０の外面の周囲全体を包み込むために、ナノリボンチャネル１１０間の間隙を充填してよい。これは、第１のトランジスタ１７２Ａに関するＧＡＡ制御を提供する。実施形態において、第１のトランジスタ１７２Ａはまた、ソース／ドレイン領域１２０の対を含んでもよい。ソース／ドレイン領域１２０は、スペーサ１２２の対により、ゲート電極１３０から隔てられてよい。ナノリボンチャネル１１０は、ソース／ドレイン領域１２０とコンタクトするように、スペーサ１２２を通過してよい。
実施形態において、第２のトランジスタ１７２Ｂは、単一の半導体チャネル１１５を含んでよい。実施形態において、半導体チャネル１１５は、フィン形状であってよい。本明細書で使用されるように、半導体チャネル１１５は、フィンチャネル１１５と称されてよい。フィンチャネル１１５は、任意の適切な半導体材料を含んでよい。例えば、フィンチャネル１１５は、シリコンまたはＩＩＩ−Ｖ族材料を含んでよい。フィンチャネル１１５は、基板１０１から上に延在してよい。実施形態において、第２のゲート誘電体１１２Ｂは、フィンチャネル１１５の表面上に配設され、ゲート電極１３０は、第２のゲート誘電体１１２Ｂ上に配設される。実施形態において、第２のゲート誘電体１１２Ｂは、コンフォーマル堆積過程（例えば、ＡＬＤ）で堆積されてよい。コンフォーマル堆積過程は、また、スペーサ１２２の内面上に第２のゲート誘電体１１２Ｂを堆積してもよい。しかしながら、他の実施形態において、第２のゲート誘電体１１２Ｂは、（例えば、酸化過程によって）成長する。そのような実施形態において、第２のゲート誘電体１１２Ｂは、スペーサ１２２の内面上に存在しなくてよい。すなわち、ゲート電極１３０は、スペーサ１２２と直接コンタクトしてよい。いくつかの実施形態において、第２のゲート誘電体１１２Ｂは、第１のゲート誘電体１１２Ａと同一の材料を含む。他の実施形態において、第２のゲート誘電体１１２Ｂは、第１のゲート誘電体１１２Ａと異なる材料を含む。
実施形態において、第２のトランジスタ１７２Ｂは、フィンチャネル１１５の両端上に形成されたソース／ドレイン領域１２０の対を含む。実施形態において、第２のトランジスタ１７２Ｂはまた、スペーサ１２２の対を含んでもよい。第２のゲート誘電体１１２Ｂおよびゲート電極１３０は、スペーサ１２２の内面の間に配設されてよい。フィンチャネル１１５は、ソース／ドレイン領域１２０とコンタクトするようにスペーサ１２２を通過してよい。
図１Ａに示された図において、第２のゲート誘電体１１２Ｂおよびゲート電極１３０はフィンチャネル１１５の頂面上にあるが、第２のゲート誘電体１１２Ｂおよびゲート電極１３０はまた、第２のトランジスタ１７２Ｂのトライゲート制御を提供する側壁に沿って（図１Ａの面の中へおよび外へ）延在するであろうことが理解されるべきである。
実施形態において、第２のゲート誘電体１１２Ｂは第２の厚さＴＢを有する。第２の厚さＴＢは、第１の厚さＴＡより大きい。例えば、第２の厚さＴＢは約３ｎｍ以上であってよい。フィンチャネル１１５は、（ナノリボンチャネル１１０の場合と同様に）チャネルの部分の間の間隙を含まないことに留意すべきである。そのため、第２のゲート誘電体１１２Ｂは、フィンチャネル１１５の表面の周囲へのゲート電極１３０の充填を阻止するピンチングについて心配することなく、より大きい厚さで堆積され（または成長され）得る。実施形態において、第１の厚さＴＡに対する第２の厚さＴＢの増加は、第２のトランジスタ１７２Ｂが高い電圧をサポートすることを可能にする。例えば、第２のトランジスタ１７２Ｂは、約１．０Ｖまたはより高い動作電圧を有してよい。
実施形態において、第１のトランジスタ１７２Ａおよび第２のトランジスタ１７２Ｂは、異なチャネル長さを有してよい。例えば、第１のトランジスタ１７２Ａは、第１のチャネル長さＬｇＡを有してよく、第２のトランジスタ１７２Ｂは、第１のチャネル長さＬｇＡより大きい第２のチャネル長さＬｇＢを有してよい。より大きい第２のチャネル長さＬｇＢが高い電圧のサポートを可能にする一方で、より短い第１のチャネル長さＬｇＡが、速くスイッチングする振動数をサポートする。実施形態において、第２のチャネル長さＬｇＢは約５０ｎｍ以上であってよく、または約１００ｎｍ以上であってよい。
実施形態において、第１のゲート誘電体１１２Ａおよび第２のゲート誘電体１１２Ｂのために選択された材料は、任意の好適な高誘電体安定材料であってよい。例えば、第１のゲート誘電体１１２Ａおよび第２のゲート誘電体１１２Ｂは、例えば、二酸化シリコンまたはｈｉｇｈ−ｋゲート誘電体材料などの、任意の好適な酸化物であってよい。ｈｉｇｈ−ｋゲート誘電体材料の例は、例えば、酸化ハフニウム、酸化ハフニウムシリコン、酸化ランタン、酸化ランタンアルミニウム、酸化ジルコニウム、酸化ジルコニウムシリコン、酸化タンタル、酸化チタン、酸化バリウムストロンチウム、酸化バリウムチタン、酸化ストロンチウムチタン、酸化イットリウム、酸化アルミニウム、酸化鉛スカンジウムタンタル、およびニオブ酸鉛亜鉛を含む。
実施形態において、ゲート電極１３０のために選択された材料は、Ｐ型トランジスタまたはＮ型トランジスタとしての動作のための所望の閾値電圧を提供するために、任意の好適な仕事関数金属であってよい。例えば、メタルゲート電極１３０がＮ型仕事関数金属の機能を果たすであろう場合、ゲート電極１３０は、好ましくは約３．９ｅＶと約４．２ｅＶの間の仕事関数を有する。メタルゲート電極１３０を形成するように使用されてよいＮ型材料は、限定されるものではないが、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、および、これらの元素を含む金属カーバイド、例えば、チタンカーバイド、ジルコニウムカーバイド、タンタルカーバイド、ハフニウムカーバイド、およびアルミニウムカーバイドを含む。あるいは、メタルゲート電極１３０がＰ型仕事関数金属としての機能を果たすであろう場合、ゲート電極１３０は、好ましくは、約４．９ｅＶと約５．２ｅＶの間の仕事関数を有する。メタルゲート電極１３０を形成するように使用されてよいＰ型材料は、限定されるものではないが、ルテニウム、パラジウム、プラチナ、コバルト、ニッケル、および導電金属酸化物、例えば、酸化ルテニウムを含む。ゲート電極１３０は、また、仕事関数金属および仕事関数金属上の充填金属（例えば、タングステン）を含んでもよい。
実施形態において、ソース／ドレイン領域１２０は、エピタキシャルに成長した半導体材料を含んでよい。ソース／ドレイン領域１２０は、シリコン合金を含んでよい。いくつかの実装例において、ソース／ドレイン領域１２０は、インサイチュでドープされたシリコンゲルマニウム、インサイチュでドープされたシリコンカーバイド、またはインサイチュでドープされたシリコンであってよい、シリコン合金を含む。代替の実施例において、他のシリコン合金が使用されてよい。例えば、使用されてよい代替シリコン合金材料は、限定されないが、ニッケルシリサイド、チタンシリサイド、コバルトシリサイドを含み、および場合によっては、ホウ素および／またはアルミニウムのうち１または複数によってドープされてよい。他の実施形態において、ソース／ドレイン領域１２０は、代替の半導体材料（例えば、ＩＩＩ−Ｖ族元素およびこれらの合金を含む半導体）、または導電材料を含んでよい。
ここで図１Ｂおよび１Ｃを参照すると、一実施形態による、図１Ａの線Ｂ−Ｂ'およびＣ−Ｃ'にそれぞれ沿った第１のトランジスタ１７２Ａおよび第２のトランジスタ１７２Ｂの断面図が示される。
ここで図１Ｂを参照すると、一実施形態による、第１のトランジスタ１７２Ａのチャネル領域にわたっての断面図が示される。示されるように、第１のゲート誘電体１１２Ａは、ナノリボンチャネル１１０の各々の外周部の周囲全体を包み込む。加えて、ゲート電極１３０は、第１のゲート誘電体１１２Ａの近隣の表面の間の間隙Ｇを充填することができる。ゲート電極１３０は、分離層１０３により基板１０１から隔てられてよい。いくつかの実施形態において、分離層１０３の頂面はまた、第１のゲート誘電体１１２Ａにより覆われてもよい（例えば、ＡＬＤ過程が第１のゲート誘電体１１２Ａの堆積のために使用される場合）。
ここで図１Ｃを参照すると、一実施形態による、第２のトランジスタ１７２Ｂのチャネル領域にわたっての断面図が示される。示されるように、フィンチャネル１１５は、側壁１１７および頂面１１８を含む。第２のゲート誘電体１１２Ｂは、分離層１０３の上方の側壁１１７上、および頂面１１８上に配設される。ゲート電極１３０は、第２のゲート誘電体１１２Ｂを覆う。従って、フィンチャネル１１５の３つの表面が、第２のトライゲートトランジスタ１７２Ｂを提供するように制御される。いくつかの実施形態において、分離層１０３の頂面はまた、第２のゲート誘電体１１２Ｂにより覆われてよい（例えば、ＡＬＤ過程が第２のゲート誘電体１１２Ｂの堆積のために使用される場合）。
ここで図２Ａから図２Ｆを参照すると、一実施形態による、第１の領域および第２の領域を有する電子デバイス２００を形成する過程を示す一連の断面図が示される。第１の領域は、ナノリボンデバイスを形成するように、交互に並ぶチャネル層および犠牲層のスタックを含んでよい。第２の領域は、トライゲートデバイスを形成するように単一チャネル層を含んでよい。
ここで図２Ａを参照すると、一実施形態による、電子デバイス２００の断面図が示される。電子デバイス２００は、基板２０１を含む。基板２０１は、図１Ａに関連して上述されたものなどの、半導体基板であってよい。
ここで図２Ｂを参照すると、一実施形態による、交互に並ぶチャネル層２１１および犠牲層２３１のスタック２５０が形成された後の、電子デバイス２００の断面図が示される。実施形態において、チャネル層２１１は、ナノリボンとしての使用のために選択された材料である。チャネル層２１１および犠牲層２３１は、限定されないが、各々がシリコン、ゲルマニウム、ＳｉＧｅ、ＧａＡｓ、ＩｎＳｂ、ＧａＰ、ＧａＳｂ、ＩｎＡｌＡｓ、ＩｎＧａＡｓ、ＧａＳｂＰ、ＧａＡｓＳｂ、およびＩｎＰなどの材料であってよい。特定の実施形態において、チャネル層２１１はシリコンであり、犠牲層２３１はＳｉＧｅである。別の特定の実施形態において、チャネル層２１１はゲルマニウムであり、犠牲層２３１はＳｉＧｅである。チャネル層２１１および犠牲層２３１は、エピタキシャル成長過程によって成長されてよい。
例示されている実施形態において、４つのチャネル層２１１がある。しかしながら、スタック２５０において任意の数のチャネル層２１１があってよいことが、理解されるべきである。実施形態において、スタック２５０の最上層は犠牲層２３１である。他の実施形態において、スタック２５０の最上層はチャネル層２１１であってよい。
ここで図２Ｃを参照すると、一実施形態による、マスク層２５５がスタック２５０上に配設されてパターニングされた後の、電子デバイス２００の断面図が示される。実施形態において、マスク層２５５はレジストまたはハードマスクであってよい。マスク層２５５は、第１の領域２４１（マスク２５５の下方）および第２の領域２４２（マスク２５５の外側）を画定する。第１の領域２４１は、ナノリボントランジスタデバイスが形成されるであろう領域であり、第２の領域２４２はトライゲートトランジスタデバイスが形成されであろう領域である。
ここで図２Ｄを参照すると、一実施形態による、スタック２５０がパターニングされた後の電子デバイス２００の断面図が示される。実施形態において、スタック２５０は、エッチング過程（例えば、ドライエッチング過程）によってパターニングされてよい。エッチング過程は、露出されたチャネル層２１１および犠牲層２３１の両方を通ってエッチングするように、もう１つの異なる化学的性質を含んでよい。エッチング過程は、第２の領域２４２の開口部２４４を提供する。開口部２４４は、いくつかの実施形態において、基板２０１を露出させる。
ここで図２Ｅを参照すると、一実施形態による、単一のチャネル層２１３が第２の領域２４２における基板２０１上に配設された後の、電子デバイス２００の断面図が示される。実施形態において、チャネル層２１３は基板２０１と同一の材料であってよく、または、チャネル層２１３は、基板２０１と異なる材料であってよい。チャネル層２１３は、エピタキシャル成長過程によって成長してよい。
実施形態において、チャネル層２１３は、スタック２５０の頂面に少なくとも等しい厚さまで成長する。示されるように、チャネル層２１３の頂面２１４は、スタック２５０における最高チャネル層２１１の頂面２０９の上方であってよい。スタック２５０の最上層がチャネル層である実施形態において、最高チャネル層２１１の頂面２０９は、チャネル層２１３の頂面と実質的に同一平面上にあってよい。
ここで図２Ｆを参照すると、一実施形態による、キャッピング層２５６がスタック２５０およびチャネル層２１３上に配設された後の電子デバイス２００の断面図が示される。キャッピング層２５６は、マスク層２５５の除去後に配設されてよい。実施形態において、キャッピング層２５６は酸化または同等のものである。キャッピング層２５６は、フィンパターニング過程の最中に下層層を保護するように使用されてよい。
ここで図３Ａから図３Ｄを参照すると、一実施形態による、第１の領域および第２の領域を有する電子デバイス３００を形成する過程を示す一連の断面図が示される。第１の領域は、ナノリボンデバイスを形成するように、交互に並ぶチャネル層および犠牲層のスタックを含んでよい。第２の領域は、トライゲートデバイスを形成するように単一チャネル層を含んでよい。
ここで図３Ａを参照すると、一実施形態による、電子デバイス３００の断面図が示される。実施形態において、電子デバイス３００は基板３０１を含む。基板３００は、図１Ａの基板１０１に実質的に類似する材料であってよい。
ここで図３Ｂを参照すると、一実施形態による、マスク層３５５が基板３００上に配設され、基板がパターニングされた後の電子デバイス３００の断面図が示される。実施形態において、マスク層３５５は、第１の領域３４１（基板３０１の被覆されていない領域）および第２の領域３４２（基板３０１の被覆された領域）を画定する。マスク層３５５は、基板３０１をパターニングして開口部３４４を形成するように使用される。開口部３４４は、マスク層３５５の下方の後ろに残されているチャネル層３１３をもたらす。
ここで図３Ｃを参照すると、一実施形態による、スタック３５０が開口部３４４内に配設された後の半導体デバイス３００の断面図が示される。実施形態において、スタック３５０は、交互に並ぶチャネル層３１１および犠牲層３３１を含んでよい。実施形態において、チャネル層３１１および犠牲層３３１は、図２Ｂに関連して上述されたものに類似してよい。実施形態において、最上チャネル層３１１の頂面３０９はチャネル層３１３の頂面３１４の下方にあってよい。
ここで図３Ｄを参照すると、一実施形態による、キャッピング層３５６がスタック３５０上およびチャネル層３１３上に配設された後の、半導体デバイス３００の断面図が示される。キャッピング層３５６はマスク層３５５の除去後に配設されてよい。実施形態において、キャッピング層３５６は酸化物または同等のものである。キャッピング層３５６は、フィンパターニング過程の最中に下層層を保護するように使用されてよい。
ここで図４Ａを参照すると、一実施形態による、第１のフィン４０６および第２のフィン４１６がパターニングされた後の電子デバイス４００の断面図が示される。実施形態において、第１のフィン４０６は、交互に並ぶチャネル層（例えば、チャネル層２１１または３１１）および犠牲層（例えば、犠牲層２３１または３３１）のスタックを有する第１の領域から形成される。第１の領域をフィン４０６に変換するパターニングは、ナノリボンチャネル４１０に変換されたチャネル層（例えば、チャネル層２１１または３１１）をもたらす。すなわち、フィン４０６は、ナノリボンチャネル４１０および犠牲層４３１が交互に並ぶ層の形状をしたフィンであるスタック４５１を含んでよい。第２のフィン４１６は、単一のチャネル層（例えば、チャネル層２１３またはチャネル層３１３）を有する第２の領域から形成される。第２の領域をフィン４１６に変換するパターニングは、フィンチャネル４１５に変換された単一のチャネル層（例えば、チャネル層２１３またはチャネル層３１３）をもたらす。
図４Ａにおいて、フィン４１６のプロファイルは、フィン形成の理想的な表現である。例えば、図４Ａにおいて、フィン４１６は実質的に鉛直な側壁４１７と、下にある基板４０１の表面に平行な頂面４１８とを有する。しかしながら、第１のフィン４０６および第２のフィン４１６のプロファイルは、製造の制限または他の設計的な選択に起因して、異なる変形例を有してよいことが、理解されるべきである。
ここで図４Ｂを参照すると、付加的な実施形態による、第２のフィン４１６の対の断面図が示される。示されるように、側壁面４１７は、ある程度テーパ状であってよい。すなわち、いくつかの実施形態において、側壁面４１７は、基板４０１と完全に垂直でなくともよい。実施形態において、基板４０１に最も近いフィン４１６の最下部は、フッティング４１９、またはドライエッチング過程によって形成される高縦横比構造に典型的な他の類似の構造的構造を有してよい。加えて、すべてのフィンのプロファイルは均一でなくともよい。例えば、入れ子のフィンが、分離されたフィンまたはフィンの集まりの最外部フィンであるフィンとは異なるプロファイルを有してよい。例えば、図４Ｂのフィン４１６は、最外部フィンと考えられてよく、非対称的プロファイルを示してよい。示されるように、近隣のフィン４１６に向かって向く側壁面４１７は、エッチング制限に起因して外側を向く側壁面４１７より短くてよい。実施形態において、フィン４１６の頂面４１８はまた、丸くてもよく、そうでなければ平らでなくてもよい。図４Ｂは、第２のフィン４１６の例を示すが、実質的に類似するプロファイルが同様に第１のフィン４０６において呈されてよいことが、理解されるべきである。
ここで図５Ａから図５Ｇを参照すると、一実施形態による、単一の加工の流れで第１のナノリボントランジスタおよび第２のトライゲートトランジスタを形成する過程を示す一連の断面図が示される。図５Ａから図５Ｇの各々において、断面図が、第１のトランジスタチャネルおよび第２のトランジスタチャネルの長さに沿って提供される。図５Ａから図５Ｇの各々はまた、第１のトランジスタおよび第２のトランジスタの各々に関するチャネルにわたる、断面の対を提供する。
ここで図５Ａを参照すると、一実施形態による、第１のフィン５０６および第２のフィン５１６がパターニングされた後の、電子デバイス５００の断面図のセットが示される。実施形態において、第１のフィン５０６および第２のフィン５１６は、図２Ａから図２Ｆまたは図３Ａから図３Ｄの加工の流れを含む加工から、パターニングされてよい。第１のフィン５０６は、基板５０１上のスタック５５１を含む。スタック５５１は、交互に並ぶナノリボンチャネル５１０と犠牲層５３１を含む。第２のフィン５１６は、フィンチャネル５１５を含んでよい。フィンチャネル５１５は、基板５０１から上に延在してよい。分離層５０３は、第１のフィン５０６および第２のフィン５１６の側部の基板５０１の表面上に配設されてよい。
ここで図５Ｂを参照すると、一実施形態による、犠牲ゲート５３３およびスペーサ５２２が形成された後の、電子デバイス５００の断面図のセットが示される。図５Ｂはまた、ソース／ドレイン開口部５４６を提供する、第１のフィン５０６および第２のフィン５１６の部分のリセスを示す。犠牲ゲート５３３はフィン５０６および５１６の上部を覆い、フィン５０６および５１６の側壁に沿って下へと包み込む。スペーサ５２２は、犠牲ゲート５３３の両端に配設されてよい。ナノリボンチャネル５１０およびフィンチャネル５１５は、スペーサ５２２を通って延在する。
ここで図５Ｃを参照すると、一実施形態による、ソース／ドレイン領域５２０が形成された後の電子デバイス５００の断面図のセットが示される。実施形態において、ソース／ドレイン領域５２０は、エピタキシャル成長過程によって成長してよい。ソース／ドレイン領域５２０は、Ｎ型またはＰ型ソース／ドレイン領域５２０を提供するように、成長の最中にインサイチュでドープされてよい。ソース／ドレイン領域５２０に適切な材料およびドーパントは、上記により詳細に記載される。
ここで図５Ｄを参照すると、一実施形態による、犠牲ゲート５３３が除去された後の電子デバイス５００の断面図のセットが示される。犠牲ゲート５３３は、適切なエッチング過程によって除去されてよい。犠牲ゲート５３３の除去は、ナノリボンチャネル５１０およびフィンチャネル５１５を露出させる。
ここで図５Ｅを参照すると、一実施形態による、ナノリボンチャネル５１０をリリースするように犠牲層５３１が選択的に除去された後の、電子デバイス５００の断面図のセットが示される。犠牲層５３１の除去は、ナノリボンチャネル５１０の各々の間の間隔Ｓをクリアにする。実施形態において、間隔Ｓは約１０ｎｍ以下であってよい。
犠牲層５３１は、ナノリボンチャネル５１０に選択性のある任意の既知のエッチング液を用いて除去されてよい。実施形態において、選択性は１００：１より大きい。ナノリボンチャネル５１０がシリコンであり、犠牲層５３１がシリコンゲルマニウムである実施形態において、犠牲層５３１は、限定されないが、含水カルボン酸／クエン酸／ＨＦ溶液および含水クエン酸／硝酸／ＨＦ溶液などのウェットエッチング液を用いて選択的に除去される。ナノリボンチャネル５１０がゲルマニウムであり、犠牲層５３１がシリコンゲルマニウムである実施形態において、犠牲層５３１は、限定されないが、水酸化アンモニウム（ＮＨ４ＯＨ）、テトラメチルアンモニウム水酸化物（ＴＭＡＨ）、エチレンジアミンピロカテコール（ＥＤＰ）、または水酸化カリウム（ＫＯＨ）水溶液などのウェットエッチング液を用いて選択的に除去される。別の実施形態において、犠牲層５３１は、ウェットおよびドライエッチング過程の組み合わせにより除去される。
ここで図５Ｆを参照すると、一実施形態による、ナノリボンチャネル５１０およびフィンチャネル５１５上にゲート誘電体５１２が配設された後の、電子デバイス５００の断面図のセットが示される。実施形態において、第１のゲート誘電体５１２Ａは、ナノリボンチャネル５１０上に配設される。特に、Ａ−Ａ'断面は、ナノリボンチャネル５１０のＧＡＡ制御を可能にするように、ナノリボンチャネル５１０が第１のゲート誘電体５１２Ａにより完全に包囲されていることを示す。第１のゲート誘電体５１２Ａは、第１の厚さＴＡを有する。実施形態において、第１の厚さＴＡは約３ｎｍ以下であってよい。実施形態において、第１のゲート誘電体５１２Ａは、ＡＬＤ過程によって堆積されるか、酸化過程によって成長してよい。第１のゲート誘電体５１２ＡがＡＬＤ過程によって堆積される実施形態において、図５Ｆに示されるように、第１のゲート誘電体５１２Ａはまた、スペーサ５２２の内部側壁上に、または絶縁層５０３の部分上に配設されてもよい。
実施形態において、第２のゲート誘電体５１２Ｂはフィンチャネル５１５上に配設される。特に、断面Ｂ‐Ｂ'は、フィンチャネル５１５のトライゲート制御を可能にするように、フィンチャネル５１５が側壁面および頂面を包囲されていることを示す。第２のゲート誘電体５１２Ｂは、第２の厚さＴＢを有する。実施形態において、第２の厚さＴＢは第１の厚さＴＡより大きい。例えば、第２の厚さＴＢは、約３ｎｍ以上であってよい。実施形態において、第２のゲート誘電体５１２Ｂは、ＡＬＤ過程によって堆積されるか、酸化過程によって成長してよい。第２のゲート誘電体５１２ＢがＡＬＤ過程によって堆積される実施形態において、図５Ｆに示されるように、第２のゲート誘電体５１２Ｂはまた、スペーサ５２２の内部側壁上に、または絶縁層５０３の部分上に配設されてもよい。
実施形態において、第１のゲート誘電体５１２Ａは、第２のゲート誘電体５１２Ｂと同一の材料であってよい。他の実施形態において、第１のゲート誘電体５１２Ａは、第２のゲート誘電体５１２Ｂと異なる材料であってよい。いくつかの実施形態において、第１のゲート誘電体５１２Ａは、第１の過程によって堆積（または成長）してよく、第２のゲート誘電体５１２Ｂは、第１の過程と異なる第２の過程によって堆積（または成長）してよい。他の実施形態において、第１のゲート誘電体５１２Ａは、第２のゲート誘電体５１２Ｂと並行して堆積（または成長）してよい。そのような実施形態において、第１のゲート誘電体５１２Ａの所望の第１の厚さＴＡに一旦到達すると、第１のゲート誘電体５１２Ａは、マスキングをオフにされてよく、過程は、第２のゲート誘電体５１２Ｂの厚さが所望の第２の厚さＴＢへと増加するように継続してよい。
ここで図５Ｇを参照すると、一実施形態による、ゲート電極５３０がゲート誘電体５１２Ａおよび５１２Ｂ上に配設された後の、電子デバイス５００の断面図のセットが示される。実施形態において、ゲート電極５００は、適切な堆積過程（例えば、ＡＬＤ、化学気相堆積（ＣＶＤ）など）によって配設されてよい。ゲート電極５３０は、Ｐ型またはＮ型トランジスタとしてのトランジスタ５７２Ａおよび５７２Ｂの工程に適切な仕事関数金属を含んでよい。断面Ａ−Ａ'に示されるように、ゲート電極５３０は、ナノリボンチャネル５１０の側壁ならびに、ナノリボンチャネル５１０の間の間隙Ｇを充填する。従って、ナノリボンチャネル５１０のＧＡＡ制御が提供される。断面Ｂ−Ｂ'に示されるように、ゲート電極５３０は、フィンチャネル５１５のトライゲート制御を提供するように、フィンチャネル５１５の側壁の対および頂面の周囲を包み込む。
図６は、本開示の実施形態の一実装例によるコンピューティングデバイス６００を例示する。コンピューティングデバイス６００はボード６０２を収容する。ボード６０２は、プロセッサ６０４および少なくとも１つの通信チップ６０６を含むがこれらに限定されない、複数のコンポーネントを含み得る。プロセッサ６０４は、ボード６０２に物理的および電気的に結合される。いくつかの実装例において、少なくとも１つの通信チップ６０６もまた、ボード６０２と物理的かつ電気的に結合される。さらなる実装例において、通信チップ６０６はプロセッサ６０４の一部である。
コンピューティングデバイス６００は、その用途に応じて、ボード６０２と物理的かつ電気的に結合されてもされなくてもよい他のコンポーネントを含んでよい。これらの他のコンポーネントには、これらに限定されないが、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリ、グラフィックスプロセッサ、デジタルシグナルプロセッサ、暗号プロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、電池、オーディオコーデック、ビデオコーデック、電力増幅器、グローバルポジショニングシステム（ＧＰＳ）デバイス、コンパス、加速度計、ジャイロスコープ、スピーカ、カメラ、および、大容量記憶装置（ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタルバーサティルディスク（ＤＶＤ）など）などが含まれる。
通信チップ６０６は、コンピューティングデバイス６００との間でのデータ転送のための無線通信を可能とする。用語「無線」およびその派生語は、非固体媒体を介し変調電磁放射を用いてデータ通信をし得る回路、デバイス、システム、方法、技術、通信チャネルなどについて説明するのに使用されてよい。この用語は、関連するデバイスが有線をまったく含まないことを示唆するものではないが、いくつかの実施形態においてはそれらはそうではないこともあり得る。通信チップ６０６は、Ｗｉ−Ｆｉ（登録商標）（ＩＥＥＥ８０２．１１ファミリ）、ＷｉＭＡＸ（登録商標）（ＩＥＥＥ８０２．１６ファミリ）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、ブルートゥース（登録商標）、これらの派生物、ならびに、３Ｇ、４Ｇ、５Ｇおよびそれ以降のものとして指定される任意の他の無線プロトコルを含むがこれらに限定されない、複数の無線規格またはプロトコルのいずれかを実装してよい。コンピューティングデバイス６００は、複数の通信チップ６０６を含んでよい。例えば、第１の通信チップ６０６は、Ｗｉ−Ｆｉ（登録商標）およびＢｌｕｅｔｏｏｔｈ（登録商標）などの短距離無線通信に専用であってよく、第２の通信チップ６０６は、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ（登録商標）、ＬＴＥ、Ｅｖ−ＤＯおよびその他のものなどの長距離無線通信に専用であってよい。
コンピューティングデバイス６００のプロセッサ６０４は、プロセッサ６０４内にパッケージ化された集積回路ダイを含む。実施形態において、本明細書に記載されるように、プロセッサ６０４の集積回路ダイは、第１のゲート誘電体厚さを有するナノリボントランジスタと、第１のゲート誘電体厚さより大きい第２のゲート誘電体厚さを有するトライゲートトランジスタとを含んでよい。「プロセッサ」という用語は、レジスタおよび／またはメモリからの電子データを処理して、その電子データをレジスタおよび／またはメモリに格納され得る他の電子データへと変換する任意のデバイスまたはデバイスの部分を指し得る。
通信チップ６０６もまた、通信チップ６０６内にパッケージ化された集積回路ダイを含む。実施形態において、本明細書に記載されるように、通信チップ６０６の集積回路ダイは、第１のゲート誘電体厚さを有するナノリボントランジスタと、第１のゲート誘電体厚さより大きい第２のゲート誘電体厚さを有するトライゲートトランジスタとを含んでよい。
さらなる実装例において、本明細書に記載されるように、コンピューティングデバイス６００内に収容される別のコンポーネントは、第１のゲート誘電体厚さを有するナノリボントランジスタと、第１のゲート誘電体厚さより大きい第２のゲート誘電体厚さを有するトライゲートトランジスタとを含んでよい。
様々な実装例において、コンピューティングデバイス６００は、ラップトップ、ネットブック、ノートブック、ウルトラブック、スマートフォン、タブレット、パーソナルデジタルアシスタント（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンタテインメントコントロールユニット、デジタルカメラ、携帯音楽プレーヤ、またはデジタルビデオレコーダであってよい。さらなる実装例において、コンピューティングデバイス６００は、データを処理する任意の他の電子デバイスであってよい。
図７は、本開示の１または複数の実施形態を含むインターポーザ７００を示す。インターポーザ７００は、第１の基板７０２を第２の基板７０４にブリッジするために使用される介在基板である。第１の基板７０２は、例えば集積回路ダイであってもよい。第２の基板７０４は、例えば、メモリモジュール、コンピュータマザーボード、または別の集積回路ダイであってもよい。実施形態において、第１の基板７０２および第２の基板７０４の両方のうち１つが、本明細書に記載される実施形態による、第１のゲート誘電体厚さを有するナノリボントランジスタと、第１のゲート誘電体厚さより大きい第２のゲート誘電体厚さを有するトライゲートトランジスタとを含んでよい。一般に、インターポーザ７００の目的は、接続をより広いピッチに拡張し、またはある接続を異なる接続にルート変更することである。例えば、インターポーザ７００は、集積回路ダイをボールグリッドアレイ（ＢＧＡ）７０６に結合し得、ＢＧＡ７０６は、次に第２の基板７０４に結合され得る。いくつかの実施形態において、第１および第２の基板７０２／７０４は、インターポーザ７００の対向する側に取り付けられる。他の実施形態において、第１および第２の基板７０２／７０４は、インターポーザ７００の同じ側に取り付けられる。複数のさらなる実施形態において、３つまたはそれより多い基板がインターポーザ７００により相互接続される。
インターポーザ７００は、エポキシ樹脂、ガラス繊維強化エポキシ樹脂、セラミック材料、またはポリイミドなどのポリマー材料で形成されてよい。さらなる実装例において、インターポーザ７００は、シリコン、ゲルマニウム、ならびに他のＩＩＩ−Ｖ族およびＩＶ族の材料などの、半導体基板における使用のための上述の材料と同一の材料を含み得る、代替的な剛性または可撓性のある材料で形成されてよい。
インターポーザ７００は、金属配線７０８、および限定されないがシリコン貫通ビア（ＴＳＶ）７１２を含むビア７１０を含んでよい。インターポーザ７００は、受動および能動デバイスの両方を含む埋め込みデバイス７１４をさらに含んでよい。そのようなデバイスは、コンデンサ、デカップリングコンデンサ、レジスタ、インダクタ、ヒューズ、ダイオード、変圧器、センサ、および静電放電（ＥＳＤ）デバイスを含むが、これらに限定されない。無線周波数（ＲＦ）デバイス、電力増幅器、電力管理デバイス、アンテナ、アレイ、センサ、およびＭＥＭＳデバイスなどのより複雑なデバイスもまた、インターポーザ７００上に形成されてもよい。本開示の実施形態によれば、本明細書に開示される装置または過程が、インターポーザ７００の製造において使用されてよい。
よって、本開示の実施形態は、第１のゲート誘電体厚さを有するナノリボントランジスタと、第１のゲート誘電体厚さより大きい第２のゲート誘電体厚さを有するトライゲートトランジスタとを含む半導体デバイス、および結果として生じる複数の構造を含んでよい。
要約書に記載されるものを含む、本発明の例示される複数の実装についての上記の説明は、網羅的であること、または本発明を開示される厳密な形態に限定することを意図しない。例示を目的として本発明の具体的な実装例および本発明の例を本明細書において記載している一方、当業者であれば理解するであろうように、本発明の範囲内において様々な同等の修正が実施可能である。
これらの修正は上記の詳細な説明の観点から本発明になされてよい。以下の特許請求の範囲で使用される用語は、本発明を明細書および特許請求の範囲に開示された具体的な実装例に限定するために解釈されるべきではない。むしろ、本発明の範囲は、以下の特許請求の範囲により専ら判断されるものであり、特許請求の範囲は、特許請求の範囲の解釈において確立された原則により解釈される。
例１：半導体デバイスは、基板と、基板上の第１のトランジスタであって、第１の半導体チャネルの鉛直スタックを含む、第１のトランジスタと、第１の半導体チャネルの各々の周囲の第１のゲート誘電体であって、第１の厚さを有する、第１のゲート誘電体と、基板上の第２のトランジスタであって、第２のトランジスタが第２の半導体チャネルを含み、第２の半導体チャネルは、側壁の対および頂面を含む、第２のトランジスタと、フィンの側壁の対上および頂面上の第２のゲート誘電体であって、第２のゲート誘電体は第１の厚さより大きい第２の厚さを有する、第２のゲート誘電体と、を備える。
例２：例１の半導体デバイスであって、第１の半導体チャネルはナノリボンまたはナノワイヤである。
例３：例１または例２の半導体デバイスであって、第２の半導体チャネルは基板から上に延在するフィンの一部である。
例４：例１−３の半導体デバイスであって、第１の厚さは約３ｎｍ以下であり、第２の厚さは約３ｎｍ以上である。
例５：例１−４の半導体デバイスであって、第１の半導体チャネルの間の間隔は約１０ｎｍ以下である。
例６：例１−５の半導体デバイスであって、第１のトランジスタは第１のチャネル長さを有し、第２のトランジスタは第１のチャネル長さより大きい第２のチャネル長さを有する。
例７：例６の半導体デバイスであって、第２のチャネル長さは約５０ｎｍ以上である。
例８：例１−７の半導体デバイスであって、第１のトランジスタは論理トランジスタであり、第２のトランジスタは高電圧トランジスタである。
例９：例１−８の半導体デバイスであって、第２の半導体チャネルの頂面は、第１の半導体チャネルの鉛直スタックにおける最上部の第１の半導体チャネルの頂面の上方にある。
例１０：基板上に第１の領域および第２の領域を形成する段階であって、第１の領域は第１のチャネル層および犠牲層の交互するスタックを含み、第２の領域は単一の第２のチャネル層を含む、段階と、第１の領域において第１のフィン、第２の領域において第２のフィンを形成するように、第１の領域および第２の領域をパターニングする段階と、第１のフィンから第１のトランジスタを形成する段階であって、形成する段階は第１のフィンから犠牲層を除去する段階と、第１のチャネル層の各々の周囲に第１のゲート誘電体を配設する段階を含み、第１のゲート誘電体は第１の厚さを有する、形成する段階と、第２のフィンから第２のトランジスタを形成する段階であって、形成する段階は、第２のフィンの側壁面上および頂面上に第２のゲート誘電体を配設する段階を含み、第２のゲート誘電体は第１の厚さより大きい第２の厚さを有する、形成する段階とを備える、半導体デバイスを形成する方法である。
例１１：例１０に記載の方法であって、第１の領域および第２の領域を形成する段階は、第１のチャネル層および犠牲層の交互するスタックを形成する段階と、交互するスタックの部分をマスキングする段階であって、交互するスタックのマスキングされた部分は第１の領域を画定し、交互するスタックのマスキングされていない部分は第２の領域を画定する、段階と、基板を露出させるように、交互するスタックのマスキングされていない部分を除去する段階と、基板から上に第２のチャネル層を成長させる段階と、を含む。
例１２：例１０に記載の方法であって、第１の領域および第２の領域を形成する段階は、基板をマスキングする段階であって、基板のマスキングされた部分は、第２の領域において第２のチャネル層を画定し、基板のマスキングされていない部分は、第１の領域を画定する、段階と、第１の領域において基板をエッチングする段階と、第１の領域において第１のチャネル層および犠牲層の交互するスタックを成長させる段階と、を含む。
例１３：例１０−１２の方法であって、交互するスタックの最上部の層および最下部の層は犠牲層である。
例１４：例１０−１３の方法であって、第１のフィンにおける第１のチャネル層はナノリボンまたはナノワイヤである。
例１５：例１０−１４の方法であって、第１の厚さは約３ｎｍ以下であり、第２の厚さは約３ｎｍ以上である。
例１６：例１０−１５の方法であって、第１のチャネル層の間の間隔は約１０ｎｍ以下である。
例１７：基板と、基板上のゲートオールアラウンド（ＧＡＡ）トランジスタであって、第１の厚さを有する第１のゲート誘電体を含む、ＧＡＡトランジスタと、基板上のトライゲートトランジスタであって、第１の厚さより大きい第２の厚さを有する第２のゲート誘電体を含むトライゲートトランジスタと、を備える、半導体デバイス。
例１８：例１７の半導体デバイスであって、ＧＡＡトランジスタはナノワイヤトランジスタまたはナノリボントランジスタである。
例１９：例１７または例１８の半導体デバイスであって、第１の厚さは約３ｎｍ以下であり、第２の厚さは約３ｎｍ以上である。
例２０：例１７−１９の半導体デバイスであって、ＧＡＡトランジスタは第１のチャネル長さを有し、トライゲートトランジスタは第１のチャネル長さより大きい第２のチャネル長さを有する。
例２１：例１７−２０の半導体デバイスであって、ＧＡＡトランジスタは論理トランジスタであり、トライゲートトランジスタは高電圧トランジスタである。
例２２：例２１の半導体デバイスであって、高電圧トランジスタの動作電圧は約１．０Ｖ以上である。
例２３：ボードと、ボードに電気的に連結される半導体パッケージと、半導体パッケージに電気的に連結されるダイであって、基板と、基板上のゲートオールアラウンド（ＧＡＡ）トランジスタであって、第１の厚さを有する第１のゲート誘電体を含むＧＡＡトランジスタと、基板上のトライゲートトランジスタであって、第１の厚さより大きい第２の厚さを有する第２のゲート誘電体を含むトライゲートトランジスタとを含むダイと、を備える、電子デバイス。
例２４：例２３の電子デバイスであって、ＧＡＡトランジスタは論理トランジスタであり、トライゲートトランジスタは高電圧トランジスタである。
例２５：例２３または例２４の電子デバイスであって、第１の厚さは約３ｎｍ以下であり、第２の厚さは約３ｎｍ以上である。

Claims (25)

  1. 基板と、
    前記基板上の第１のトランジスタであって、第１の半導体チャネルの鉛直スタックを含む、第１のトランジスタと、
    前記第１の半導体チャネルの各々の周囲の第１のゲート誘電体であって、第１の厚さを有する、第１のゲート誘電体と、
    基板上の第２のトランジスタであって、第２の半導体チャネルを含み、前記第２の半導体チャネルは、側壁の対および頂面を含む、第２のトランジスタと、
    フィンの前記側壁の対上および前記頂面上の第２のゲート誘電体であって、前記第１の厚さより大きい第２の厚さを有する、第２のゲート誘電体と、を備える、
    半導体デバイス。
  2. 前記第１の半導体チャネルはナノリボンまたはナノワイヤである、請求項１に記載の半導体デバイス。
  3. 前記第２の半導体チャネルは前記基板から上に延在するフィンの一部である、請求項１または２に記載の半導体デバイス。
  4. 前記第１の厚さは約３ｎｍ以下であり、前記第２の厚さは約３ｎｍ以上である、請求項１から３のいずれか一項に記載の半導体デバイス。
  5. 前記第１の半導体チャネルの間の間隔は約１０ｎｍ以下である、請求項１から４のいずれか一項に記載の半導体デバイス。
  6. 前記第１のトランジスタは第１のチャネル長さを有し、前記第２のトランジスタは前記第１のチャネル長さより大きい第２のチャネル長さを有する、請求項１から５のいずれか一項に記載の半導体デバイス。
  7. 前記第２のチャネル長さは約５０ｎｍ以上である、請求項６に記載の半導体デバイス。
  8. 前記第１のトランジスタは論理トランジスタであり、前記第２のトランジスタは高電圧トランジスタである、請求項１から７のいずれか一項に記載の半導体デバイス。
  9. 前記第２の半導体チャネルの前記頂面は、前記第１の半導体チャネルの前記鉛直スタックにおける最上部の第１の半導体チャネルの頂面の上方にある、請求項１から８のいずれか一項に記載の半導体デバイス。
  10. 半導体デバイスを形成する方法であって、
    基板上に第１の領域および第２の領域を形成する段階であって、前記第１の領域は第１のチャネル層および犠牲層の交互するスタックを含み、前記第２の領域は単一の第２のチャネル層を含む、段階と、
    前記第１の領域において第１のフィン、前記第２の領域において第２のフィンを形成するように、前記第１の領域および前記第２の領域をパターニングする段階と、
    前記第１のフィンから第１のトランジスタを形成する段階であって、前記形成する段階は、前記第１のフィンから犠牲層を除去する段階と、前記第１のチャネル層の各々の周囲に第１のゲート誘電体を配設する段階を含み、前記第１のゲート誘電体は第１の厚さを有する、形成する段階と、
    前記第２のフィンから第２のトランジスタを形成する段階であって、前記形成する段階は、前記第２のフィンの側壁面上および頂面上に第２のゲート誘電体を配設する段階を含み、前記第２のゲート誘電体は前記第１の厚さより大きい第２の厚さを有する、形成する段階と、
    を備える、方法。
  11. 前記第１の領域および前記第２の領域を形成する段階は、
    第１のチャネル層および犠牲層の前記交互するスタックを形成する段階と、
    前記交互するスタックの部分をマスキングする段階であって、前記交互するスタックのマスキングされた部分は前記第１の領域を画定し、前記交互するスタックのマスキングされていない部分は前記第２の領域を画定する、段階と、
    前記基板を露出させるように、前記交互するスタックの前記マスキングされていない部分を除去する段階と、
    前記基板から上に前記第２のチャネル層を成長させる段階と、を含む、
    請求項１０に記載の方法。
  12. 前記第１の領域および前記第２の領域を形成する段階は、
    前記基板をマスキングする段階であって、前記基板のマスキングされた部分は、前記第２の領域において第２のチャネル層を画定し、前記基板のマスキングされていない部分は、前記第１の領域を画定する、段階と、
    前記第１の領域において前記基板をエッチングする段階と、
    前記第１の領域において第１のチャネル層および犠牲層の交互するスタックを成長させる段階と、を含む、
    請求項１０に記載の方法。
  13. 前記交互するスタックの最上部の層および最下部の層は犠牲層である、請求項１０から１２のいずれか一項に記載の方法。
  14. 前記第１のフィンにおける前記第１のチャネル層はナノリボンまたはナノワイヤである、請求項１０から１３のいずれか一項に記載の方法。
  15. 前記第１の厚さは約３ｎｍ以下であり、前記第２の厚さは約３ｎｍ以上である、請求項１０から１４のいずれか一項に記載の方法。
  16. 前記第１のチャネル層の間の間隔は約１０ｎｍ以下である、請求項１０から１５のいずれか一項に記載の方法。
  17. 基板と、
    前記基板上のゲートオールアラウンド（ＧＡＡ）トランジスタであって、第１の厚さを有する第１のゲート誘電体を含む、ＧＡＡトランジスタと、
    前記基板上のトライゲートトランジスタであって、前記第１の厚さより大きい第２の厚さを有する第２のゲート誘電体を含むトライゲートトランジスタと、
    を備える、半導体デバイス。
  18. 前記ＧＡＡトランジスタはナノワイヤトランジスタまたはナノリボントランジスタである、請求項１７に記載の半導体デバイス。
  19. 前記第１の厚さは約３ｎｍ以下であり、前記第２の厚さは約３ｎｍ以上である、請求項１７または１８に記載の半導体デバイス。
  20. 前記ＧＡＡトランジスタは第１のチャネル長さを有し、前記トライゲートトランジスタは前記第１のチャネル長さより大きい第２のチャネル長さを有する、請求項１７から１９のいずれか一項に記載の半導体デバイス。
  21. 前記ＧＡＡトランジスタは論理トランジスタであり、前記トライゲートトランジスタは高電圧トランジスタである、請求項１７から２０のいずれか一項に記載の半導体デバイス。
  22. 前記高電圧トランジスタの動作電圧は約１．０Ｖ以上である、請求項２１に記載の半導体デバイス。
  23. ボードと、
    前記ボードに電気的に連結される半導体パッケージと、
    前記半導体パッケージに電気的に連結されるダイであって、
    基板と、
    前記基板上のゲートオールアラウンド（ＧＡＡ）トランジスタであって、第１の厚さを有する第１のゲート誘電体を含むＧＡＡトランジスタと、
    前記基板上のトライゲートトランジスタであって、前記第１の厚さより大きい第２の厚さを有する第２のゲート誘電体を含むトライゲートトランジスタとを含む、ダイと、
    を備える、電子デバイス。
  24. 前記ＧＡＡトランジスタは論理トランジスタであり、前記トライゲートトランジスタは高電圧トランジスタである、請求項２３に記載の電子デバイス。
  25. 前記第１の厚さは約３ｎｍ以下であり、前記第２の厚さは約３ｎｍ以上である、請求項２３または２４に記載の電子デバイス。
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