KR102551589B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 상기 반도체 장치는 제1 및 제2 영역을 포함하는 기판, 상기 제1 영역에서, 상기 기판과 이격되는 제1 나노 와이어, 상기 제1 나노 와이어의 둘레를 감싸는 제1 게이트 전극, 상기 제2 영역에서, 상기 기판과 이격되고, 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 제1 폭을 가지는 제2 나노 와이어, 상기 제2 나노 와이어와 접촉하고, 상기 제2 나노 와이어 사이에 위치하고, 상기 제2 방향으로 상기 제1 폭보다 작은 제2 폭을 가지는 서포팅 패턴 및 상기 제2 방향으로 연장되고, 상기 제2 나노 와이어 및 상기 서포팅 패턴을 둘러싸는 제2 게이트 전극을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 실리콘 바디를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 동작 특성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 동작 특성이 향상된 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 제1 및 제2 영역을 포함하는 기판, 상기 제1 영역에서, 상기 기판과 이격되는 제1 나노 와이어, 상기 제1 나노 와이어의 둘레를 감싸는 제1 게이트 전극, 상기 제2 영역에서, 상기 기판과 이격되고, 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 제1 폭을 가지는 제2 나노 와이어, 상기 제2 나노 와이어와 접촉하고, 상기 제2 나노 와이어 사이에 위치하고, 상기 제2 방향으로 상기 제1 폭보다 작은 제2 폭을 가지는 서포팅 패턴 및 상기 제2 방향으로 연장되고, 상기 제2 나노 와이어 및 상기 서포팅 패턴을 둘러싸는 제2 게이트 전극을 포함한다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 및 제2 영역을 포함하는 기판, 상기 제1 영역 상에 형성되는 나노 시트 구조로서, 상기 나노 시트 구조는, 상기 기판 상에 이격되어 형성되는 나노 와이어와, 상기 나노 와이어의 둘레를 감싸는 제1 게이트 전극을 포함하는 나노 시트 구조 및 상기 제2 영역 상에 형성되는 핀 구조로서, 상기 핀 구조는 상기 기판 상에 형성되는 서포팅 패턴과, 상기 서포팅 패턴 상에 형성되는 채널 패턴과, 상기 채널 패턴 상에 형성되는 제2 게이트 전극을 포함하는 핀 구조를 포함하되, 상기 기판에서 상기 나노 와이어 사이의 제1 거리와, 상기 기판에서 상기 채널 패턴 사이의 제2 거리는 서로 동일하고, 상기 채널 패턴의 폭은 상기 서포팅 패턴의 폭보다 크다.
상기 다른 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 제1 및 제2 영역을 포함하는 기판을 제공하고, 상기 기판 상에 교대로 적층되는 제1 반도체 패턴 및 제2 반도체 패턴을 포함하는 제1 및 제2 핀형 구조체를 각각 제1 및 제2 영역의 기판 상에 형성하고, 상기 제2 영역을 노출하되, 상기 제1 영역을 덮는 차단막을 형성하고, 상기 제2 영역에 이온 임플란테이션을 수행하여 상기 제2 영역의 상기 제1 반도체 패턴의 식각율을 낮추고, 상기 제1 및 제2 핀형 구조체 상에, 상기 제1 및 제2 핀형 구조체와 각각 교차하는 제1 및 제2 더미 게이트 전극을 형성하고, 상기 제1 및 제2 더미 게이트 전극의 측벽에 각각 제1 및 제2 스페이서를 형성하고, 상기 제1 반도체 패턴을 식각하되, 상기 제1 영역 상의 상기 제1 반도체 패턴은 완전히 제거하고, 상기 제2 영역 상의 상기 제1 반도체 패턴은 남아서 서포팅 패턴을 형성하는 것을 포함한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 2는 도 1의 A1 - A1 및 A2 - A2로 자른 단면도이다.
도 3은 도 1의 B1 - B1 및 B2 - B2로 자른 단면도이다.
도 4는 도 1의 C1 - C1 및 C2 - C2로 자른 단면도이다.
도 5는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6 내지 도 8은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 10 내지 도 30은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하에서, 도 1 내지 도 4를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치에 대해서 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이고, 도 2는 도 1의 A1 - A1 및 A2 - A2로 자른 단면도이다. 도 3은 도 1의 B1 - B1 및 B2 - B2로 자른 단면도이고, 도 4는 도 1의 C1 - C1 및 C2 - C2로 자른 단면도이다.
도 1 내지 도 4를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)을 포함하는 기판(100)을 포함할 수 있다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘과 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
기판(100) 상의 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)은 서로 인접한 영역이거나, 서로 이격된 영역일 수 있다. 즉, 동일한 기판 상에 형성된다는 점만 충족되는 경우 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)의 위치는 아무런 제한이 없다.
기판(100) 상의 제1 영역(Ⅰ)은 서로 수직한 제1 방향(X1), 제2 방향(Y1) 및 제3 방향(Z1)에 의해서 표현될 수 있다. 한편, 제2 영역(Ⅱ)은 서로 수직한 제4 방향(X2), 제5 방향(Y2) 및 제6 방향(Z2)에 의해서 표현될 수 있다. 제1 영역(Ⅰ)과 제2 영역(Ⅱ)의 제1 내지 제3 방향과 제4 내지 제6 방향은 서로 동일한 방향일 수도 있고, 서로 다른 방향일 수도 있다.
제1 영역(Ⅰ)은, 제1 핀형 패턴(110)과, 제1 나노 와이어(120)와, 제1 게이트 전극(130)과, 제1 게이트 스페이서(140)과, 제1 소스/드레인(150) 등을 포함할 수 있다.
제1 핀형 패턴(110)은 기판(100)으로부터 돌출되어 있을 수 있다. 제1 핀형 패턴(110)은 제1 방향(X1)으로 길게 연장될 수 있다. 즉, 제1 핀형 패턴(110)은 제1 방향(X1)으로 연장되는 장변과 제2 방향(Y1)으로 연장되는 단변을 포함할 수 있다.
제1 핀형 패턴(110)은 기판(100)의 일부의 식각하여 형성된 것일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 핀형 패턴(110)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 핀형 패턴(110)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
예를 들어, IV-IV족 화합물 반도체를 예로 들면, 제1 핀형 패턴(110)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, 핀형 패턴(110)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 실시예들에 따른 반도체 장치에서, 제1 핀형 패턴(110)은 실리콘을 포함하는 것으로 설명한다.
필드 절연막(105)은 제1 핀형 패턴(110)의 측벽의 적어도 일부를 감쌀 수 있다. 제1 핀형 패턴(110)은 필드 절연막(105)에 의해 정의될 수 있다. 필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합 중 하나를 포함할 수 있다.
도 1에서, 제1 핀형 패턴(110)의 측벽은 전체적으로 필드 절연막(105)에 의해 둘러싸인 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 나노 와이어(120)는 기판(100) 상에, 제1 핀형 패턴(110)과 이격되어 형성될 수 있다. 제1 나노 와이어(120)는 제1 방향(X1)으로 연장되어 형성될 수 있다. 구체적으로, 제1 나노 와이어(120)는 제1 핀형 패턴(110) 상에, 제1 핀형 패턴(110)과 이격되어 형성될 수 있다.
제1 나노 와이어(120)는 핀형 패턴(110)과 제3 방향(Z1)으로 오버랩될 수 있다. 제1 나노 와이어(120)는 필드 절연막(105) 상에 형성되지 않고, 핀형 패턴(110) 상에 형성될 수 있다.
제1 나노 와이어(120)는 트랜지스터의 채널 영역으로 사용될 수 있다. 제1 나노 와이어(120)의 물질은 반도체 장치가 PMOS 인지 NMOS인지 여부에 따라서 달라질 수 있지만, 이에 제한되는 것은 아니다. 본 발명의 실시예들에 따른 반도체 장치에서, 제1 나노 와이어(120)는 각각 실리콘을 포함하는 것으로 설명한다.
제1 게이트 전극(130)은 필드 절연막(105)과 제1 핀형 패턴(110) 상에 형성될 수 있다. 제1 게이트 전극(130)은 제2 방향(Y1)으로 연장될 수 있다. 제1 게이트 전극(130)은 제1 핀형 패턴(110)의 상면과 이격되어 형성되는 제1 나노 와이어(120)의 둘레를 감싸도록 형성될 수 있다. 제1 게이트 전극(130)은 제1 나노 와이어(120)와 제1 핀형 패턴(110) 사이의 이격된 공간에도 형성될 수 있다.
제1 게이트 전극(130)은 도전성 물질을 포함할 수 있다. 제1 게이트 전극(130)은 단일층으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 제1 게이트 전극(130)은 일함수 조절을 하는 일함수 조절층과, 일함수 조절층에 의해 형성된 공간을 채우는 필링(filling) 도전층을 포함할 수 있다.
제1 게이트 전극(130)은 예를 들어, TiN, WN, TaN, Ru, TiC, TaC, Ti, Ag, Al, TiAl, TiAlN, TiAlC, TaCN, TaSiN, Mn, Zr, W, Al 및 Co 중 적어도 하나를 포함할 수 있다. 또는, 제1 게이트 전극(130)은 각각 금속이 아닌 Si, SiGe 등으로 이루어질 수도 있다. 이러한 게이트 전극(130)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 제한되는 것은 아니다.
제1 게이트 스페이서(140)는 제2 방향(Y1)으로 연장된 제1 게이트 전극(130)의 양 측벽 상에 형성될 수 있다. 제1 게이트 스페이서(140)는 제1 나노 와이어(120)의 양측에서, 서로 마주보며 형성될 수 있다. 각각의 제1 게이트 스페이서(140)는 관통홀(도 2의 140h)을 포함할 수 있다.
제1 나노 와이어(120)는 제1 관통홀(140h)을 통해서 제1 게이트 스페이서(140)를 관통할 수 있다. 제1 게이트 스페이서(140)는 제1 나노 와이어(120)의 측면의 일부의 둘레와 전체적으로 접촉할 수 있다. 즉, 제1 관통홀(140h)의 내벽이 제1 나노 와이어(120)의 외면 둘레의 일부와 접할 수 있다.
제1 게이트 스페이서(140)는 제1 외측 스페이서(141)와 제1 내측 스페이서(142) 및 제2 내측 스페이서(142-1)를 포함할 수 있다. 제1 외측 스페이서(141)는 제1 내측 스페이서(142) 및 제2 내측 스페이서(142-1)와 직접 접촉할 수 있다. 제1 내측 스페이서(142)는 제1 핀형 패턴(110)의 상면과 제1 나노 와이어(120) 사이에 배치되어, 제1 핀형 패턴(110)의 상면과 면 접촉을 할 수 있다. 제2 내측 스페이서(142-1)는 제1 나노 와이어(120)의 상면 상에 배치되어 제1 외측 스페이서(141)에 의해서 둘러싸일 수 있다.
제2 방향(Y1) 및 제3 방향(Z1)을 포함하는 평면 상에서, 제1 내측 스페이서(142)는 제1 나노 와이어(120)와, 제1 외측 스페이서(141)와, 핀형 패턴(110)에 의해 둘러싸여 있을 수 있다.
제2 방향(Y1) 및 제3 방향(Z1)을 포함하는 평면 상에서, 제2 내측 스페이서(142-1)는 제1 나노 와이어(120)와, 제1 외측 스페이서(141)에 의해서 둘러싸여 있을 수 있다.
제1 게이트 스페이서(140)의 제1 관통홀(140h)은 제1 외측 스페이서(141)와 제1 내측 스페이서(142) 및 제2 내측 스페이서(142-1)에 의해 정의될 수 있다. 제1 나노 와이어(120)의 종단은 제1 외측 스페이서(141), 제1 내측 스페이서(142) 및 제2 내측 스페이서(142-1)와 접촉할 수 있다.
제1 내측 스페이서(142) 및 제2 내측 스페이서(142-1)는 서로 동일한 물질을 포함할 수 있다. 제1 외측 스페이서(141)와 제1 내측 스페이서(142) 및 제2 내측 스페이서(142-1)는 서로 다른 물질을 포함할 수 있다. 즉, 제1 외측 스페이서(141)에 포함된 물질의 유전율은 제1 유전율이고, 제1 내측 스페이서(142)에 포함된 물질의 유전율은 제2 유전율일 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 외측 스페이서(141)에 포함된 물질의 제1 유전율은 제1 내측 스페이서(142) 및 제2 내측 스페이서(142-1)에 포함된 물질의 제2 유전율보다 클 수 있다. 제2 유전율이 제1 유전율보다 작게 해줌으로써, 제1 게이트 전극(130)과 제1 소스/드레인(150) 사이의 기생 캐패시턴스(fringing capacitance)를 줄여줄 수 있다.
제1 외측 스페이서(141)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 내측 스페이서(142) 및 제2 내측 스페이서(142-1)는 예를 들어, 저유전율 유전 물질을 포함할 수 있다. 저유전율 유전 물질은 실리콘 산화물보다 유전 상수가 작은 물질일 수 있다.
제1 게이트 절연막(147)은 제1 나노 와이어(120)와 제1 게이트 전극(130) 사이에 형성될 수 있다. 또한, 제1 게이트 절연막(147)은 필드 절연막(105) 및 제1 게이트 전극(130) 사이와, 제1 내측 스페이서(142), 제2 내측 스페이서(142-1) 및 제1 게이트 전극(130) 사이에도 형성될 수 있다.
예를 들어, 제1 게이트 절연막(147)은 제1 계면막(146)과 제1 고유전율 절연막(145)을 포함할 수 있지만, 이에 제한되는 것은 아니다. 즉, 제1 나노 와이어(120)의 물질 등에 따라, 제1 게이트 절연막(147)의 제1 계면막(146)은 생략될 수 있다.
제1 계면막(146)은 제1 나노 와이어(120)의 둘레에 형성될 수 있으므로, 제1 나노 와이어(120)와 제1 게이트 전극(130) 사이와, 제1 핀형 패턴(110)과 제1 게이트 전극(130) 사이에 형성될 수 있다.
제1 나노 와이어(120)가 실리콘을 포함할 경우, 제1 계면막(146)은 실리콘 산화막을 포함할 수 있다. 이 때, 제1 계면막(146)은 제1 나노 와이어(120)의 둘레에 형성될 수 있지만, 제1 내측 스페이서(142), 제2 내측 스페이서(142-1) 및 제1 외측 스페이서(141)의 측벽을 따라서 형성되지 않을 수 있다.
반면, 제1 고유전율 절연막(145)은 제1 나노 와이어(120)와 제1 게이트 전극(130) 사이와, 제1 내측 스페이서(142) 및 제1 게이트 전극(130) 사이와, 제2 내측 스페이서(142-1) 및 제1 게이트 전극(130) 사이와, 필드 절연막(105) 및 제1 게이트 전극(130) 사이와, 제1 외측 스페이서(141) 및 제1 게이트 전극(130) 사이에 형성될 수 있다.
제1 고유전율 절연막(145)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 고유전체 물질은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
상술한 것과 같이, 제1 계면막(146)이 생략되는 경우, 제1 고유전율 절연막(145)은 상술한 고유전체 물질뿐만 아니라, 실리콘 산화막, 실리콘 산질화막 또는 실리콘 질화막 등을 포함할 수도 있다.
제1 게이트 절연막(147)은 제1 나노 와이어(120)의 둘레를 따라 형성될 수 있다. 제1 게이트 절연막(147)은 필드 절연막(105)의 상면과 제1 핀형 패턴(110)의 상면을 따라서 형성될 수 있다. 덧붙여, 제1 게이트 절연막(147)은 제1 내측 스페이서(142)와, 제2 내측 스페이서(142-1)와, 제1 외측 스페이서(141)의 측벽을 따라서 형성될 수 있다.
제1 소스/드레인(150)은 제1 게이트 전극(130)의 양측에 형성될 수 있다. 제1 소스/드레인(150)은 제1 핀형 패턴(110) 상에 형성될 수 있다. 제1 소스/드레인(150)은 제1 핀형 패턴(110)의 상면 상에 형성된 에피층을 포함할 수 있다.
제1 소스/드레인(150)의 외주면은 다양한 형상일 수 있다. 예를 들어, 제1 소스/드레인(150)의 외주면은 다이아몬드 형상, 원 형상, 직사각형 형상, 팔각형 형상 중, 적어도 하나일 수 있다. 도 1에서는 예시적으로 다이아몬드 형상(또는 오각형 형상 또는 육각형 형상)을 도시하였다.
제1 소스/드레인(150)은 채널 영역으로 사용되는 제1 나노 와이어(120)와 직접 연결될 수 있다. 즉, 제1 소스/드레인(150)은 제1 게이트 스페이서(140)의 제1 관통홀(140h)을 통과한 제1 나노 와이어(120)와 직접 연결될 수 있다.
하지만, 제1 소스/드레인(150)은 제1 게이트 절연막(147)과 직접 접촉하지 않을 수 있다. 제1 소스/드레인(150)과 제1 게이트 절연막(147) 사이에, 제1 게이트 스페이서(140)가 위치할 수 있다. 좀 더 구체적으로, 제1 내측 스페이서(142) 및 제2 내측 스페이서(142-1)의 일 측벽은 제1 게이트 절연막(147)과 접촉하고, 제1 내측 스페이서(142) 및 제2 내측 스페이서(142의 타 측벽은 제1 소스/드레인(150)과 접촉하기 때문에, 제1 나노 와이어(120)와 기판(100) 사이에서, 제1 소스/드레인(150)과 제1 게이트 절연막(147)은 접촉하지 않을 수 있다. 또한, 제1 외측 스페이서(141)는 제1 나노 와이어(120)의 최상부와 접촉하므로, 제1 나노 와이어(120) 위에서, 제1 소스/드레인(150)과 제1 게이트 절연막(147)은 접촉하지 않을 수 있다.
제1 층간 절연막(180)은 제1 소스/드레인(150), 제1 게이트 스페이서(140) 및 필드 절연막(105) 상에 형성될 수 있다.
제1 층간 절연막(180)은 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma) oxide, PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) oxide 또는 이들의 조합으로 이뤄질 수 있다.
제2 영역(Ⅱ)은 제1 영역(Ⅰ)과 유사한 장치가 형성될 수 있다. 구체적으로 제2 영역(Ⅱ)은 제2 핀형 패턴(210)과, 제2 나노 와이어(220)와, 제2 게이트 전극(230)과, 서포팅 패턴(223)과, 제2 게이트 스페이서(240)와, 제2 소스/드레인(250)을 포함할 수 있다.
제2 핀형 패턴(210)과, 제2 나노 와이어(220)와, 제2 게이트 전극(230)과, 제2 게이트 스페이서(240)와, 제2 소스/드레인(250)은 상술했던, 제1 핀형 패턴(110)과, 제1 나노 와이어(120)와, 제1 게이트 전극(130)과, 제1 게이트 스페이서(140)와, 제1 소스/드레인(150)과 유사 내지 동일한 특성을 가질 수 있다.
나아가, 제2 층간 절연막(280), 제2 관통홀(240h1) 제2 계면막(246), 제2 고유전율 절연막(245), 제3 내측 스페이서(242), 제4 내측 스페이서(242-1) 및 제2 외측 스페이서(241)도 각각 제1 층간 절연막(180), 제1 계면막(146), 제1 고유전율 절연막(145), 제1 내측 스페이서(142), 제2 내측 스페이서(142-1) 및 제1 외측 스페이서(141)와 동일한 특성을 가질 수 있다.
따라서, 설명의 편의상 제2 영역(Ⅱ)은 제1 영역(Ⅰ)과 상이한 부분을 중심으로 설명한다.
서포팅 패턴(223)은 기판(100)과 제2 나노 와이어(220)의 사이 및 제2 나노 와이어(220)와 제2 게이트 전극(230) 사이에 위치할 수 있다. 즉, 서포팅 패턴(223)은 제2 나노 와이어(220)의 아래 및 위에 위치할 수 있다. 서포팅 패턴(223)은 제2 나노 와이어(220)의 상면 및 하면과 직접 접할 수 있다.
서포팅 패턴(223)은 서포팅 패턴(223) 및 제2 서포팅 패턴(223b)을 포함할 수 있다. 서포팅 패턴(223)은 제2 나노 와이어(220)의 아래에 위치할 수 있다. 제2 서포팅 패턴(223b)은 제2 나노 와이어(220)의 위에 위치할 수 있다. 따라서, 서포팅 패턴(223) 및 제2 서포팅 패턴(223b)은 제2 나노 와이어(220)를 기준으로 서로 반대편에 위치할 수 있다. 또한, 서포팅 패턴(223) 및 제2 서포팅 패턴(223b)은 제2 나노 와이어(220)에 의해서 서로 이격될 수 있다.
서포팅 패턴(223)은 제3 내측 스페이서(242) 및 제4 내측 스페이서(242-1)와 접할 수 있다. 구체적으로, 서포팅 패턴(223)은 제3 내측 스페이서(242)와 접하고, 제2 서포팅 패턴(223b)은 제4 내측 스페이서(242-1)와 접할 수 있다.
도 2를 참조하면, 제1 영역(Ⅰ)에서 제1 게이트 전극(130) 및 제1 게이트 절연막(147)이 형성되는 위치 중 일부가, 제2 영역(Ⅱ)에서는 서포팅 패턴(223)이 형성될 수 있다. 즉, 기판(100)과 제2 나노 와이어(220) 사이의, 제3 내측 스페이서(242)가 형성되는 제1 높이(D1)만큼의 공간에 서포팅 패턴(223)이 형성될 수 있고, 제2 나노 와이어(220) 상에서 제3 높이(D3)만큼의 제4 내측 스페이서(242-1)가 형성되는 공간에 제2 서포팅 패턴(223b)이 형성될 수 있다. 한편, 제1 나노 와이어(120)의 두께는 제2 나노 와이어(220)의 두께와 동일한 제2 높이(D2)일 수 있다.
즉, 제1 영역(Ⅰ)에서의 제1 게이트 전극(130), 제1 나노 와이어(120), 제1 게이트 절연막(147)의 나노 시트(nano sheet) 구조가 형성되고, 제2 영역(Ⅱ)에서는 제2 게이트 전극(230), 제2 나노 와이어(220), 제2 게이트 절연막(247) 및 서포팅 패턴(223)의 핀(fin) 구조가 형성될 수 있다. 이 때, 제1 나노 와이어(120) 및 제2 나노 와이어(220)의 수직 위치는 서로 대응될 수 있다. 즉, 기판(100)을 기준으로한 제1 나노 와이어(120) 및 제2 나노 와이어(220)의 수직 위치는 서로 동일할 수 있다.
제2 나노 와이어(220)는 트랜지스터의 채널 영역으로 사용되므로 채널 패턴으로 지칭할 수 있다. 즉, 상기 핀 구조는 기판(100), 제2 핀형 패턴(210), 서포팅 패턴(223) 및 채널 패턴(220)이 서로 연결된 구조일 수 있다.
도 3을 참고하면, 제2 방향(Y1)의 제1 나노 와이어(120)의 폭과 제5 방향(Y2) 제2 나노 와이어(220)의 폭은 모두 제1 폭(W1)으로 동일할 수 있다. 이는 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)의 제1 나노 와이어(120) 및 제2 나노 와이어(220)가 서로 동일한 공정으로 형성되었기 때문이다. 이 때, "동일"은 공정 상의 원인에 의한 미세한 단차를 포함하는 개념이다.
제1 나노 와이어(120) 및 제1 핀형 패턴(110)은 같은 마스크를 이용하여 형성되기 때문에 서로 동일한 폭을 가질 수 있다. 마찬가지로, 제2 나노 와이어(220) 및 제2 핀형 패턴(210)은 같은 마스크를 이용하여 형성되기 때문에 서로 동일한 폭을 가질 수 있다. 이 때, 제1 나노 와이어(120)와 제2 나노 와이어(220)가 서로 같은 폭을 가지므로, 제1 나노 와이어(120), 제1 핀형 패턴(110), 제2 나노 와이어(220) 및 제2 핀형 패턴(210)은 모두 동일한 제1 폭(W1)을 가질 수 있다.
이에 반해서, 서포팅 패턴(223)은 제1 폭(W1)보다 작은 제2 폭(W2)을 제5 방향(Y2)으로 가질 수 있다. 즉, 서포팅 패턴(223) 및 제2 서포팅 패턴(223b)은 서로 동일한 제5 방향(Y2)의 제2 폭(W2)을 가질 수 있다. 제2 폭(W2)은 제1 폭(W1)보다 작으므로, 서포팅 패턴(223) 및 제2 서포팅 패턴(223b)은 제2 핀형 패턴(210) 및 제2 나노 와이어(220)보다 작은 폭을 가질 수 있다.
즉, 서포팅 패턴(223)의 하면은 제2 핀형 패턴(210)의 상면과 접하되, 제1 폭(W1)과 제2 폭(W2)의 차이에 의해서 단차가 형성될 수도 있다. 마찬가지로, 서포팅 패턴(223)의 상면 및 제2 서포팅 패턴(223b)의 하면은 제2 나노 와이어(220)의 하면 및 상면과 각각 접하되, 제1 폭(W1)과 제2 폭(W2)의 차이에 의해서 단차가 형성될 수 있다.
서포팅 패턴(223)에 의해서 제2 계면막(246)은 제2 핀형 패턴(210)의 상면의 일부에만 형성될 수 있다. 마찬가지로, 서포팅 패턴(223)에 의해서 제2 계면막(246)은 제2 나노 와이어(220)의 측면의 전부, 상면의 일부 및 하면의 일부에만 형성될 수 있다. 이는 제2 계면막(246)이 실리콘 표면에서 자연산화에 의해서 형성되는 것에 기인할 수 있다.
본 발명의 몇몇 실시예에서는 제2 계면막(246)이 증착 산화막일수도 있다. 이러한 경우에는 제2 계면막(246)이 제2 나노 와이어(220) 및 제2 핀형 패턴(210)의 표면뿐만 아니라 서포팅 패턴(223)의 표면에도 형성될 수 있다.
서포팅 패턴(223)은 제2 나노 와이어(220) 및 제2 핀형 패턴(210)과 식각 선택비를 가지는 물질을 포함할 수 있다. 예를 들어, 서포팅 패턴(223)은 SiGe를 포함할 수 있다. 따라서, 제2 나노 와이어(220)는 Si을 포함하고, 서포팅 패턴(223)은 SiGe를 포함하는 Si/SiGe 구조를 형성할 수 있다.
또는, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제2 나노 와이어(220) 및 제2 핀형 패턴(210)이 SiGe를 포함하고, 서포팅 패턴(223)이 Si인 SiGe/Si 구조를 포함할 수도 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 영역(Ⅰ)은 액티브(active) 영역일 수 있고, 제2 영역(Ⅱ)은 더미 영역(dummy)일 수 있다. 제1 영역(Ⅰ)과 제2 영역(Ⅱ)은 같은 장치 내에 위치하므로, 제1 영역(Ⅰ)과 제2 영역(Ⅱ)의 구조는 서로의 영역의 내구도에 영향을 미칠 수 밖에 없다. 즉, 제2 영역(Ⅱ)의 내구도가 높은 경우에는 제1 영역(Ⅰ)의 내구도가 같이 높아질 수 있다.
나노 시트 및 나노 와이어와 같이 나노 와이어 구조의 하부에 형성되는 희생층을 제거하고 추후에 게이트 전극을 빈 공간에 형성하는 공정에 있어서, 희생층이 제거된 상황의 장치의 내구성은 매우 약할 수밖에 없다.
이를 방지하기 위해서, 본 발명의 몇몇 실시예에 따른 반도체 장치는 액티브 영역인 제1 영역(Ⅰ)에서는 일반적인 방식으로 액티브 트랜지스터를 형성하되, 사용하지 않는 더미 영역인 제2 영역(Ⅱ)에서는 희생층을 제거하지 않고 서포팅 패턴(223)으로 남겨두어서 공정 중의 장치의 내구도를 높일 수 있다.
즉, 서포팅 패턴(223)이 제2 나노 와이어(220)를 지지하도록 하여 제2 나노 와이어(220)를 비롯한 트랜지스터 구조의 내구성을 높여주고, 이와 연결되는 제1 영역(Ⅰ)의 제1 나노 와이어(120)를 비롯한 트랜지스터 구조의 내구성도 높일 수 있다.
이를 위해서, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법은 희생층에 이온 임플란트를 수행하여 희생층의 식각율을 높여 서포팅 패턴(223)을 형성한다. 이 때, 제2 게이트 전극(230)은 이온 임플란트에 의해서 불순물의 농도가 제1 게이트 전극(130)보다 높아질 수 있다. 상기 불순물은 인(phosphorus) 또는 붕소(boron) 중 적어도 하나를 포함할 수 있다.
이에 따라서, 희생층을 제거하는 공정에서 나노 와이어의 리프팅(lifting)을 방지할 수 있다. 이를 통해서 완성되는 반도체 장치의 동작 성능을 크게 향상시킬 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)이 모두 실제로 사용되는 액티브 영역일 수도 있다.
제1 영역(Ⅰ) 및 제2 영역(Ⅱ)이 모두 액티브 영역인 경우에, 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)의 트랜지스터의 도전형이 서로 다를 수 있다. 구체적으로, 제1 영역(Ⅰ)은 NMOS 트랜지스터가 형성되는 NMOS 영역이고, 제2 영역(Ⅱ)은 PMOS 트랜지스터가 형성되는 PMOS 영역일 수 있다.
NMOS 트랜지스터는 전자를 캐리어로 사용함에 반해서, PMOS 트랜지스터는 홀(hole)을 캐리어로 사용한다. 이에 따라서, 각각의 캐리어의 이동도(mobility)가 증가되는 채널 영역의 표면은 서로 다를 수 있다.
즉, NMOS 영역에서의 전자는 채널의 상면 및 하면에서 이동도가 가장 높다. 이에 따라서, 채널의 상면 및 하면이 가장 많이 노출되는 나노 와이어 혹은 나노 시트 구조가 가장 이동도가 높은 최적 구조일 수 있다.
이와 반대로, PMOS 영역의 홀은 채널의 측면에서 이동도가 가장 높다. 이에 따라서, 채널의 상면 및 하면이 노출되지 않으면서 측면의 면적을 최대화 시킨 핀 구조가 가장 이동도가 높은 최적 구조일 수 있다.
따라서, 본 발명의 몇몇 실시예에 따른 반도체 장치는 나노 시트 구조인 제1 영역(Ⅰ)을 NMOS 영역으로 하고, 핀 구조인 제2 영역(Ⅱ)을 PMOS 영역으로 할 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)이 모두 액티브 영역인 경우에, 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)은 각각 저전압 영역과 고전압 영역일 수 있다.
여기서 "저전압 영역"이란 동작 전압이 상대적으로 낮은 트랜지스터가 형성되는 영역이고, "고전압 영역"이란 동작 전압이 상대적으로 높은 트랜지스터가 형성되는 영역을 의미할 수 있다.
예시적으로 "저전압 영역"이란 동작 전압이 1V 미만인 트랜지스터가 형성되는 영역을 의미할 수 있고, "고전압 영역"이란 동작 전압이 1V 이상인 트랜지스터가 형성되는 영역을 의미할 수 있다. 단, 이에 제한되는 것은 아니다.
트랜지스터의 동작 전압이 고전압 영역에서는 핫 캐리어 효과(Hot Carrier Effect)가 발생할 수 있다.
일반적으로, 집적도의 증가에 따라 채널 길이가 짧아지는 경우, 드레인 접합에서 캐리어들에 가해지는 최대 전계는 증가된다. 그 결과 캐리어들은 충돌 이온화(Impact Ionization)를 일으킬 수 있을 정도로 충분히 큰 운동에너지를 갖는 핫 캐리어가 될 수 있다. 이와 같은 핫 캐리어들은 이차 전자-정공 쌍(secondary electron-hole pair)을 생성하고, 생성된 이차 전자-정공 쌍에 의하여 트랜지스터의 특성이 열화될 수 있다. 본 발명의 제2 영역(Ⅱ)은 상대적으로 고전압이 인가되는 트랜지스터가 형성되어, 이와 같은 핫 캐리어 효과에 취약할 수 있다.
따라서, 본 발명의 몇몇 실시예에 따른 반도체 장치는, 핫 캐리어 효과가 발생하기 쉬운 제2 영역(Ⅱ)에서 제2 나노 와이어(220) 즉, 채널 패턴(220)이 서포팅 패턴(223)과 연결되어 제2 핀형 패턴(210) 및 기판(100)과 전기적으로 연결되도록 할 수 있다. 이를 통해서, 핫 캐리어들에 의하여 생성된 전하들이 기판(100)으로 용이하게 배출될 수 있다
이를 통해서, 본 발명의 몇몇 실시예에 따른 반도체 장치는 고전압 영역에서 핫 캐리어 효과를 방지하여 동작 성능이 우수한 반도체 장치를 제공할 수 있다.
이하, 도 1, 도 2, 도 4 및 도 5를 참조하여, 본 발명의 다른 실시예에 따른 반도체 장치에 대해서 설명한다. 설명의 편의성을 위해, 상술한 실시예와 다른 점을 위주로 설명한다.
도 5는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1, 도 2, 도 4 및 도 5를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제1 나노 와이어(120) 및 제2 나노 와이어(220)의 측면은 볼록한 형상일 수 있고, 서포팅 패턴(223)의 측면은 오목한 형상일 수 있다.
이는 식각 공정에 의해서, 제1 나노 와이어(120) 및 제2 나노 와이어(220)의 단부의 일부가 제거되는 것에 기인할 수 있다. 또한, 서포팅 패턴(223)도 측면의 일부만이 식각되어 오목한 형상을 가질 수 있다. 이는, 서포팅 패턴(223)의 단부보다 중심부의 식각율이 더 높은 것에 기인할 수 있다.
제2 게이트 절연막(247)은 제2 나노 와이어(220) 및 서포팅 패턴(223)의 측면을 따라서 컨포말하게 형성될 수 있다. 또한, 제2 핀형 패턴(210)과 제2 나노 와이어(220)가 서로 이격되어 있지 않으므로, 제2 게이트 절연막(247) 중 제2 고유전율 절연막(245)은 분리되지 않고 하나로 연결될 수 있다.
제2 방향(Y1)의 제1 나노 와이어(120)의 폭과 제5 방향(Y2) 제2 나노 와이어(220)의 폭은 모두 제3 폭(W1')으로 동일할 수 있다. 이는 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)의 제1 나노 와이어(120) 및 제2 나노 와이어(220)가 서로 동일한 공정으로 형성되었기 때문이다. 이 때, "동일"은 공정 상의 원인에 의한 미세한 단차를 포함하는 개념이다.
또한, 제1 나노 와이어(120)와 제1 핀형 패턴(110) 및 제2 나노 와이어(220) 및 제2 핀형 패턴(210)이 서로 같은 폭을 가지므로, 제1 나노 와이어(120), 제1 핀형 패턴(110), 제2 나노 와이어(220) 및 제2 핀형 패턴(210)은 모두 동일한 제3 폭(W1')을 가질 수 있다.
이에 반해서, 서포팅 패턴(223)은 제3 폭(W1')보다 작은 제4 폭(W2')을 제5 방향(Y2)으로 가질 수 있다. 즉, 서포팅 패턴(223) 및 제2 서포팅 패턴(223b)은 서로 동일한 제5 방향(Y2)의 제4 폭(W2')을 가질 수 있다. 제4 폭(W2')은 제3 폭(W1')보다 작으므로, 서포팅 패턴(223) 및 제2 서포팅 패턴(223b)은 제2 핀형 패턴(210) 및 제2 나노 와이어(220)보다 작은 폭을 가질 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 서포팅 패턴(223) 및 제2 서포팅 패턴(223b)의 폭이 서로 다를 수 있다. 이는 식각 공정에 따른 자연스러운 형태일 수도 있다.
이하, 도 1, 도 6 내지 도 8을 참조하여, 본 발명의 다른 실시예에 따른 반도체 장치에 대해서 설명한다. 설명의 편의성을 위해, 상술한 실시예와 다른 점을 위주로 설명한다.
도 6 내지 도 8은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 구체적으로, 도 6은 도 1의 A1 - A1 및 A2 - A2로 자른 단면도에 대응하는 도면이다. 도 7은 도 1의 B1 - B1 및 B2 - B2로 자른 단면도에 대응하는 도면이다. 도 8은 도 1의 C1 - C1 및 C2 - C2로 자른 단면도에 대응하는 도면이다. 도 1과 도 6 내지 도 8의 도면은 서로 다른 비율을 가질 수 있다.
도 1, 도 6 내지 도 8을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제3 나노 와이어(125)와 제4 나노 와이어(225)를 더 포함할 수 있다.
제3 나노 와이어(125)는 기판(100) 상에, 기판(100)과 이격되어 형성될 수 있다. 제3 나노 와이어(125)는 제1 방향(X1)으로 연장되어 형성될 수 있다.
제3 나노 와이어(125)는 제1 나노 와이어(120)보다 기판(100)으로부터 더 멀리 이격되어 형성될 수 있다. 즉, 제1 핀형 패턴(110)의 상면으로부터 제3 나노 와이어(125)까지의 높이는 제1 핀형 패턴(110)의 상면으로부터 제1 나노 와이어(120)까지의 높이보다 높다.
제3 나노 와이어(125)는 제1 핀형 패턴(110)과 오버랩될 수 있다. 제3 나노 와이어(125)는 필드 절연막(105) 상에 형성되는 것이 아니라, 제1 핀형 패턴(110) 상에 형성될 수 있다.
제3 나노 와이어(125)는 트랜지스터의 채널 영역으로 사용될 수 있다. 따라서, 제3 나노 와이어(125)는 제1 나노 와이어(120)와 동일한 물질을 포함할 수 있다.
제1 게이트 전극(130)은 제3 나노 와이어(125)의 둘레를 감싸도록 형성될 수 있다. 제1 게이트 전극(130)은 제1 나노 와이어(120)와 제3 나노 와이어(125) 사이의 이격된 공간에도 형성될 수 있다.
제1 게이트 스페이서(140)는 제1 나노 와이어(120)의 양 종단 및 제3 나노 와이어(125)의 양 종단에 배치될 수 있다. 각각의 제1 게이트 스페이서(140)는 복수의 제1 관통홀(140h1, 140h2)을 포함할 수 있다.
제3 나노 와이어(125)는 제1 게이트 스페이서(140)를 통과할 수 있다. 제3 나노 와이어(125)는 복수의 제1 관통홀(140h1, 140h2) 중 하나를 통과할 수 있다. 제3 나노 와이어(125)의 종단의 둘레는 제1 게이트 스페이서(140)와 전체적으로 접촉할 수 있다.
제3 나노 와이어(125)는 제1 나노 와이어(120)와 정렬될 수 있다. 제3 나노 와이어(125)는 제1 나노 와이어(120)와 제3 방향(Z1)으로 오버랩될 수 있다. 제1 나노 와이어(120)와 제3 나노 와이어(125)는 제1 방향(X1)으로 서로 동일한 길이를 가질 수 있다. 단, 이에 제한되는 것은 아니다.
제1 내측 스페이서(142)는 제1 핀형 패턴(110)의 상면과 제1 나노 와이어(120) 사이에 배치될 수 있다. 제2 내측 스페이서(142-1)는 제1 나노 와이어(120)와 제3 나노 와이어(125) 사이에 배치될 수 있다. 제5 내측 스페이서(142-2)는 제3 나노 와이어(125)와 제1 외측 스페이서(141) 사이에 배치될 수 있다.
제2 영역(Ⅱ)에서도, 제4 나노 와이어(225) 및 제6 내측 스페이서(242-2)가 도 2 내지 도 4의 실시예에 비해 추가될 수 있다. 즉, 제4 나노 와이어(225) 및 제6 내측 스페이서(242-2)는 제1 영역(Ⅰ)의 제3 나노 와이어(125) 및 제5 내측 스페이서(142-2)와 동일할 수 있다.
제1 소스/드레인(150)은 채널 영역으로 사용되는 제3 나노 와이어(125)와 직접 연결될 수 있다. 즉, 제1 소스/드레인(150)은 제1 게이트 스페이서(140)의 제1 관통홀(140h1, 140h2)을 통과한 제1 나노 와이어(120) 및 제3 나노 와이어(125)와 직접 연결될 수 있다. 마찬가지로, 제2 소스/드레인(250)은 제2 게이트 스페이서(240)의 제2 관통홀(240h1, 240h2)을 통과한 제1 나노 와이어(120) 및 제3 나노 와이어(125)와 직접 연결될 수 있다.
서포팅 패턴(223)은 서포팅 패턴(223), 제2 서포팅 패턴(223b) 및 제3 서포팅 패턴(223c)을 포함할 수 있다. 서포팅 패턴(223)은 제2 핀형 패턴(210)과 제2 나노 와이어(220) 사이에 형성될 수 있다. 제2 서포팅 패턴(223b)은 제2 나노 와이어(220)와 제4 나노 와이어(225) 사이에 형성될 수 있다. 제3 서포팅 패턴(223c)은 제4 나노 와이어(225) 상에 형성될 수 있다.
제1 영역(Ⅰ)에서 제1 게이트 전극(130) 및 제1 게이트 절연막(147)이 형성되는 위치 중 일부가, 제2 영역(Ⅱ)에서는 서포팅 패턴(223)이 형성될 수 있다. 즉, 기판(100)과 제2 나노 와이어(220) 사이의, 제3 내측 스페이서(242)가 형성되는 제4 높이(D4)만큼의 공간에 서포팅 패턴(223)이 형성될 수 있고, 제2 나노 와이어(220)와 제4 나노 와이어(225) 사이에서 제6 높이(D6)만큼의 제4 내측 스페이서(242-1)가 형성되는 공간에 제2 서포팅 패턴(223b)이 형성될 수 있다. 또한, 제4 나노 와이어(225) 상에서 제8 높이(D8)만큼의 제6 내측 스페이서(242-2)가 형성되는 공간에 제3 서포팅 패턴(223c)이 형성될 수 있다. 한편, 제1 나노 와이어(120)의 두께는 제2 나노 와이어(220)의 두께와 동일한 제2 높이(D2)일 수 있고, 제3 나노 와이어(125)의 두께는 제4 나노 와이어(225)의 두께와 동일한 제7 높이(D7)일 수 있다.
즉, 제1 영역(Ⅰ)에서의 제1 게이트 전극(130), 제1 나노 와이어(120), 제3 나노 와이어(125), 제1 게이트 절연막(147)의 나노 시트(nano sheet) 구조가 형성되고, 제2 영역(Ⅱ)에서는 제2 게이트 전극(230), 제2 나노 와이어(220), 제4 나노 와이어(225), 제2 게이트 절연막(247) 및 서포팅 패턴(223)의 핀(fin) 구조가 형성될 수 있다. 이 때, 제1 나노 와이어(120) 및 제2 나노 와이어(220)의 수직 위치는 서로 대응될 수 있고, 제3 나노 와이어(125) 및 제4 나노 와이어(225)의 수직 위치는 서로 대응될 수 있다. 즉, 기판(100)을 기준으로한 제1 나노 와이어(120) 및 제2 나노 와이어(220)의 수직 위치는 서로 동일하고, 제3 나노 와이어(125) 및 제4 나노 와이어(225)의 수직 위치는 서로 동일할 수 있다.
이하, 도 1, 도 6, 도 8 및 도 9를 참조하여, 본 발명의 다른 실시예에 따른 반도체 장치에 대해서 설명한다. 설명의 편의성을 위해, 상술한 실시예와 다른 점을 위주로 설명한다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 구체적으로, 도 9는 도 1의 B1 - B1 및 B2 - B2로 자른 단면도에 대응하는 도면이다. 도 1과 도 9의 도면은 서로 다른 비율을 가질 수 있다.
도 1, 도 6, 도 8 및 도 9를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제1 나노 와이어(120), 제2 나노 와이어(220), 제3 나노 와이어(125) 및 제4 나노 와이어(225)의 측면은 볼록한 형상일 수 있고, 서포팅 패턴(223)의 측면은 오목한 형상일 수 있다.
이는 식각 공정에 의해서, 제1 나노 와이어(120) 및 제2 나노 와이어(220)의 단부의 일부가 제거되는 것에 기인할 수 있다. 또한, 서포팅 패턴(223)도 측면의 일부만이 식각되어 오목한 형상을 가질 수 있다. 이는, 서포팅 패턴(223)의 단부보다 중심부의 식각율이 더 높은 것에 기인할 수 있다.
제2 방향(Y1)의 제1 나노 와이어(120)의 폭과 제5 방향(Y2) 제2 나노 와이어(220)의 폭은 모두 제3 폭(W1')으로 동일할 수 있다. 또한, 제2 방향(Y1)의 제3 나노 와이어(125)의 폭과 제5 방향(Y2) 제4 나노 와이어(225)의 폭은 모두 제3 폭(W1')으로 동일할 수 있다.
또한, 제1 나노 와이어(120)와 제1 핀형 패턴(110) 및 제2 나노 와이어(220) 및 제2 핀형 패턴(210)이 서로 같은 폭을 가지므로, 제1 나노 와이어(120), 제1 핀형 패턴(110), 제2 나노 와이어(220) 및 제2 핀형 패턴(210)은 모두 동일한 제3 폭(W1')을 가질 수 있다. 여기에, 제3 나노 와이어(125) 및 제4 나노 와이어(225)도 제3 폭(W1')으로 모두 같은 폭을 가질 수 있다.
이에 반해서, 서포팅 패턴(223)은 제3 폭(W1')보다 작은 제4 폭(W2')을 제5 방향(Y2)으로 가질 수 있다. 즉, 서포팅 패턴(223), 제2 서포팅 패턴(223b) 및 제3 서포팅 패턴(223c)은 서로 동일한 제5 방향(Y2)의 제4 폭(W2')을 가질 수 있다. 제4 폭(W2')은 제3 폭(W1')보다 작으므로, 서포팅 패턴(223), 제2 서포팅 패턴(223b) 및 제3 서포팅 패턴(223c)은 제2 핀형 패턴(210), 제2 나노 와이어(220) 및 제4 나노 와이어(225)보다 작은 폭을 가질 수 있다. 서포팅 패턴(223)의 폭은 높이에 따라 변화할 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 서포팅 패턴(223), 제2 서포팅 패턴(223b) 및 제3 서포팅 패턴(223c)의 폭이 서로 다를 수 있다. 이는 식각 공정에 따른 자연스러운 형태일 수도 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 도 1 내지 도 9에서 도시되었듯이 제2 영역(Ⅱ)에서 서포팅 패턴(223)이 나노 와이어의 상면을 모두 덮는 형상을 가질 수 있다. 단, 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 가장 위의 나노 와이어의 상면에는 서포팅 패턴(223)이 형성되지 않을 수 있다. 이는 제조 공정에서 교대로 적층되는 반도체층의 최상부를 무엇으로 할지에 따라 달라질 수 있다. 즉, 도시되지 않았지만, 최상에 위치한 나노 와이어의 상면에 형성된 서포팅 패턴(223)이 존재하지 않을 수도 있다.
이하, 도 1 내지 도 4 및 도 10 내지 도 30을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에 대해 설명한다. 도 1 내지 도 4 및 도 10 내지 도 30을 통해서 제조되는 반도체 장치는 도 1 내지 도 4를 통해 설명한 반도체 장치이다.
도 10 내지 도 30은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다. 참고적으로, 도 21은 도 20의 D1 - D1 및 D2 - D2를 따라서 절단한 단면도이고, 도 25은 도 24의 E1 - E1 및 E2 - E2를 따라서 절단한 단면도이다. 도 26은 도 24의 F1 - F1 및 F2 - F2를 따라서 절단한 단면도이다. 도 27 및 도 29는 도 24의 E1 - E1 및 E2 - E2의 단면도에 대응되는 단면도이고, 도 28 및 도 30은 도 24의 F1 - F1 및 F2 - F2의 단면도에 대응되는 단면도이다.
도 10을 참고하면, 기판(100) 상에, 제1 희생막(2001), 액티브막(2002), 제2 희생막(2003)을 순차적으로 형성한다.
제1 희생막(2001)과 제2 희생막(2003)은 동일한 물질을 포함할 수 있고, 제1 희생막(2001)과 액티브막(2002)은 서로 다른 물질을 포함할 수 있다. 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에서, 제1 희생막(2001)과 제2 희생막(2003)은 동일한 물질을 포함하는 것으로 설명한다. 또한, 액티브막(2002)은 제1 희생막(2001)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다.
예를 들어, 기판(100)과 액티브막(2002)은 트랜지스터의 채널 영역으로 쓰일 수 있는 물질을 포함할 수 있다. 즉, PMOS의 경우, 액티브막(2002)은 정공(홀)의 이동도가 높은 물질을 포함할 수 있고, NMOS의 경우, 액티브막(2002)은 전자의 이동도가 높은 물질을 포함할 수 있다.
제1 희생막(2001) 및 제2 희생막(2003)은 액티브막(2002)과 유사한 격자 상수 및 격자 구조를 갖는 물질을 포함할 수 있다. 즉, 제1 희생막(2001) 및 제2 희생막(2003)은 반도체 물질일 수도 있고, 결정화된 금속 물질일 수도 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에서, 액티브막(2002)은 실리콘을 포함하고, 제1 희생막(2001) 및 제2 희생막(2003)은 각각 실리콘게르마늄을 포함하는 것으로 설명한다.
도 10에서, 액티브막(2002)은 하나인 것으로 도시하였지만, 설명의 편의를 위한 것을 뿐, 이에 제한되는 것은 아니다. 즉, 제1 희생막(2001)과 액티브막(2002)이 교대로 복수의 쌍을 이루고, 최상부 액티브막(2002) 상에 제2 희생막(2003)이 형성될 수 있다.
또한, 도 10에서, 제2 희생막(2003)이 적층막 구조의 최상부에 위치하는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 액티브막(2002)이 적층막 구조의 최상부에 위치할 수 있음은 물론이다.
이어서, 제1 영역(Ⅰ)의 제2 희생막(2003) 상에 제1 마스크 패턴(2103a)을 형성하고, 제2 영역(Ⅱ)의 제2 희생막(2003) 상에 제2 마스크 패턴(2103b)을 형성한다. 제1 마스크 패턴(2103a)은 제1 방향(X1)으로 길게 연장될 수 있고, 제2 마스크 패턴(2013b)은 제4 방향(X2)으로 길게 연장될 수 있다.
제1 마스크 패턴(2103a) 및 제2 마스크 패턴(2103b)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
도 11을 참고하면, 제1 마스크 패턴(2103a)을 마스크로 하여, 식각 공정을 진행하여 제1 핀형 구조체(도 15의 110P)를 형성하고, 제2 마스크 패턴(2103b)을 마스크로 하여 식각 공정을 진행하여 제2 핀형 구조체(도 15의 210P)를 형성한다.
제2 희생막(2003)과, 액티브막(2002)과, 제1 희생막(2001)과, 기판(100)의 일부를 패터닝하여, 제1 및 제2 핀형 구조체(도 15의 110P, 210P)가 형성될 수 있다.
제1 및 제2 핀형 구조체(도 15의 110P, 210P)는 기판(100) 상에 형성되고, 기판(100)으로부터 돌출되어 있을 수 있다. 제1 및 제2 핀형 구조체(도 15의 110P, 210P)는 제1 마스크 패턴(2103a) 및 제2 마스크 패턴(2103b)과 같이, 제1 방향(X1) 및 제4 방향(X2)을 따라 각각 연장될 수 있다.
제1 핀형 구조체(도 15의 110P)는 기판(100) 상에 제1 핀형 패턴(110)과, 제1 희생 패턴(123a)과, 제1 나노 와이어(120)와, 제2 희생 패턴(123b)이 순차적으로 적층될 수 있다.
제2 핀형 구조체(도 15의 210P)는 기판(100) 상에 제2 핀형 패턴(210)과, 제3 희생 패턴(223a)과, 제2 나노 와이어(220)와, 제4 희생 패턴(223b)이 순차적으로 적층될 수 있다.
이어서, 도 12를 참조하면, 프리 필드 절연막(105p)을 기판(100) 상에 형성한다.
프리 필드 절연막(105p)은 제1 및 제2 핀형 구조체(도 15의 110P, 210P)의 측면을 완전히 덮을 수 있다. 프리 필드 절연막(105p)은 추후에 필드 절연막(도 15의 105)이 될 수 있다.
이어서, 도 13을 참조하면, 제1 영역(Ⅰ)의 프리 필드 절연막(105p) 상에 차단막(2200)을 형성한다.
차단막(2200)은 제2 영역(Ⅱ)은 노출시킬 수 있다. 차단막(2200)을 통해서, 선택적으로 추후에 이온 임플란테이션 등의 공정을 수행할 수 있다.
이어서, 도 14를 참조하면, 제2 영역(Ⅱ)에 이온 임플란테이션(2300)을 수행한다.
이온 임플란테이션(2300)은 인(P) 또는 붕소(B) 이온을 포함할 수 있다. 단, 이에 제한되는 것은 아니다.
이온 임플란테이션(2300)을 통해서 제2 영역(Ⅱ)의 제3 희생 패턴(223a) 및 제4 희생 패턴(223b)의 제2 핀형 패턴(210) 및 제2 나노 와이어(220)와의 선택 식각비가 이전에 비해서 낮아질 수 있다.
즉, 제3 희생 패턴(223a) 및 제4 희생 패턴(223b)의 식각율이 낮아짐에 따라서, 추후의 식각 공정에서 제1 영역(Ⅰ)의 제1 희생 패턴(123a) 및 제2 희생 패턴(123b)에 비해서 제2 영역(Ⅱ)의 제3 희생 패턴(223a) 및 제4 희생 패턴(223b)이 더 많이 남을 수 있다.
또한, 이온 임플란테이션(2300)을 통해서 제2 영역(Ⅱ)의 제2 나노 와이어(220)에 불순물의 농도가 제1 영역(Ⅰ)의 제1 나노 와이어(120)에 비해서 더 높아질 수 있다. 상기 불순물은 상술한 이온 즉, 인(P) 또는 보론(B)을 포함할 수 있다.
이어서, 도 15를 참조하면, 제1 핀형 구조체(110P) 및 제2 핀형 구조체(210P)의 측벽을 적어도 일부 덮는 필드 절연막(105)을 기판(100) 상에 형성할 수 있다.
구체적으로, 기판(100) 상에 제1 핀형 구조체(110P) 및 제2 핀형 구조체(210P)를 모두 덮는 프리 필드 절연막(105p)의 평탄화 공정을 통해, 제1 핀형 구조체(110P) 및 제2 핀형 구조체(210P)의 상면 및 필드 절연막(105)의 상면은 동일 평면 상에 놓이고, 이러한 평탄화 공정을 진행하면서, 제1 마스크 패턴(2103a) 및 제2 마스크 패턴(2103b)이 제거될 수 있지만, 이에 제한되는 것은 아니다.
프리 필드 절연막(105p)의 상부를 리세스하여, 제1 핀형 구조체(110P) 및 제2 핀형 구조체(210P)의 일부를 노출시킨다. 리세스 공정은 선택적 식각 공정을 포함할 수 있다. 즉, 필드 절연막(105) 상으로 돌출되는 제1 핀형 구조체(110P) 및 제2 핀형 구조체(210P)가 형성될 수 있다.
도 15에서, 제1 핀형 패턴(110)과, 제1 희생 패턴(121)과, 제1 나노 와이어(120)와 제2 희생 패턴(123)은 필드 절연막(105)의 상면 위로 돌출되고, 제1 핀형 패턴(110)의 측벽은 전체적으로 필드 절연막(105)에 의해 둘러싸이는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 필드 절연막(105)의 상부 리세스 공정을 통해, 제1 핀형 패턴(110)의 측벽의 일부가 필드 절연막(105)의 상면 위로 돌출될 수 있다. 마찬가지로, 제2 영역(Ⅱ)에서도 제2 핀형 패턴(210)의 측벽의 일부가 필드 절연막(105)의 상면 위로 돌출될 수 있다.
핀형 구조체(110P)의 일부를 필드 절연막(105)의 상면보다 위로 돌출시키는 리세스 공정의 전 및/또는 후에, 제1 나노 와이어(120) 및 제2 나노 와이어(220)에 문턱 전압 조절용 도핑이 수행될 수 있다. 반도체 장치가 NMOS 트랜지스터인 경우, 불순물은 붕소(B)일 수 있다. 반도체 장치가 PMOS 트랜지스터인 경우, 불순물은 인(P) 또는 비소(As)일 수 있지만, 이에 제한되는 것은 아니다.
도 18을 참고하면, 제3 마스크 패턴(2104a) 및 제4 마스크 패턴(2104b)을 이용하여 식각 공정을 진행하여, 제1 핀형 구조체(110P) 및 제2 핀형 구조체(210P)와 각각 교차하여 제2 방향(Y1) 및 제5 방향(Y2)으로 연장되는 제1 더미 게이트 패턴(135) 및 제2 더미 게이트 패턴(235)을 형성할 수 있다. 제1 더미 게이트 패턴(135) 및 제2 더미 게이트 패턴(235)은 각각 제1 핀형 구조체(110P) 및 제2 핀형 구조체(210P) 상에 형성될 수 있다.
제1 더미 게이트 패턴(135)은 제1 더미 게이트 절연막(136)과 제1 더미 게이트 전극(137)을 포함할 수 있다. 예를 들어, 제1 더미 게이트 절연막(136)은 실리콘 산화막을 포함할 수 있고, 제1 더미 게이트 전극(137)은 폴리 실리콘 또는 비정질 실리콘을 포함할 수 있다.
마찬가지로, 제2 더미 게이트 패턴(235)은 제2 더미 게이트 절연막(236)과 제2 더미 게이트 전극(237)을 포함할 수 있다. 예를 들어, 제2 더미 게이트 절연막(236)은 실리콘 산화막을 포함할 수 있고, 제2 더미 게이트 전극(237)은 폴리 실리콘 또는 비정질 실리콘을 포함할 수 있다.
도 17을 참고하면, 제1 더미 게이트 패턴(135)의 측벽에 제1 외측 스페이서(141)를 형성할 수 있다. 즉, 제1 외측 스페이서(141)는 제1 더미 게이트 절연막(136) 및 제1 더미 게이트 전극(137)의 측벽 상에 형성될 수 있다.
또한, 제2 더미 게이트 패턴(235)의 측벽에 제2 외측 스페이서(241)를 형성할 수 있다. 즉, 제2 외측 스페이서(241)는 제2 더미 게이트 절연막(236) 및 제2 더미 게이트 전극(237)의 측벽 상에 형성될 수 있다.
도 18을 참조하면, 제1 더미 게이트 전극(137)을 포함하는 제1 더미 게이트 패턴(135)을 마스크로 이용하여, 제1 더미 게이트 전극(137), 제1 외측 스페이서(141)와 비오버랩되는 제1 핀형 구조체(110P)를 제거한다. 이를 통해, 제1 핀형 구조체(110P) 내에 제1 리세스(150r)를 형성할 수 있다. 제1 리세스(150r)의 바닥면은 제1 핀형 패턴(110)일 수 있다. 즉, 필드 절연막(105)보다 돌출되지 않은 제1 핀형 패턴(110)이 남아있을 수 있다.
제1 외측 스페이서(141)를 형성하는 것과, 제1 리세스(150r)을 형성하는 것은 동시에 진행될 수도 있지만, 이에 제한되는 것은 아니다. 즉, 제1 외측 스페이서(141)를 형성한 후, 제1 핀형 구조체(110P)의 일부를 제거하여 제1 리세스(150r)를 형성할 수 있다.
제1 핀형 구조체(110P) 내에 제1 리세스(150r)를 형성되는 동안, 제1 더미 게이트 전극(137), 제1 외측 스페이서(141)와 비오버랩되는 제1 희생 패턴(123a) 및 제2 희생 패턴(123b)은 제거될 수 있다. 또한, 제1 핀형 구조체(110P) 내에 제1 리세스(150r)을 형성하는 동안, 제1 더미 게이트 전극(137), 제1 외측 스페이서(141)와 비오버랩되는 제1 나노 와이어(120)가 제거됨으로써, 제1 나노 와이어(120)가 완성될 수 있다.
제1 리세스(150r)에 의해, 제1 희생 패턴(123a)의 단면, 제2 희생 패턴(123b)의 단면 및 제1 나노 와이어(120)의 단면이 노출될 수 있다.
마찬가지로, 제2 더미 게이트 전극(237)을 포함하는 제2 더미 게이트 패턴(235)을 마스크로 이용하여, 제2 더미 게이트 전극(237), 제2 외측 스페이서(241)와 비오버랩되는 제2 핀형 구조체(210P)를 제거한다. 이를 통해, 제2 핀형 구조체(210P) 내에 제2 리세스(250r)를 형성할 수 있다. 제2 리세스(250r)의 바닥면은 제2 핀형 패턴(210)일 수 있다. 즉, 필드 절연막(105)보다 돌출되지 않은 제2 핀형 패턴(210)이 남아있을 수 있다.
제2 핀형 구조체(210P) 내에 제2 리세스(250r)를 형성되는 동안, 제2 더미 게이트 전극(237), 제2 외측 스페이서(241)와 비오버랩되는 제3 희생 패턴(223a) 및 제4 희생 패턴(223b)은 제거될 수 있다. 또한, 제2 핀형 구조체(210P) 내에 제2 리세스(250r)을 형성하는 동안, 제2 더미 게이트 전극(237), 제2 외측 스페이서(241)와 비오버랩되는 제2 나노 와이어(220)가 제거됨으로써, 제2 나노 와이어(220)가 완성될 수 있다.
도 19를 참고하면, 제1 리세스(150r)에 의해 노출되고, 제1 외측 스페이서(141)와 오버랩되는 제1 희생 패턴(123a) 및 제2 희생 패턴(123b)의 일부를 제거할 수 있다. 이를 통해, 제1 외측 스페이서(141) 사이에 딤플이 형성될 수 있다. 제1 외측 스페이서(141) 및 제1 나노 와이어(120) 사이 즉, 제2 희생 패턴(123b)과 수평적으로 오버랩되는 부분에도 딤플이 형성될 수 있다.
딤플은 제1 리세스(150r)에 의해 노출되는 제1 나노 와이어(120)의 단면보다 제1 방향(X1)으로 움푹 들어간 형태일 수 있다.
딤플은 예를 들어, 선택적 식각 공정을 이용하여 형성될 수 있다. 구체적으로, 딤플은 제1 희생 패턴(121) 및 제2 희생 패턴(123)에 대한 식각 속도가 제1 나노 와이어(120)에 대한 식각 속도보다 큰 에천트(etchant)를 이용한 식각 공정을 통해 형성될 수 있다.
제2 영역(Ⅱ)에서도, 제2 리세스(250r)에 의해 노출되고, 제2 외측 스페이서(241)와 오버랩되는 제3 희생 패턴(223a) 및 제4 희생 패턴(223b)의 일부를 제거할 수 있다. 이를 통해, 제2 외측 스페이서(241) 사이에 딤플이 형성될 수 있다. 제2 외측 스페이서(241) 및 제2 나노 와이어(220) 사이 즉, 제3 희생 패턴(223b)과 수평적으로 오버랩되는 부분에도 딤플이 형성될 수 있다.
딤플은 제2 리세스(250r)에 의해 노출되는 제2 나노 와이어(220)의 단면보다 제4 방향(X2)으로 움푹 들어간 형태일 수 있다.
도 20 및 21을 참고하면, 딤플을 절연물질로 채워, 제1 내측 스페이서(142), 제2 내측 스페이서(142-1)를 형성할 수 있다.
예를 들어, 딤플을 채우는 제2 스페이서막을 형성할 수 있다. 제2 스페이서막은 갭 필(gap-filling) 능력이 좋은 물질일 수 있다. 제2 스페이서막은 필드 절연막(105)과, 제1 외측 스페이서(141)의 측벽과, 제1 더미 게이트 패턴(135) 상에도 형성될 수 있다.
이어서, 식각 공정을 진행하여, 제1 더미 게이트 패턴(135), 제1 외측 스페이서(141)와 비오버랩되는 제1 핀형 패턴(110)의 상면이 노출될 때까지, 제2 스페이서막을 식각하여, 제1 내측 스페이서(142) 및 제2 내측 스페이서(142-1)를 형성할 수 있다. 이를 통해, 제1 게이트 스페이서(140)가 형성될 수 있다.
또한, 제1 외측 스페이서(141), 제1 내측 스페이서(142) 및 제2 내측 스페이서(142-1)에 의해 정의되는 관통홀이 제1 게이트 스페이서(140)에 형성될 수 있다. 관통홀을 통해, 제1 나노 와이어(120)는 노출될 수 있다. 즉, 제1 나노 와이어(120)는 관통홀을 통과할 수 있다.
제2 영역(Ⅱ)에서도 마찬가지로, 제3 내측 스페이서(242), 제4 내측 스페이서(242-1)를 형성할 수 있다. 제2 외측 스페이서(241), 제3 내측 스페이서(242) 및 제4 내측 스페이서(242-1)에 의해 정의되는 관통홀이 제2 게이트 스페이서(240)에 형성될 수 있다. 관통홀을 통해, 제2 나노 와이어(220)는 노출될 수 있다. 즉, 제2 나노 와이어(220)는 관통홀을 통과할 수 있다.
도 22를 참고하면, 제1 리세스(150r)을 채우는 제1 소스/드레인(150)을 형성할 수 있다. 제1 소스/드레인(150)은 제1 더미 게이트 패턴(135)의 양측에 형성될 수 있다.
제1 소스/드레인(150)은 노출된 제1 나노 와이어(120)를 씨드층으로 하여 형성될 수 있지만, 이에 제한되는 것은 아니다. 제1 리세스(150r)에 의해 노출된 제1 나노 와이어(120)의 돌출된 단면 및 제1 핀형 패턴(110) 상에 씨드막이 더 형성될 수 있음은 물론이다.
제1 소스/드레인(150)은 제1 내측 스페이서(142)를 덮도록 형성될 수 있다. 제1 소스/드레인(150)은 제1 내측 스페이서(142)와 접촉할 수 있다.
제1 소스/드레인(150)은 에피택셜 공정에 의해 형성될 수 있다. 본 발명의 실시예에 따른 반도체 장치가 n형 트랜지스터인지, p형 트랜지스터인지에 따라, 제1 소스/드레인(150)에 포함되는 에피층의 물질이 달라질 수 있다. 또한, 필요에 따라서, 에피택셜 공정시 불순물을 인시츄 도핑할 수도 있다.
마찬가지로, 제2 리세스(250r)을 채우는 제2 소스/드레인(250)을 형성할 수 있다. 제2 소스/드레인(250)은 제2 더미 게이트 패턴(235)의 양측에 형성될 수 있다.
도 23을 참고하면, 제1 소스/드레인(150), 제1 게이트 스페이서(140) 및 제1 더미 게이트 패턴(135) 등을 덮는 제1 층간 절연막(180)을 필드 절연막(105) 상에 형성할 수 있다.
또한, 제2 소스/드레인(250), 제2 게이트 스페이서(240) 및 제1 더미 게이트 패턴(235) 등을 덮는 제2 층간 절연막(280)을 필드 절연막(105) 상에 형성할 수 있다.
제1 층간 절연막(180) 및 제2 층간 절연막(280)은 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma) oxide, PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) oxide 또는 이들의 조합으로 이뤄질 수 있다.
이어서, 제1 더미 게이트 전극(137) 및 제2 더미 게이트 전극(237)의 상면이 노출될 때까지, 제1 층간 절연막(180) 및 제2 층간 절연막(280)을 평탄화한다. 그 결과, 제3 마스크 패턴(2104a) 및 제4 마스크 패턴(2104b)이 제거되고 제1 더미 게이트 전극(137) 및 제2 더미 게이트 전극(237)의 상면이 노출될 수 있다.
도 24 내지 도 26을 참고하면, 제1 더미 게이트 패턴(135) 및 제2 더미 게이트 패턴(235)을 제거할 수 있다.
제1 더미 게이트 패턴(135) 및 제2 더미 게이트 패턴(235)을 제거함에 따라, 필드 절연막(105) 및 제1 더미 게이트 패턴(135) 및 제2 더미 게이트 패턴(235)과 오버랩된 제1 핀형 구조체(110P) 및 제2 핀형 구조체(210P)가 노출될 수 있다. 즉, 제1 영역(Ⅰ)에서는 제1 더미 게이트 패턴(135)과 오버랩되었던 제1 희생 패턴(123a)과, 제2 희생 패턴(123b)과, 제1 나노 와이어(120)가 노출될 수 있고, 제2 영역(Ⅱ)에서는 제2 더미 게이트 패턴(235)과 오버랩되었던 제3 희생 패턴(223a)과, 제4 희생 패턴(223b)과, 제2 나노 와이어(220)가 노출될 수 있다.
도 27 및 도 28을 참고하면, 제1 영역(Ⅰ)에서 제1 핀형 구조체(110P)의 제1 희생 패턴(123a) 및 제2 희생 패턴(123b)을 제거할 수 있다.
이를 통해, 또한, 제1 핀형 패턴(110) 상에 제1 나노 와이어(120)가 노출될 수 있다.
제1 나노 와이어(120)의 상하에 위치하는 제1 희생 패턴(123a) 및 제2 희생 패턴(123b)을 제거하는 것은 예를 들어, 식각 공정을 이용할 수 있다. 즉, 제1 희생 패턴(123a) 및 제2 희생 패턴(123b)과, 제1 나노 와이어(120) 사이의 식각 선택비를 이용할 수 있다.
이와 반대로, 제2 영역(Ⅱ)은 도 14의 이온 임플란테이션(2300)에 의해서 제3 희생 패턴(223a) 및 제4 희생 패턴(223b)의 식각율이 낮아짐에 따라서, 제3 희생 패턴(223a) 및 제4 희생 패턴(223b)이 완전히 제거되지 않을 수 있다. 즉, 제3 희생 패턴(223a) 및 제4 희생 패턴(223b)의 일부만이 제거되어 각각 서포팅 패턴(223) 및 제2 서포팅 패턴(223b)이 될 수 있다.
도 29 및 도 30을 참고하면, 제1 영역(Ⅰ)에서 제1 게이트 절연막(147)을 컨포말하게 형성하고, 제2 영역(Ⅱ)에서 제2 게이트 절연막(247)을 컨포말하게 형성한다.
제1 게이트 절연막(147)의 제1 계면막(146)은 제1 나노 와이어(120)의 둘레 및 제1 핀형 패턴(110)의 상면에 형성되고, 제1 고유전율 절연막(145)은 제1 나노 와이어(120)의 둘레, 제1 핀형 패턴(110)의 상면 및 제1 게이트 스페이서(147)의 내측면에도 형성될 수 있다. 나아가, 제1 고유전율 절연막(145)은 제1 층간 절연막(180)의 상면까지 연장될 수 있다.
제2 게이트 절연막(247)의 제2 계면막(246)은 노출된 제2 나노 와이어(220)의 둘레 및 노출된 제2 핀형 패턴(210)의 상면에 형성되고, 제2 고유전율 절연막(245)은 제2 나노 와이어(220), 서포팅 패턴(223)을 둘러싸도록 형성될 수 있다. 나아가, 제2 고유전율 절연막(245)은 제2 층간 절연막(280)의 상면까지 연장될 수 있다.
서포팅 패턴(223)에 따라서, 제2 게이트 절연막(247)이 형성되는 위치는 제1 게이트 절연막(147)이 형성되는 위치와 상이해질 수 있다. 즉, 제2 나노 와이어(220)의 둘레 중 노출된 부분에만 제2 게이트 절연막(247)이 형성될 수 있다.
이어서, 도 1 내지 도 4를 참조하면, 제1 게이트 전극(130) 및 제2 게이트 전극(230)을 형성한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
223: 서포팅 패턴 120, 125, 220, 225: 나노 와이어
130, 230: 게이트 전극 110, 210: 핀형 패턴

Claims (10)

  1. 서로 다른 제1 및 제2 영역을 포함하는 기판;
    상기 제1 영역에서, 상기 기판과 이격되는 제1 나노 와이어;
    상기 제1 나노 와이어의 둘레의 전체를 감싸는 제1 게이트 전극;
    상기 제2 영역에서, 상기 기판과 이격되고, 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 제1 폭을 가지는 제2 나노 와이어;
    상기 제2 나노 와이어와 접촉하고, 상기 제2 나노 와이어 아래에 위치하고, 상기 제2 방향으로 상기 제1 폭보다 작은 제2 폭을 가지는 서포팅 패턴; 및
    상기 제2 방향으로 연장되고, 상기 제2 나노 와이어 및 상기 서포팅 패턴을 둘러싸는 제2 게이트 전극을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 영역은 액티브 영역이고, 상기 제2 영역은 더미 영역인 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 영역은 NMOS 영역이고, 상기 제2 영역은 PMOS 영역인 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 영역은 저전압 영역이고, 상기 제2 영역은 고전압 영역인 반도체 장치.
  5. 제1 항에 있어서,
    상기 서포팅 패턴의 상기 제2 방향의 측면은 안쪽으로 오목한 형상인 반도체 장치.
  6. 제1 항에 있어서,
    상기 제1 게이트 전극의 양 측에 형성되고, 상기 제1 나노 와이어가 관통되는 제1 게이트 스페이서와,
    상기 제2 게이트 전극의 양 측에 형성되고, 상기 제2 나노 와이어가 관통되는 제2 게이트 스페이서를 더 포함하는 반도체 장치.
  7. 서로 다른 제1 및 제2 영역을 포함하는 기판;
    상기 제1 영역 상에 형성되는 나노 시트 구조로서, 상기 나노 시트 구조는, 상기 기판 상에 이격되어 형성되는 나노 와이어와, 상기 나노 와이어의 둘레의 전체를 감싸는 제1 게이트 전극을 포함하는 나노 시트 구조; 및
    상기 제2 영역 상에 형성되는 핀 구조로서, 상기 핀 구조는 상기 기판 상에 형성되는 서포팅 패턴과, 상기 서포팅 패턴 상에 형성되는 채널 패턴과, 상기 채널 패턴 상에 형성되는 제2 게이트 전극을 포함하는 핀 구조를 포함하되,
    상기 기판에서 상기 나노 와이어 사이의 제1 거리와, 상기 기판에서 상기 채널 패턴 사이의 제2 거리는 서로 동일하고,
    상기 채널 패턴의 폭은 상기 서포팅 패턴의 폭보다 큰 반도체 장치.
  8. 제7 항에 있어서,
    상기 나노 와이어는 제1 나노 와이어와,
    상기 제1 나노 와이어 상에 상기 제1 나노 와이어와 이격되는 제2 나노 와이어를 포함하는 반도체 장치.
  9. 제8 항에 있어서,
    상기 채널 패턴은 제1 채널 패턴과,
    상기 제1 채널 패턴 상에 상기 제1 채널 패턴과 이격되는 제2 채널 패턴을 포함하는 반도체 장치.
  10. 제9 항에 있어서,
    상기 서포팅 패턴은 상기 제1 채널 패턴 아래에 위치하는 제1 서포팅 패턴과,
    상기 제1 및 제2 채널 패턴 사이에 위치하는 제2 서포팅 패턴을 포함하는 반도체 장치.
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