DE102020130198A1 - Kointegrierte hochleistungs-nanoband-transistoren und hochvolt-finfet-vorrichtungen mit dickem gate - Google Patents

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Rahul Ramaswamy
Jeong Dong KIM
Ting Chang
Walid M. Hafez
Babak Fallahazad
Hsu-Yu Chang
Nidhi Nidhi
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Abstract

Hier offenbarte Ausführungsformen umfassen Halbleitervorrichtungen und Verfahren zum Ausbilden solcher Vorrichtungen. In einer Ausführungsform weist eine Halbleitervorrichtung auf: ein Substrat, einen ersten Transistor über dem Substrat, wobei der erste Transistor einen vertikalen Stapel von ersten Halbleiterkanälen aufweist, und ein erstes Gatedielektrikum, das jeden der ersten Halbleiterkanäle umgibt. Das erste Gatedielektrikum weist eine erste Dicke auf. In einer Ausführungsform weist die Halbleitervorrichtung ferner einen zweiten Transistor über dem Substrat auf, wobei der zweite Transistor einen zweiten Halbleiterkanal aufweist. Der zweite Halbleiterkanal weist ein Paar Seitenwände und eine obere Fläche auf. In einer Ausführungsform befindet sich ein zweites Gatedielektrikum über dem Paar Seitenwände und der oberen Fläche der Finne, wobei das zweite Gatedielektrikum eine zweite Dicke aufweist, die größer ist als die erste Dicke.

Description

  • Technisches Gebiet
  • Ausführungsformen der vorliegenden Offenbarung betreffen Halbleitervorrichtungen und insbesondere Halbleitervorrichtungen mit Nanoband-Transistoren, die mit Hochvolt-Gate-Tri-Gate-Transistoren mit dickem Gate gemeinsam integriert sind.
  • Stand der Technik
  • Da Hersteller von integrierten Vorrichtungen die Merkmalgrößen von Transistorbauelementen kontinuierlich verkleinern, um eine höhere Schaltungsdichte und eine höhere Leistungsfähigkeit zu erzielen, ist es notwendig, Transistor-Treiberströme zu bedienen, während Kurzkanaleffekte, parasitäre Kapazität und Leckströme im Sperrzustand in Vorrichtungen der nächsten Generation reduziert werden. Nicht planare Transistoren, wie z. B. auf Finnen und Nanodrähten basierende Bauelemente, ermöglichen eine verbesserte Kontrolle von Kurzkanaleffekten. Zum Beispiel umschließt in Nanodraht-basierten Transistoren der Gatestapel den gesamten Umfang des Nanodrahts, wodurch eine vollständigere Verarmung im Kanalgebiet ermöglicht wird, und Kurzkanaleffekte aufgrund steiler Unterschwellsteilheit (SS) und kleiner draininduzierter Barrierenerniedrigung reduziert werden.
  • Verschiedene Funktionsblöcke innerhalb eines Die können eine Optimierung für verschiedene elektrische Parameter benötigen. In manchen Fällen müssen Hochvolt-Transistoren für Leistungsanwendungen in Verbindung mit Hochgeschwindigkeitstransistoren für Logikanwendungen implementiert werden.
  • Hochvolt-Transistoren weisen typischerweise einen hohen Leckstrom auf. In Nanodraht-Bauelementen führt ein dickeres Oxid dazu, dass der Raum zwischen Nanodrähten derart reduziert wird, dass wenig oder kein Gatemetall zwischen den Nanodrähten angeordnet werden kann.
  • Figurenliste
    • 1A ist eine Querschnittsdarstellung eines ersten Transistors und eines zweiten Transistors über einem Substrat gemäß einer Ausführungsform, wobei der erste Transistor ein Gate-All-Around-Transistor (GAA-Transistor) ist und der zweite Transistor ein Tri-Gate-Transistor ist.
    • 1B ist eine Querschnittsdarstellung des ersten Transistors in 1A gemäß einer Ausführungsform.
    • 1C ist eine Querschnittsdarstellung des zweiten Transistors in 1A gemäß einer Ausführungsform.
    • 2A bis 2F sind Querschnittsdarstellungen, die einen Prozess zum Ausbilden eines ersten Gebiets, das einen abwechselnden Stapel von Kanalschichten und Opferschichten aufweist, und eines zweiten Gebiets, das eine einzelne Kanalschicht aufweist, gemäß einer Ausführungsform zeigen.
    • 3A bis 3D sind Querschnittsdarstellungen, die einen Prozess zum Ausbilden eines ersten Gebiets, das einen abwechselnden Stapel von Kanalschichten und Opferschichten aufweist, und eines zweiten Gebiets, das eine einzelne Kanalschicht aufweist, gemäß einer Ausführungsform zeigen.
    • 4A ist eine Querschnittsdarstellung gemäß einer Ausführungsform, nachdem das erste Gebiet und das zweite Gebiet strukturiert wurden, um ersten Finnen und zweite Finnen auszubilden.
    • 4B ist eine Querschnittsdarstellung, die ein Profil der ersten Finnen und der zweiten Finnen gemäß einer Ausführungsform zeigt.
    • 5A bis 5G sind Querschnittsdarstellungen gemäß einer Ausführungsform, die einen Prozess zum Ausbilden eines ersten Transistors und eines zweiten Transistors aus den ersten Finnen und den zweiten Finnen zeigen.
    • 6 veranschaulicht eine Rechenvorrichtung gemäß einer Implementierung einer Ausführungsform der Offenbarung.
    • 7 ist ein Interposer, der eine oder mehrere Ausführungsformen der Offenbarung implementiert.
  • Ausführungsformen der vorliegenden Erfindung
  • Es werden hier Nanoband-Transistoren, die zusammen mit Hochvolt-Thick-Gate-Tri-Gate-Transistoren integriert werden, gemäß verschiedenen Ausführungsformen beschrieben. In der folgenden Beschreibung werden verschiedene Aspekte der veranschaulichenden Implementierungen unter Verwendung von Begriffen beschrieben, die üblicherweise von einem Fachmann verwendet werden, um den Inhalt seiner Arbeit anderen Fachleuten zu vermitteln. Es wird jedoch für einen Fachmann offensichtlich sein, dass die vorliegende Erfindung mit nur einigen der beschriebenen Aspekte umgesetzt werden kann. Zum Zweck der Erklärung werden konkrete Zahlen, Materialien und Ausgestaltungen dargelegt, um ein gründliches Verständnis der veranschaulichenden Implementierungen zu vermitteln. Für einen Fachmann ist es jedoch offensichtlich, dass die vorliegende Erfindung ohne die spezifischen Einzelheiten realisiert werden kann. In anderen Fällen sind allgemein bekannte Merkmale ausgelassen oder vereinfacht, um die veranschaulichenden Implementierungen nicht zu verschleiern.
  • Verschiedene Operationen werden wiederum als mehrere diskrete Operationen auf eine Weise beschrieben, die beim Verständnis der vorliegenden Erfindung am hilfreichsten ist, jedoch sollte die Reihenfolge der Beschreibung nicht derart ausgelegt werden, dass sie impliziert, diese Operationen seien notwendigerweise von der Reihenfolge abhängig. Insbesondere müssen diese Operationen nicht in der Reihenfolge der Darstellung durchgeführt werden.
  • Nanoband-Bauelemente werden nachstehend ausführlicher beschrieben. Jedoch versteht es sich, dass im Wesentlichen ähnliche Bauelemente mit Nanodraht-Kanälen ausgebildet werden können. Eine Nanodraht-Vorrichtung kann Vorrichtungen umfassen, bei denen der Kanal eine Breitenabmessung und eine Dickenabmessung aufweist, die im Wesentlichen ähnlich sind, während eine Nanoband-Vorrichtung einen Kanal umfasst, der eine Breitenabmessung aufweist, die wesentlich größer oder wesentlich kleiner ist als eine Dickenabmessung. Wie hier verwendet, kann sich „Hochvolt“ auf Spannungen von ungefähr 1,0 V oder höher beziehen.
  • Wie vorstehend erwähnt, ist die Integration von Nanoband-Transistoren mit dickem Gatedielektrikum mit Nanoband-Transistoren mit Gatedielektrika mit Standarddicken problematisch. Insbesondere können sich die dickeren Gatedielektrika zwischen den Nanobändern vereinigen. Das heißt, die Gatedielektrika blockieren den Spalt zwischen Nanobänden und verhindern, dass Gatemetall in die Spalte eingefüllt wird. Von daher ist eine Gate-all-Around-Steuerung (GAA-Steuerung) der Nanoband-Transistoren mit dickem Gatedielektrikum nicht immer möglich.
  • Dementsprechend umfassen hier offenbarte Ausführungsformen die Integration von GAA-Vorrichtungen mit nicht planaren Transistoren, wie z.B. Tri-Gate-Vorrichtungen. Tri-Gate-Vorrichtungen (die zuweilen auch als „FinFET“-Vorrichtungen bezeichnet werden) ermöglichen dicke Gatedielektrika. Dies liegt daran, dass kein Spalt zwischen Abschnitten des Kanals vorhanden ist, wie dies bei Nanoband-Vorrichtungen der Fall ist. Während GAA-Vorrichtungen es erfordern, dass ein Gatemetall (und ein Gatedielektrikum) den Kanal vollständig umschließt, deckt in einer Tri-Gate-Vorrichtung das Gatemetall (und das Gatedielektrikum) typischerweise drei Flächen (z.B. ein Paar Seitenwände und eine obere Fläche) des Kanals ab.
  • Außerdem werden Vorrichtungen mit dickem Gate typischerweise für analoge oder andere Hochvolt-Anwendungen verwendet. Solche Anwendungen erfordern in der Regel keine zusätzliche Skalierung (z.B. bessere Kurzkanaleffekte), die durch GAA-Vorrichtungen bereitgestellt wird. Außerdem sind die Schaltfrequenzen für Vorrichtungen mit dickem Gate typischerweise niedriger als jene, die für Logikanwendungen erforderlich sind. Daher nutzen hierin offenbarte Ausführungsformen die zusätzlichen Leistungsverbesserungen von GAA-Vorrichtungen, während die Einfachheit der Herstellung für Vorrichtungen mit dickem Gate unter Verwendung von Tri-Gate-Vorrichtungen aufrechterhalten bleibt.
  • In einer Ausführungsform wird die gemeinsame Integration von GAA-Vorrichtungen mit Tri-Gate-Vorrichtungen durch Ausbilden der verschiedenen Vorrichtungen auf verschiedenen Gebieten des Substrats implementiert. Die GAA-Vorrichtungen können aus Finnen in einem Gebiet des Substrats ausgebildet werden, das einen abwechselnden Stapel von Kanalschichten und Opferschichten aufweist, und die Tri-Gate-Vorrichtungen können aus Finnen in einem Gebiet des Substrats ausgebildet werden, das eine einzelne Kanalschicht aufweist. Hier offenbarte Ausführungsformen sehen verschiedene Prozessabläufe zum Bereitstellen eines Substrats vor, das sowohl das erste Gebiet als auch das zweite Gebiet, die zum Ausbilden der verschiedenen Transistortypen verwendet werden, aufweist.
  • Unter Bezugnahme auf 1A ist eine Querschnittsdarstellung einer Halbleitervorrichtung 100 gemäß einer Ausführungsform gezeigt. Die Halbleitervorrichtung 100 weist einen ersten Transistor 172A und einen zweiten Transistor 172B auf, von denen beide über einem Substrat 101 ausgebildet sind. In der dargestellten Ausführungsform ist der erste Transistor 172A durch einen Bruch 104 im Substrat 101 vom zweiten Transistor 172B getrennt. Der Bruch 104 zeigt an, dass der erste Transistor 172A und der zweite Transistor 172B in verschiedenen Gebieten des Substrats 101 angeordnet sein können, und sie sind möglicherweise nicht zueinander benachbart und/oder in derselben Richtung ausgerichtet.
  • In einer Ausführungsform kann das Substrat 101 ein Halbleitersubstrat und eine Isolationsschicht (nicht dargestellt) über dem Halbleitersubstrat 101 aufweisen. In einer Ausführungsform repräsentiert das darunterliegende Halbleitersubstrat 101 ein allgemeines Werkstückobjekt, das zum Herstellen integrierter Schaltungen verwendet wird. Das Halbleitersubstrat 101 weist häufig einen Wafer oder ein anderes Stück aus Silizium oder einem anderen Halbleitermaterial auf. Geeignete Halbleitersubstrate 101 umfassen Einkristall-Silizium, polykristallines Silizium und Silizium auf einem Isolator (SOI) sowie ähnliche Substrate, die aus anderen Halbleitermaterialien gebildet sind, wie z.B. Substrate, die Germanium, Kohlenstoff oder Gruppe III-V-Materialien umfassen, sind aber nicht darauf beschränkt.
  • Die Darstellung von 1A ist entlang der Länge der Kanäle der zwei Transistoren 172A und 172B vorgenommen. In einer bestimmten Ausführungsform ist der erste Transistor 172A ein Hochgeschwindigkeitstransistor (der z.B. für Logikoperationen geeignet ist), und der zweite Transistor 172B ist ein Hochvolt-Transistor (der z.B. für analoge und/oder Leistungsoperationen geeignet ist). Der erste Transistor 172A ist ein GAA-Transistor (z.B. ein Nanoband-Transistor). Der zweite Transistor 172B ist ein Tri-Gate-Transistor.
  • In einer Ausführungsform kann der erste Transistor 172A eine Vielzahl von Nanoband-Kanälen 1100 aufweisen, die in einem vertikalen Stapel angeordnet sind. Die Nanoband-Kanäle 110 können beliebige geeignete Halbleitermaterialien aufweisen. Zum Beispiel können die Nanoband-Kanäle 110 Silizium oder Gruppe-III-V-Materialien aufweisen. Die Nanoband-Kanäle 110 können einen Abstand S dazwischen aufweisen. Der Abstand S kann für Hochgeschwindigkeits-Schaltanwendungen optimiert sein. Zum Beispiel kann der Abstand S ungefähr 10 nm oder weniger betragen. Ein erstes Gatedielektrikum 112A kann die Außenfläche jedes Nanoband-Kanals 110 vollständig umschließen. Das erste Gatedielektrikum 112A kann eine erste Dicke TA aufweisen. Die erste Dicke TA kann derart bemessen sein, dass das erste Gatedielektrikum 112A nicht zwischen Nanoband-Kanälen 110 eingeklemmt wird. Zum Beispiel kann die erste Dicke TA ungefähr 3 nm oder weniger betragen. Dementsprechend ist ein Spalt zwischen benachbarten Flächen des ersten Gatedielektrikums 112A vorhanden. In einer Ausführungsform wird das erste Gatedielektrikum 112A mit einem konformen Abscheidungsprozess (z.B. einer Atomlagenabscheidung (ALD)) abgeschieden. Der konforme Abscheidungsprozess kann außerdem das erste Gatedielektrikum 112A über Innenflächen von Spacern 122 und über der Fläche des Substrats 101 abscheiden. Jedoch wird in anderen Ausführungsformen das erste Gatedielektrikum 112A (z.B. mithilfe eines Oxidationsprozesses) aufgewachsen. In solchen Ausführungsformen ist das erste Gatedielektrikum 112A möglicherweise nicht über den Innenflächen der Spacer 122 vorhanden. Das heißt, eine Gateelektrode 130 kann die Spacer 122 direkt kontaktieren.
  • In einer Ausführungsform kann die Gateelektrode 130 den Spalt zwischen den Nanoband-Kanälen 110 füllen, um die Außenfläche jedes Nanoband-Kanals 110 vollständig zu umschließen. Dies stellt eine GAA-Steuerung für den ersten Transistor 172A bereit. In einer Ausführungsform kann der erste Transistor 172A auch ein Paar Source-/Draingebiete 120 aufweisen. Die Source-/Draingebiete 120 können von der Gateelektrode 130 durch ein Paar Spacer 122 getrennt sein. Die Nanoband-Kanäle 110 können durch die Spacer 122 verlaufen, um die Source-/Draingebiete 120 zu kontaktieren.
  • In einer Ausführungsform kann der zweite Transistor 172B einen einzelnen Halbleiterkanal 115 aufweisen. In einer Ausführungsform kann der Halbleiterkanal 115 finnenförmig sein. Wie hier verwendet kann der Halbleiterkanal 115 als ein Finnenkanal 115 bezeichnet werden. Der Finnenkanal 115 kann beliebige geeignete Halbleitermaterialien aufweisen. Zum Beispiel kann der Finnenkanal 115 Silizium oder Gruppe-III-V-Materialien aufweisen. Der Finnenkanal 115 kann sich vom Substrat 101 nach oben erstrecken. In einer Ausführungsform wird ein zweites Gatedielektrikum 1128 über Flächen des Finnenkanals 115 abgeschieden, und eine Gateelektrode 130 wird über dem zweiten Gatedielektrikum 112B abgeschieden. In einer Ausführungsform kann das zweite Gatedielektrikum 112BA mit einem konformen Abscheidungsprozess (z.B. einer ALD) abgeschieden werden. Der konforme Abscheidungsprozess kann außerdem das zweite Gatedielektrikum 112B über Innenflächen von Spacern 122 abscheiden. Jedoch wird in anderen Ausführungsformen das zweite Gatedielektrikum 112B (z.B. mithilfe eines Oxidationsprozesses) aufgewachsen. In solchen Ausführungsformen ist das zweite Gatedielektrikum 112B über den Innenflächen der Spacer 122 möglicherweise nicht vorhanden. Das heißt, eine Gateelektrode 130 kann die Spacer 122 direkt kontaktieren. In einigen Ausführungsformen weist das zweite Gatedielektrikum 112B das gleiche Material auf wie das erste Gatedielektrikum 112A . In anderen Ausführungsformen weist das zweite Gatedielektrikum 112B ein anderes Material auf als das erste Gatedielektrikum 112A .
  • In einer Ausführungsform weist der zweite Transistor 172B ein Paar Source-/Draingebiete 120 auf, die auf gegenüberliegenden Enden des Finnenkanals 115 ausgebildet sind. In einer Ausführungsform kann der zweite Transistor 172B auch ein Paar Spacer 122 aufweisen. Das zweite Gatedielektrikum 112B und die Gateelektrode 130 können zwischen den Innenflächen der Spacer 122 angeordnet werden. Der Finnenkanal 115 kann durch die Spacer 122 verlaufen, um die Source-/Draingebiete 120 zu kontaktieren.
  • In der in 1A dargestellten Ansicht befinden sich das zweite Gatedielektrikum 112B und die Gateelektrode 130 über der oberen Fläche des Finnenkanals 115, obwohl es sich versteht, dass sich das zweite Gatedielektrikum 112B und die Gateelektrode 130 auch entlang von Seitenwänden (in die Ebene von 1A und aus ihr heraus) erstrecken, um eine Tri-Gate-Steuerung des zweiten Transistors 172B bereitzustellen.
  • In einer Ausführungsform weist das zweite Gatedielektrikum 112B eine zweite Dicke TB auf. Die zweite Dicke TB ist größer als die erste Dicke TA . Zum Beispiel kann die zweite Dicke TB ungefähr 3 nm oder mehr betragen. Es ist zu beachten, dass der Finnenkanal 115 keine Spalte zwischen Abschnitten des Kanals aufweist (wie dies der Fall bei den Nanoband-Kanälen 110 ist). Von daher kann das zweite Gatedielektrikum 112B bis zu größeren Dicken ohne Bedenken hinsichtlich eines Einklemmens, das ein Füllen der Gateelektrode 130 um die Flächen des Finnenkanals 115 verhindert, abgeschieden (oder aufgewachsen) werden. In einer Ausführungsform ermöglicht die in Bezug auf die erste Dicke TA erhöhte zweite Dicke TB es, dass der zweite Transistor 172B eine höhere Spannung unterstützt. Zum Beispiel kann der zweite Transistor 172B eine Betriebsspannung von ungefähr 1,0 V oder mehr aufweisen.
  • In einer Ausführungsform können der erste Transistor 172A und der zweite Transistor 172B verschiedene Kanallängen aufweisen. Zum Beispiel kann der erste Transistor 172A eine erste Kanallänge LgA aufweisen, und der zweite Transistor 172B kann eine zweite Kanallänge LgB aufweisen, die größer ist als die erste Kanallänge LgA . Die größere zweite Kanallänge LgB ermöglicht es, dass höhere Spannungen unterstützt werden, während die kürzere erste Kanallänge LgA schnellere Schaltfrequenzen unterstützt. In einer Ausführungsform kann die zweite Kanallänge LgB ungefähr 50 nm oder mehr oder ungefähr 100 nm oder mehr betragen.
  • In einer Ausführungsform können die für das erste Gatedielektrikum 112A und das zweite Gatedielektrikum 112B gewählten Materialien beliebige geeignete Materialien mit hoher Dielektrizitätskonstante sein. Zum Beispiel können das erste Gatedielektrikum 112A und das zweite Gatedielektrikum 112B zum Beispiel ein beliebiges geeignetes Oxid, wie z.B. Siliziumdioxid, oder High-k-Gatedielektrikumsmaterialien sein. Beispiele für High-k-Gatedielektrikumsmaterialien umfassen zum Beispiel Hafniumoxid, Hafniumsiliziumoxid, Lanthanoxid, Lanthan-Aluminiumoxid, Zirkoniumoxid, Zirkonium-Siliziumoxid, Tantaloxid, Titanoxid, Barium-Strontium-Titanoxid, Bariumtitanoxid, Strontium-Titanoxid, Yttriumoxid, Aluminiumoxid, Blei-Scandium-Tantaloxid und Blei-Zink-Niobat.
  • In einer Ausführungsform können die für die Gateelektroden 130 gewählten Materialien ein beliebiges geeignetes Austrittsarbeitsmetall sein, um die gewünschte Schwellenspannung für den Betrieb als P-Kanal-Transistor oder ein N-Kanal-Transistor bereitzustellen. Wenn zum Beispiel die Metallgateelektrode 130 als ein N-Typ-Arbeitsaustrittsmetall dient, weist die Gateelektrode 130 vorzugsweise eine Austrittsarbeit auf, die zwischen ungefähr 3,9 eV und ungefähr 4,2 eV beträgt. N-Typ-Materialien, die zum Ausbilden der Metallgateelektrode 130 verwendet werden können, umfassen, Hafnium, Zirkonium, Titan, Tantal, Aluminium und Metallkarbide, die diese Elemente aufweisen, z.B. Titankarbid, Zirkoniumkarbid, Tantalkarbid, Hafniumkarbid und Aluminiumkarbid, sind aber nicht darauf beschränkt. Alternativ weist die Gateelektrode 130, wenn die Metallgateelektrode 130 als ein P-Typ-Austrittsarbeitsmetall dient, vorzugsweise eine Austrittsarbeit auf, die zwischen ungefähr 4,9 eV und ungefähr 5,2 eV beträgt. P-Typ-Materialien, die zum Ausbilden der Metallgateelektrode 130 verwendet werden können, umfassen Ruthenium, Palladium, Platin, Kobalt, Nickel und leitfähige Metalloxide, z.B. Rutheniumoxid, sind aber nicht darauf beschränkt. Die Gateelektrode 130 kann außerdem ein Austrittsarbeitsmetall und ein Füllmetall (z.B. Wolfram) über dem Austrittsarbeitsmetall aufweisen.
  • In einer Ausführungsform können die Source-/Draingebiete 120 ein epitaktisch aufgewachsenes Halbleitermaterial aufweisen. Die Source-/Draingebiete 120 können eine Siliziumlegierung aufweisen. In einigen Implementierungen weisen die Source-/Draingebiete 120 eine Siliziumlegierung auf, die ein in-situ dotiertes Siliziumgermanium, in-situ dotiertes Siliziumkarbid oder in-situ dotiertes Silizium sein kann. In alternativen Implementierungen können andere Siliziumlegierungen verwendet werden. Zum Beispiel umfassen alternative Siliziumlegierungsmaterialien, die verwendet werden können, Nickelsilizid, Titansilizid, Kobaltsilizid, sind aber nicht darauf beschränkt, und können möglicherweise mit einem oder mehreren von Bor und/oder Aluminium dotiert sein. In anderen Ausführungsformen können die Source-/Draingebiete 120 alternative Halbleitermaterialien (z.B. Halbleiter, die Gruppe-III-V-Elemente und Legierungen davon umfassen) oder leitfähige Materialien aufweisen.
  • Unter Bezugnahme auf 1B und 1C sind jeweils Querschnittsdarstellungen des ersten Transistors 172A bzw. des zweiten Transistors 172B entlang der Linien B-B' bzw. C-C' in 1A gemäß einer Ausführungsform gezeigt.
  • Unter Bezugnahme auf 1B ist eine Querschnittsdarstellung durch das Kanalgebiet des ersten Transistors 172A gemäß einer Ausführungsform gezeigt. Wie dargestellt, umschließt das erste Gatedielektrikum 112A vollständig einen Umfang jedes der Nanoband-Kanäle 110. Außerdem ist die Gateelektrode 130 in der Lage, den Spalt G zwischen benachbarten Flächen des ersten Gatedielektrikums 112A zu füllen. Die Gateelektrode 130 kann durch eine Isolationsschicht 103 vom Substrat 101 getrennt sein. In einigen Ausführungsformen kann die obere Fläche der Isolationsschicht 103 auch mit dem ersten Gatedielektrikum 112A abgedeckt sein (z.B. wenn ein ALD-Prozess verwendet wird, um das erste Gatedielektrikum 112A abzuscheiden).
  • Unter Bezugnahme auf Fig. IC ist eine Querschnittsdarstellung durch das Kanalgebiet des zweiten Transistors 172B gemäß einer Ausführungsform gezeigt. Wie dargestellt, weist der Finnenkanal 115 Seitenwände 117 und eine obere Fläche 118 auf. Das zweite Gatedielektrikum 112B wird über den Seitenwänden 117 oberhalb der Isolationsschicht 103 und der oberen Fläche 118 angeordnet. Die Gateelektrode 130 deckt das zweite Gatedielektrikum 112B ab. Dementsprechend werden drei Flächen des Finnenkanals 115 gesteuert, um einen zweiten Transistor 172B des Tri-Gate-Typs bereitzustellen. In einigen Ausführungsformen kann die obere Fläche der Isolationsschicht 103 auch mit dem zweiten Gatedielektrikum 112B abgedeckt sein (z.B. wenn ein ALD-Prozess verwendet wird, um das zweite Gatedielektrikum 112B abzuscheiden).
  • Unter Bezugnahme auf 2A bis 2F ist eine Reihe von Querschnittsdarstellungen gezeigt, die einen Prozess zum Ausbilden einer elektronischen Vorrichtung 200 mit einem ersten Gebiet und einem zweiten Gebiet gemäß einer Ausführungsform veranschaulichen. Das erste Gebiet kann einen Stapel mit abwechselnden Kanalschichten und Opferschichten aufweisen, um eine Nanoband-Vorrichtung auszubilden. Das zweite Gebiet kann eine einzelne Kanalschicht aufweisen, um eine Tri-Gate-Vorrichtung auszubilden.
  • Unter Bezugnahme auf 2A ist eine Querschnittsdarstellung einer elektronischen Vorrichtung 200 gemäß einer Ausführungsform gezeigt. Die elektronische Vorrichtung 200 weist ein Substrat 201 auf. Das Substrat kann ein Halbleitersubstrat sein, wie z.B. jene, die vorstehend unter Bezugnahme auf 1A beschrieben wurden.
  • Unter Bezugnahme auf 2B ist eine Querschnittsdarstellung der elektronischen Vorrichtung 200 gemäß einer Ausführungsform gezeigt, nachdem ein Stapel 250 von abwechselnden Kanalschichten 211 und Opferschichten 231 ausgebildet wurde. In einer Ausführungsform sind die Kanalschichten 211 das Material, das zum Verwenden als die Nanobänder gewählt wurde. Die Kanalschichten 211 und die Opferschichten 231 können jeweils ein Material, wie z.B. Silizium, Germanium, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb und InP, sein, sind aber nicht darauf beschränkt. In einer konkreten Ausführungsform sind die Kanalschichten 211 Silizium und die Opferschichten 231 sind SiGe. In einer anderen konkreten Ausführungsform sind die Kanalschichten 211 Germanium und die Opferschichten 231 sind SiGe. Die Kanalschichten 211 und die Opferschichten 231 können mit einem epitaktischen Aufwachsprozess aufgewachsen werden.
  • In der dargestellten Ausführungsform sind vier Kanalschichten 211 vorhanden. Jedoch versteht es sich, dass eine beliebige Anzahl von Kanalschichten 211 im Stapel 250 vorhanden sein kann. In einer Ausführungsform ist die oberste Schicht des Stapels 250 eine Opferschicht 231. In anderen Ausführungsformen kann die oberste Schicht des Stapels 250 eine Kanalschicht 211 sein.
  • Unter Bezugnahme auf 2C ist eine Querschnittsdarstellung der elektronischen Vorrichtung 200 gemäß einer Ausführungsform gezeigt, nachdem eine Maskenschicht 255 über dem Stapel 250 angeordnet und strukturiert wurde. In einer Ausführungsform kann die Maskenschicht 255 ein Fotolack oder eine Hartmaske sein. Die Maskenschicht 255 definiert ein erstes Gebiet 241 (unter der Maske 255) und ein zweites Gebiet 242 (außerhalb der Maske 255). Das erste Gebiet 241 ist das Gebiet, in dem Nanoband-Transistorvorrichtungen ausgebildet werden, und das zweite Gebiet 242 stellt das Gebiet dar, in dem Tri-Gate-Transistorvorrichtungen ausgebildet werden.
  • Unter Bezugnahme auf 2D ist eine Querschnittsdarstellung der elektronischen Vorrichtung 200 gemäß einer Ausführungsform gezeigt, nachdem der Stapel 250 strukturiert wurde. In einer Ausführungsform kann der Stapel 250 mit einem Ätzprozess (z.B. einem Trockenätzprozess) strukturiert werden. Der Ätzprozess kann eine oder mehrere unterschiedliche Chemien umfassen, um sowohl die freigelegten Kanalschichten 211 als auch die Opferschichten 231 durchzuätzen. Der Ätzprozess stellt eine Öffnung 244 im zweiten Gebiet 242 bereit. Die Öffnung 244 legt in einigen Ausführungsformen das Substrat 201 frei.
  • Unter Bezugnahme auf 2E ist eine Querschnittsdarstellung der elektronischen Vorrichtung 200 gemäß einer Ausführungsform gezeigt, nachdem eine einzelne Kanalschicht 213 über dem Substrat 201 im zweiten Gebiet 242 angeordnet wurde. In einer Ausführungsform kann die Kanalschicht 213 das gleiche Material sein wie das Substrat 201, oder die Kanalschicht 213 kann ein vom Substrat 201 verschiedenes Material sein. Die Kanalschicht 213 kann mit einem epitaktischen Aufwachsprozess aufgewachsen werden.
  • In einer Ausführungsform wird die Kanalschicht 213 bis zu einer Dicke aufgewachsen, die zumindest einer oberen Fläche des Stapels 250 gleich ist. Wie dargestellt, kann sich eine obere Fläche 214 der Kanalschicht 213 oberhalb einer oberen Fläche 209 einer obersten Kanalschicht 211 im Stapel 250 befinden. In Ausführungsformen, in denen eine oberste Schicht des Stapels 250 eine Kanalschicht ist, kann die obere Fläche 209 der obersten Kanalschicht 211 im Wesentlichen komplanar mit der oberen Fläche der Kanalschicht 213 sein.
  • Unter Bezugnahme auf 2F ist eine Querschnittsdarstellung der elektronischen Vorrichtung 200 gemäß einer Ausführungsform gezeigt, nachdem eine Abdeckschicht 256 über dem Stapel 250 und der Kanalschicht 213 angeordnet wurde. Die Abdeckschicht 256 kann nach einem Entfernen der Maskenschicht 255 angeordnet werden. In einer Ausführungsform ist die Abdeckschicht 256 ein Oxid oder dergleichen. Die Abdeckschicht 256 kann verwendet werden, um die darunterliegenden Schichten während eines Finnenstrukturierungsprozesses zu schützen.
  • Unter Bezugnahme auf 3A bis 3D ist eine Reihe von Querschnittsdarstellungen gemäß einer Ausführungsform gezeigt, die einen Prozess zum Ausbilden einer elektronischen Vorrichtung 300 mit einem ersten Gebiet und einem zweiten Gebiet veranschaulichen. Das erste Gebiet kann einen Stapel mit abwechselnden Kanalschichten und Opferschichten aufweisen, um eine Nanoband-Vorrichtung auszubilden. Das zweite Gebiet kann eine einzelne Kanalschicht aufweisen, um eine Tri-Gate-Vorrichtung auszubilden.
  • Unter Bezugnahme auf 3A ist eine Querschnittsdarstellung einer elektronischen Vorrichtung 300 gemäß einer Ausführungsform gezeigt. In einer Ausführungsform weist die elektronische Vorrichtung 300 ein Substrat 301 auf. Das Substrat 300 kann ein Material sein, das dem Substrat 101 in 1A im Wesentlichen ähnlich ist.
  • Unter Bezugnahme auf 3B ist eine Querschnittsdarstellung der elektronischen Vorrichtung 300 gemäß einer Ausführungsform gezeigt, nachdem eine Maskenschicht 355 über dem Substrat 300 angeordnet wurde und das Substrat strukturiert wurde. In einer Ausführungsform definiert die Maskenschicht 355 ein erstes Gebiet 341 (nicht abgedecktes Gebiet des Substrats 301) und ein zweites Gebiet 342 (abgedecktes Gebiet des Substrats 301). Die Maskenschicht 355 wird verwendet, um das Substrat 301 zu strukturieren, um eine Öffnung 344 auszubilden. Die Öffnung 344 führt dazu, dass eine Kanalschicht 313 unterhalb der Maskenschicht 355 zurückbleibt.
  • Unter Bezugnahme auf 3C ist eine Querschnittsdarstellung der Halbleitervorrichtung 300 gemäß einer Ausführungsform gezeigt, nachdem ein Stapel 350 in der Öffnung 344 angeordnet wurde. In einer Ausführungsform kann der Stapel 350 abwechselnde Kanalschichten 311 und Opferschichten 311 aufweisen. In einer Ausführungsform können die Kanalschichten 311 und die Opferschichten 331 jenen, die vorstehend unter Bezugnahme auf 2B beschrieben wurden, ähnlich sein. In einer Ausführungsform kann sich eine obere Fläche 309 der obersten Kanalschicht 311 unterhalb einer oberen Fläche 314 der Kanalschicht 313 befinden.
  • Unter Bezugnahme auf 3D ist eine Querschnittsdarstellung der Halbleitervorrichtung 300 gemäß einer Ausführungsform gezeigt, nachdem eine Abdeckschicht 356 über dem Stapel 350 und der Kanalschicht 313 angeordnet wurde. Die Abdeckschicht 356 kann nach einem Entfernen der Maskenschicht 355 angeordnet werden. In einer Ausführungsform ist die Abdeckschicht 356 ein Oxid oder dergleichen. Die Abdeckschicht 356 kann verwendet werden, um die darunterliegenden Schichten während eines Finnenstrukturierungsprozesses zu schützen.
  • Unter Bezugnahme auf 4A ist eine Querschnittsdarstellung einer elektronischen Vorrichtung 400 gemäß einer Ausführungsform gezeigt, nachdem erste Finnen 406 und zweite Finnen 416 strukturiert wurden. In einer Ausführungsform werden die ersten Finnen 406 aus einem ersten Gebiet mit einem Stapel von abwechselnden Kanalschichten (z.B. Kanalschichten 211 oder 311) und Opferschichten (z.B. Opferschichten 231 oder 331) ausgebildet. Das Strukturieren, um das erste Gebiet in Finnen 406 umzuwandeln, führt dazu, dass die Kanalschichten (z.B. Kanalschichten 211 oder 311) zu Nanoband-Kanälen 410 umgewandelt werden. Das heißt, die Finnen 406 können einen Stapel 451, der finnenförmig ist, mit abwechselnden Schichten von Nanoband-Kanälen 410 und Opferschichten 431 aufweisen. Die zweiten Finnen 416 werden aus einem zweiten Gebiet mit einer einzelnen Kanalschicht (z.B. Kanalschicht 213 oder Kanalschicht 313) ausgebildet. Das Strukturieren, um das zweite Gebiet in Finnen 416 umzuwandeln, führt dazu, dass die einzelne Kanalschicht (z.B. Kanalschicht 213 oder 313) in einen Finnenkanal 415 umgewandelt wird.
  • In 4A ist das Profil der Finnen 416 eine idealisierte Darstellung der Finnenausbildung. Zum Beispiel weisen in 4A die Finnen 416 im Wesentlichen vertikale Seitenwände 417 und eine obere Fläche 418 auf, die zu einer Fläche des darunterliegenden Substrats 410 parallel ist. Jedoch versteht es sich, dass das Profil der ersten Finnen 406 und der zweiten Finnen 416 aufgrund von Prozessbeschränkungen oder einer anderen Entwurfswahl verschiedene Abwandlungen aufweisen kann.
  • Unter Bezugnahme auf 4B ist eine Querschnittsdarstellung eines Paars zweite Finnen 416 gemäß einer zusätzlichen Ausführungsform gezeigt. Wie dargestellt, können die Seitenwandflächen 417 einen gewissen Grad an Verjüngung aufweisen. Das heißt, in einigen Ausführungsformen können die Seitenwandflächen 417 nicht gänzlich senkrecht zum Substrat 401 sein. In einigen Ausführungsformen kann die Unterseite der Finnen 416 in der Nähe des Substrats 401 eine Basis 419 oder ein anderes ähnliches Strukturmerkmal aufweisen, das für Merkmale mit hohem Aspektverhältnis, die mit Trockenätzprozessen ausgebildet werden, typisch ist. Außerdem ist das Profil aller Finnen möglicherweise nicht einheitlich. Zum Beispiel kann eine verschachtelte Finne ein anderes Profil aufweisen als eine isolierte Finne oder eine Finne, die die äußerste Finne einer Gruppe von Finnen ist. Zum Beispiel können die Finnen 416 in 4B als äußerste Finnen betrachtet werden und ein nicht symmetrisches Profil aufweisen. Wie dargestellt, können aufgrund von Ätzbeschränkungen die Seitenwandflächen 417, die einer benachbarten Finne 416 zugewandt sind, kürzer sein als die Seitenwandflächen 417, die nach außen gewandt sind. In einer Ausführungsform kann die obere Fläche 418 der Finnen 416 außerdem abgerundet oder auf eine andere Weise nicht plan sein. 4B zeigt Beispiele für zweite Finnen 416, aber es versteht sich, dass auch bei den ersten Finnen 406 im Wesentlichen ähnliche Profile ebenfalls vorhanden sein können.
  • Unter Bezugnahme auf 5A bis 5G ist eine Reihe von Querschnittsdarstellungen gemäß einer Ausführungsform gezeigt, die einen Prozess zum Ausbilden erster Nanoband-Transistoren und zweiter Tri-Gate-Transistoren mit einem einzelnen Prozessablauf veranschaulichen. In jeder von 5A bis 5G ist eine Querschnittsdarstellung entlang der Länge des ersten Transistorkanals und des zweiten Transistorkanals bereitgestellt. Jede von 5A bis 5G stellt außerdem ein Paar Querschnitte durch den Kanal für jeden von dem ersten Transistor und dem zweiten Transistor bereit.
  • Unter Bezugnahme auf 5A ist eine Reihe von Querschnittsdarstellungen einer elektronischen Vorrichtung 500 gemäß einer Ausführungsform gezeigt, nachdem eine erste Finne 506 und eine zweite Finne 516 strukturiert wurden. In einer Ausführungsform können die erste Finne 506 und die zweite Finne 516 von einem Prozess, der den Prozessablauf von 2A bis 2F oder 3A bis 3D umfasst, strukturiert werden. Die ersten Finnen 506 weisen einen Stapel 551 über einem Substrat 501 auf. Der Stapel 551 weist abwechselnde Nanoband-Kanäle 510 und Opferschichten 531 auf. Die zweiten Finnen 516 können einen Finnenkanal 515 aufweisen. Der Finnenkanal 515 kann sich vom Substrat 501 nach oben erstrecken. Eine Isolationsschicht 503 kann über einer Fläche des Substrats 501 auf den Seiten der ersten Finne 506 und der zweiten Finne 516 angeordnet werden.
  • Unter Bezugnahme auf 5B ist eine Gruppe von Querschnittsdarstellungen der elektronischen Vorrichtung 500 gemäß einer Ausführungsform gezeigt, nachdem ein Opfergate 533 und Spacer 522 ausgebildet wurden. 5B zeigt außerdem das Aussparen von Abschnitten der ersten Finne 506 und der zweiten Finne 516, um Source-/Drainöffnungen 546 bereitzustellen. Das Opfergate 533 deckt die Oberseite der Finnen 506 und 516 ab und wickelt sich entlang der Seitenwände der Finnen 506 und 516 nach unten. Die Spacer 522 können auf gegenüberliegenden Enden des Opfergates 533 angeordnet werden. Die Nanoband-Kanäle 501 und der Finnenkanal 515 erstrecken sich durch die Spacer 522.
  • Unter Bezugnahme auf 5C ist eine Gruppe von Querschnittsdarstellungen der elektronischen Vorrichtung 500 gemäß einer Ausführungsform gezeigt, nachdem Source-/Draingebiete 520 ausgebildet wurden. In einer Ausführungsform können die Source-/Draingebiete 520 mit einem epitaktischen Aufwachsprozess aufgewachsen werden. Die Source-/Draingebiete 520 können während des Wachstums in-situ dotiert werden, um N-Typ- oder P-Typ-Source-/Draingebiete 520 bereitzustellen. Geeignete Materialien und Dotierstoffe für die Source-/Draingebiete 502 wurden vorstehend ausführlicher beschrieben.
  • Unter Bezugnahme auf 5D ist eine Gruppe von Querschnittsdarstellungen der elektronischen Vorrichtung 500 gemäß einer Ausführungsform gezeigt, nachdem das Opfergate 533 entfernt wurde. Das Opfergate 533 kann mit einem geeigneten Ätzprozess entfernt werden. Das Entfernen des Opfergates 533 legt die Nanoband-Kanäle 510 und den Finnenkanal 515 frei.
  • Unter Bezugnahme auf 5E ist eine Gruppe von Querschnittsdarstellungen der elektronischen Vorrichtung 500 gemäß einer Ausführungsform gezeigt, nachdem die Opferschichten 531 selektiv entfernt wurden, um die Nanoband-Kanäle 510 freizulegen. Das Entfernen der Opferschichten 531 gibt einen Abstand S zwischen jedem der Nanoband-Kanäle 510 frei. In einer Ausführungsform kann der Abstand S ungefähr 10 nm oder weniger betragen.
  • Die Opferschichten 531 können unter Verwendung eines beliebigen an sich bekannten Ätzmittels entfernt werden, das gegenüber den Nanoband-Kanälen 510 selektiv ist. In einer Ausführungsform ist die Selektivität größer als 100: 1. In einer Ausführungsform, in der Nanoband-Kanäle 510 Silizium sind und die Opferschichten 531 Siliziumgermanium sind, werden die Opferschichten 531 unter Verwendung eines Nassätzmittels, wie z. B. wässriger Carbonsäure/ Salpetersäure/HF-Lösung und wässriger Zitronensäure/Salpetersäure /HF-Lösung, jedoch nicht darauf beschränkt, selektiv entfernt. In einer Ausführungsform, in der die Nanoband-Kanäle 510 Germanium sind und die Opferschichten 531 Siliziumgermanium sind, werden die Opferschichten 531 unter Verwendung eines Nassätzmittels, wie z. B. einer Ammoniumhydroxid-(NH4OH)-, Tetramethylammoniumhydroxid-(TMAH)-, Ethylendiaminbrenzcatechin-(EDP)- oder Kaliumhydroxid-(KOH)-Lösung, jedoch nicht darauf beschränkt, selektiv entfernt. In einer anderen Ausführungsform werden die Opferschichten 531 durch eine Kombination von Nass- und Trockenätzprozessen entfernt.
  • Unter Bezugnahme auf 5F ist eine Gruppe von Querschnittsdarstellungen der elektronischen Vorrichtung 500 gemäß einer Ausführungsform gezeigt, nachdem Gatedielektrika 512 über den Nanoband-Kanälen 510 und dem Finnenkanal 515 angeordnet wurden. In einer Ausführungsform wird ein erstes Gatedielektrikum 512A über den Nanoband-Kanälen 510 angeordnet. Insbesondere zeigt der Querschnitt A-A', dass die Nanoband-Kanäle 510 vollständig durch das erste Gatedielektrikum 512A umgeben sind, um eine GAA-Steuerung der Nanoband-Kanäle 510 zu ermöglichen. Das erste Gatedielektrikum 512A weist eine erste Dicke TA auf. In einer Ausführungsform kann die erste Dicke TA ungefähr 3 nm oder weniger betragen. In einer Ausführungsform kann das erste Gatedielektrikum 512A mit einem ALD-Prozess abgeschieden oder mit einem Oxidationsprozess aufgewachsen werden. In Ausführungsformen, in denen das erste Gatedielektrikum 512A mit einem ALD-Prozess abgeschieden wird, kann das erste Gatedielektrikum 512A auch über Innenseitenwänden der Spacer 522 und über Abschnitten der Isolationsschicht 502 angeordnet werden, wie in 5F dargestellt.
  • In einer Ausführungsform wird ein zweites Gatedielektrikum 512B über dem Finnenkanal 515 angeordnet. Insbesondere zeigt der Querschnitt B-B', dass der Finnenkanal 515 auf Seitenwandflächen und einer oberen Fläche umgeben ist, um eine Tri-Gate-Steuerung des Finnenkanals 515 zu ermöglichen. Das zweite Gatedielektrikum 512B weist eine zweite Dicke TB auf. In einer Ausführungsform ist die zweite Dicke TB größer als die erste Dicke TA . Zum Beispiel kann die zweite Dicke TA ungefähr 3 nm oder mehr betragen. In einer Ausführungsform kann das zweite Gatedielektrikum 512B mit einem ALD-Prozess abgeschieden oder mit einem Oxidationsprozess aufgewachsen werden. In Ausführungsformen, in denen das zweite Gatedielektrikum 512B mit einem ALD-Prozess abgeschieden wird, kann das zweite Gatedielektrikum 512B auch über Innenseitenwänden der Spacer 522 und über Abschnitten der Isolationsschicht 502 angeordnet werden, wie in 5F dargestellt.
  • In einer Ausführungsform kann das erste Gatedielektrikum 512A das gleiche Material sein wie das zweite Gatedielektrikum 512B. In anderen Ausführungsformen kann das erste Gatedielektrikum 512A ein vom zweiten Gatedielektrikum 512B verschiedenes Material sein. In einigen Ausführungsformen kann das erste Gatedielektrikum 512A mit einem ersten Prozess abgeschieden (oder aufgewachsen) werden, und das zweite Gatedielektrikum 5128 kann mit einem zweiten Prozess, der von dem ersten Prozess verschieden ist, abgeschieden (oder aufgewachsen) werden. In anderen Ausführungsformen kann das erste Gatedielektrikum 512A parallel mit dem zweiten Gatedielektrikum 512B abgeschieden (oder aufgewachsen) werden. Nachdem die gewünschte erste Dicke TA des ersten Gatedielektrikums 512A erzielt wurde, kann in solchen Ausführungsformen das erste Gatedielektrikum 512A maskiert werden, und der Prozess kann fortgesetzt werden, um die Dicke des zweiten Gatedielektrikums 512B auf die gewünschte zweite Dicke TB zu erhöhen.
  • Unter Bezugnahme auf 5G ist eine Gruppe von Querschnittsdarstellungen der elektronischen Vorrichtung 500 gemäß einer Ausführungsform gezeigt, nachdem Gateelektroden 530 über den Gatedielektrika 512A und 512B angeordnet wurden. In einer Ausführungsform können die Gateelektroden 500 mit einem geeigneten Abscheidungsprozess (z.B. einer ALD, einer chemischen Gasphasenabscheidung (CVD) usw.) angeordnet werden. Die Gateelektroden 530 können Austrittsarbeitsmetalle aufweisen, die für einen Betrieb der Transistoren 572A und 572B als P-Kanal- oder N-Kanal-Transistoren geeignet sind. Wie im Querschnitt A-A' dargestellt, füllt die Gateelektrode 530 den Spalt G zwischen Nanoband-Kanälen 510 sowie die Seitenwände der Nanoband-Kanäle 510. Dementsprechend wird eine GAA-Steuerung der Nanoband-Kanäle 510 bereitgestellt. Wie im Querschnitt B-B' dargestellt, umschließt die Gateelektrode 530 ein Paar Seitenwände und die obere Fläche des Finnenkanals 515, um eine Tri-Gate-Steuerung des Finnenkanals 515 bereitzustellen.
  • 6 veranschaulicht eine Rechenvorrichtung 600 gemäß einer Implementierung einer Ausführungsform der Offenbarung. Die Rechenvorrichtung 600 beherbergt eine Platine 602. Die Platine 602 kann eine Anzahl von Komponenten, einschließlich eines Prozessors 604 und mindestens eines Kommunikationschips 606, jedoch nicht darauf beschränkt, aufweisen. Der Prozessor 604 ist physisch und elektrisch mit der Platine 602 gekoppelt. In einigen Implementierungen ist der mindestens eine Kommunikationschip 606 ebenfalls physisch und elektrisch mit der Platine 602 gekoppelt. In weiteren Implementierungen stellt der Kommunikationschip 606 einen Teil des Prozessors 604 dar.
  • Abhängig von ihren Anwendungen kann die Rechenvorrichtung 600 andere Komponenten aufweisen, die physisch und elektrisch mit der Platine 602 gekoppelt sein können oder nicht. Diese anderen Komponenten weisen Folgendes auf, sind jedoch nicht darauf beschränkt: einen flüchtigen Speicher (z.B. DRAM), einen nichtflüchtigen Speicher (z.B. ROM), einen Flash-Speicher, einen Grafikprozessor, einen Digitalsignalprozessor, einen Kryptoprozessor, einen Chipsatz, eine Antenne, eine Anzeige, eine Berührungsbildschirmanzeige, eine Berührungsbildschirmsteuerung, eine Batterie, einen Audio-Codec, einen Video-Codec, einen Leistungsverstärker, eine GPS-Vorrichtung (globales Positionierungssystem), einen Kompass, einen Beschleunigungssensor, ein Gyroskop, einen Lautsprecher, eine Kamera und eine Massenspeichereinrichtung (wie z.B. Festplattenlaufwerk, CD (Compact Disk), DVD (Digital Versatile Disk) und so weiter).
  • Der Kommunikationschips 606 ermöglicht drahtlose Kommunikation für die Übertragung von Daten an die oder von der Rechenvorrichtung 600. Der Begriff „drahtlos“ und davon abgeleitete Begriffe können verwendet sein, um Schaltungen, Vorrichtungen, Systeme, Verfahren, Techniken, Kommunikationskanäle usw. zu beschreiben, die Daten durch die Verwendung von modulierter elektromagnetischer Strahlung durch ein nicht festes Medium kommunizieren können. Der Begriff impliziert nicht, dass die assoziierten Vorrichtungen keine Drähte enthalten, obwohl sie in einigen Ausführungsformen möglicherweise keine enthalten. Der Kommunikationschip 606 kann eine beliebige Anzahl von drahtlosen Standards und Protokollen implementieren, einschließlich - jedoch nicht darauf beschränkt - WiFi (IEEE 802.11-Familie), WiMAX (IEEE 802.16-Familie), IEEE 802.20, LTE (Long Term Evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, deren Ableitungen sowie beliebige andere drahtlose Protokolle, die als 3G, 4G, 5G oder höher designiert sind. Die Rechenvorrichtung 600 kann eine Vielzahl von Kommunikationschips 606 aufweisen. Zum Beispiel kann ein erster Kommunikationschip 606 für drahtlose Kommunikation kürzerer Reichweite, wie z.B. Wi-Fi und Bluetooth, bestimmt sein, und ein zweiter Kommunikationschip 606 kann für drahtlose Kommunikation längerer Reichweite, wie z.B. GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und andere, bestimmt sein.
  • Der Prozessor 604 der Rechenvorrichtung 600 weist einen integrierten Schaltungs-Die auf, der innerhalb des Prozessors gehäust ist. In einer Ausführungsform kann der integrierte Schaltungs-Die des Prozessors 604 einen Nanoband-Transistor mit einer ersten Gatedielektrikumsdicke und einen Tri-Gate-Transistor mit einer zweiten Gatedielektrikumsdicke, die größer ist als die erste Gatedielektrikumsdicke, aufweisen, wie hier beschrieben. Der Begriff „Prozessor“ kann auf eine beliebige Vorrichtung oder einen Abschnitt einer Vorrichtung verweisen, die/der elektronische Daten von Registern und/oder Speichern verarbeitet, um diese elektronischen Daten in andere elektronische Daten zu verwandeln, die in Registern und/oder Speichern gespeichert werden können.
  • Der Kommunikationschip 606 weist außerdem einen integrierten Schaltungs-Die auf, der innerhalb des Kommunikationschips 606 gehäust ist. In einer Ausführungsform kann der integrierte Schaltungs-Die des Kommunikationschips 606 einen Nanoband-Transistor mit einer ersten Gatedielektrikumsdicke und einen Tri-Gate-Transistor mit einer zweiten Gatedielektrikumsdicke, die größer ist als die erste Gatedielektrikumsdicke, aufweisen, wie hier beschrieben.
  • In weiteren Implementierungen kann eine weitere innerhalb der Rechenvorrichtung 600 beherbergte Komponente einen Nanoband-Transistor mit einer ersten Gatedielektrikumsdicke und einen Tri-Gate-Transistor mit einer zweiten Gatedielektrikumsdicke, die größer ist als die erste Gatedielektrikumsdicke, aufweisen, wie hier beschrieben.
  • In verschiedenen Implementierungen kann die Rechenvorrichtung 600 ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein Personal Digital Assistant (PDA), ein Ultra-Mobile PC, ein Mobiltelefon, ein Schreibtischcomputer, ein Server, ein Drucker, ein Scanner, ein Bildschirm, eine Set-Top-Box, eine Entertainment-Steuereinheit, eine Digitalkamera, ein tragbarer Musikspieler oder ein digitaler Videorekorder sein. In weiteren Implementierungen kann die Rechenvorrichtung 600 eine beliebige andere elektronische Vorrichtung sein, die Daten verarbeitet.
  • 7 zeigt einen Interposer 700, der eine oder mehrere Ausführungsformen der Offenbarung aufnimmt. Der Interposer 700 ist ein dazwischenliegendes Substrat, das verwendet wird, um eine Brücke zwischen einem ersten Substrat 702 und einem zweiten Substrat 704 zu bilden. Das erste Substrat 702 kann zum Beispiel ein integrierter Schaltungs-Die sein. Das zweite Substrat 704 kann zum Beispiel ein Speichermodul, eine Rechnerhauptplatine oder ein anderer integrierter Schaltungs-Die sein. In einer Ausführungsform können eines oder beide von dem ersten Substrat 702 und dem zweiten Substrat 704 gemäß hier beschriebenen Ausführungsformen einen Nanoband-Transistor mit einer ersten Gatedielektrikumsdicke und einen Tri-Gate-Transistor mit einer zweiten Gatedielektrikumsdicke, die größer ist als die erste Gatedielektrikumsdicke, aufweisen. Im Allgemeinen besteht der Zweck eines Interposers 700 darin, eine Verbindung zu einem breiteren Pitch zu verbeitern oder eine Verbindung zu einer anderen Verbindung umzuleiten. Zum Beispiel kann ein Interposer 700 einen integrierten Schaltungs-Die mit einem Ball-Grid-Array (BGA) 706 koppeln, das anschließend mit einem zweiten Substrat 704 gekoppelt werden kann. In einigen Ausführungsformen werden das erste und das zweite Substrat 702/704 an gegenüberliegenden Seiten des Interposers 700 angebracht. In anderen Ausführungsformen werden das erste und das zweite Substrat 702/704 an derselben Seite des Interposers 700 angebracht. Und in weiteren Ausführungsformen werden drei oder mehr Substrate mithilfe des Interposers 700 miteinander verbunden.
  • Der Interposer 700 kann aus einem Epoxidharz, einem mit Faserglas verstärkten Epoxidharz, einem Keramikmaterial oder einem Polymermaterial, wie z.B. Polyimid, ausgebildet werden. In weiteren Implementierungen kann der Interposer 700 aus abwechselnden festen oder flexiblen Materialien ausgebildet werden, die dieselben Materialien umfassen können, die vorstehend für eine Verwendung in einem Halbleitersubstrat beschrieben wurden, wie z.B. Silizium, Germanium und andere Gruppe-III-V- und Gruppe-IV-Materialien.
  • Der Interposer 700 kann Metallverbindungen 708 und Durchkontaktierungen 710 aufweisen, einschließlich Siliziumdurchkontaktierungen (TSVs) 712, jedoch nicht darauf beschränkt sind. Der Interposer 700 kann ferner eingebettete Vorrichtungen 714 aufweisen, die sowohl passive als auch aktive Vorrichtungen aufweisen. Solche Vorrichtungen weisen Kondensatoren, Entkopplungskondensatoren, Widerstände, Induktivitäten, Sicherungen, Dioden, Transformatoren, Sensoren, und ESD-Vorrichtungen (elektrostatische Entladung) auf, sind jedoch nicht darauf beschränkt. Komplexere Vorrichtungen, wie z.B. Hochfrequenzvorrichtungen (HF-Vorrichtungen, Leistungsverstärker, Energieverwaltungsvorrichtungen, Antennen, Arrays, Sensoren und MEMS-Vorrichtungen können ebenfalls auf dem Interposer 700 ausgebildet werden. Gemäß Ausführungsformen der Offenbarung können hier offenbarte Vorrichtungen oder Prozesse bei der Fertigung des Interposers 700 verwendet werden.
  • Daher können Ausführungsformen der vorliegenden Offenbarung Halbleitervorrichtungen umfassen, die einen Nanoband-Transistor mit einer ersten Gatedielektrikumsdicke und einen Tri-Gate-Transistor mit einer zweiten Gatedielektrikumsdicke, die größer ist als die erste Gatedielektrikumsdicke, und die resultierenden Strukturen, aufweisen.
  • Die vorstehende Beschreibung von dargestellten Implementierungen der Erfindung, einschließlich dessen, was in der Zusammenfassung beschrieben ist, sollte nicht erschöpfend sein oder die Erfindung auf die konkreten, offenbarten Formen beschränken. Obwohl konkrete Implementierungen und Beispiele der Erfindung hier zu Veranschaulichungszwecken beschrieben wurden, sind verschiedene äquivalente Modifikationen innerhalb des Umfangs der Erfindung möglich, wie ein Fachmann auf dem relevanten Gebiet erkennen wird.
  • Diese Modifikationen können angesichts der vorstehenden ausführlichen Beschreibung an der Erfindung vorgenommen werden. Die in den nachfolgenden Ansprüchen verwendeten Begriffe sollten nicht derart ausgelegt werden, dass sie die Erfindung auf die konkreten Implementierungen, die in der Beschreibung und den Ansprüchen offenbart werden, beschränken. Vielmehr sollte der Umfang der Erfindung gänzlich durch die nachfolgenden Ansprüche bestimmt werden, die gemäß etablierten Lehren der Anspruchsinterpretation ausgelegt werden sollen.
  • Beispiel 1: Halbleitervorrichtung, aufweisend: ein Substrat; einen ersten Transistor über dem Substrat, wobei der erste Transistor aufweist: einen vertikalen Stapel von ersten Halbleiterkanälen; und ein erstes Gatedielektrikum, das jeden der ersten Halbleiterkanäle umgibt, wobei das erste Gatedielektrikum eine erste Dicke aufweist; und einen zweiten Transistor über dem Substrat, wobei der zweite Transistor aufweist: einen zweiten Halbleiterkanal, wobei der zweite Halbleiterkanal ein Paar Seitenwände und eine obere Fläche aufweist; und ein zweites Gatedielektrikum über dem Paar Seitenwände und der oberen Fläche der Finne, wobei das zweite Gatedielektrikum eine zweite Dicke aufweist, die größer ist als die erste Dicke.
  • Beispiel 2: Halbleitervorrichtung nach Beispiel 1, wobei die ersten Halbleiterkanäle Nanobänder oder Nanodrähte sind.
  • Beispiel 3: Halbleitervorrichtung nach Beispiel 1 oder Beispiel 2, wobei der zweite Halbleiterkanal ein Teil einer Finne ist, die sich nach oben vom Substrat erstreckt.
  • Beispiel 4: Halbleitervorrichtung nach Beispielen 1 bis 3, wobei die erste Dicke ungefähr 3 nm oder weniger beträgt, und wobei die zweite Dicke ungefähr 3 nm oder mehr beträgt.
  • Beispiel 5: Halbleitervorrichtung nach Beispielen 1 bis 4, wobei ein Abstand zwischen den ersten Halbleiterkanälen ungefähr 10 nm oder weniger beträgt.
  • Beispiel 6: Halbleitervorrichtung nach Beispielen 1 bis 5, wobei der erste Transistor eine erste Kanallänge aufweist, und wobei der zweite Transistor eine zweite Kanallänge aufweist, die größer ist als die erste Kanallänge.
  • Beispiel 7: Halbleitervorrichtung nach Beispiel 6, wobei die zweite Kanallänge ungefähr 50 nm oder mehr beträgt.
  • Beispiel 8: Halbleitervorrichtung nach Beispielen 1 bis 7, wobei der erste Transistor ein Logiktransistor ist, und wobei der zweite Transistor ein Hochvolt-Transistor ist.
  • Beispiel 9: Halbleitervorrichtung nach Beispielen 1 bis 8, wobei sich die obere Fläche des zweiten Halbleiterkanals über einer oberen Fläche eines obersten ersten Halbleiterkanals im vertikalen Stapel von ersten Halbleiterkanälen befindet.
  • Beispiel 10: Verfahren zum Ausbilden einer Halbleitervorrichtung, umfassend: Ausbilden eines ersten Gebiets und eines zweiten Gebiets auf einem Substrat, wobei das erste Gebiet einen abwechselnden Stapel von ersten Kanalschichten und Opferschichten aufweist, und wobei das zweite Gebiet eine einzelne zweite Kanalschicht aufweist; Strukturieren des ersten Gebiets und des zweiten Gebiets, um eine erste Finne im ersten Gebiet und eine zweite Finne im zweiten Gebiet auszubilden; Ausbilden eines ersten Transistors aus der ersten Finne, wobei das Ausbilden ein Entfernen der Opferschichten aus der ersten Finne und ein Anordnen eines ersten Gatedielektrikums um jede der ersten Kanalschichten umfasst, wobei das erste Gatedielektrikum eine erste Dicke aufweist; und Ausbilden eines zweiten Transistors aus der zweiten Finne, wobei das Ausbilden ein Anordnen eines zweiten Gatedielektrikums über Seitenwandflächen und einer oberen Fläche der zweiten Finne umfasst, wobei das zweite Gatedielektrikum eine zweite Dicke aufweist, die größer ist als die erste Dicke.
  • Beispiel 11: Verfahren nach Anspruch 10, wobei das Ausbilden des ersten Gebiets und des zweiten Gebiets umfasst: Ausbilden des abwechselnden Stapels von ersten Kanalschichten und Opferschichten; Maskieren eines Abschnitts des abwechselnden Stapels, wobei ein maskierter Abschnitt des abwechselnden Stapels das erste Gebiet definiert, und wobei ein nicht maskierter Abschnitt des abwechselnden Stapels das zweite Gebiet definiert; Entfernen des nicht maskierten Abschnitts des abwechselnden Stapels, um das Substrat freizulegen; und Aufwachsen der zweiten Kanalschicht nach oben vom Substrat.
  • Beispiel 12: Verfahren nach Beispiel 10, wobei das Ausbilden des ersten Gebiets und des zweiten Gebiets umfasst: Maskieren des Substrats, wobei ein maskierter Abschnitt des Substrats die zweite Kanalschicht im zweiten Gebiet definiert, und wobei ein nicht maskierter Abschnitt des Substrats das erste Gebiet definiert; Ätzen des Substrats im ersten Gebiet; und Aufwachsen eines abwechselnden Stapels von ersten Kanalschichten und Opferschichten im ersten Gebiet.
  • Beispiel 13: Verfahren nach Beispielen 10 bis 12, wobei eine oberste Schicht und eine unterste Schicht des abwechselnden Stapels Opferschichten sind.
  • Beispiel 14: Verfahren nach Beispielen 10 bis 13, wobei die ersten Kanalschichten in der ersten Finne Nanobänder oder Nanodrähte sind.
  • Beispiel 15: Verfahren nach Beispielen 10 bis 14, wobei die erste Dicke ungefähr 3 nm oder weniger beträgt, und wobei die zweite Dicke ungefähr 3 nm oder mehr beträgt.
  • Beispiel 16: Verfahren nach Beispielen 10 bis 15, wobei ein Abstand zwischen den ersten Kanalschichten ungefähr 10 nm oder weniger beträgt.
  • Beispiel 17: Halbleitervorrichtung, aufweisend: ein Substrat; einen Gate-All-Around-Transistor (GAA-Transistor) über dem Substrat, wobei der GAA-Transistor ein erstes Gatedielektrikum mit einer ersten Dicke aufweist; und einen Tri-Gate-Transistor über dem Substrat, wobei der Tri-Gate-Transistor ein zweites Gatedielektrikum mit einer zweiten Dicke, die größer ist als die erste Dicke, aufweist.
  • Beispiel 18: Halbleitervorrichtung nach Beispiel 17, wobei der GAA-Transistor ein Nanodraht-Transistor oder ein Nanoband-Transistor ist.
  • Beispiel 19: Halbleitervorrichtung nach Beispiel 17 oder Beispiel 18, wobei die erste Dicke ungefähr 3 nm oder weniger beträgt, und wobei die zweite Dicke ungefähr 3 nm oder mehr beträgt.
  • Beispiel 20: Halbleitervorrichtung nach Beispielen 17 bis 19, wobei der GAA-Transistor eine erste Kanallänge aufweist, und wobei der Tri-Gate-Transistor eine zweite Kanallänge aufweist, die größer ist als die erste Kanallänge.
  • Beispiel 21: Halbleitervorrichtung nach Beispielen 17 bis 20, wobei der GAA-Transistor ein Logiktransistor ist, und wobei der Tri-Gate-Transistor ein Hochvolt-Transistor ist.
  • Beispiel 22: Halbleitervorrichtung nach Beispiel 21, wobei eine Betriebsspannung des Hochvolt-Transistors ungefähr 1,0 V oder mehr beträgt.
  • Beispiel 23: elektronische Vorrichtung, aufweisend: eine Platine, ein Halbleitergehäuse, das mit der Platine elektrisch gekoppelt ist; und einen Die, der mit dem Halbleitergehäuse elektrisch gekoppelt ist, wobei der Die aufweist: ein Substrat; einen Gate-All-Around-Transistor (GAA-Transistor) über dem Substrat, wobei der GAA-Transistor ein erstes Gatedielektrikum mit einer ersten Dicke aufweist; und einen Tri-Gate-Transistor über dem Substrat, wobei der Tri-Gate-Transistor ein zweites Gatedielektrikum mit einer zweiten Dicke, die größer ist als die erste Dicke, aufweist.
  • Beispiel 24: Elektronische Vorrichtung nach Beispiel 23, wobei der GAA-Transistor ein Logiktransistor ist, und wobei der Tri-Gate-Transistor ein Hochvolt-Transistor ist.
  • Beispiel 25: Elektronische Vorrichtung nach Beispiel 23 oder Beispiel 24, wobei die erste Dicke ungefähr 3 nm oder weniger beträgt, und wobei die zweite Dicke ungefähr 3 nm oder mehr beträgt.

Claims (25)

  1. Halbleitervorrichtung, aufweisend: ein Substrat, einen ersten Transistor über dem Substrat, wobei der erste Transistor aufweist: einen vertikalen Stapel von ersten Halbleiterkanälen, und ein erstes Gatedielektrikum, das jeden der ersten Halbleiterkanäle umgibt, wobei das erste Gatedielektrikum eine erste Dicke aufweist, und einen zweiten Transistor über dem Substrat, wobei der zweite Transistor aufweist: einen zweiten Halbleiterkanal, wobei der zweite Halbleiterkanal ein Paar Seitenwände und eine obere Fläche aufweist, und ein zweites Gatedielektrikum über dem Paar Seitenwände und der oberen Fläche der Finne, wobei das zweite Gatedielektrikum eine zweite Dicke aufweist, die größer ist als die erste Dicke.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die ersten Halbleiterkanäle Nanobänder oder Nanodrähte sind.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei der zweite Halbleiterkanal ein Teil einer Finne ist, die sich vom Substrat nach oben erstreckt.
  4. Halbleitervorrichtung nach Anspruch 1, 2 oder 3, wobei die erste Dicke ungefähr 3 nm oder weniger beträgt, und wobei die zweite Dicke ungefähr 3 nm oder mehr beträgt.
  5. Halbleitervorrichtung nach Anspruch 1, 2, 3 oder 4, wobei ein Abstand zwischen den ersten Halbleiterkanälen ungefähr 10 nm oder weniger beträgt.
  6. Halbleitervorrichtung nach Anspruch 1, 2, 3, 4 oder 5, wobei der erste Transistor eine erste Kanallänge aufweist, und wobei der zweite Transistor eine zweite Kanallänge aufweist, die größer ist als die erste Kanallänge.
  7. Halbleitervorrichtung nach Anspruch 6, wobei die zweite Kanallänge ungefähr 50 nm oder mehr beträgt.
  8. Halbleitervorrichtung nach Anspruch 1, 2, 3, 4, 5, 6 oder 7, wobei der erste Transistor ein Logiktransistor ist, und wobei der zweite Transistor ein Hochvolt-Transistor ist.
  9. Halbleitervorrichtung nach Anspruch 1, 2, 3, 4, 5, 6, 7 oder 8, wobei sich die obere Fläche des zweiten Halbleiterkanals oberhalb einer oberen Fläche eines obersten ersten Halbleiterkanals im vertikalen Stapel von ersten Halbleiterkanälen befindet.
  10. Verfahren zum Ausbilden einer Halbleitervorrichtung, umfassend: Ausbilden eines ersten Gebiets und eines zweiten Gebiets auf einem Substrat, wobei das erste Gebiet einen abwechselnden Stapel von ersten Kanalschichten und Opferschichten aufweist, und wobei das zweite Gebiet eine einzelne zweite Kanalschicht aufweist, Strukturieren des ersten Gebiets und des zweiten Gebiets, um eine erste Finne im ersten Gebiet und eine zweite Finne im zweiten Gebiet auszubilden, Ausbilden eines ersten Transistors aus der ersten Finne, wobei das Ausbilden ein Entfernen der Opferschichten aus der ersten Finne und ein Anordnen eines ersten Gatedielektrikums um jede der ersten Kanalschichten umfasst, wobei das erste Gatedielektrikum eine erste Dicke aufweist, und Ausbilden eines zweiten Transistors aus der zweiten Finne, wobei das Ausbilden ein Anordnen eines zweiten Gatedielektrikums über Seitenwandflächen und einer oberen Fläche der zweiten Finne umfasst, wobei das zweite Gatedielektrikum eine zweite Dicke aufweist, die größer ist als die erste Dicke.
  11. Verfahren nach Anspruch 10, wobei das Ausbilden des ersten Gebiets und des zweiten Gebiets umfasst: Ausbilden des abwechselnden Stapels von ersten Kanalschichten und Opferschichten, Maskieren eines Abschnitts des abwechselnden Stapels, wobei ein maskierter Abschnitt des abwechselnden Stapels das erste Gebiet definiert, und wobei ein nicht maskierter Abschnitt des abwechselnden Stapels das zweite Gebiet definiert, Entfernen des nicht maskierten Abschnitts des abwechselnden Stapels, um das Substrat freizulegen, und Aufwachsen der zweiten Kanalschicht nach oben vom Substrat.
  12. Verfahren nach Anspruch 10, wobei das Ausbilden des ersten Gebiets und des zweiten Gebiets umfasst: Maskieren des Substrats, wobei ein maskierter Abschnitt des Substrats die zweite Kanalschicht im zweiten Gebiet definiert, und wobei ein nicht maskierter Abschnitt des Substrats das erste Gebiet definiert, Ätzen des Substrats im ersten Gebiet, und Aufwachsen eines abwechselnden Stapels von ersten Kanalschichten und Opferschichten im ersten Gebiet.
  13. Verfahren nach Anspruch 10, 11, oder 12, wobei eine oberste Schicht und eine unterste Schicht des abwechselnden Stapels Opferschichten sind.
  14. Verfahren nach Anspruch 10, 11, 12 oder 13, wobei die ersten Kanalschichten in der ersten Finne Nanobänder oder Nanodrähte sind.
  15. Verfahren nach Anspruch 10, 11, 12, 13 oder 14, wobei die erste Dicke ungefähr 3 nm oder weniger beträgt, und wobei die zweite Dicke ungefähr 3 nm oder mehr beträgt.
  16. Verfahren nach Anspruch 10, 11, 12, 13, 14 oder 15, wobei ein Abstand zwischen den ersten Kanalschichten ungefähr 10 nm oder weniger beträgt.
  17. Halbleitervorrichtung, aufweisend: ein Substrat, einen Gate-All-Around-Transistor (GAA-Transistor) über dem Substrat, wobei der GAA-Transistor ein erstes Gatedielektrikum mit einer ersten Dicke aufweist, und einen Tri-Gate-Transistor über dem Substrat, wobei der Tri-Gate-Transistor ein zweites Gatedielektrikum mit einer zweiten Dicke, die größer ist als die erste Dicke, aufweist.
  18. Halbleitervorrichtung nach Anspruch 17, wobei der GAA-Transistor ein Nanodraht-Transistor oder ein Nanoband-Transistor ist.
  19. Halbleitervorrichtung nach Anspruch 17 oder 18, wobei die erste Dicke ungefähr 3 nm oder weniger beträgt, und wobei die zweite Dicke ungefähr 3 nm oder mehr beträgt.
  20. Halbleitervorrichtung nach Anspruch 17, 18, oder 19, wobei der GAA-Transistor eine erste Kanallänge aufweist, und wobei der Tri-Gate-Transistor eine zweite Kanallänge aufweist, die größer ist als die erste Kanallänge.
  21. Halbleitervorrichtung nach Anspruch 17, 18, 19 oder 20, wobei der GAA-Transistor ein Logiktransistor ist, und wobei der Tri-Gate-Transistor ein Hochvolt-Transistor ist.
  22. Halbleitervorrichtung nach Anspruch 21, wobei eine Betriebsspannung des Hochvolt-Transistors ungefähr 1,0 V oder mehr beträgt.
  23. Elektronische Vorrichtung, aufweisend: eine Platine, ein Halbleitergehäuse, das mit der Platine elektrisch gekoppelt ist, und einen Die, der mit dem Halbleitergehäuse elektrisch gekoppelt ist, wobei der Die aufweist: ein Substrat, einen Gate-All-Around-Transistor (GAA-Transistor) über dem Substrat, wobei der GAA-Transistor ein erstes Gatedielektrikum mit einer ersten Dicke aufweist, und einen Tri-Gate-Transistor über dem Substrat, wobei der Tri-Gate-Transistor ein zweites Gatedielektrikum mit einer zweiten Dicke, die größer ist als die erste Dicke, aufweist.
  24. Elektronische Vorrichtung nach Anspruch 23, wobei der GAA-Transistor ein Logiktransistor ist, und wobei der Tri-Gate-Transistor ein Hochvolt-Transistor ist.
  25. Elektronische Vorrichtung nach Anspruch 23 oder 24, wobei die erste Dicke ungefähr 3 nm oder weniger beträgt, und wobei die zweite Dicke ungefähr 3 nm oder mehr beträgt.
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