DE112011105996T5 - Halbleiterbauelement mit einem verengten Halbleiterkörper und Verfahren zum Ausbilden von Halbleiterkörpern variierender Breite - Google Patents

Halbleiterbauelement mit einem verengten Halbleiterkörper und Verfahren zum Ausbilden von Halbleiterkörpern variierender Breite Download PDF

Info

Publication number
DE112011105996T5
DE112011105996T5 DE112011105996.5T DE112011105996T DE112011105996T5 DE 112011105996 T5 DE112011105996 T5 DE 112011105996T5 DE 112011105996 T DE112011105996 T DE 112011105996T DE 112011105996 T5 DE112011105996 T5 DE 112011105996T5
Authority
DE
Germany
Prior art keywords
width
forming
semiconductor device
gate electrode
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE112011105996.5T
Other languages
English (en)
Other versions
DE112011105996B4 (de
Inventor
Bernhard Sell
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of DE112011105996T5 publication Critical patent/DE112011105996T5/de
Application granted granted Critical
Publication of DE112011105996B4 publication Critical patent/DE112011105996B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/6681—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET using dummy structures having essentially the same shape as the semiconductor body, e.g. to provide stability
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66818—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the channel being thinned after patterning, e.g. sacrificial oxidation on fin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H01L29/7854—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection with rounded corners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7856—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with an non-uniform gate, e.g. varying doping structure, shape or composition on different sides of the fin, or different gate insulator thickness or composition on opposing fin sides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/056—Making the transistor the transistor being a FinFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/36—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being a FinFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13067—FinFET, source/drain region shapes fins on the silicon surface

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Photovoltaic Devices (AREA)

Abstract

Halbleiterbauelemente, die verengte Halbleiterkörper aufweisen, und Verfahren zum Ausbilden von Halbleiterkörpern variierender Breite werden beschrieben. Zum Beispiel weist ein Halbleiterbauelement einen auf einem Substrat angeordneten Halbleiterkörper auf. Ein Gateelektrodenstapel ist über einem Abschnitt des Halbleiterkörpers angeordnet, um ein Kanalgebiet in dem Halbleiterkörper unter dem Gateelektrodenstapel zu definieren. Source- und Draingebiete sind im Halbleiterkörper auf jeder Seite des Gateelektrodenstapels definiert. Seitenwandspacer sind an den Gateelektrodenstapel angrenzend und über lediglich einem Abschnitt der Source- und Draingebiete angeordnet. Der Abschnitt der Source- und Draingebiete unter den Seitenwandspacern weist eine Höhe und eine Breite auf, die größer als eine Höhe und eine Breite des Kanalgebiets des Halbleiterkörpers sind.

Description

  • TECHNISCHES GEBIET
  • Ausführungsformen der Erfindung betreffen das Gebiet von Halbleiterbauelementen und Halbleiterverarbeitung und insbesondere Halbleiterbauelemente, die verengte Halbleiterkörper aufweisen, sowie Verfahren zum Ausbilden von Halbleiterkörpern variierender Breite.
  • HINTERGRUND
  • Seit einigen Jahrzehnten ist die Skalierung von Funktionen in integrierten Schaltungen eine Antriebskraft hinter einer ständig wachsenden Halbleiterindustrie. Die Skalierung auf immer kleinere Merkmale ermöglicht erhöhte Dichten von Funktionseinheiten auf dem begrenzten Grundstück der Halbleiterchips. Zum Beispiel erlaubt die Verkleinerung der Transistorgröße die Integration einer größeren Anzahl von Speicher- und Logikgeräten auf einem Chip, was zum Herstellen von Produkten mit einem erhöhten Leistungsvermögen führt. Das Streben nach einem zunehmend höheren Leistungsvermögen ist jedoch nicht problemfrei. Die Notwendigkeit, die Leistung jedes Geräts zu optimieren, gewinnt immer mehr an Bedeutung. In der Herstellung von IC-Bauelementen (Bauelementen mit integrierten Schaltungen) gewinnen Multigate-Transistoren (Transistoren mit mehr als einem Gate), wie FinFET- und Tri-Gate-Transistoren, bei der ständigen Miniaturisierung der Bauelementabmessungen Oberhand. In herkömmlichen Verfahren werden FinFET- und Tri-Gate-Transistoren im Allgemeinen entweder auf Halbleiter-Bulksubstraten oder auf SOI-Substraten (Silicon-on-Insulator, Halbleiter auf einem Isolator) hergestellt. In manchen Fällen werden Halbleiter-Bulksubstrate bevorzugt, da sie niedrigere Kosten nach sich ziehen und weil sie ein unkomplizierteres FinFET- und Tri-Gate-Herstellungsverfahren gestatten. In anderen Fällen werden SOI-Substrate aufgrund des verbesserten Kurzkanalverhaltens von FinFET- und Tri-Gate-Transistoren bevorzugt.
  • Skalierung von Multigate-Transistoren erfolgt jedoch nicht ohne Folgen. Während die Abmessungen dieser grundlegenden Bausteine der mikroelektronischen Schaltungstechnik verringert werden und die reine Anzahl von auf einer gegebenen Fläche angefertigten, elementaren Bausteinen größer wird, werden Beschränkungen, die mit dem externen Widerstand (Rext) im Betrieb derartiger Bauelemente verbunden sind, überwältigend. Viele verschiedene Verfahren wurden ausprobiert, um Rext von Transistoren zu verbessern, darunter verbesserte Kontaktmetalle, erhöhte Aktivierung von Dotanden und niedrigere Barrieren zwischen dem Halbleiter und dem Kontaktmetall. Wesentliche Verbesserungen im Bereich von Rext-Reduzierung werden jedoch immer noch benötigt.
  • ZUSAMMENFASSUNG
  • Ausführungsformen der vorliegenden Erfindung umfassen Halbleiterbauelemente, die verengte Halbleiterkörper aufweisen, und Verfahren zum Ausbilden von Halbleiterkörpern variierender Breite. In einer Ausführungsform weist ein Halbleiterbauelement einen auf einem Substrat angeordneten Halbleiterkörper auf. Ein Gateelektrodenstapel ist über einem Abschnitt des Halbleiterkörpers angeordnet, um ein Kanalgebiet in dem Halbleiterkörper unter dem Gateelektrodenstapel zu definieren. Source- und Draingebiete sind im Halbleiterkörper auf jeder Seite des Gateelektrodenstapels definiert. Seitenwandspacer sind an den Gateelektrodenstapel angrenzend und über lediglich einem Abschnitt der Source- und Draingebiete angeordnet. Der Abschnitt der Source- und Draingebiete unter den Seitenwandspacern weist eine Höhe und eine Breite auf, die größer als eine Höhe und eine Breite des Kanalgebiets des Halbleiterkörpers sind. In einer anderen Ausführungsform umfasst ein Verfahren zum Herstellen eines Halbleiterbauelements das Ausbilden eines Halbleiterkörpers über einem Substrat. Ein Gateelektrodenstapel wird über einem Abschnitt des Halbleiterkörpers ausgebildet, um ein Kanalgebiet im Halbleiterkörper unter dem Gateelektrodenstapel und Source- und Draingebiete im Halbleiterkörper auf jeder Seite des Gateelektrodenstapels zu definieren. Seitenwandspacer werden an den Gateelektrodenstapel angrenzend und über lediglich einem Abschnitt der Source- und Draingebiete ausgebildet Der Abschnitt der Source- und Draingebiete unter den Seitenwandspacern weist eine Höhe und eine Breite auf, die größer als eine Höhe und eine Breite des Kanalgebiets des Halbleiterkörpers sind. In einer anderen Ausführungsform umfasst ein Verfahren zum Herstellen eines Halbleiterbauelements das Ausbilden einer Hartmaskenstruktur auf einem Substrat. Die Hartmaskenstruktur umfasst ein erstes Gebiet von finnenformenden Merkmalen, von denen jedes eine erste Breite aufweist. Die Hartmaskenstruktur umfasst außerdem ein zweites Gebiet von finnenformenden Merkmalen, von denen jedes eine zweite Breite aufweist, die der ersten Breite annähernd gleich ist. Anschließend wird eine Fotolackschicht gebildet und strukturiert, um das zweite Gebiet abzudecken und das erste Gebiet freizulegen. Nachfolgend werden die finnenformenden Merkmale des ersten Gebiets geätzt, um Merkmale zum Formen von ausgedünnten Finnen auszubilden, von denen jedes eine dritte Breite aufweist, die kleiner als die zweite Breite ist. Danach wird die Fotolackschicht entfernt. Danach wird die Hartmaskenstruktur auf das Substrat übertragen, um ein erstes Gebiet von Finnen auszubilden, von denen jede die dritte Breite aufweist, und um ein zweites Gebiet von Finnen auszubilden, von denen jede die zweite Breite aufweist. Danach werden Halbleiterbauelemente aus den Finnen des ersten und des zweiten Gebiets ausgebildet. In einer anderen Ausführungsform umfasst ein Verfahren zum Herstellen eines Halbleiterbauelements das Ausbilden einer Hartmaskenstruktur auf einem Substrat. Die Hartmaskenstruktur umfasst ein erstes Gebiet von finnenformenden Merkmalen, von denen jedes eine erste Breite aufweist. Die Hartmaskenstruktur umfasst außerdem ein zweites Gebiet von finnenformenden Merkmalen, von denen jedes eine zweite Breite aufweist, die der ersten Breite annähernd gleich ist. Danach wird die Hartmaskenstruktur auf das Substrat übertragen, um ein erstes Gebiet von Finnen auszubilden, von denen jede die erste Breite aufweist, und um ein zweites Gebiet von Finnen auszubilden, von denen jede die zweite Breite aufweist. Anschließend wird eine Fotolackschicht gebildet und strukturiert, um das zweite Gebiet von Finnen abzudecken und das erste Gebiet von Finnen freizulegen. Nachfolgend werden die Finnen des ersten Gebiets geätzt, um ausgedünnte Finnen auszubilden, von denen jede eine dritte Breite aufweist, die kleiner als die zweite Breite ist. Danach wird die Fotolackschicht entfernt. Danach werden Halbleiterbauelemente aus den Finnen des ersten und des zweiten Gebiets ausgebildet.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1A stellt eine Draufsicht auf ein Halbleiterbauelement gemäß einer Ausführungsform der vorliegenden Erfindung dar, das einen verengten Halbleiterkörper aufweist.
  • 1B stellt eine entlang der a-a'-Achse gezeichnete Querschnittsansicht des Halbleiterbauelements von 1A gemäß einer Ausführungsform der vorliegenden Erfindung dar.
  • 1C stellt eine entlang der b-b'-Achse gezeichnete Querschnittsansicht des Halbleiterbauelements von 1A gemäß einer Ausführungsform der vorliegenden Erfindung dar.
  • 2A stellt eine Draufsicht auf ein Halbleiterbauelement gemäß einer Ausführungsform der vorliegenden Erfindung dar, das einen verengten Halbleiterkörper aufweist.
  • 2B stellt eine Draufsicht auf ein anderes Halbleiterbauelement gemäß einer Ausführungsform der vorliegenden Erfindung dar, das einen verengten Halbleiterkörper aufweist.
  • 2C stellt eine Draufsicht auf ein anderes Halbleiterbauelement gemäß einer Ausführungsform der vorliegenden Erfindung dar, das einen verengten Halbleiterkörper aufweist.
  • 3 stellt einen Prozessablauf in einem Verfahren zum Herstellen eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung dar, das einen verengten Halbleiterkörper aufweist.
  • 4 stellt einen Prozessablauf in einem Verfahren zum Herstellen eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung dar, das einen verengten Halbleiterkörper aufweist.
  • 5A umfasst ein Diagramm einer Treiberstromverstärkung (als % Idsat-Verstärkung) als Funktion der Siliziumkanaldicke (in μm) eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung dar, das einen verengten Halbleiterkörper aufweist, im Vergleich zu einem Halbleiterbauelement ohne einen verengten Halbleiterkörper
  • 5B umfasst ein Diagramm einer Treiberstromverstärkung (als % Idlin-Verstärkung) als Funktion der Siliziumkanaldicke (in μm) eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung dar, das einen verengten Halbleiterkörper aufweist, im Vergleich zu einem Halbleiterbauelement ohne einen verengten Halbleiterkörper
  • 6 stellt einen Prozessablauf in einem Verfahren zum Herstellen von Halbleiterbauelementen gemäß einer Ausführungsform der vorliegenden Erfindung dar, die Halbleiterkörper variierender Breite aufweisen.
  • 7 stellt einen Prozessablauf in einem Verfahren zum Herstellen von Halbleiterbauelementen gemäß einer Ausführungsform der vorliegenden Erfindung dar, die Halbleiterkörper variierender Breite aufweisen.
  • 8 stellt eine Recheneinheit gemäß einer Implementierung der Erfindung dar.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Halbleiterbauelemente, die verengte Halbleiterkörper aufweisen, und Verfahren zum Ausbilden von Halbleiterkörpern variierender Breite werden beschrieben. In der folgenden Beschreibung werden zahlreiche spezifische Einzelheiten, wie konkrete Integration und Materialanforderungen, dargelegt, um ein gründliches Verständnis von Ausführungsformen der vorliegenden Erfindung bereitzustellen. Für einen Fachmann ist es offensichtlich, dass Ausführungsformen der vorliegenden Erfindung ohne diese spezifischen Details realisiert werden können. In anderen Fällen werden allgemein bekannte Merkmale, wie Entwurfslayouts integrierter Schaltungen, nicht ausführlich beschrieben, um Ausführungsformen der vorliegenden Erfindung nicht unnötig zu verschleiern. Außerdem versteht es sich, dass die verschiedenen, in den Figuren dargestellten Ausführungsformen erläuternde Repräsentationen sind und nicht notwendigerweise maßstabsgetreu gezeichnet sind. Eine oder mehrere Ausführungsformen der vorliegenden Erfindung betreffen Halbleiterbauelemente, die aufweisen: (1) eine unterschiedliche Finnenbreite in einem aktiven Kanalgebiet im Vergleich zu einer Finnenbreite unterhalb eines Spacers, (2) eine integrierte Schaltung mit mindestens zwei verschiedenen Finnenbreiten in verschiedenen aktiven Kanälen auf demselben ungehäusten Chip (Die), (3) einen Strukturierungsprozess, um zwei verschiedene Finnenbreiten vor dem eigentlichen Finnenätzen zu definieren, (4) einen Strukturierungsprozess, um zwei verschiedene Finnenbreiten nach dem Entfernungsprozess eines Opfer-Dummygates zu definieren, oder eine Kombination davon. Eine oder mehrere Ausführungsformen betreffen das Verbessern des Treiberstroms von Bauelementen, wie Transistoren, und das Ausbilden von Schaltungen, die eine niedrige Blindleistung und ein hohes Aktivleistungsvermögen aufweisen. Die Breite einer Finne in einem FinFET beeinflusst die Schwellenspannung (Vt) und den externen Widerstand des Bauelements. Für Hochleistungsbauelemente kann es von Vorteil sein, eine relativ breitere Finne mit höherer Vt und niedrigerem Widerstand aufzuweisen. Für Bauelemente mit niedriger Leistungsaufnahme (Low-Power-Geräte) ist das Gegenteil der Fall. Derzeit muss der Prozess für eines dieser Bauelemente optimiert werden. Es kann von Vorteil sein, das beste Leistungsvermögen bei beiden Bauelementen zu erzielen, um die Produktenergieleistung zu optimieren. Zum Beispiel werden Low-Power-Geräte mit zusätzlicher Wannendotierung erzeugt, was zu einer höheren Vt und höheren Übergangsleckströmen führt, was insbesondere bei niedriger Versorgungsspannung Treiberströme degradiert. Alternativ wird der Prozess für Low-Power-Geräte optimiert, was den Treiberstrom der Hochleistungsgeräte degradiert. Ausführungsformen der vorliegenden Erfindung können die gleichzeitige Optimierung von Hochleistungs- und Low-Power-Geräten ermöglichen, indem entweder zwei verschiedene Bauelemente auf demselben ungehäusten Chip (Die) bereitgestellt werden, oder indem ein Bauelement, das sowohl eine niedrige Vt als auch einen niedrigen externen Widerstand aufweist, bereitgestellt wird. In einem ersten Aspekt werden ein Halbleiterbauelement, das einen verengten Halbleiterkörper aufweist, und Verfahren zum Ausbilden eines Halbleiterbauelements, das einen verengten Halbleiterkörper aufweist, bereitgestellt. Eine derartige Transistorstruktur weist eine unterschiedliche Finnenbreite im Kanal und in dem Finnengebiet unterhalb des Spacers auf. Eine verengte Finne kann den Kompromiss zwischen einer Verbesserung der Kurzkanaleffekte und dem externen Widerstand bei Skalierung der kritischen Abmessung der Finne verbessern, was zu einer Verbesserung des Treiberstroms des besten Bauelements führt. In einem Beispiel stellt 1A eine Draufsicht auf ein Halbleiterbauelement gemäß einer Ausführungsform der vorliegenden Erfindung dar, das einen verengten Halbleiterkörper aufweist. 1B stellt eine entlang der a-a'-Achse gezeichnete Querschnittsansicht des Halbleiterbauelements von 1A gemäß einer Ausführungsform der vorliegenden Erfindung dar. 1C stellt eine entlang der b-b'-Achse gezeichnete Querschnittsansicht des Halbleiterbauelements von 1A gemäß einer Ausführungsform der vorliegenden Erfindung dar. Unter Bezugnahme auf 1A bis 1C weist ein Halbleiterbauelement 100 einen auf einem Substrat 102 angeordneten Halbleiterkörper 104 auf. Ein Gateelektrodenstapel 106 ist über einem Abschnitt des Halbleiterkörpers 104 angeordnet, um ein Kanalgebiet 108 in dem Halbleiterkörper 104 unter dem Gateelektrodenstapel 106 zu definieren. Source- und Draingebiete 110 sind im Halbleiterkörper 104 auf jeder Seite des Gateelektrodenstapels 106 definiert. Seitenwandspacer 112 sind an den Gateelektrodenstapel 106 angrenzend und über lediglich einem Abschnitt der Source- und Draingebiete 110 angeordnet. Unter Bezugnahme auf 1B und 1C weist der Abschnitt der Source- und Draingebiete 110 unter den Seitenwandspacern 112 eine Höhe (H2) und eine Breite (W2) auf, die größer als eine Höhe (H1) und eine Breite (W1) des Kanalgebiets 108 des Halbleiterkörpers 104 sind. Die Höhen H1 und H2 sind als die Höhe des entsprechenden Abschnitts des Halbleiterkörpers 104, der sich oberhalb der Isolationsschicht 114 befindet, definiert, wie in 1B und 1C dargestellt. Unter Bezugnahme auf 1A weist in einer Ausführungsform ein nicht unterhalb der Seitenwandspacer 112 befindlicher Abschnitt der Source- und Draingebiete 110 eine Höhe und eine Breite (W3) auf, die größer als die Höhe (H2) und die Breite (W2) des Abschnitts der Source- und Draingebiete 110 unterhalb der Seitenwandspacer 112 sind, z. B. W3 > W2. Alternativ weist in einer Ausführungsform ein nicht unterhalb der Seitenwandspacer 112 befindlicher Abschnitt der Source- und Draingebiete 110 eine Höhe und eine Breite (W3) auf, die der Höhe (H2) und der Breite (W2) des Abschnitts der Source- und Draingebiete 110 unterhalb der Seitenwandspacer 112 annähernd gleich ist, z. B. W3 = W2.
  • In einer Ausführungsform ist mindestens ein Abschnitt der Source- und Draingebiete 110 ein eingebetteter Abschnitt der Source- und Draingebiete 110. Das heißt, dass beim Ausbilden der Source- und Draingebiete 110 ein Abschnitt eines ursprünglichen Halbleiterkörpers 104 entfernt und z. B. mithilfe epitaktischen Wachstums durch neue Abschnitte des Halbleiterkörpers 104 ersetzt wird. Zum Beispiel wird in einer derartigen Ausführungsform der eingebettete Abschnitt der Source- und Draingebiete 110 aus einem Halbleitermaterial gebildet, das von dem des Kanalgebiets 108 unterschiedlich ist. In einer Ausführungsform weist der eingebettete Abschnitt nicht den Abschnitt der Source- und Draingebiete 110 unterhalb der Seitenwandspacer 112 auf. In einer anderen Ausführungsform weist der eingebettete Abschnitt mindestens einen Teil von und möglicherweise den gesamten Abschnitt der Source- und Draingebiete 110 unterhalb der Seitenwandspacer 112 auf. Unter Bezugnahme auf 1B und 1C ist in einer Ausführungsform das Substrat 102 ein kristallines Substrat und der Halbleiterkörper 104 (z. B. Kanalgebiet 108 in 1B und Source- und Draingebiete 110 in 1C) verläuft mit dem kristallinen Substrat 102 auf kontinuierliche Weise. Das heißt, dass der Halbleiterkörper 104 aus einem Bulksubstrat ausgebildet wird. In einer alternativen Ausführungsform (nicht dargestellt) wird eine dielektrische Schicht zwischen dem Halbleiterkörper und dem Substrat angeordnet und der Halbleiterkörper verläuft mit dem Substrat nicht auf eine kontinuierliche Weise, wie dies z. B. bei einem SOI-Substrat (Silicon-on-Insulator-Substrat) der Fall wäre. In einer Ausführungsform weist das Kanalgebiet 108 eine Höhe (H1) ungefähr im Bereich von 30–50 nm und eine Breite (W1) ungefähr im Bereich von 10–30 nm auf. In dieser Ausführungsform ist die Höhe (H1) des Kanalgebiets 108 ungefähr 1–2 nm keiner als die Höhe (H2) des Abschnitts der Source- und Draingebiete 110 unterhalb der Seitenwandspacer 112. Außerdem ist die Breite (W1) des Kanalgebiets 108 ungefähr 2–4 nm keiner als die Breite (W2) des Abschnitts der Source- und Draingebiete 110 unterhalb der Seitenwandspacer 112. In einer Ausführungsform ist die Höhe (H2) des Abschnitts der Source- und Draingebiete 110 unterhalb der Seitenwandspacer 112 ungefähr 1–7% größer als die Höhe (H1) des Kanalgebiets 108. In dieser Ausführungsform ist die Breite (W2) des Abschnitts der Source- und Draingebiete 110 unterhalb der Seitenwandspacer 112 ungefähr 6–40% größer als die Breite (W1) des Kanalgebiets 108. Mögliche Ausführungsformen des Halbleiterbauelements 100 in 1A bis 1C sind nachstehend beschrieben. In einem ersten Beispiel stellt 2A eine Draufsicht auf ein Halbleiterbauelement gemäß einer Ausführungsform der vorliegenden Erfindung dar, das einen verengten Halbleiterkörper aufweist. Unter Bezugnahme auf 2A ist das Kanalgebiet 108 mit dem Abschnitt der Source- und Draingebiete 110 unterhalb der Seitenwandspacer 112 durch ein Stufenmerkmal 120 gekoppelt. Der Gateelektrodenstapel 106 ist mit gestrichelten Linien dargestellt, um Transparenz für das darunter liegende Kanalgebiet 108 bereitzustellen. Außerdem ist die Alternative einer größeren Abmessung der nicht unter den Spacern 112 befindlichen Abschnitte der Source- und Draingebiete 110 durch lange Striche um die Source- und Draingebiete 110 herum dargestellt. In einem zweiten Beispiel stellt 2B eine Draufsicht auf ein anderes Halbleiterbauelement gemäß einer anderen Ausführungsform der vorliegenden Erfindung dar, das einen verengten Halbleiterkörper aufweist. Unter Bezugnahme auf 2B ist das Kanalgebiet 108 mit dem Abschnitt der Source- und Draingebiete 110 unterhalb der Seitenwandspacer 112 durch ein Facettenmerkmal 130 gekoppelt. Der Gateelektrodenstapel 106 ist mit gestrichelten Linien dargestellt, um Transparenz für das darunter liegende Kanalgebiet 108 bereitzustellen. Außerdem ist die Alternative einer größeren Abmessung der nicht unter den Spacern 112 befindlichen Abschnitte der Source- und Draingebiete 110 durch lange Striche um die Source- und Draingebiete 110 herum dargestellt. In einem dritten Beispiel stellt 2C eine Draufsicht auf ein anderes Halbleiterbauelement gemäß einer anderen Ausführungsform der vorliegenden Erfindung dar, das einen verengten Halbleiterkörper aufweist. Unter Bezugnahme auf 2C ist das Kanalgebiet 108 mit dem Abschnitt der Source- und Draingebiete 110 unterhalb der Seitenwandspacer 112 durch ein Merkmal abgerundeter Ecken 140 gekoppelt. Der Gateelektrodenstapel 106 ist mit gestrichelten Linien dargestellt, um Transparenz für das darunter liegende Kanalgebiet 108 bereitzustellen. Außerdem ist die Alternative einer größeren Abmessung der nicht unter den Spacern 112 befindlichen Abschnitte der Source- und Draingebiete 110 durch lange Striche um die Source- und Draingebiete 110 herum dargestellt. Unter Bezugnahme auf 2B und 2C ist somit in einer Ausführungsform das Kanalgebiet 104 mit dem Abschnitt der Source- und Draingebiete 110 unterhalb der Seitenwandspacer 112 durch ein abgestuftes Merkmal (z. B. 120 oder 140) gekoppelt. In einer Ausführungsform reduziert das abgestufte Merkmal die Überlappkapazität und den Ausbreitwiderstand während des Betriebs des Halbleiterbauelements 110. In einer Ausführungsform wird, wie nachstehend ausführlicher in Verbindung mit Prozessabläufen 600 und 700 beschrieben, das Halbleiterbauelement 100 oberhalb desselben Substrats 102 angeordnet wie ein zweites Halbleiterbauelement, das ein Kanalgebiet aufweist. In jener Ausführungsform ist die schmalste Breite des Kanalgebiets des zweiten Halbleiterbauelements größer als die schmalste Breite (z. B. W1) des Kanalgebiets 108 des Halbleiterbauelements 100. Halbleiterbauelement 100 kann ein beliebiges Halbleiterbauelement sein, das ein Gate, ein Kanalgebiet und ein Paar Source-/Draingebiete umfasst. In einer Ausführungsform ist Halbleiterbauelement 100 z. B. ein MOSFET oder ein Mikrosystem (Microelectromechanical System, MEMS), ist aber nicht darauf beschränkt. In einer Ausführungsform ist Halbleiterbauelement 100 ein dreidimensionaler MOSFET und ist ein alleinstehendes Bauelement oder ist ein Bauelement in einer Mehrzahl von verschachtelten Bauelementen. Wie für eine übliche integrierte Schaltung offensichtlich, können sowohl N- als auch P-Kanal-Transistoren auf einem einzelnen Substrat hergestellt werden, um eine integrierte CMOS-Schaltung auszubilden. Substrat 102 und somit Halbleiterkörper 104 können aus einem Halbleitermaterial gebildet sein, das einem Herstellungsprozess standhält und in dem Ladungsträger wandern können. In einer Ausführungsform ist das Substrat 102 ein Bulksubstrat und der Halbleiterkörper 104 verläuft mit dem Bulksubstrat 102 auf eine kontinuierliche Weise. In einer Ausführungsform ist Substrat 102 aus einer mit einem Ladungsträger, wie z. B. – jedoch nicht darauf beschränkt – Phosphor, Arsen, Bor oder deren Kombination, dotierten Schicht kristallines Silizium, Silizium/Germanium oder Germanium gebildet. In einer Ausführungsform ist die Konzentration von Siliziumatomen in Substrat 102 höher als 97% oder die Konzentration von Dotierstoffatomen beträgt alternativ weniger als 1%. In einer anderen Ausführungsform ist Substrat 102 aus einer auf ein unterschiedliches kristallines Substrat aufgewachsenen, epitaktischen Schicht gebildet, z. B. Silizium-Epitaxieschicht aufgewachsen auf ein mit Bor dotiertes monokristallines Silizium-Bulksubstrat. Substrat 102 kann außerdem eine zwischen einem kristallinen Bulksubstrat und einer Epitaxieschicht angeordnete Isolationsschicht aufweisen, um z. B. ein SOI-Substrat (Solicon-on-Insulator-Substrat) zu bilden. In einem derartigen Beispiel kann der Halbleiterkörper 104 ein isolierter Halbleiterkörper sein. In einer Ausführungsform ist die Isolationsschicht aus einem Material, wie z. B. einer Siliziumdioxid-, Siliziumnitrid-, Siliziumoxynitrid- oder einer High-k-Dielektrikum-Schicht, gebildet, ist jedoch nicht darauf beschränkt. Substrat 102 kann alternativ aus einem Material der Gruppen III-V gebildet sein. In einer Ausführungsform ist Substrat 102 aus einem III-V-Material, wie z. B. – jedoch nicht darauf beschränkt – Galliumnitrid, Galliumphosphid, Galliumarsenid, Indiumphosphid, Indiumantimonid, Indiumgalliumarsenid, Aluminiumgalliumarsenid, Indiumgalliumphosphid oder deren Kombination, gebildet. Halbleiterkörper 104 kann aus mehreren Halbleitermaterialien gebildet sein, von denen jedes zusätzliche Dotieratome aufweisen kann. In einer Ausführungsform ist Substrat 102 aus kristallinem Silizium gebildet und die Ladungsträger-Dotierstofffremdatome sind z. B. Bor, Arsen, Indium oder Phosphor, sind aber nicht darauf beschränkt. In einer anderen Ausführungsform ist Substrat 102 aus einem III-V-Material gebildet und die Ladungsträger-Dotierstofffremdatome sind z. B. Kohlenstoff, Silizium, Germanium, Sauerstoff, Schwefel, Selen oder Tellur, sind aber nicht darauf beschränkt. In einer anderen Ausführungsform ist der Halbleiterkörper 104 undotiert oder nur leicht dotiert. Außerdem kann bei einer Ausführungsform die bei herkömmlicher Bauelementherstellung häufig verwendete Halo-Dotierung in der Herstellung des Halbleiterbauelements 100 eliminiert werden. Es ist offensichtlich, dass in einer Ausführungsform das Material des Halbleiterkörpers 104 vom Material des Substrats 102 unterschiedlich ist. In einer anderen Ausführungsform ist das Halbleiterbauelement 100 ein nichtplanares Bauelement, wie z. B. – jedoch nicht darauf beschränkt – ein FinFET- oder ein Tri-Gate-Bauelement. In einer derartigen Ausführungsform ist der Halbleiterkörper 104 aus einem dreidimensionalen Körper geformt oder gebildet. In einer derartigen Ausführungsform umgibt der Gateelektrodenstapel 106 mindestens eine obere Oberfläche und ein Paar Seitenwände des dreidimensionalen Körpers. In einer anderen Ausführungsform ist der Halbleiterkörper 104 derart gestaltet, dass er ein separater dreidimensionaler Körper, wie z. B. in einem Nanodraht-Bauelement, ist. In einer derartigen Ausführungsform umschließt der Gateelektrodenstapel 106 vollständig einen Abschnitt des Halbleiterkörpers 104. Gateelektrodenstapel 106 kann eine Gateelektrode und eine darunter liegende Gatedielektrikumsschicht umfassen. In einer Ausführungsform ist die Gateelektrode des Gateelektrodenstapels 106 aus einem Metallgate gebildet und die Gatedielektrikumsschicht ist aus einem High-k-Material gebildet. Zum Beispiel ist in einer Ausführungsform die Gatedielektrikumsschicht aus einem Material, wie Hafniumoxid, Hafnium-Oxinitrid, Hafniumsilikat, Lanthanoxid, Zirkonoxid, Zirkonsilikat, Tantaloxid, Barium-Strontium-Titanat, Bariumtitanat, Strontiumtitanat, Yttriumoxid, Aluminiumoxid, Blei-Scandium-Tantaloxid, Blei-Zink-Niobat oder deren Kombination, gebildet, ist aber nicht darauf beschränkt. Außerdem kann ein Abschnitt der Gatedielektrikumsschicht eine Schicht aus natürlichem Oxid umfassen, das aus den ein paar oberen Schichten des Halbleiterkörpers 104 gebildet ist. In einer Ausführungsform ist die Gatedielektrikumsschicht aus einem oberen High-k-Abschnitt und einem unteren Abschnitt, der aus einem Oxid eines Halbleitermaterials gebildet ist, geformt. In einer Ausführungsform ist die Gatedielektrikumsschicht aus einem oberen Hafniumoxid-Abschnitt und einem unteren Siliziumdioxid- oder Siliziumoxinitrid-Abschnitt gebildet. In einer Ausführungsform ist die Gateelektrode aus einer Metallschicht, wie z. B. – jedoch nicht darauf beschränkt – Metallnitriden, Metallcarbiden, Metallsiliciden, Metallaluminiden, Hafnium, Zirkonium, Titan, Tantal, Aluminium, Ruthenium, Palladium, Platin, Kobalt, Nickel oder leitfähigen Metalloxiden, gebildet. In einer konkreten Ausführungsform ist die Gateelektrode aus einem keine Austrittsarbeit einstellenden Füllmaterial, das über einer eine Austrittsarbeit einstellenden Metallschicht geformt ist, gebildet. In einer Ausführungsform ist die Gateelektrode aus einem P-Typ-Material gebildet. In einer Ausführungsform ist die Gateelektrode aus einem N-Typ-Material gebildet. In einer anderen Ausführungsform ist die Gateelektrode aus einem Mid-Gap-Material gebildet. In einer derartigen konkreten Ausführungsform ist das entsprechende Kanalgebiet undotiert oder es ist nur leicht dotiert. In einer Ausführungsform sind die Seitenwandspacer 112 aus einem isolierenden dielektrischen Material, wie z. B. – jedoch nicht darauf beschränkt – Siliziumdioxid, Siliziumkarbid, Siliziumoxynitrid oder Siliziumnitrid, gebildet. Gleichermaßen kann die dielektrische Schicht 114 aus einem isolierenden dielektrischen Material, wie z. B. – jedoch nicht darauf beschränkt – Siliziumdioxid, Siliziumkarbid, Siliziumoxynitrid oder Siliziumnitrid, gebildet sein. Verfahren zum Ausbilden von Bauelementen, wie die vorstehend beschriebenen, werden ebenfalls innerhalb des Geistes und des Umfangs von Ausführungsformen der vorliegenden Erfindung betrachtet. In einem ersten Beispiel stellt 3 einen Prozessablauf 300 in einem Verfahren zum Herstellen eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung dar, das einen verengten Halbleiterkörper aufweist. Unter Bezugnahme auf Teil A des Prozessablaufs 300 wird eine dicke Finne 302 ausgebildet, ein Opfergate 304 wird strukturiert, Gatespacer 306 werden durch eine deckende Abscheidung und anschließendes Ätzen ausgebildet und Source- und Draingebiete 308 werden ausgebildet. Außerdem kann eine dielektrische Zwischenschicht 310 abgeschieden und poliert werden, um das Opfergate 304 freizulegen. Unter Bezugnahme auf Teil B des Prozessablaufs 300 wird das Opfergate 304 entfernt und die dicke Finne 302 wird geätzt, um eine ausgedünnte Finne 312 mit einer reduzierten Dicke, z. B. um einen Betrag annähernd im Bereich 1–5 nm reduziert, auszubilden. Unter Bezugnahme auf Teil C des Prozessablaufs 300 wird ein Dauergatestapel 320 über der ausgedünnten Finne 312 ausgebildet. Zum Beispiel können eine High-k-Dielektrikum-Schicht und eine Metallgateelektrode ausgebildet werden. In einer Ausführungsform stellt die ausgedünnte Finne 312 verbesserte Kurzkanaleffekte bereit, während der breitere Abschnitt der Source- und Draingebiete 308 unterhalb der Spacer 306 beim Reduzieren des externen Widerstands hilft.
  • Das Opfergate 304 wird in einer Ausführungsform aus einem Material gebildet, das sich zum Entfernen während des Gateersetzungsvorgangs eignet. In einer Ausführungsform wird Opfergate 304 aus polykristallinem Silizium, amorphem Silizium, Siliziumdioxid, Siliziumnitrid oder deren Kombination gebildet. In einer anderen Ausführungsform wird eine schützende Abdeckschicht (nicht dargestellt), wie eine Siliziumdioxid- oder Siliziumnitrid-Schicht, oberhalb des Opfergates 304 ausgebildet. In einer Ausführungsform ist eine darunter liegende Dummy-Gatedielektrikumsschicht (ebenfalls nicht dargestellt) enthalten. In einer Ausführungsform umfasst Opfergate 304 die Seitenwandspacer 306, die aus einem Material gebildet sein können, das geeignet ist, um letztendlich eine Dauergatestruktur von benachbarten leitfähigen Kontakten elektrisch zu isolieren. Zum Beispiel sind in einer Ausführungsform die Spacer 306 aus einem dielektrischen Material, wie z. B. – jedoch nicht darauf beschränkt – Siliziumdioxid, Siliziumoxynitrid oder Siliziumnitrid, oder mit Kohlenstoff dotiertem Siliziumnitrid, gebildet. In einer Ausführungsform wird Opfergate 304 mithilfe eines Trockenätz- oder Nassätzverfahrens entfernt. In einer Ausführungsform wird Opfergate 304 aus polykristallinem Silizium oder amorphem Silizium gebildet und wird mit einem Trockenätzverfahren unter Verwendung von SF6 entfernt. In einer anderen Ausführungsform wird Opfergate 304 aus polykristallinem Silizium oder amorphem Silizium gebildet und wird mit einem Nassätzverfahren unter Verwendung von wässrigem NH4OH oder Tetramethylammoniumhydroxid entfernt. In einer Ausführungsform wird Opfergate 304 aus Siliziumnitrid gebildet und wird mit einem Nassätzen unter Verwendung wässriger Phosphorsäure entfernt. Die Finne 302 kann in einem beliebigen geeigneten Verfahren, das einen Abschnitt der Finne 302 entfernt, ohne sich nachteilig auf andere, vorhandene Halbleitermerkmale auszuwirken, wie beispielsweise unter Verwendung eines Trockenätz- oder eines Nassätzverfahrens, ausgedünnt werden, um 312 zu bilden. In einer Ausführungsform wird Finne 302 unter Verwendung eines Trocken-Plasmaätzens, das NF3, HBr, SF6/Cl oder Cl2 einsetzt, ausgedünnt, um 312 zu bilden. In einer anderen Ausführungsform wird ein Nassätzverfahren verwendet.
  • In einem zweiten Beispiel stellt 4 einen Prozessablauf 400 in einem Verfahren zum Herstellen eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung dar, das einen verengten Halbleiterkörper aufweist. Unter Bezugnahme auf Teil A des Prozessablaufs 400 wird eine dünne Finne 412 ausgebildet, ein Opfergate 404 wird strukturiert und dünne Source- und Draingebiete 408 werden ausgebildet. Unter Bezugnahme auf Teil B des Prozessablaufs 400 werden Gatespacer 406 durch eine deckende Abscheidung und anschließendes Ätzen ausgebildet und dicke Source- und Draingebiete 418 werden z. B. durch epitaktisches Wachstum ausgebildet. Außerdem kann eine dielektrische Zwischenschicht 410 abgeschieden und poliert werden, um das Opfergate 404 freizulegen. Das Opfergate 404 wird danach entfernt, wie in Teil B dargestellt. Unter Bezugnahme auf Teil C des Prozessablaufs 400 wird ein Dauergatestapel 420 über der dünnen Finne 412 ausgebildet. Zum Beispiel können eine High-k-Dielektrikum-Schicht und eine Metallgateelektrode ausgebildet werden. In einer Ausführungsform stellt die dünne Finne 412 verbesserte Kurzkanaleffekte bereit, während der breitere Abschnitt der Source- und Draingebiete 408/418 unterhalb der Spacer 406 beim Reduzieren des externen Widerstands hilft. Das Ausbilden und Ersetzen des Opfergates kann, wie vorstehend in Verbindung mit Prozessablauf 300 beschrieben, durchgeführt werden. In einer Ausführungsform umfasst somit ein Verfahren zum Herstellen eines Halbleiterbauelements das Ausbilden eines Halbleiterkörpers über einem Substrat. Ein Gateelektrodenstapel wird über einem Abschnitt des Halbleiterkörpers ausgebildet, um ein Kanalgebiet im Halbleiterkörper unter dem Gateelektrodenstapel und Source- und Draingebiete im Halbleiterkörper auf jeder Seite des Gateelektrodenstapels zu definieren. Seitenwandspacer werden an den Gateelektrodenstapel angrenzend und über lediglich einem Abschnitt der Source- und Draingebiete ausgebildet Der Abschnitt der Source- und Draingebiete unter den Seitenwandspacern weist eine Höhe und eine Breite auf, die größer als eine Höhe und eine Breite des Kanalgebiets des Halbleiterkörpers sind. In einer derartigen Ausführungsform umfasst das Ausbilden des Gateelektrodenstapels das Ausbilden eines Opfergateelektrodenstapels, Entfernen des Opfergateelektrodenstapels und das Ausbilden eines Dauergateelektrodenstapels. In jener Ausführungsform umfasst das Ausbilden des Kanalgebiets das Ausdünnen eines freiliegenden Abschnitts des Halbleiterkörpers nach dem Entfernen des Opfergateelektrodenstapels und vor dem Ausbilden des Dauergateelektrodenstapels, wie z. B. in Verbindung mit Prozessablauf 300 beschrieben. In einer anderen derartigen Ausführungsform umfasst das Ausbilden der Gateelektrode das Ausbilden eines Opfergateelektrodenstapels, Entfernen des Opfergateelektrodenstapels und das Ausbilden eines Dauergateelektrodenstapels. In jener Ausführungsform umfasst das Ausbilden der Source- und Draingebiete das Aufweiten eines freiliegenden Abschnitts des Halbleiterkörpers vor dem Entfernen des Opfergateelektrodenstapels, wie z. B. in Verbindung mit Prozessablauf 400 beschrieben. 5A umfasst ein Diagramm 500A einer Treiberstromverstärkung (als % Idsat-Verstärkung) als Funktion der Siliziumkanaldicke (in um) eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung, das einen verengten Halbleiterkörper aufweist, im Vergleich zu einem Halbleiterbauelement ohne einen verengten Halbleiterkörper. 5B umfasst ein Diagramm 500B einer Treiberstromverstärkung (als % Idlin-Verstärkung) als Funktion der Siliziumkanaldicke (in μm) eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung, das einen verengten Halbleiterkörper aufweist, im Vergleich zu einem Halbleiterbauelement ohne einen verengten Halbleiterkörper. Unter Bezugnahme auf Diagramme 500A und 500B wird eine Finne, die mit der im Voraus festgelegten Siliziumdicke (Wsi) ausgebildet ist, mit einer Finne mit ausgedünnter Siliziumdicke (Wsi), wie sie während eines Gateersetzungsvorgangs festgelegt wird, wie z. B. in Verbindung mit Prozessablauf 300 beschrieben, verglichen. Die Diagramme zeigen die erwartete Treiberstromverstärkung bei dem Bauelement mit ausgedünnter Finne. In einem zweiten Aspekt werden Verfahren zum Ausbilden von Halbleiterkörpern variierender Breite bereitgestellt. Ein derartiges Verfahren kann das Ausbilden verschiedener Finnenbreiten innerhalb desselben ungehäusten Chips (Die) ermöglichen. Die Verwendung von Bauelementen mit breiteren Finnenbreiten für Hochleistungsanwendungen und von Bauelementen mit geringeren Finnenbreiten für Low-Power-Anwendungen (niedriger Bereitschaftsbetrieb-Leckstrom) kann somit auf demselben ungehäusten Chip (Die) erzielt werden. In einem ersten Beispiel stellt 6 einen Prozessablauf 600 in einem Verfahren zum Herstellen von Halbleiterbauelementen gemäß einer Ausführungsform der vorliegenden Erfindung dar, die Halbleiterkörper variierender Breite aufweisen. Unter Bezugnahme auf Teil A des Prozessablaufs 600 umfasst das Ausbilden einer Hartmaske 603A/603B über einem Substrat 602, z. B. über einem kristallinen Siliziumsubstrat, zum Ausbilden der endgültigen Finne das Abscheiden und Strukturieren einer Hartmaskenschicht. Die strukturierte Hartmaskenschicht 603A/603B umfasst Gebiete 604 zum Ausbilden der endgültigen dünnen Finnen und Gebiet 606 zum Ausbilden der endgültigen dicken Finnen. Unter Bezugnahme auf Teil B des Prozessablaufs 600 werden die Finnen, die breiter verbleiben werden (z. B. in Gebiet 606), mit Fotolackschicht 608 blockiert und die freiliegende Hartmaske 603A wird geätzt, um die Breite der Leiterbahnen zu reduzieren. Unter Bezugnahme auf Teil C des Prozessablaufs 600 wird die Fotolackschicht 608 danach abgelöst, z. B. einschließlich eines Entfernungsprozesses, und die neue Hartmaskenstruktur 603A/603B wird auf das Substrat übertragen, um die Finnen 610A und 610B auszubilden. Alternativ kann in einer Ausführungsform die zusätzliche lithographische Finnenausdünnung durchgeführt werden, nachdem die Finnen in das Substrat geätzt wurden und bevor ein Opfergate strukturiert wird. In einer Ausführungsform werden Hartmaskengebiete 603A/603B zunächst durch einen Spacerstrukturierungsvorgang ausgebildet, der verwendet werden kann, um den Pitch des zum Ausbilden der Merkmale verwendeten lithographischen Verfahrens effektiv zu verdoppeln. Prozessablauf 600 bewahrt den Pitch des Spacerstrukturierungsvorgangs. In einer Ausführungsform umfasst somit ein Verfahren zum Herstellen eines Halbleiterbauelements das Ausbilden einer Hartmaskenstruktur über einem Substrat. Die Hartmaskenstruktur umfasst ein erstes Gebiet von finnenformenden Merkmalen, von denen jedes eine erste Breite aufweist. Die Hartmaskenstruktur umfasst außerdem ein zweites Gebiet von finnenformenden Merkmalen, von denen jedes eine zweite Breite aufweist, die der ersten Breite annähernd gleich ist. Anschließend wird eine Fotolackschicht gebildet und strukturiert, um das zweite Gebiet abzudecken und das erste Gebiet freizulegen. Nachfolgend werden die finnenformenden Merkmale des ersten Gebiets geätzt, um Merkmale zum Formen von ausgedünnten Finnen auszubilden, von denen jedes eine dritte Breite aufweist, die kleiner als die zweite Breite ist. Danach wird die Fotolackschicht entfernt. Danach wird die Hartmaskenstruktur auf das Substrat übertragen, um ein erstes Gebiet von Finnen auszubilden, von denen jede die dritte Breite aufweist, und um ein zweites Gebiet von Finnen auszubilden, von denen jede die zweite Breite aufweist. Danach werden Halbleiterbauelemente aus den Finnen des ersten und des zweiten Gebiets ausgebildet. In einer derartigen Ausführungsform ist das Substrat ein einkristallines Siliziumsubstrat und das Übertragen der Hartmaskenstruktur auf das Substrat umfasst das Ausbilden von einkristallinen Siliziumfinnen. In einem zweiten Beispiel stellt 7 einen Prozessablauf 700 in einem Verfahren zum Herstellen von Halbleiterbauelementen gemäß einer Ausführungsform der vorliegenden Erfindung dar, die Halbleiterkörper variierender Breite aufweisen. Unter Bezugnahme auf Teil A des Prozessablaufs 700 umfasst das Ausbilden einer Hartmaske 703A/703B über einem Substrat 702, z. B. über einem kristallinen Siliziumsubstrat, zum Ausbilden von Finnen das Abscheiden und Strukturieren einer Hartmaskenschicht. Die strukturierte Hartmaskenschicht 703A/703B umfasst Gebiete 704 zum Ausbilden von dünnen Finnen und Gebiet 706 zum Ausbilden von dicken Finnen. Die Hartmaskenstruktur 703A/703B wird danach auf das Substrat 702 übertragen, um entsprechende Finnen auszubilden. Opfergate-Strukturierung und Source- und Drainerweiterungsbildung können anschließend durchgeführt werden. Außerdem kann eine dielektrische Zwischenschicht abgeschieden und danach poliert werden, um die Opfergates zu enthüllen. Die Opfergates werden danach entfernt. Unter Bezugnahme auf Teil B des Prozessablaufs 700 werden die Finnen 710B, die breiter verbleiben werden (z. B. in Gebiet 706), mit Fotolackschicht 708 blockiert. Ein Finnenausdünnungsätzen wird verwendet, um die Finnenbreite der Finnen 710A zu reduzieren. Unter Bezugnahme auf Teil C des Prozessablaufs 700 wird die Fotolackschicht 708 abgelöst, z. B. mit einem Entfernungsprozess, und herkömmliche Bauelementherstellungsverfahren können unter Verwendung ausgedünnter Finnen 710A und breiterer Finnen 710B durchgeführt werden. In einer Ausführungsform werden Hartmaskengebiete 703A/703B zunächst durch einen Spacerstrukturierungsvorgang ausgebildet, der verwendet werden kann, um den Pitch des zum Ausbilden der Merkmale verwendeten lithographischen Prozesses effektiv zu verdoppeln. Prozessablauf 700 bewahrt den Pitch des Spacerstrukturierungsvorgangs. In einer Ausführungsform umfasst somit ein Verfahren zum Herstellen eines Halbleiterbauelements das Ausbilden einer Hartmaskenstruktur über einem Substrat. Die Hartmaskenstruktur umfasst ein erstes Gebiet von finnenformenden Merkmalen, von denen jedes eine erste Breite aufweist. Die Hartmaskenstruktur umfasst außerdem ein zweites Gebiet von finnenformenden Merkmalen, von denen jedes eine zweite Breite aufweist, die der ersten Breite annähernd gleich ist. Danach wird die Hartmaskenstruktur auf das Substrat übertragen, um ein erstes Gebiet von Finnen auszubilden, von denen jede die erste Breite aufweist, und um ein zweites Gebiet von Finnen auszubilden, von denen jede die zweite Breite aufweist. Anschließend wird eine Fotolackschicht gebildet und strukturiert, um das zweite Gebiet von Finnen abzudecken und das erste Gebiet von Finnen freizulegen. Nachfolgend werden die Finnen des ersten Gebiets geätzt, um ausgedünnte Finnen auszubilden, von denen jede eine dritte Breite aufweist, die kleiner als die zweite Breite ist. Danach wird die Fotolackschicht entfernt. Danach werden Halbleiterbauelemente aus den Finnen des ersten und des zweiten Gebiets ausgebildet. In einer derartigen Ausführungsform ist das Substrat ein einkristallines Siliziumsubstrat und das Übertragen der Hartmaskenstruktur auf das Substrat umfasst das Ausbilden von einkristallinen Siliziumfinnen. Die hier beschriebenen Prozesse können verwendet werden, um ein oder eine Mehrzahl von Halbleiterbauelementen herzustellen. Die Halbleiterbauelemente können Transistoren oder ähnliche Geräte sein. Zum Beispiel sind in einer Ausführungsform die Halbleiterbauelemente Metall-Oxid-Halbleiter-Transistoren (MOS-Transistoren) für Logik oder Speicher, oder sind Bipolartransistoren. Außerdem weisen in einer Ausführungsform die Halbleiterbauelemente eine dreidimensionale Architektur auf, wie z. B. ein Tri-Gate-Gerät, ein Gerät mit zwei unabhängig ansteuerbaren Gates oder ein FinFET. 8 stellt eine Recheneinheit 800 gemäß einer Implementierung der Erfindung dar. Die Recheneinheit 800 nimmt eine Hauptplatine 802 auf. Die Hauptplatine 802 kann eine Anzahl von Komponenten, einschließlich – jedoch nicht drauf beschränkt – eines Prozessors 804 und mindestens eines Kommunikationschips 806, aufweisen. Der Prozessor 804 ist physisch und elektrisch mit der Hauptplatine 802 gekoppelt. In einigen Implementierungen ist der mindestens eine Kommunikationschip 806 ebenfalls physisch und elektrisch mit der Hauptplatine 802 gekoppelt. In weiteren Implementierungen stellt der Kommunikationschip 806 einen Teil des Prozessors 804 dar. Abhängig von ihren Anwendungen kann Recheneinheit 800 andere Komponenten aufweisen, die physisch und elektrisch mit der Hauptplatine 802 gekoppelt oder nicht gekoppelt sein können. Diese anderen Komponenten umfassen, sind jedoch nicht darauf beschränkt, einen flüchtigen Speicher (z. B. DRAM), einen nichtflüchtigen Speicher (z. B. ROM), einen Flash-Speicher, einen Grafikprozessor, einen Digitalsignalprozessor, einen Kryptoprozessor, einen Chipsatz, eine Antenne, eine Anzeige, eine Touchscreen-Anzeige, eine Touchscreen-Steuerung, eine Batterie, einen Audio-Codec, einen Video-Codec, einen Endverstärker, ein GPS-Gerät (globales Positionierungssystem), einen Kompass, einen Beschleunigungssensor, ein Gyroskop, einen Lautsprecher, eine Kamera und eine Massenspeichereinrichtung (z. B. Festplattenlaufwerk, CD (Compact Disk), DVD (Digital Versatile Disk) und so weiter). Der Kommunikationschips 806 ermöglicht drahtlose Kommunikation für die Übertragung von Daten an die oder von der Recheneinheit 800. Der Begriff „drahtlos” und davon abgeleitete Begriffe können verwendet sein, um Schaltungen, Bauelemente, Systeme, Verfahren, Techniken, Kommunikationskanäle usw. zu beschreiben, die Daten unter Verwendung von modulierter elektromagnetischer Strahlung durch ein nicht festes Medium kommunizieren können. Der Begriff bedeutet nicht, dass die assoziierten Geräte keine Drähte aufweisen, auch wenn sie in machen Ausführungsformen keine aufweisen. Der Kommunikationschip 806 kann eine beliebige Anzahl von drahtlosen Standards und Protokollen implementieren, einschließlich – jedoch nicht darauf beschränkt – WiFi (IEEE 802.11-Familie), WiMAX (IEEE 802.16-Familie), IEEE 802.20, LTE (Long Term Evolution), Ev-D0, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, deren Ableitungen sowie aller anderen drahtlosen Protokolle, die als 3G, 4G, 5G oder höher designiert sind. Die Recheneinheit 800 kann eine Mehrzahl von Kommunikationschips 806 aufweisen. Zum Beispiel kann ein erster Kommunikationschip 806 für drahtlose Kommunikation kürzerer Reichweite, wie Wi-Fi und Bluetooth, bestimmt sein und ein zweiter Kommunikationschip 806 kann für drahtlose Kommunikation längerer Reichweite, wie GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und andere, bestimmt sein. Der Prozessor 804 der Recheneinheit 800 umfasst einen ungehäusten IC-Chip, der im Gehäuse des Prozessors 804 verpackt ist. In einigen Implementierungen der Erfindung umfasst der ungehäuste IC-Chip des Prozessors ein oder mehrere Geräte, wie z. B. gemäß Implementierungen der Erfindung gebaute MOSFET-Transistoren. Der Begriff „Prozessor” kann sich auf ein beliebiges Gerät oder einen Abschnitt eines Geräts beziehen, das oder der elektronische Daten aus Registern und/oder Speichern verarbeitet, um jene elektronische Daten in andere elektronische Daten zu verwandeln, die in Registern und/oder Speichern gespeichert werden können. Der Kommunikationschip 806 umfasst außerdem einen ungehäusten IC-Chip, der im Gehäuse des Kommunikationschips 806 verpackt ist. Gemäß einer anderen Implementierung der Erfindung umfasst der ungehäuste IC-Chip des Kommunikationschips ein oder mehrere Geräte, wie z. B. gemäß Implementierungen der Erfindung gebaute MOSFET-Transistoren. In weiteren Implementierungen kann eine andere innerhalb der Recheneinheit 800 untergebrachte Komponente einen ungehäusten IC-Chip aufweisen, der ein oder mehrere Geräte, wie z. B. gemäß Implementierungen der Erfindung gebaute MOSFET-Transistoren, umfasst. In verschiedenen Implementierungen kann die Recheneinheit 800 ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein Personal Digital Assistant (PDA), ein Ultra-Mobile PC, ein Mobiltelefon, ein Schreibtischcomputer, ein Server, ein Drucker, ein Scanner, ein Bildschirm, eine Set-Top-Box, eine Entertainment-Steuereinheit, eine Digitalkamera, ein tragbarer Musikspieler oder ein digitaler Videorekorder sein. In weiteren Implementierungen kann die Recheneinheit 800 ein beliebiges anderes elektronisches Gerät sein, das Daten verarbeitet.
  • Halbleiterbauelemente, die verengte Halbleiterkörper aufweisen, und Verfahren zum Ausbilden von Halbleiterkörpern variierender Breite wurden somit offenbart. In einer Ausführungsform weist ein Halbleiterbauelement einen auf einem Substrat angeordneten Halbleiterkörper auf. Ein Gateelektrodenstapel ist über einem Abschnitt des Halbleiterkörpers angeordnet, um ein Kanalgebiet in dem Halbleiterkörper unter dem Gateelektrodenstapel zu definieren. Source- und Draingebiete sind im Halbleiterkörper auf jeder Seite des Gateelektrodenstapels definiert. Seitenwandspacer sind an den Gateelektrodenstapel angrenzend und über lediglich einem Abschnitt der Source- und Draingebiete angeordnet. Der Abschnitt der Source- und Draingebiete unter den Seitenwandspacern weist eine Höhe und eine Breite auf, die größer als eine Höhe und eine Breite des Kanalgebiets des Halbleiterkörpers sind. In einer Ausführungsform ist das Halbleiterbauelement auf demselben Substrat angeordnet wie ein zweites Halbleiterbauelement mit einem Kanalgebiet und die schmalste Breite des Kanalgebiets des zweiten Halbleiterbauelements ist größer als die schmalste Breite des Kanalgebiets des Halbleiterbauelements.

Claims (22)

  1. Halbleiterbauelement, umfassend: einen über einem Substrat angeordneten Halbleiterkörper, einen Gateelektrodenstapel, der über einem Abschnitt des Halbleiterkörpers angeordnet ist, um ein Kanalgebiet im Halbleiterkörper unter dem Gateelektrodenstapel und Source- und Draingebiete im Halbleiterkörper auf jeder Seite des Gateelektrodenstapels zu definieren, und an Gateelektrodenstapel angrenzend und über lediglich einem Abschnitt der Source- und Draingebiete angeordnete Seitenwandspacer, wobei der Abschnitt der Source- und Draingebiete unter den Seitenwandspacer eine Höhe und eine Breite aufweist, sie größer als eine Höhe und eine Breite des Kanalgebiets des Halbleiterkörpers sind.
  2. Halbleiterbauelement nach Anspruch 1, wobei ein nicht unterhalb der Seitenwandspacer befindlicher Abschnitt der Source- und Draingebiete eine Höhe und eine Breite aufweist, die größer als die Höhe und die Breite des Abschnitts der Source- und Draingebiete unterhalb der Seitenwandspacer sind.
  3. Halbleiterbauelement nach Anspruch 1, wobei ein nicht unterhalb der Seitenwandspacer befindlicher Abschnitt der Source- und Draingebiete eine Höhe und eine Breite aufweist, die der Höhe und der Breite des Abschnitts der Source- und Draingebiete unterhalb der Seitenwandspacer annähernd gleich sind.
  4. Halbleiterbauelement nach Anspruch 1, wobei mindestens ein Abschnitt der Source- und Draingebiete ein eingebetteter Abschnitt der Source- und Draingebiete ist.
  5. Halbleiterbauelement nach Anspruch 4, wobei der eingebettete Abschnitt der Source- und Draingebiete ein unterschiedliches Halbleitermaterial als das Kanalgebiet umfasst.
  6. Halbleiterbauelement nach Anspruch 1, wobei das Substrat ein kristallines Substrat ist und der Halbleiterkörper mit dem kristallinen Substrat auf eine kontinuierliche Weise verläuft
  7. Halbleiterbauelement nach Anspruch 1, wobei eine dielektrische Schicht zwischen dem Halbleiterkörper und dem Substrat angeordnet ist und der Halbleiterkörper nicht auf eine kontinuierliche Weise mit dem Substrat verläuft.
  8. Halbleiterbauelement nach Anspruch 1, wobei das Kanalgebiet eine Höhe ungefähr im Bereich 30–50 nm und eine Breite ungefähr im Bereich 10–30 nm aufweist, die Höhe des Kanalgebiets ungefähr 1–2 nm weniger beträgt als die Höhe des Abschnitts der Source- und Draingebiete unterhalb der Seitenwandspacer und die Breite des Kanalgebiets ungefähr 2–4 nm weniger beträgt als die Breite des Abschnitts der Source- und Draingebiete unterhalb der Seitenwandspacer.
  9. Halbleiterbauelement nach Anspruch 1, wobei die Höhe des Abschnitts der Source- und Draingebiete unterhalb der Seitenwandspacer ungefähr 1–7% größer ist als die Höhe des Kanalgebiets und die Breite des Abschnitts der Source- und Draingebiete unterhalb der Seitenwandspacer ungefähr 6–40% größer ist als die Breite des Kanalgebiets.
  10. Halbleiterbauelement nach Anspruch 1, wobei das Kanalgebiet mit dem Abschnitt der Source- und Draingebiete unterhalb der Seitenwandspacer durch ein Stufenmerkmal gekoppelt ist.
  11. Halbleiterbauelement nach Anspruch 1, wobei das Kanalgebiet mit dem Abschnitt der Source- und Draingebiete unterhalb der Seitenwandspacer durch ein abgestuftes Merkmal gekoppelt ist.
  12. Bauelement nach Anspruch 11, wobei das abgestufte Merkmal eine Facette umfasst.
  13. Halbleiterbauelement nach Anspruch 11, wobei das abgestufte Merkmal eine abgerundete Ecke umfasst.
  14. Halbleiterbauelement nach Anspruch 11, wobei das abgestufte Merkmal die Überlappkapazität und den Ausbreitwiderstand während des Betriebs des Halbleiterbauelements reduziert.
  15. Halbleiterbauelement nach Anspruch 1, wobei das Halbleiterbauelement über demselben Substrat angeordnet ist wie ein zweites Halbleiterbauelement mit einem Kanalgebiet und wobei die schmalste Breite des Kanalgebiets des zweiten Halbleiterbauelements größer ist als die schmalste Breite des Kanalgebiets des Halbleiterbauelements.
  16. Verfahren zum Herstellen eines Halbleiterbauelements, wobei das Verfahren umfasst: Ausbilden eines Halbleiterkörpers über einem Substrat, Ausbilden eines Gateelektrodenstapels über einem Abschnitt des Halbleiterkörpers, um ein Kanalgebiet im Halbleiterkörper unter dem Gateelektrodenstapel und Source- und Draingebiete im Halbleiterkörper auf jeder Seite des Gateelektrodenstapels zu definieren, und Ausbilden von an Gateelektrodenstapel angrenzenden und über lediglich einem Abschnitt der Source- und Draingebiete angeordneten Seitenwandspacern, wobei der Abschnitt der Source- und Draingebiete unter den Seitenwandspacern eine Höhe und eine Breite aufweist, die größer als eine Höhe und eine Breite des Kanalgebiets des Halbleiterkörpers sind.
  17. Verfahren nach Anspruch 16, wobei das Ausbilden des Gateelektrodenstapels das Ausbilden eines Opfergateelektrodenstapels, Entfernen des Opfergateelektrodenstapels und Ausbilden eines Dauergateelektrodenstapels umfasst und wobei das Ausbilden des Kanalgebiets das Ausdünnen eines freiliegenden Abschnitts des Halbleiterkörpers nach dem Entfernen des Opfergateelektrodenstapels und vor dem Ausbilden des Dauergateelektrodenstapels umfasst.
  18. Verfahren nach Anspruch 16, wobei das Ausbilden des Gateelektrodenstapels das Ausbilden eines Opfergateelektrodenstapels, Entfernen des Opfergateelektrodenstapels und das Ausbilden eines Dauergateelektrodenstapels umfasst und wobei das Ausbilden der Source- und Draingebiete das Aufweiten eines freiliegenden Abschnitts des Halbleiterkörpers vor dem Entfernen des Opfergateelektrodenstapels umfasst.
  19. Verfahren zum Herstellen eines Halbleiterbauelements, wobei das Verfahren umfasst: Ausbilden einer Hartmaskenstruktur über einem Substrat, wobei die Hartmaskenstruktur ein erstes Gebiet von finnenformenden Merkmalen umfasst, von denen jedes eine erste Breite aufweist, und wobei die Hartmaskenstruktur außerdem ein zweites Gebiet von finnenformenden Merkmalen umfasst, von denen jedes eine zweite Breite aufweist, die der ersten Breite ungefähr gleich ist, und anschließendes Ausbilden und Strukturieren einer Fotolackschicht, um das zweite Gebiet abzudecken und das erste Gebiet freizulegen, und anschließendes Ätzen der finnenformenden Merkmale des ersten Gebiets, um Merkmale, die eine ausgedünnte Finne formen, auszubilden, von denen jedes eine dritte Breite aufweist, die kleiner als die zweite Breite ist, und anschließendes Entfernen der Fotolackschicht, und anschließendes Übertragen der Hartmaskenstruktur auf das Substrat, um ein erstes Gebiet von Finnen auszubilden, von denen jede die dritte Breite aufweist, und um ein zweites Gebiet von Finnen auszubilden, von denen jede die zweite Breite aufweist, und anschließendes Ausbilden von Halbleiterbauelementen aus den Finnen des ersten und des zweiten Gebiets.
  20. Verfahren nach Anspruch 19, wobei das Substrat ein einkristallines Siliziumsubstrat ist und wobei das Übertragen der Hartmaskenstruktur auf das Substrat das Ausbilden von einkristallinen Siliziumfinnen umfasst.
  21. Verfahren zum Herstellen eines Halbleiterbauelements, wobei das Verfahren umfasst: Ausbilden einer Hartmaskenstruktur über einem Substrat, wobei die Hartmaskenstruktur ein erstes Gebiet von finnenformenden Merkmalen umfasst, von denen jedes eine erste Breite aufweist, und wobei die Hartmaskenstruktur außerdem ein zweites Gebiet von finnenformenden Merkmalen umfasst, von denen jedes eine zweite Breite aufweist, die der ersten Breite ungefähr gleich ist, und anschließendes Übertragen der Hartmaskenstruktur auf das Substrat, um ein erstes Gebiet von Finnen auszubilden, von denen jede die erste Breite aufweist, und um ein zweites Gebiet von Finnen auszubilden, von denen jede die zweite Breite aufweist, und anschließendes Ausbilden und Strukturieren einer Fotolackschicht, um das zweite Gebiet von Finnen abzudecken und das erste Gebiet von Finnen freizulegen, und anschließendes Ätzen der Finnen des ersten Gebiets, um ausgedünnte Finnen auszubilden, von denen jede eine dritte Breite aufweist, die kleiner als die zweite Breite ist, und anschließendes Entfernen der Fotolackschicht, und anschließendes Ausbilden von Halbleiterbauelementen aus den Finnen des ersten und des zweiten Gebiets.
  22. Verfahren nach Anspruch 21, wobei das Substrat ein einkristallines Siliziumsubstrat ist und wobei das Übertragen der Hartmaskenstruktur auf das Substrat das Ausbilden von einkristallinen Siliziumfinnen umfasst.
DE112011105996.5T 2011-12-22 2011-12-22 Halbleiterbauelement mit einem verengten Halbleiterkörper Active DE112011105996B4 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2011/066991 WO2013095550A1 (en) 2011-12-22 2011-12-22 Semiconductor device having a necked semiconductor body and method of forming semiconductor bodies of varying width

Publications (2)

Publication Number Publication Date
DE112011105996T5 true DE112011105996T5 (de) 2014-09-04
DE112011105996B4 DE112011105996B4 (de) 2023-11-16

Family

ID=48669191

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112011105996.5T Active DE112011105996B4 (de) 2011-12-22 2011-12-22 Halbleiterbauelement mit einem verengten Halbleiterkörper

Country Status (5)

Country Link
US (7) US8941214B2 (de)
CN (5) CN113540080A (de)
DE (1) DE112011105996B4 (de)
TW (7) TWI834335B (de)
WO (1) WO2013095550A1 (de)

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113540080A (zh) * 2011-12-22 2021-10-22 英特尔公司 具有颈状半导体主体的半导体器件以及形成不同宽度的半导体主体的方法
CN105612618B (zh) * 2013-09-27 2019-07-23 英特尔公司 用于嵌入式动态随机存取存储器(eDRAM)的低泄漏非平面存取晶体管
CN104576382B (zh) * 2013-10-14 2017-09-12 中国科学院微电子研究所 一种非对称FinFET结构及其制造方法
CN104576385A (zh) * 2013-10-14 2015-04-29 中国科学院微电子研究所 一种FinFET结构及其制造方法
EP3087590A4 (de) * 2013-12-23 2017-11-22 Intel Corporation Vorformung von si-rippenelementen vor der plattierung für transistorkanalanwendungen
CN110610866B (zh) * 2013-12-27 2023-05-30 英特尔公司 扩散的尖端延伸晶体管
US9431523B2 (en) * 2014-01-16 2016-08-30 Globalfoundries Inc. Local thinning of semiconductor fins
KR20160134655A (ko) * 2014-03-24 2016-11-23 인텔 코포레이션 단일 다이 상에 다수의 트랜지스터 핀 치수들을 얻기 위한 기술들
WO2015147784A1 (en) * 2014-03-24 2015-10-01 Intel Corporation Fin sculpting and cladding during replacement gate process for transistor channel applications
US9570514B2 (en) * 2014-06-06 2017-02-14 Kabushiki Kaisha Toshiba Semiconductor device
US20160027775A1 (en) * 2014-07-25 2016-01-28 Globalfoundries Inc. Dual-width fin structure for finfets devices
US9496259B2 (en) 2015-04-14 2016-11-15 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET semiconductor device having fins with stronger structural strength
US9418897B1 (en) * 2015-06-15 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap around silicide for FinFETs
US9627378B2 (en) * 2015-06-30 2017-04-18 International Business Machines Corporation Methods of forming FINFETs with locally thinned channels from fins having in-situ doped epitaxial cladding
US9728624B2 (en) * 2015-10-28 2017-08-08 International Business Machines Corporation Semiconductor testing devices
US9941377B2 (en) * 2015-12-29 2018-04-10 Qualcomm Incorporated Semiconductor devices with wider field gates for reduced gate resistance
KR102413610B1 (ko) 2016-03-02 2022-06-24 삼성전자주식회사 레이아웃 디자인 시스템, 이를 이용한 반도체 장치 및 그 제조 방법
US11018254B2 (en) * 2016-03-31 2021-05-25 International Business Machines Corporation Fabrication of vertical fin transistor with multiple threshold voltages
CN107706111B (zh) 2016-08-09 2020-07-10 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
US9837406B1 (en) 2016-09-02 2017-12-05 International Business Machines Corporation III-V FINFET devices having multiple threshold voltages
CN111370466A (zh) 2016-11-21 2020-07-03 华为技术有限公司 一种场效应晶体管及其制作方法
US10388763B2 (en) * 2016-12-15 2019-08-20 Taiwan Semiconductor Manufacturing Co., Ltd. Manufacturing of semiconductor fin structure and manufacturing method of semiconductor device
DE102017127354A1 (de) * 2016-12-15 2018-06-21 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiter-bauelement und herstellungsverfahren dafür
US10707331B2 (en) * 2017-04-28 2020-07-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device with a reduced width
CN109560045B (zh) * 2017-09-25 2021-04-02 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
DE112017007838T5 (de) * 2017-09-28 2020-05-07 Intel Corporation Transistoren mit kanal- und unterkanalregionen mit unterschiedlichen zusammensetzungen und abmessungen
WO2019108237A1 (en) * 2017-11-30 2019-06-06 Intel Corporation Fin patterning for advanced integrated circuit structure fabrication
WO2019135766A1 (en) * 2018-01-08 2019-07-11 Intel Corporation Stacked transistor architecture having diverse fin geometry
US10461078B2 (en) * 2018-02-26 2019-10-29 Taiwan Semiconductor Manufacturing Co., Ltd. Creating devices with multiple threshold voltage by cut-metal-gate process
CN108470766A (zh) * 2018-03-14 2018-08-31 上海华力集成电路制造有限公司 全包覆栅极晶体管及其制造方法
CN108470769A (zh) * 2018-03-14 2018-08-31 上海华力集成电路制造有限公司 鳍式晶体管及其制造方法
US11404423B2 (en) 2018-04-19 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd Fin-based strap cell structure for improving memory performance
US10957786B2 (en) * 2018-10-18 2021-03-23 Samsung Electronics Co., Ltd. FinFET with reduced extension resistance and methods of manufacturing the same
US10930768B2 (en) * 2018-10-18 2021-02-23 Samsung Electronics Co., Ltd. Low current leakage finFET and methods of making the same
DE102019111297B4 (de) * 2018-11-30 2023-01-26 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiter-Bauelement und Verfahren
US11362199B2 (en) 2018-11-30 2022-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11728335B2 (en) * 2019-01-25 2023-08-15 Intel Corporation Buried channel structure integrated with non-planar structures
CN112117237A (zh) * 2019-06-21 2020-12-22 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110571265A (zh) * 2019-07-30 2019-12-13 西安电子科技大学 一种基于GaN的鳍式场效应晶体管器件及其制造方法
CN113540213B (zh) * 2020-04-17 2023-07-14 长鑫存储技术有限公司 有源区、有源区阵列及其形成方法

Family Cites Families (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19961528C1 (de) * 1999-12-20 2001-06-13 Siemens Ag Verfahren zur Überwachung des radialen Spalts zwischen dem Rotor und dem Stator eines elektrischen Generators und Vorrichtung zur Durchführung des Verfahrens
JP3476410B2 (ja) * 2000-03-01 2003-12-10 Ｎｅｃエレクトロニクス株式会社 露光用マスクの製造方法
US6413802B1 (en) * 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
US6800905B2 (en) * 2001-12-14 2004-10-05 International Business Machines Corporation Implanted asymmetric doped polysilicon gate FinFET
US6583469B1 (en) * 2002-01-28 2003-06-24 International Business Machines Corporation Self-aligned dog-bone structure for FinFET applications and methods to fabricate the same
US6642090B1 (en) * 2002-06-03 2003-11-04 International Business Machines Corporation Fin FET devices from bulk semiconductor and method for forming
CN1218400C (zh) 2002-06-14 2005-09-07 台湾积体电路制造股份有限公司 具有颈状信道的场效晶体管及其制造方法
US7358121B2 (en) * 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
US8222680B2 (en) * 2002-10-22 2012-07-17 Advanced Micro Devices, Inc. Double and triple gate MOSFET devices and methods for making same
US6857478B1 (en) 2003-01-29 2005-02-22 Junata E. Weber Packaged residential fire sprinkler system
US7456476B2 (en) * 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US6897098B2 (en) 2003-07-28 2005-05-24 Intel Corporation Method of fabricating an ultra-narrow channel semiconductor device
US7095065B2 (en) * 2003-08-05 2006-08-22 Advanced Micro Devices, Inc. Varying carrier mobility in semiconductor devices to achieve overall design goals
US6927104B2 (en) * 2003-09-15 2005-08-09 Chartered Semiconductor Manufacturing Ltd. Method of forming double-gated silicon-on-insulator (SOI) transistors with corner rounding
US7015534B2 (en) * 2003-10-14 2006-03-21 Texas Instruments Incorporated Encapsulated MOS transistor gate structures and methods for making the same
US7029958B2 (en) 2003-11-04 2006-04-18 Advanced Micro Devices, Inc. Self aligned damascene gate
KR100521384B1 (ko) * 2003-11-17 2005-10-12 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR100539008B1 (ko) * 2003-12-30 2005-12-27 동부아남반도체 주식회사 핀 트랜지스터 제조 방법
US7005700B2 (en) * 2004-01-06 2006-02-28 Jong Ho Lee Double-gate flash memory device
US7385247B2 (en) * 2004-01-17 2008-06-10 Samsung Electronics Co., Ltd. At least penta-sided-channel type of FinFET transistor
US7180134B2 (en) * 2004-01-30 2007-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and structures for planar and multiple-gate transistors formed on SOI
KR100598099B1 (ko) 2004-02-24 2006-07-07 삼성전자주식회사 다마신 게이트를 갖는 수직 채널 핀 전계효과 트랜지스터 및 그 제조방법
US7300837B2 (en) * 2004-04-30 2007-11-27 Taiwan Semiconductor Manufacturing Co., Ltd FinFET transistor device on SOI and method of fabrication
US7122412B2 (en) * 2004-04-30 2006-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a necked FINFET device
US7157350B2 (en) 2004-05-17 2007-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming SOI-like structure in a bulk semiconductor substrate using self-organized atomic migration
KR100532564B1 (ko) * 2004-05-25 2005-12-01 한국전자통신연구원 다중 게이트 모스 트랜지스터 및 그 제조 방법
US7452778B2 (en) * 2004-06-10 2008-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor nano-wire devices and methods of fabrication
US6949768B1 (en) * 2004-10-18 2005-09-27 International Business Machines Corporation Planar substrate devices integrated with finfets and method of manufacture
US20060086977A1 (en) * 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
TWI281257B (en) * 2005-03-30 2007-05-11 Taiwan Semiconductor Mfg Quasi-planar and FinFET-like transistors on bulk silicon
US7696537B2 (en) * 2005-04-18 2010-04-13 Toshiba America Electronic Components, Inc. Step-embedded SiGe structure for PFET mobility enhancement
KR100680291B1 (ko) * 2005-04-22 2007-02-07 한국과학기술원 Ｈ자형 이중 게이트 구조를 갖는 다중비트 비휘발성 메모리소자와 이의 제조 방법 및 다중비트 동작을 위한 동작방법
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7384838B2 (en) * 2005-09-13 2008-06-10 International Business Machines Corporation Semiconductor FinFET structures with encapsulated gate electrodes and methods for forming such semiconductor FinFET structures
US7479421B2 (en) * 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US20070152266A1 (en) 2005-12-29 2007-07-05 Intel Corporation Method and structure for reducing the external resistance of a three-dimensional transistor through use of epitaxial layers
US8354311B2 (en) * 2006-04-04 2013-01-15 Micron Technology, Inc. Method for forming nanofin transistors
US7753074B2 (en) * 2006-07-28 2010-07-13 Masco Corporation Of Indiana Mixing valve
US7456471B2 (en) * 2006-09-15 2008-11-25 International Business Machines Corporation Field effect transistor with raised source/drain fin straps
US7646046B2 (en) 2006-11-14 2010-01-12 Infineon Technologies Ag Field effect transistor with a fin structure
US8518767B2 (en) * 2007-02-28 2013-08-27 International Business Machines Corporation FinFET with reduced gate to fin overlay sensitivity
US7612405B2 (en) * 2007-03-06 2009-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Fabrication of FinFETs with multiple fin heights
US7667271B2 (en) * 2007-04-27 2010-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors
US7560785B2 (en) * 2007-04-27 2009-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having multiple fin heights
US7923337B2 (en) * 2007-06-20 2011-04-12 International Business Machines Corporation Fin field effect transistor devices with self-aligned source and drain regions
US9484435B2 (en) 2007-12-19 2016-11-01 Texas Instruments Incorporated MOS transistor with varying channel width
US8022487B2 (en) * 2008-04-29 2011-09-20 Intel Corporation Increasing body dopant uniformity in multi-gate transistor devices
US8716786B2 (en) * 2008-06-17 2014-05-06 Infineon Technologies Ag Semiconductor device having different fin widths
US20110272763A1 (en) * 2009-02-12 2011-11-10 Yuichiro Sasaki Semiconductor device and method for fabricating the same
US8264021B2 (en) * 2009-10-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Finfets and methods for forming the same
US8202780B2 (en) 2009-07-31 2012-06-19 International Business Machines Corporation Method for manufacturing a FinFET device comprising a mask to define a gate perimeter and another mask to define fin regions
US8313999B2 (en) * 2009-12-23 2012-11-20 Intel Corporation Multi-gate semiconductor device with self-aligned epitaxial source and drain
US8354719B2 (en) * 2010-02-18 2013-01-15 GlobalFoundries, Inc. Finned semiconductor device with oxygen diffusion barrier regions, and related fabrication methods
DE102010029527B4 (de) 2010-05-31 2012-04-05 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Herstellung eines selbstjustierenden Transistors mit Mehrfachgate auf einem Vollsubstrat
TWI433241B (zh) * 2010-06-24 2014-04-01 Inotera Memories Inc 具有浮置體之鰭式場效電晶體的製造方法
CN113540080A (zh) * 2011-12-22 2021-10-22 英特尔公司 具有颈状半导体主体的半导体器件以及形成不同宽度的半导体主体的方法
US9465674B2 (en) * 2012-03-30 2016-10-11 Intel Corporation Direct memory (DMA) based access to a device on a remote machine using stub driver and by synchronizing the DMA buffer
KR101909204B1 (ko) * 2012-06-25 2018-10-17 삼성전자 주식회사 내장된 스트레인-유도 패턴을 갖는 반도체 소자 및 그 형성 방법
US8765533B2 (en) * 2012-12-04 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) channel profile engineering method and associated device

Also Published As

Publication number Publication date
CN104137265A (zh) 2014-11-05
CN113540080A (zh) 2021-10-22
CN107039281B (zh) 2021-06-18
US20130313610A1 (en) 2013-11-28
US20200235241A1 (en) 2020-07-23
TWI565077B (zh) 2017-01-01
TW201717401A (zh) 2017-05-16
TW201826543A (zh) 2018-07-16
TWI724633B (zh) 2021-04-11
US8941214B2 (en) 2015-01-27
TW201342603A (zh) 2013-10-16
US10319843B2 (en) 2019-06-11
TWI506786B (zh) 2015-11-01
TW201543691A (zh) 2015-11-16
US20230013575A1 (en) 2023-01-19
US10651310B2 (en) 2020-05-12
DE112011105996B4 (de) 2023-11-16
CN107742640A (zh) 2018-02-27
TWI834335B (zh) 2024-03-01
US12015087B2 (en) 2024-06-18
US20190319121A1 (en) 2019-10-17
TWI680584B (zh) 2019-12-21
CN113345952A (zh) 2021-09-03
US20150147863A1 (en) 2015-05-28
WO2013095550A1 (en) 2013-06-27
TWI610445B (zh) 2018-01-01
US11784257B2 (en) 2023-10-10
US20170012132A1 (en) 2017-01-12
TW202308171A (zh) 2023-02-16
CN104137265B (zh) 2017-11-17
US9711410B2 (en) 2017-07-18
US20220005953A1 (en) 2022-01-06
CN107039281A (zh) 2017-08-11
TW202013745A (zh) 2020-04-01
TWI802868B (zh) 2023-05-21
US11164975B2 (en) 2021-11-02
TW202139471A (zh) 2021-10-16

Similar Documents

Publication Publication Date Title
DE112011105996B4 (de) Halbleiterbauelement mit einem verengten Halbleiterkörper
DE112011106033B4 (de) Halbleiterbauelemente mit einer aktiven Germaniumschicht mit darunterliegender Diffusionssperrschicht
DE102020103710A1 (de) Rückseitenkontakte für Halbleitervorrichtungen
DE112011106052B4 (de) Integration von dielektrischen Multigate-Transistoren in einen Tri-Gate-Prozess (FINFET)
DE102014222562B4 (de) Verfahren zum bilden von austauschgatestrukturen und von fins auf finfet-vorrichtungen und die resultierenden vorrichtungen
DE112011106031B4 (de) Einaxial gespannte Nanodrahtstrukturen
DE112011105979B4 (de) Halbleiterbauelement mit isolierten Halbleiterkörperteilen und Herstellungsverfahren
DE112011106049B4 (de) Halbleiterbauelement und verfahren zur herstellung desselben
DE102019121697A1 (de) Integrierte Gate-Rundum-Schaltungsstrukturen mit asymmetrischen Source- und Drain-Kontaktstrukturen
DE112016007034T5 (de) Trigate- und finfet-bauelemente mit selbstausgerichtetem gate-rand
DE112016007503T5 (de) Integrierte-Schaltung-Bauelement mit Rückseiten-Zwischenverbindung zu tiefem Source/Drain-Halbleiter
DE112013005622T5 (de) Halbleiterbauelemente mit Germanium-reichen aktiven Schichten & dotierten Übergangsschichten
DE112013007003T5 (de) Nicht planare Halbleitervorrichtung mit dotierter Unterrippenregion und Verfahren zu deren Herstellung
DE112016007299T5 (de) Rückseiten-source/drain-austausch für halbleiterbauelemente mit metallisierung auf beiden seiten
DE112011105973T5 (de) Halbleitervorrichtung mit metallischen Quellen- und Senkenregionen
DE112015006966T5 (de) Herstellung von multikanal-nanodrahtvorrichtungen mit selbstausrichtenden internen abstandhaltern und soi finfets unter verwendung einer selektiven siliziumnitridkappe
DE112011105925B4 (de) Mikroelektronischer Transistor und Verfahren zum Herstellen desselben
DE112013006642T5 (de) Leckageverringerungsstrukturen für Nanodraht-Transistoren
DE202013012863U1 (de) Halbleitervorrichtungen, umfassend einen Stressor in einer Aussparung
DE112014000536T5 (de) Tiefe Gate-Rundherum-Halbleitervorrichtung mit aktiver Germanium- oder Gruppe-III-V-Schicht
DE112013007051T5 (de) CMOS-kompatible Polyzid-Sicherungsstruktur und Verfahren zum Herstellen selbiger
DE102019108021A1 (de) Wrap-Around-Kontaktstrukturen für Halbleiterfinnen
DE112015006962T5 (de) Hybride tri-gate- und nanodraht-cmos-vorrichtungsarchitektur
DE102020103517A1 (de) Gate-All-Around-Strukturen für integrierte Schaltungen mit Source- oder Drain-Strukturen mit epitaktischen Noppen
DE112013007037T5 (de) Nicht planares Halbleiterbauelement mit selbst ausgerichtetem Steg mit oberer Sperrschicht

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0029780000

Ipc: H01L0029510000

R016 Response to examination communication
R130 Divisional application to

Ref document number: 112011106199

Country of ref document: DE

Ref document number: 112011106180

Country of ref document: DE

Ref document number: 112011106181

Country of ref document: DE

R016 Response to examination communication
R130 Divisional application to

Ref document number: 112011106180

Country of ref document: DE

Ref document number: 112011106181

Country of ref document: DE

Ref document number: 112011106199

Country of ref document: DE

R018 Grant decision by examination section/examining division