DE102017127354A1 - Halbleiter-bauelement und herstellungsverfahren dafür - Google Patents

Halbleiter-bauelement und herstellungsverfahren dafür Download PDF

Info

Publication number
DE102017127354A1
DE102017127354A1 DE102017127354.9A DE102017127354A DE102017127354A1 DE 102017127354 A1 DE102017127354 A1 DE 102017127354A1 DE 102017127354 A DE102017127354 A DE 102017127354A DE 102017127354 A1 DE102017127354 A1 DE 102017127354A1
Authority
DE
Germany
Prior art keywords
fin structure
substrate
width
fin
narrowed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102017127354.9A
Other languages
English (en)
Inventor
Chia-Wei Chang
Hsu Chiung Wen
Yu-Ting WENG
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US15/725,710 external-priority patent/US10388763B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102017127354A1 publication Critical patent/DE102017127354A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H01L21/30655—Plasma etching; Reactive-ion etching comprising alternated and repeated etching and passivation steps, e.g. Bosch process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3085—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H01L29/7854—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection with rounded corners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

Ein Halbleiter-Bauelement weist Folgendes auf: ein Substrat; eine Finnenstruktur, die aus dem Substrat herausragt; eine Gate-Isolierschicht, die einen Kanalbereich bedeckt, der aus der Finnenstruktur besteht; eine Gate-Elektrodenschicht, die die Gate-Isolierschicht bedeckt; und Trennschichten, die auf gegenüberliegenden Seiten der Finnenstruktur angeordnet sind. Die Finnenstruktur weist einen unteren Teil, einen verengten Teil und einen oberen Teil auf, die der Reihe nach auf dem Substrat angeordnet sind. Eine Breite des verengten Teils ist kleiner als eine Breite des unteren Teils und als eine Breite eines Teils des oberen Teils.

Description

  • Prioritätsanspruch und Querverweis
  • Diese Anmeldung beansprucht die Priorität der am 15. Dezember 2016 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen 62/434.819 und dem Titel „Semiconductor Device Including Fin Having Neck Portion and Manufacturing Method Thereof“ („Halbleiter-Bauelement mit Finne mit verengtem Teil und Herstellungsverfahren dafür“), die durch Bezugnahme aufgenommen ist.
  • Gebiet der Erfindunsg
  • Ausführungsformen der vorliegenden Erfindung betreffen eine Halbleiterfinne, ein Halbleiter-Bauelement und ein Verfahren zu deren Herstellung.
  • Hintergrund der Erfindung
  • Bei einem Finnen-Feldeffekttransistor (FinFET) sollte ein Stromverlust in einem Bereich unter einem Kanalbereich des FinFET in einem unteren Teil einer Finnenstruktur vermieden oder niedrig gehalten werden.
  • Um den Stromverlust zu verringern, kann ein Silizium-auf-Isolator(SOI)-Substrat, das viel teurer als ein herkömmliches Siliziumsubstrat ist, zum Einsatz kommen, sodass eine vergrabene Oxidschicht des SOI-Substrats zum Trennen der Source- und Drain-Bereiche verwendet werden kann.
  • Alternativ kann ein Durchgreifstopper oder eine Oxidschicht unter dem Kanalbereich vergraben werden, um dessen spezifischen Widerstand zu erhöhen und dadurch den Stromverlust zu senken. Die Herstellung eines Durchgreifstoppers unter dem Kanalbereich und die Herstellung einer Oxidschicht unter dem Kanalbereich sind jedoch kompliziert und schwer zu steuern.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • 1 zeigt eine dreidimensionale schematische Darstellung eines Finnen-Feldeffekttransistors (FinFET) gemäß Ausführungsformen der vorliegenden Erfindung.
    • 2 ist eine schematische Schnittansicht des in 1 gezeigten FinFET entlang der Ebene II - II‘ von 1.
    • 3 ist eine schematische Schnittansicht des in 1 gezeigten FinFET entlang der Ebene III - III‘ von 1.
    • 4 ist eine Schnittansicht einer Halbleiter-Finnenstruktur gemäß Ausführungsformen der vorliegenden Erfindung.
    • 5 zeigt eine Schnittansicht einer Halbleiter-Finnenstruktur gemäß anderen Ausführungsformen der vorliegenden Erfindung.
    • 6A zeigt einen Prozessschritt zum Herstellen der in 4 gezeigten Halbleiter-Finnenstruktur.
    • 6B zeigt einen Prozessschritt zum Herstellen der in 4 gezeigten Halbleiter-Finnenstruktur.
    • 6C zeigt einen Prozessschritt zum Herstellen der in 4 gezeigten Halbleiter-Finnenstruktur.
    • 6D zeigt einen Prozessschritt zum Herstellen der in 4 gezeigten Halbleiter-Finnenstruktur.
    • 6E zeigt einen Prozessschritt zum Herstellen der in 4 gezeigten Halbleiter-Finnenstruktur.
    • 6F zeigt einen Prozessschritt zum Herstellen der in 4 gezeigten Halbleiter-Finnenstruktur.
    • 6G zeigt einen Prozessschritt zum Herstellen der in 4 gezeigten Halbleiter-Finnenstruktur.
    • 7A zeigt einen Prozessschritt zum Herstellen eines Finnen-Feldeffekttransistors (FinFET) gemäß Ausführungsformen der vorliegenden Erfindung.
    • 7B zeigt einen Prozessschritt zum Herstellen eines FinFET gemäß Ausführungsformen der vorliegenden Erfindung.
    • 7C zeigt einen Prozessschritt zum Herstellen eines FinFET gemäß Ausführungsformen der vorliegenden Erfindung.
    • 7D zeigt einen Prozessschritt zum Herstellen eines FinFET gemäß Ausführungsformen der vorliegenden Erfindung.
    • 7E zeigt einen Prozessschritt zum Herstellen eines FinFET gemäß Ausführungsformen der vorliegenden Erfindung.
    • 7F zeigt einen Prozessschritt zum Herstellen eines FinFET gemäß Ausführungsformen der vorliegenden Erfindung.
    • 8 zeigt eine dreidimensionale schematische Darstellung eines FinFET gemäß Ausführungsformen der vorliegenden Erfindung.
    • 9A zeigt einen Prozessschritt zum Herstellen der in 5 gezeigten Halbleiter-Finnenstruktur.
    • 9B zeigt einen Prozessschritt zum Herstellen der in 5 gezeigten Halbleiter-Finnenstruktur.
    • 9C zeigt einen Prozessschritt zum Herstellen der in 5 gezeigten Halbleiter-Finnenstruktur.
    • 9D zeigt einen Prozessschritt zum Herstellen der in 5 gezeigten Halbleiter-Finnenstruktur.
    • 9E zeigt einen Prozessschritt zum Herstellen der in 5 gezeigten Halbleiter-Finnenstruktur.
    • 10 zeigt eine dreidimensionale schematische Darstellung eines FinFET gemäß Ausführungsformen der vorliegenden Erfindung.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt ausgebildet werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so ausgebildet werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Das Bauelement kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • In der vorliegenden Erfindung bedeutet eine Schicht oder eine Struktur, die in einer Richtung verläuft, dass eine Abmessung der Schicht oder der Struktur in der einen Verlaufsrichtung größer als eine andere Abmessung der Schicht oder der Struktur in einer anderen Dimension ist, die im Wesentlichen senkrecht zu der einen Verlaufsrichtung ist.
  • Es dürfte klar sein, dass in der vorliegenden Erfindung eine Struktur/Schicht/Oberfläche/Richtung, die im Wesentlichen senkrecht zu einer anderen Struktur/Schicht/Oberfläche/Richtung ist, bedeutet, dass die beiden Strukturen/Schichten/Oberflächen/Richtungen zueinander senkrecht sind oder dass die beiden Strukturen/Schichten/Oberflächen/Richtungen so konfiguriert sein sollen, dass sie zueinander senkrecht sind, jedoch auf Grund von Entwurfs-, Herstellungs-, Messfehlern/-spannen, die von noch nicht vollkommenen oder unerwünschten Entwurfs-, Herstellungs- und Messbedingungen verursacht werden, möglicherweise nicht absolut senkrecht zueinander sind.
  • Es dürfte klar sein, dass in der vorliegenden Erfindung eine Struktur/Schicht/Oberfläche/Richtung, die im Wesentlichen parallel zu einer anderen Struktur/Schicht/Oberfläche/Richtung ist, bedeutet, dass die beiden Strukturen/Schichten/Oberflächen/Richtungen zueinander parallel sind oder dass die beiden Strukturen/Schichten/Oberflächen/Richtungen so konfiguriert sein sollen, dass sie zueinander parallel sind, jedoch auf Grund von Entwurfs-, Herstellungs-, Messfehlern/-spannen, die von noch nicht vollkommenen oder unerwünschten Entwurfs-, Herstellungs- und Messbedingungen verursacht werden, möglicherweise nicht absolut parallel zueinander sind.
  • In der gesamten Beschreibung bedeutet der Begriff „etwa“ oder „ungefähr“, der zum Beschreiben eines Parameters verwendet wird, dass Entwurfsfehler/-spannen, Herstellungsfehler/-spannen, Messfehler usw. beim Definieren des Parameters berücksichtigt werden. Eine solche Beschreibung dürfte für einen Durchschnittsfachmann erkennbar sein.
  • In der gesamten Beschreibung bedeuten Schichten oder Strukturen, die im Wesentlichen aus dem gleichen Material bestehen, dass die Schichten oder Strukturen aus dem gleichen Material bestehen oder die Schichten oder Strukturen ursprünglich aus dem gleichen Material hergestellt werden, aber Dotierungsstoffe haben können, die die gleichen oder unterschiedliche Leitfähigkeitstypen mit den gleichen oder unterschiedlichen späteren Dotierungskonzentrationen zum Implementieren eines Halbleiter-Bauelements haben können.
  • 1 zeigt eine dreidimensionale schematische Darstellung eines Finnen-Feldeffekttransistors (FinFET) gemäß Ausführungsformen der vorliegenden Erfindung, und die 2 und 3 sind schematische Schnittansichten des in 1 gezeigten FinFET entlang der Ebene II - II‘ bzw. der Ebene III - III‘ von 1. Die Ebenen II - II‘ und III - III‘ sind senkrecht zu einer (in 4 gezeigten) Oberseite P eines Substrats 100. Der einfachen Erörterung halber ist die in 2 gezeigte Schnittansicht in 4 vereinfacht, in der nur das Substrat 100 und eine Halbleiter-Finnenstruktur 140 dargestellt sind.
  • In den 1 bis 4 weist der FinFET gemäß Ausführungsformen der vorliegenden Erfindung Folgendes auf: einen Source-Bereich 151; einen Drain-Bereich 152; einen Kanalbereich 153, der zwischen dem Source-Bereich 151 und dem Drain-Bereich 152 angeordnet ist; eine Gate-Elektrode 155; und eine Gate-Isolierschicht 154 (die in den 2 und 3, aber nicht in 1 gezeigt ist), die zwischen die Gate-Elektrode 155 und den Kanalbereich 153 geschichtet ist. Der Source-Bereich 151, der Drain-Bereich 152 und der Kanalbereich 153 werden von einem oberen Teil der Halbleiter-Finnenstruktur 140 gebildet, die aus einem Substrat 100 herausragt. Bei einigen Ausführungsformen können die Bereiche, die mit den Bezugssymbolen 151 und 152 bezeichnet sind, ausgespart (oder entfernt) werden, und andere Halbleitermaterialien können in den ausgesparten Bereichen durch Epitaxie aufgewachsen werden. Bei einigen Ausführungsformen können Dotierungsstoffe in die durch Epitaxie aufgewachsenen Bereiche dotiert werden, um die Source- und Drain-Bereiche 151 und 152 herzustellen. Ein Durchschnittsfachmann dürfte erkennen, dass die Source- und Drain-Bereiche 151 und 152, wenn sie mit einem Aussparungsprozess und einem anschließenden Epitaxieprozess hergestellt werden, eine andere Struktur als die haben können, die in 1 gezeigt ist.
  • Das Substrat 100 kann ein Halbleitersubstrat sein, das zum Beispiel aus einem der Elemente/Verbindungen Si, Ge, SiGe, SiC, SiP, SiCP, InP, InAs, GaAs, AlInAs, InGaP, InGaAs, GaAsSb, GaPN, AlPN oder einem anderen geeigneten Material bestehen kann. Die Halbleiter-Finnenstruktur 140 kann durch Entfernen von Teilen des Substrats 100 auf gegenüberliegenden Seiten eines Bereichs hergestellt werden, der der Halbleiter-Finnenstruktur 140 entspricht. Diese Strukturelemente werden unter Bezugnahme auf die 6A bis 7F besser verständlich, die später beschrieben werden. In diesem Fall kann die Halbleiter-Finnenstruktur 140 im Wesentlichen aus dem gleichen Material wie das Substrat 100 bestehen.
  • Bei anderen Ausführungsformen kann die Halbleiter-Finnenstruktur 140 aus einer Silizium-auf-Isolator(SOI)-Bauelementschicht bestehen. In diesem Fall werden Teile der Bauelementschicht entfernt, und ein Zwischenteil zwischen den zu entfernenden Teilen bleibt zurück und wird zu der Halbleiter-Finnenstruktur 140.
  • Alternativ kann die Halbleiter-Finnenstruktur 140 durch Epitaxie auf dem Substrat 100 aufgewachsen werden, und in diesem Fall kann die Halbleiter-Finnenstruktur 140 aus einem Material bestehen, das im Wesentlichen das Gleiche wie das des Substrats 100 ist oder von diesem verschieden ist.
  • In den 1 bis 4 ist ein mit den Bezugssymbolen 141 und 142 bezeichneter unterer Teil der Halbleiter-Finnenstruktur 140 in Trennschichten 110 vergraben, die über dem Substrat 100 hergestellt sind. Die Trennschichten 110 sind in einem später beschriebenen Beispiel STI-Schichten (STI: flache Grabenisolation). Die vorliegende Erfindung ist jedoch nicht darauf beschränkt. Die Trennschichten 110 können bei einer anderen Ausführungsform Feldoxidbereiche sein. Die Trennschichten 110 bestehen aus SiO2, Si3N4, SiON, einer Kombination davon oder aus einem anderen geeigneten Material.
  • Der Source-Bereich 151, der Drain-Bereich 152 und der Kanalbereich 153 des FinFET bestehen aus dem oberen Teil der Halbleiter-Finnenstruktur 140 auf einem Niveau über den Trennschichten 110. Die Source- und Drain-Bereiche 151 und 152 sind stark dotiert und können Dotierungsstoffe mit einer Konzentration in dem Bereich von etwa 5 × 1019 bis 1 × 1020 cm-3 haben, während der Kanalbereich 153 bei einigen Ausführungsformen undotiert oder leicht dotiert ist.
  • Die Gate-Elektrode 155, die zum Beispiel aus Wolfram und/oder anderen Austrittsarbeitsmetallen besteht, ist über dem Kanalbereich 153 hergestellt und verläuft so, dass sie Seitenwände des Kanalbereichs 153 und Teile der Trennschichten 110 bedeckt. Die Gate-Isolierschicht 154, die zwischen die Gate-Elektrode 155 und den Kanalbereich 153 geschichtet ist, besteht zum Beispiel aus einem dielektrischen High-k-Material, wie etwa Metalloxiden wie Oxiden von Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb und Lu, einer Kombination davon oder einem anderen geeigneten Material. Bei einigen Ausführungsformen kann die Gate-Isolierschicht 154 weiterhin eine dielektrische Zwischenschicht umfassen, die zum Beispiel aus SiO2, Si3N4, SiON, einer Kombination davon oder einem anderen geeigneten Material besteht, das zwischen das dielektrische High-k-Material der Gate-Isolierschicht 154 und den Kanalbereich 153 geschichtet ist.
  • Obwohl es in den Zeichnungen nicht dargestellt ist, kann der FinFET außerdem eine dielektrische Zwischenschicht aufweisen, die über den Trennschichten 110 hergestellt ist, um andere Zwischenräume auf der Ebene der Gate-Elektrode 155 zu füllen, die nicht von der Gate-Elektrode 155 ausgefüllt werden, und der FinFET kann weiterhin Source- und Drain-Kontakte aufweisen, die durch die dielektrische Zwischenschicht hindurchgehen, um eine elektrische Verbindung mit den Source- und Drain-Bereichen 151 bzw. 152 herzustellen.
  • In den 1 und 2 weist der FinFET vier Halbleiter-Finnenstrukturen 140, die entlang der y-Richtung verlaufen, und die Gate-Elektrode 155 auf, die durchgehend entlang der x-Richtung verläuft, die im Wesentlichen senkrecht zu der y-Richtung ist, um die Kanalbereiche 153 der jeweiligen Halbleiter-Finnenstrukturen 140 zu bedecken. In diesem Fall können die Source-Kontakte (nicht dargestellt), die durch die dielektrische Zwischenschicht (nicht dargestellt) hindurchgehen und mit jeweiligen Source-Bereichen 151 elektrisch verbunden sind, elektrisch miteinander verbunden werden, zum Beispiel durch eine oder mehrere Metallschichten (nicht dargestellt) und/oder eine oder mehrere Durchkontaktierungen (nicht dargestellt), die auf einem Niveau über den Source-Kontakten (nicht dargestellt) hergestellt sind. In ähnlicher Weise können die Drain-Kontakte (nicht dargestellt), die durch die dielektrische Zwischenschicht (nicht dargestellt) hindurchgehen und mit jeweiligen Drain-Bereichen 152 elektrisch verbunden sind, elektrisch miteinander verbunden werden, zum Beispiel durch die eine oder die mehrere Metallschichten (nicht dargestellt) und/oder die eine oder die mehrere Durchkontaktierungen (nicht dargestellt), die auf einem Niveau über den Drain-Kontakten (nicht dargestellt) hergestellt sind.
  • Ein Durchschnittsfachmann dürfte erkennen, dass der in den 1 und 2 gezeigte FinFET mit vier Halbleiter-Finnenstrukturen 140 lediglich ein Beispiel ist und die Anzahl der Halbleiter-Finnenstrukturen zum Herstellen des FinFET nicht darauf beschränkt werden sollte. Bei einigen Ausführungsformen kann der FinFET entsprechend den Entwurfsvorgaben aus einer einzigen Halbleiter-Finnenstruktur 140 oder aus zwei, drei, fünf oder mehr Halbleiter-Finnenstrukturen 140 bestehen, die im Wesentlichen parallel zueinander angeordnet sind.
  • In den 1 bis 4 umfasst die Halbleiter-Finnenstruktur 140 einen unteren Teil 141, einen mittleren Teil 142 und einen oberen Teil 143, die der Reihe nach in der z-Richtung aufeinander angeordnet sind. Der mittlere Teil 142, d. h. ein Teil der Halbleiter-Finnenstruktur 140 zwischen dem unteren Teil 141 und dem oberen Teil 143, hat eine Breite in der x-Richtung, die kleiner als eine Breite eines obersten Teils des unteren Teils 141 in der x-Richtung und als eine Breite eines untersten Teils des oberen Teils 143 in der x-Richtung ist. Der mittlere Teil 142 wird nachstehend als ein verengter Teil 142 bezeichnet.
  • In den 1, 2 und 4 ragt die Halbleiter-Finnenstruktur 140 aus der Oberseite P des Substrats 100 heraus. Der untere Teil 141 der Halbleiter-Finnenstruktur 140 wird als ein Teil der Halbleiter-Finnenstruktur 140 von der Oberseite P des Halbleitersubstrats 100 bis zu einer ersten Verengungsebene PN1 definiert. Hier haben eine Seitenfläche S1 eines Teils direkt unter der ersten Verengungsebene PN1 in der z-Richtung und eine Seitenfläche S21 eines Teils direkt über der ersten Verengungsebene PN1 in der z-Richtung unterschiedliche Krümmungen in der xz-Ebene. Zum Beispiel ist die Seitenfläche S1 des Teils direkt unter der ersten Verengungsebene PN1 nahezu plan, wie in den 1, 2 und 4 gezeigt ist, und sie hat somit eine Krümmung, die kleiner als eine Krümmung einer gebogenen/gekrümmten Fläche ist, zum Beispiel eine Krümmung der Seitenfläche S21 des Teils direkt über der ersten Verengungsebene PN1 in der z-Richtung.
  • Der obere Teil 143 der Halbleiter-Finnenstruktur 140 wird als ein Teil der Halbleiter-Finnenstruktur 140 von einer Oberseite PT der Halbleiter-Finnenstruktur 140 bis zu einer zweiten Verengungsebene PN2 definiert. Hier haben eine Seitenfläche S3 eines Teils direkt über der zweiten Verengungsebene PN2 in der z-Richtung und eine Seitenfläche S22 eines Teils direkt unter der zweiten Verengungsebene PN2 in der z-Richtung unterschiedliche Krümmungen in der xz-Ebene. Zum Beispiel ist die Seitenfläche S3 des Teils direkt über der zweiten Verengungsebene PN2 nahezu plan, wie in den 1, 2 und 4 gezeigt ist, und sie hat somit eine Krümmung, die kleiner als eine Krümmung einer gekrümmten Fläche ist, zum Beispiel eine Krümmung der Seitenfläche S22 des Teils direkt unter der zweiten Verengungsebene PN2 in der z-Richtung.
  • Die Oberseite PT der Halbleiter-Finnenstruktur 140, die erste Verengungsebene PN1 und die zweite Verengungsebene PN2 können jeweils im Wesentlichen parallel zu der Oberseite P des Substrats 100 sein.
  • Die erste Verengungsebene PN1 kann mit einer Grenze einer Grenzfläche zwischen dem verengten Teil 142 der Halbleiter-Finnenstruktur 140 und dem unteren Teil 141 der Halbleiter-Finnenstruktur 140 zusammenfallen. Bei einigen Ausführungsformen ist θ1 größer als θ21, wobei θ1 ein Winkel zwischen der Seitenfläche S1 des Teils direkt unter der ersten Verengungsebene PN1 in der z-Richtung und der ersten Verengungsebene PN1 ist und θ21 ein Winkel zwischen einer Ebene, die die Seitenfläche S21 eines Teils direkt über der ersten Verengungsebene PN1 in der z-Richtung tangiert, und der ersten Verengungsebene PN1 ist. In ähnlicher Weise ist θ3 größer als θ22, wobei θ3 ein Winkel zwischen der Seitenfläche S3 des Teils direkt über der zweiten Verengungsebene PN2 in der z-Richtung und der zweiten Verengungsebene PN2 ist und θ22 ein Winkel zwischen einer Ebene, die die Seitenfläche S22 eines Teils direkt unter der zweiten Verengungsebene PN2 in der z-Richtung tangiert, und der zweiten Verengungsebene PN2 ist. In dieser Beschreibung bezeichnet ein Winkel zwischen einer Fläche (oder Ebene) und einer anderen Fläche (oder Ebene) einen rechten Winkel oder einen spitzen Winkel zwischen beiden und nicht einen stumpfen Winkel zwischen beiden.
  • Bei einigen Ausführungsformen hat der Teil des unteren Teils 141 der Halbleiter-Finnenstruktur 140 direkt unter der ersten Verengungsebene PN1 oder der Teil der Halbleiter-Finnenstruktur 140, der zu der ersten Verengungsebene PN1 ausgerichtet ist, eine Breite W12 in der x-Richtung, die größer als die eines Teils des verengten Teils 142 ist. Ein Teil des unteren Teils 141 der Halbleiter-Finnenstruktur 140 direkt über der Oberseite P des Halbleitersubstrats 100 hat eine Breite w11 in der x-Richtung, die größer als die Breite w12 ist. Die vorliegende Erfindung ist jedoch nicht darauf beschränkt. Bei anderen Ausführungsformen kann die Breite w12 gleich der oder größer als die Breite w11 sein.
  • Bei einigen Ausführungsformen weist der verengte Teil 142 einen Teil mit einer Breite w2 in der x-Richtung auf, die kleiner als eine Breite eines anderen Teils des verengten Teils 142 in der x-Richtung ist. In dieser Erfindung wird der Teil des verengten Teils 142 mit der kleinsten Breite W2 als ein Teil definiert, der zu einer Ebene M ausgerichtet ist, die im Wesentlichen parallel zu der Oberseite P des Substrats 100 ist. Bei einigen Ausführungsformen ist die Breite W2 kleiner als eine Breite eines Teils des unteren Teils 141 in der x-Richtung.
  • Wie in 4 gezeigt ist, hat in dem Fall, dass die Seitenflächen des oberen Teils 143 im Wesentlichen senkrecht zu der Oberseite P des Substrats 100 sind, der obere Teil 143 der Halbleiter-Finnenstruktur 140 eine Breite W3 in der x-Richtung, die größer als eine Breite eines Teils des verengten Teils 142 von der Ebene M bis zu der zweiten Verengungsebene PN2 und letztendlich größer als die Breite W2 ist. Obwohl, wie in 4 gezeigt ist, die gesamte Seitenfläche des oberen Teils 143 der Halbleiter-Finnenstruktur 140 so konfiguriert ist, dass sie im Wesentlichen senkrecht zu der zweiten Verengungsebene PN2 ist, ist die vorliegende Erfindung nicht darauf beschränkt. Bei anderen Ausführungsformen kann die Breite W3 des oberen Teils 143 der Halbleiter-Finnenstruktur 140 in der z-Richtung allmählich zu- oder abnehmen. Wenn die Breite W3 des oberen Teils 143 der Halbleiter-Finnenstruktur 140 in der z-Richtung allmählich abnimmt, kann die Breite W2, d. h. die kleinste Breite des gesamten verengten Teils 142 der Halbleiter-Finnenstruktur 140 in der x-Richtung, größer als eine Breite w22 des obersten Teils der Halbleiter-Finnenstruktur 140 sein. Bei einigen Ausführungsformen ist die Breite w2 die kleinste Breite der gesamten Halbleiter-Finnenstruktur 140 in der x-Richtung. Ein Durchschnittsfachmann dürfte erkennen, dass wenn der oberste Teil eine gekrümmte Kontur an der Oberseite in der xz-Ebene statt eine plane Fläche an der Oberseite hat, die Breite w22 an einem Teil definiert werden kann, der einen festgelegten Abstand, zum Beispiel etwa 10 nm, von dem Spitzenpunkt hat, der den größten Abstand von der Oberseite P des Substrats 100 hat, der größer als ein Abstand eines anderen Teils der Halbleiter-Finnenstruktur 140 von der Oberseite P des Substrats 100 ist.
  • Bei einigen Ausführungsformen beträgt die Breite w2 etwa 2 nm bis etwa 11 nm. Wenn die Breite w2 etwa 2 nm bis etwa 11 nm beträgt, kann im Gegensatz zu einem Vergleichsbeispiel, in dem kein solcher verengter Teil vorhanden ist, ein Stromverlust unter dem Kanal des FinFET durch die verringerte Breite w2 vermieden oder niedrig gehalten werden, da Elektronen und/oder Löcher daran gehindert werden, hindurch zu gehen, wenn die Breite der Halbleiter-Finnenstruktur an dem verengten Teil verringert wird. Wenn die Breite w2 etwa 2 nm bis etwa 11 nm beträgt, kann die Halbleiter-Finnenstruktur 140 eine so hohe mechanische Festigkeit haben, dass eine Beschädigung der Halbleiter-Finnenstruktur 140 bei der Herstellung vermieden werden kann.
  • Wenn die Breite w2 kleiner als etwa 2 nm ist, kann zwar die Vermeidung oder Unterdrückung des Stromverlusts unter dem Kanal aufrechterhalten oder sogar verbessert werden, aber die Halbleiter-Finnenstruktur 140 wird durch weiteres Verringern der Breite w2 bruchanfällig und kann somit durch äußere Kräfte oder Stöße bei der Herstellung zerbrechen.
  • Wenn die Breite w2 größer als etwa 11 nm ist, kann die Vermeidung oder Unterdrückung des Stromverlusts unter dem Kanal nicht mehr effektiv sein, und dadurch kann die Leistung des FinFET möglicherweise nicht verbessert werden.
  • Die Breite w22 des obersten Teils der Halbleiter-Finnenstruktur 140 in der x-Richtung kann etwa 3 nm bis etwa 10 nm betragen, aber die vorliegende Erfindung ist nicht darauf beschränkt. Eine Breite w21 der Halbleiter-Finnenstruktur 140 in der x-Richtung in der zweiten Verengungsebene PN2 kann etwa 3 nm bis etwa 13 nm betragen, aber die vorliegende Erfindung ist nicht darauf beschränkt.
  • Bei einigen Ausführungsformen ist ein Verhältnis der Breite w22 des obersten Teils der Halbleiter-Finnenstruktur 140 in der x-Richtung zu der Breite w21 der Halbleiter-Finnenstruktur 140 in der x-Richtung in der zweiten Verengungsebene PN2 größer als etwa 90 %, und ein Verhältnis der Breite w2 zu der Breite w21 der Halbleiter-Finnenstruktur 140 in der x-Richtung in der zweiten Verengungsebene PN2 beträgt etwa 50 % bis etwa 95 %.
  • Um zu vermeiden, dass die Halbleiter-Finnenstruktur 140 zum Beispiel durch äußere Kräfte oder Stöße bei der Herstellung zerbricht, kann die Breite des unteren Teils 141 der Halbleiter-Finnenstruktur 140 größer als die des übrigen Teils der Halbleiter-Finnenstruktur 140 sein.
  • Eine Dicke t1 des unteren Teils 141 der Halbleiter-Finnenstruktur 140 kann zur Vermeidung eines Stromverlusts etwa 40 nm bis etwa 100 nm betragen.
  • Eine Dicke t2 des verengten Teils 142 der Halbleiter-Finnenstruktur 140 kann etwa 6 nm bis etwa 14 nm betragen. Eine Dicke t21, die als ein Abstand zwischen der ersten Verengungsebene PN1 und der Ebene M definiert ist, beträgt etwa 3 nm bis etwa 7 nm, und eine Dicke t22, die als ein Abstand zwischen der zweiten Verengungsebene PN2 und der Ebene M definiert ist, kann gleich der Dicke t21 sein und etwa 3 nm bis etwa 7 nm betragen. Wenn die Dicke t21 und/oder die Dicke t22 kleiner als etwa 3 nm sind, kann auf Grund einer unzureichenden Ätzung in der z-Richtung zur Herstellung des verengten Teils 142, die zu einer unzureichenden Unterätzung in der x-Richtung führt (die Herstellung des verengten Teils 142 durch Ätzung wird später unter Bezugnahme auf die 6D und 7D beschrieben), die Breite w2 größer als etwa 11 nm sein. Wenn hingegen die Dicke t21 und/oder die Dicke t22 größer als etwa 7 nm sind, kann auf Grund einer Überätzung in der z-Richtung zur Herstellung des verengten Teils 142 (die später unter Bezugnahme auf die 6D und 7D beschrieben wird), die zu einer zu starken Unterätzung in der x-Richtung führt, die Breite w2 kleiner als etwa 2 nm sein.
  • Eine Dicke t3 des oberen Teils 143 der Halbleiter-Finnenstruktur 140 kann in Abhängigkeit von den Entwurfsvorgaben etwa 10 nm bis etwa 80 nm betragen. Wenn die Dicke t3 kleiner als etwa 10 nm ist, kann sich die Leistung des FinFET während des Betriebs auf Grund einer verringerten Fläche zur Herstellung eines leitenden Kanals verschlechtern. Wenn hingegen die Dicke t3 größer als etwa 80 nm ist, wird die Halbleiter-Finnenstruktur 140 bruchanfällig und kann auf Grund von äußeren Kräften oder Stößen zerbrechen, die bei der Herstellung auftreten.
  • Ein Abstand d zwischen zwei unmittelbar aneinander grenzenden Halbleiter-Finnenstrukturen 140 in der x-Richtung beträgt in Abhängigkeit von den Entwurfsvorgaben etwa 10 nm bis etwa 32 nm.
  • Ein Durchschnittsfachmann dürfte erkennen, dass die erste und die zweite Verengungsebene PN1 und PN2 und die Ebene M virtuelle Ebenen sind und die Halbleiter-Finnenstruktur 140 nicht physisch oder mechanisch durch diese virtuellen Ebenen unterteilt wird.
  • In den 1 bis 3 können die Trennschichten 110 zumindest den Teil des verengten Teils 142 bedecken, der die kleinste Breite des gesamten verengten Teils 142 hat, der sich in der Ebene M befindet. Bei einigen Ausführungsformen können die Trennschichten 110 zumindest den gesamten verengten Teil 142 bedecken. Bei einigen Ausführungsformen können die Trennschichten 110 außerdem einen unteren Teil des oberen Teils 143 bedecken. Somit wird der Teil des verengten Teils 142, der die kleinste Breite des gesamten verengten Teils 142 hat, zwar von den Trennschichten 110, aber nicht von einer Gate-Struktur bedeckt, die die Gate-Isolierschicht 154 und die Gate-Elektrode 155 umfasst. Daher fungiert der Teil des verengten Teils 142, der die kleinste Breite des gesamten verengten Teils 142 hat, nicht als der Kanalbereich des FinFET, sondern er kann den Stromverlust unter dem Kanal vermeiden oder niedrig halten.
  • Bei einigen Ausführungsformen bestehen zumindest der verengte Teil 142 und der obere Teil 143 der Halbleiter-Finnenstruktur 140 im Wesentlichen aus dem gleichen Material, das eines der Elemente/Verbindungen Si, Ge, SiGe, SiC, SiP, SiCP, InP, InAs, GaAs, AlInAs, InGaP, InGaAs, GaAsSb, GaPN, AlPN oder ein anderes geeignetes Material umfasst, und der untere Teil 141 der Halbleiter-Finnenstruktur 140 kann im Wesentlichen aus dem gleichen Material wie, oder einem anderen Material als, dem für die Herstellung des verengten Teils 142 und des oberen Teils 143 der Halbleiter-Finnenstruktur 140 bestehen. Bei einigen Ausführungsformen bestehen die Halbleiter-Finnenstruktur 140 und das Substrat 100 im Wesentlichen aus dem gleichen Material, das eines der Elemente/Verbindungen Si, Ge, SiGe, SiC, SiP, SiCP, InP, InAs, GaAs, AlInAs, InGaP, InGaAs, GaAsSb, GaPN, AlPN oder ein anderes geeignetes Material umfasst, aber die vorliegende Erfindung ist nicht darauf beschränkt. Bei einigen Ausführungsformen bestehen der untere Teil 141, der verengte Teil 142 und der obere Teil 143 der Halbleiter-Finnenstruktur 140 im Wesentlichen aus dem gleichen Material, das eines der Elemente/Verbindungen Si, Ge, SiGe, SiC, SiP, SiCP, InP, InAs, GaAs, AlInAs, InGaP, InGaAs, GaAsSb, GaPN, AlPN oder ein anderes geeignetes Material umfasst, und das Substrat 100 besteht aus einem anderen der Elemente/Verbindungen Si, Ge, SiGe, SiC, SiP, SiCP, InP, InAs, GaAs, AlInAs, InGaP, InGaAs, GaAsSb, GaPN, AlPN oder einem anderen geeigneten Material, aber die vorliegende Erfindung ist nicht darauf beschränkt.
  • 5 zeigt eine Schnittansicht einer Halbleiter-Finnenstruktur gemäß weiteren Ausführungsformen der vorliegenden Erfindung.
  • Die Bezugssymbole, die in den 4 und 5 verwendet werden, stellen das gleiche oder ein ähnliches Element mit dem gleichen Merkmal dar. Zur Redundanzvermeidung werden sich überschneidende Beschreibungen weggelassen, und nachstehend werden nur diejenigen der in 5 gezeigten Elemente beschrieben, die von den in 4 gezeigten Elementen verschieden sind. Ein Durchschnittsfachmann dürfte erkennen, dass die in 5 gezeigte Halbleiter-Finnenstruktur auch zum Implementieren eines FinFET verwendet werden kann, wenn weitere Elemente hergestellt werden, die in den 1 bis 3 mit den Bezugssymbolen 110 und 151 bis 155 bezeichnet sind.
  • In 5 umfasst die Halbleiter-Finnenstruktur 140 den unteren Teil 141, der eine Breite in der x-Richtung hat, die von w11 auf w12 von der Oberseite P des Substrats 100 zu der ersten Verengungsebene PN1 abnimmt, wobei der verengte Teil eine Breite in der x-Richtung hat, die von w12 auf w21 von der ersten Verengungsebene PN1 zu der zweiten Verengungsebene PN2 zunimmt, und der obere Teil 143 eine Breite in der x-Richtung hat, die von w21 auf w22 von der zweiten Verengungsebene PN2 zu der Oberseite PT abnimmt. Somit ist eine Breite w12 in der x-Richtung auf dem Niveau der ersten Verengungsebene PN1 kleiner als eine Breite eines anderen Teils des unteren Teils 141 und eine Breite eines anderen Teils des verengten Teils 142 der Halbleiter-Finnenstruktur 140. Wenn die gleiche Definition verwendet wird, fällt die in 4 gezeigte Ebene M, die zum Definieren der Position des Teils des verengten Teils 142, der die kleinste Breite im Vergleich zu dem übrigen Teil des verengten Teils 142 hat, mit der ersten Verengungsebene PN1 zusammen. Die Breite w22 des obersten Teils des oberen Teils 143 kann in Abhängigkeit von den Entwurfsvorgaben gleich der, kleiner als oder größer als die Breite w21 des untersten Teils des oberen Teils 143 sein.
  • Bei einigen Ausführungsformen beträgt die Breite w12 etwa 2 nm bis etwa 11 nm. Wenn die Breite w12 etwa 2 nm bis etwa 11 nm beträgt, kann im Gegensatz zu einem Vergleichsbeispiel, in dem kein solcher verengter Teil in einer jeweiligen Halbleiter-Finnenstruktur vorhanden ist, ein Stromverlust unter dem Kanal durch die verringerte Breite w12 vermieden oder niedrig gehalten werden, da Elektronen und/oder Löcher daran gehindert werden, hindurch zu gehen, wenn die Breite der Halbleiter-Finnenstruktur an dem verengten Teil verringert wird. Wenn die Breite w12 etwa 2 nm bis etwa 11 nm beträgt, kann die Halbleiter-Finnenstruktur 140 eine so hohe mechanische Festigkeit haben, dass ihre Beschädigung bei der Herstellung vermieden werden kann.
  • Wenn die Breite w12 kleiner als etwa 2 nm ist, kann zwar die Vermeidung oder Unterdrückung des Stromverlusts unter dem Kanal aufrechterhalten oder sogar verbessert werden, aber die Halbleiter-Finnenstruktur 140 wird durch weiteres Verringern der Breite w12 (w2) bruchanfällig und kann somit durch äußere Kräfte oder Stöße bei der Herstellung zerbrechen.
  • Wenn die Breite w12 (w2) größer als etwa 11 nm ist, kann die Vermeidung oder Unterdrückung des Stromverlusts unter dem Kanal nicht mehr effektiv sein, und dadurch kann die Leistung des FinFET möglicherweise nicht verbessert werden.
  • Die Breite w22 des obersten Teils des oberen Teils 143 der Halbleiter-Finnenstruktur 140 in der x-Richtung kann etwa 3 nm bis etwa 10 nm betragen, aber die vorliegende Erfindung ist nicht darauf beschränkt. Die Breite w21 der Halbleiter-Finnenstruktur 140 in der zweiten Verengungsebene PN2 in der x-Richtung kann etwa 3 nm bis etwa 13 nm betragen, aber die vorliegende Erfindung ist nicht darauf beschränkt.
  • Bei einigen Ausführungsformen ist ein Verhältnis der Breite w22 des obersten Teils des oberen Teils 143 der Halbleiter-Finnenstruktur 140 in der x-Richtung zu der Breite w21 der Halbleiter-Finnenstruktur 140 in der zweiten Verengungsebene PN2 in der x-Richtung größer als etwa 90 %, und ein Verhältnis der Breite w12 (w2) in der x-Richtung auf der ersten Verengungsebene PN1 (Ebene M) zu der Breite w21 der Halbleiter-Finnenstruktur 140 in der zweiten Verengungsebene PN2 in der x-Richtung beträgt etwa 50 % bis etwa 95 %.
  • Wie vorstehend dargelegt worden ist, weist die Halbleiter-Finnenstruktur 140 den unteren Teil 141, den verengten Teil 142 und den oberen Teil 143 auf. Die vorliegende Erfindung ist jedoch nicht darauf beschränkt. Bei anderen Ausführungsformen kann der untere Teil 141 weggelassen werden. In diesem Fall kann der verengte Teil 142 direkt aus der Oberseite P des Substrats 100 herausragen.
  • Die 6A bis 6H zeigen Prozessschritte zum Herstellen der in 4 gezeigten Halbleiter-Finnenstruktur. Der einfachen Beschreibung halber werden nachstehend ein Halbleitersubstrat auf Siliziumbasis und eine Halbleiter-Finnenstruktur auf Siliziumbasis beschrieben, die aus dem Halbleitersubstrat auf Siliziumbasis herausragt. Ein Durchschnittsfachmann dürfte jedoch erkennen, dass das Substrat nicht auf Silizium beschränkt ist und dass die Halbleiter-Finnenstruktur durch Modifizieren der Prozessbedingungen und der verwendeten Materialien aus einem anderen Halbleitermaterial als Silizium hergestellt werden kann, wie später dargelegt wird.
  • Wie in 6A gezeigt ist, wird eine Hartmaskenschicht 600 strukturiert, die eine SiO2-Schicht, eine Si3N4-Schicht oder eine SiON-Schicht oder eine Kombination davon umfasst und auf dem Substrat 100 angeordnet ist, das zum Beispiel ein Siliziumsubstrat sein kann.
  • Wie in 6B gezeigt ist, werden anschließend obere Teile 650 durch Plasma-Ätzung des Substrats 100 unter Verwendung von CF4, SF6, CH2F2, HBr, Cl2 und/oder O2 mit einem festgelegten Verhältnis (Druck: etwa 10 mTorr bis etwa 200 mTorr; Leistung der Spannungsquelle: etwa 300 W bis etwa 1000 W; Vorspannungsleistung: etwa 500 W bis etwa 2000 W) mit der Hartmaskenschicht 600 als eine Plasma-Ätzmaskenschicht hergestellt.
  • Bei einigen Ausführungsformen können die oberen Teile 650 der Finnen mit anderen geeigneten Verfahren strukturiert werden. Zum Beispiel können die oberen Teile 650 der Finnen mit einem oder mehreren fotolithografischen Prozessen, wie etwa Doppelstrukturierungs- oder Mehrfachstrukturierungsprozessen, strukturiert werden. In der Regel werden bei Doppel- und Mehrfachstrukturierungsprozessen fotolithografische und selbstjustierte Prozesse kombiniert, sodass Strukturen erzeugt werden können, die zum Beispiel Rasterabstände haben, die kleiner als die sind, die andernfalls mit einem einzelnen direkten fotolithografischen Prozess erzielt werden können. Bei einer Ausführungsform wird zum Beispiel eine Opferschicht über einem Substrat hergestellt, die anschließend mit einem fotolithografischen Prozess strukturiert wird. Dann werden Abstandshalter entlang der strukturierten Opferschicht mit einem selbstjustierten Prozess hergestellt. Anschließend wird die Opferschicht entfernt, und die verbliebenen Abstandshalter oder Dorne können dann zum Strukturieren der Finnen verwendet werden.
  • Wie in 6C gezeigt ist, wird dann eine weitere Maskenschicht 610, zum Beispiel eine SiO2-Schicht, zum Beispiel durch Sauerstoffplasma-Oxidation hergestellt (Druck: etwa 10 mTorr bis etwa 20 mTorr; Leistung der Spannungsquelle: etwa 600 W bis etwa 800 W; Vorspannungsleistung: etwa o W bis etwa 100 W), um zumindest die Oberfläche des Substrats 100 und die Seitenflächen des oberen Teils 143 zu bedecken, die durch die bei 6B durchgeführte Plasma-Ätzung freigelegt worden sind.
  • Wie in 6D gezeigt ist, wird anschließend der verengte Teil 142 durch isotrope Plasma-Ätzung des Substrats 100 unter Verwendung von SF6 und O2 mit einem festgelegten Verhältnis (Druck: etwa 10 mTorr bis etwa 80 mTorr; Leistung der Spannungsquelle: etwa 300 W bis etwa 1000 W; Vorspannungsleistung: etwa 500 W bis etwa 2000 W) mit der Hartmaskenschicht 600 und einer Oberer-Teil-Schutzschicht 611 der Maskenschicht 610 als eine Plasma-Ätzmaskenschicht hergestellt. Da bei einigen Ausführungsformen eine Plasma-Ätzrate für die Teile der Maskenschicht 610, die das Substrat 100 bedecken, größer als eine Plasma-Ätzrate für die Teile der Maskenschicht 610 ist, die die Seitenflächen des oberen Teils 143 bedecken, wird das Substrat 100 durch die Plasma-Ätzung freigelegt, während die Teile der Maskenschicht 610 auf den Seitenflächen des oberen Teils 143 bestehen bleiben, um den oberen Teil 143 zu schützen. In diesem Fall entsteht eine Schalenform in dem Substrat 100 auf einem Niveau unter dem oberen Teil 143, da die Plasma-Ätzung zur Herstellung des verengten Teils 142 durch Verwenden eines Gemisches von SF6 und O2 mit einem festgelegten Verhältnis so gesteuert werden kann, dass das Substrat 100 relativ isotroper wird. Somit entsteht der verengte Teil 142 unter dem oberen Teil 143, wenn benachbarte Schalenformen in dem Substrat 100 entstehen.
  • Wie in 6E gezeigt ist, wird dann eine weitere Maskenschicht 620, zum Beispiel eine SiO2-Schicht, zum Beispiel durch Sauerstoffplasma-Oxidation hergestellt (Druck: etwa 10 mTorr bis etwa 20 mTorr; Leistung der Spannungsquelle: etwa 600 W bis etwa 800 W; Vorspannungsleistung: etwa 0 W bis etwa 100 W), um zumindest die Oberfläche des Substrats 100 und die Seitenflächen des verengten Teils 142 zu bedecken, die durch die bei 6D durchgeführte Plasma-Ätzung freigelegt worden sind.
  • Nach dem in 6D gezeigten Prozess und vor dem in 6E gezeigten Prozess kann die Oberer-Teil-Schutzschicht 611 auf der Seitenfläche des oberen Teils 143 verbleiben. Alternativ oder optional kann nach dem in 6D gezeigten Prozess und vor dem in 6E gezeigten Prozess die Oberer-Teil-Schutzschicht 611 von der Seitenfläche des oberen Teils 143 entfernt werden. In diesem Fall können auch die freigelegten Seitenflächen des oberen Teils 143 mit der Maskenschicht 620 bedeckt werden.
  • Wie in 6F gezeigt ist, wird anschließend der untere Teil 141 durch Plasma-Ätzung des Substrats 100 unter Verwendung von CF4, HBr, Cl2 und/oder O2 mit einem festgelegten Verhältnis hergestellt (Druck: etwa 10 mTorr bis etwa 200 mTorr; Leistung der Spannungsquelle: etwa 300 W bis etwa 1000 W; Vorspannungsleistung: etwa 500 W bis etwa 2000 W). Auf diese Weise wird die Halbleiter-Finnenstruktur 140 mit dem unteren Teil 141, dem verengten Teil 142 und dem oberen Teil 143 hergestellt. Bei einigen Ausführungsformen kann eine Plasma-Ätzrezeptur auf Grund der vorgenannten Drücke, Gase und Leistungen nach der Herstellung des verengten Teils 142 so eingestellt werden, dass der untere Teil 141 entsteht. Um Herstellungszeit und -kosten zu sparen, kann das Substrat 100 in der Plasma-Ätzkammer verbleiben und wird bei der Herstellung des verengten Teils 142 und des unteren Teils 141 nicht aus der Plasma-Ätzkammer herausgenommen, aber die vorliegende Erfindung ist nicht darauf beschränkt. Bei einigen Ausführungsformen kann für die Plasma-Ätzung zur Herstellung des konischen unteren Teils 141 ein Gemisch aus CF4, HBr, Cl2, SF6 und/oder NF3 mit einem festgelegten Verhältnis verwendet werden.
  • Wie in 6G gezeigt ist, werden dann alle Maskenschichten, die die Hartmaskenschicht 600 und eine Schutzschicht 621 für den oberen und den verengten Teil umfassen, entfernt.
  • Wenn die Halbleiter-Finnenstruktur 140 nicht den vorgenannten unteren Teil 141 aufweist (das heißt, wenn der verengte Teil 142 direkt aus dem Substrat 100 herausragt), können die Prozesse weggelassen werden, die unter Bezugnahme auf die 6E und 6F beschrieben werden.
  • Die 7A bis 7F zeigen Prozessschritte zur Herstellung eines FinFET, gemäß Ausführungsformen der vorliegenden Erfindung, der auf der Halbleiter-Finnenstruktur 140 beruht, die mit den Prozessschritten hergestellt wird, die in den 6A bis 6G gezeigt sind.
  • Die 7A bis 7F umfassen jeweils eine linke Zeichnung, die die gleiche Darstellungsrichtung wie bei den 6A bis 6G hat, und eine rechte Zeichnung, die eine Schnittansicht entlang der Linie A - A‘ der linken Zeichnung ist.
  • Wie in 7A gezeigt ist, wird eine Trennschicht 110 dadurch hergestellt, dass ein Isoliermaterial, wie etwa SiO2, zwischen untere Teile der Zwischenräume zwischen benachbarten Halbleiter-Finnenstrukturen 140 gefüllt wird. Die Trennschicht 110 kann als eine flache Grabenisolation (STI) fungieren. Ein Durchschnittsfachmann dürfte erkennen, dass eine Oberseite der Trennschicht 110 auf dem gleichen Niveau wie die Grenzfläche zwischen dem oberen Teil 143 und dem verengten Teil 142 ist, wie in 7A gezeigt ist, die lediglich ein Beispiel ist. Die vorliegende Erfindung ist nicht darauf beschränkt. Dann wird eine Dummy-Gate-Schicht 156 auf der Trennschicht 110 hergestellt, um den Kanalbereich 153 (der in 8 gezeigt ist) zu definieren. Ein Abstandshalter SW kann auf Seitenflächen der Dummy-Gate-Schicht 156 hergestellt werden.
  • In 7B wird eine selektive Ätzung so durchgeführt, dass die Teile der Halbleiter-Finnenstruktur 140, die nicht von der Dummy-Gate-Schicht 156 und dem Abstandshalter SW bedeckt sind, geätzt werden. Durch diese Ätzung können S/D-Aussparungen auf gegenüberliegenden Seiten der Dummy-Gate-Schicht 156 hergestellt werden.
  • In 7C wird eine Epitaxialschicht aus einem festgelegten Teil der Halbleiter-Finnenstruktur 140 aufgewachsen, um die S/D-Aussparungen zu füllen, sodass ein Source-Bereich 161 und ein Drain-Bereich 162 auf gegenüberliegenden Seiten der Dummy-Gate-Schicht 156 entstehen.
  • In 7D wird ein Zwischenschicht-Dielektrikum 158 aufgewachsen, um die zuvor bearbeitete Oberfläche zu bedecken. Das Zwischenschicht-Dielektrikum 158 füllt die Zwischenräume zwischen der Dummy-Gate-Schicht 156, dem Source-Bereich 161 und dem Drain-Bereich 162 und bedeckt die Dummy-Gate-Schicht 156, den Source-Bereich 161 und den Drain-Bereich 162.
  • In 7E wird ein geeigneter Schritt, wie etwa eine chemisch-mechanische Polierung/Planarisierung (CMP) durchgeführt, um die Oberseite der Dummy-Gate-Schicht 156 freizulegen, und dann wird die Dummy-Gate-Schicht 156 entfernt, um den Kanalbereich freizulegen.
  • In 7F wird eine dielektrische High-k-Schicht (nicht dargestellt) hergestellt, um den freigelegten Teil der Halbleiter-Finnenstruktur 140 zu bedecken. Bei einigen Ausführungsformen kann eine dielektrische Zwischenschicht (nicht dargestellt) auf dem freigelegten Teil der Halbleiter-Finnenstruktur 140 hergestellt werden, bevor die dielektrische High-k-Schicht hergestellt wird. Anschließend wird eine Gate-Elektrode 155 auf der dielektrischen High-k-Schicht hergestellt.
  • Ein Durchschnittsfachmann dürfte erkennen, dass die vorstehenden Prozessschritte, die unter Bezugnahme auf die 7A bis 7F beschrieben worden sind, lediglich ein Beispiel für die Herstellung eines FinFET sind. Die vorliegende Erfindung ist nicht darauf beschränkt.
  • 8 zeigt eine dreidimensionale schematische Darstellung eines FinFET, bei der ein Teil des Zwischenschicht-Dielektrikums 158 zur Erläuterung partiell freigelegt ist, gemäß Ausführungsformen der vorliegenden Erfindung. Der FinFET kann auf Grund der vorstehenden Prozesse hergestellt werden, die unter Bezugnahme auf die 6A bis 7F beschrieben worden sind.
  • In 8 weist der FinFET einen Kanalbereich 153, der aus einem oberen Teil 143 einer Halbleiter-Finnenstruktur besteht, einen Source-Bereich 161 und einen Drain-Bereich 162 auf, die auf gegenüberliegenden Seiten des Kanalbereichs 153 angeordnet sind und aus einer Epitaxialschicht bestehen, die eine Aussparung füllt, die durch Entfernen eines entsprechenden Teils des oberen Teils 143 oder durch Entfernen des oberen Teils 143 und eines Teils der Struktur hergestellt wird, die den verengten Teil 142 (in 8 nicht bezeichnet) und den unteren Teil 141 umfasst.
  • Wie in 8 gezeigt ist, umfasst die Halbleiter-Finnenstruktur außerdem einen verengten Teil 142', einen Teil, der die eingefüllte Epitaxialschicht bilden kann, und einen weiteren Teil, der den übrigen Teil des verengten Teils 142 bilden kann (in 8 nicht bezeichnet), und einen unteren Teil 141. Für Beschreibungen des oberen Teils 143, des verengten Teils 142 und des unteren Teils 141 der Halbleiter-Finnenstruktur, einer Trennschicht 110 und eines Substrats 100, auf deren Grundlage die Halbleiter-Finnenstruktur hergestellt wird, sei auf die vorstehenden Beschreibungen verwiesen, die hier zur Redundanzvermeidung nicht wiederholt werden. Obwohl es in 8 nicht dargestellt ist, kann der FinFET außerdem eine Gate-Isolierschicht haben, die zwischen einer Gate-Elektrode 143 und dem Kanalbereich 153 angeordnet ist. Für die Beschreibung der Gate-Isolierschicht und der Gate-Elektrode 143 sei auf die Beschreibungen bei den 1 bis 3 verwiesen.
  • Gleichgültig, ob der Source-Bereich 151 und der Drain-Bereich 152 (die in 1 gezeigt sind) aus der Halbleiter-Finnenstruktur 140 bestehen oder ob der Source-Bereich 161 und der Drain-Bereich 162 (die in 8 gezeigt sind) aus einer Epitaxialschicht bestehen, die die Aussparungen in der Halbleiter-Finnenstruktur 140 füllt, kann der Teil der Halbleiter-Finnenstrukturen 140 unter der Gate-Elektrode 155 und der Gate-Isolierschicht 154 der Gleiche sein. Das heißt, unabhängig davon, ob der Source-Bereich und der Drain-Bereich aus der Halbleiter-Finnenstruktur 140 oder aus Epitaxialschichten bestehen, die die Aussparung in der Halbleiter-Finnenstruktur 140 füllen, ist eine Schnittansicht des Teils der Halbleiter-Finnenstrukturen 140 unter der Gate-Elektrode 155 und der Gate-Isolierschicht die Gleiche wie die, der in 2 gezeigt ist.
  • Ein Durchschnittsfachmann dürfte erkennen, dass der Source-Bereich 161 und der Drain-Bereich 162, die aus einer Epitaxialschicht bestehen, und der verengte Teil 142, die gemeinsame Grenzflächen haben, wie in 8 gezeigt ist, lediglich ein Beispiel darstellen und dass die vorliegende Erfindung nicht darauf beschränkt ist. Bei einigen Ausführungsformen können in Abhängigkeit von den Entwurfsvorgaben der Source-Bereich 161 und der Drain-Bereich 162 tiefer in einen Teil des verengten Teils 142 oder in den gesamten verengten Teil 142 oder auch in einen Teil des unteren Teils 141 hergestellt werden. Bei anderen Ausführungsformen können in Abhängigkeit von den Entwurfsvorgaben der Source-Bereich 161 und der Drain-Bereich 162 flacher hergestellt werden, indem ein Teil des oberen Teils 143 auf dem verengten Teil belassen wird.
  • Die 9A bis 9E zeigen Prozessschritte zur Herstellung der Halbleiter-Finnenstruktur, die in 5 gezeigt ist. Der einfachen Beschreibung halber werden nachstehend ein Halbleitersubstrat auf Siliziumbasis und eine Halbleiter-Finnenstruktur auf Siliziumbasis beschrieben, die aus dem Halbleitersubstrat auf Siliziumbasis herausragt. Ein Durchschnittsfachmann dürfte jedoch erkennen, dass das Substrat nicht auf Silizium beschränkt ist und dass die Halbleiter-Finnenstruktur durch Modifizieren der Prozessbedingungen und der verwendeten Materialien aus einem anderen Halbleitermaterial als Silizium hergestellt werden kann, wie später dargelegt wird.
  • Wie in 9A gezeigt ist, wird eine Hartmaskenschicht 700 strukturiert, die eine SiO2-Schicht, eine Si3N4-Schicht oder eine SiON-Schicht oder eine Kombination davon umfasst und auf dem Substrat 100 angeordnet ist, das zum Beispiel ein Siliziumsubstrat ist.
  • Wie in 9B gezeigt ist, wird der obere Teil 143 durch Plasma-Ätzung unter Verwendung von HBr, Cl2 und O2 mit einem festgelegten Verhältnis (Druck: etwa 10 mTorr bis etwa 200 mTorr; Leistung der Spannungsquelle: etwa 300 W bis etwa 1000 W; Vorspannungsleistung: etwa 500 W bis etwa 2000 W) mit der Hartmaskenschicht 700 als eine Ätzmaskenschicht hergestellt. Die Breite des oberen Teils 143 kann, wie vorstehend dargelegt worden ist, in einer Richtung zu dem Substrat 100 allmählich zunehmen, aber die vorliegende Erfindung ist nicht darauf beschränkt.
  • Wie in 9C gezeigt ist, wird dann eine weitere Maskenschicht 710, zum Beispiel eine SiO2-Schicht, zum Beispiel durch Sauerstoffplasma-Oxidation hergestellt (Druck: etwa 10 mTorr bis etwa 20 mTorr; Leistung der Spannungsquelle: etwa 600 W bis etwa 800 W; Vorspannungsleistung: etwa 0 W bis etwa 100 W), um zumindest die Oberfläche des Substrats 100 und die Oberfläche des oberen Teils 143 zu bedecken, die durch die bei 9B durchgeführte Plasma-Ätzung freigelegt worden sind.
  • Wie in 9D gezeigt ist, wird eine Plasma-Ätzung unter Verwendung von CF4 und CH2F2 und/oder O2 mit einem festgelegten Verhältnis (Druck: etwa 10 mTorr bis etwa 20 mTorr; Leistung der Spannungsquelle: etwa 600 W bis etwa 800 W; Vorspannungsleistung: etwa 100 W bis etwa 500 W) so durchgeführt, dass Teile der Maskenschicht 710, die auf der Oberfläche des Substrats 100 hergestellt sind, entfernt werden können, um das Substrat 100 freizulegen. In diesem Fall wird der übrige Teil der Maskenschicht 710 zu einer Oberer-Teil-Schutzschicht 711, die Seitenflächen des oberen Teils 143 bedeckt. Der verengte Teil 142 und der untere Teil 141 werden durch Plasma-Ätzung unter Verwendung von CF4, NF3, SF6, HBr und Cl2 mit einem festgelegten Verhältnis (Druck: etwa 10 mTorr bis etwa 200 mTorr; Leistung der Spannungsquelle: etwa 300 W bis etwa 1000 W; Vorspannungsleistung: etwa 500 W bis etwa 2000 W) mit der Hartmaskenschicht 700 und der Oberer-Teil-Schutzschicht 711 als eine Ätzmaske hergestellt. Bei einigen Ausführungsformen ist die Plasma-Ätzung zur Herstellung des verengten Teils 142 eine isotrope Ätzung, und die Plasma-Ätzung zur Herstellung des unteren Teils 141 ist eine anisotrope Ätzung. Bei einigen Ausführungsformen kann die Plasmaätzselektivität des Substrats 100 für die Oberer-Teil-Schutzschicht in dem Bereich von zum Beispiel 5 bis 10 (d. h. die Ätzrate für das Substrat 100 beträgt das 5- bis 10-fache der Ätzrate für die Oberer-Teil-Schutzschicht 711 bei der Plasma-Ätzung) oder größer eingestellt werden, indem ein Gemisch aus CF4, NF3, SF6, HBr und Cl2 und/oder die Leistung der Spannungsquelle und die Leistung am Boden der Plasma-Ätzkammer eingestellt werden. Das heißt, während der Ätzung des Substrats 100 wird auch die Oberer-Teil-Schutzschicht 711 geätzt. Bei einigen Ausführungsformen kann CF4, das zum Durchbrechen des Teils der Maskenschicht 710, der das Substrat 100 bedeckt, verwendet wird, mit anderen Gasen vermischt werden, um den verengten Teil 142 herzustellen und die Oberer-Teil-Schutzschicht 711 langsam zu ätzen. Zwar können die vertikale und seitliche Ätzung des Substratmaterials während der Herstellung des verengten Teils 142 und des unteren Teils 141 gleichzeitig erfolgen, aber bei der vertikalen Ätzung des Substratmaterials durch Ionenbeschuss ist die Ätzrate höher als bei der seitlichen Ätzung des Substratmaterials. Ein Ätzungsnebenprodukt (das weniger flüchtig als Plasma ist) kann auf der Seitenwand des durch Plasma-Ätzung hergestellten Teils abgeschieden werden, um die seitliche Ätzung des Substratmaterials während der Herstellung des verengten Teils 142 zu vermeiden oder zu verringern. Nach einer bestimmten Ätzdauer zur Herstellung des verengten Teils 142 kann jedoch das Nebenprodukt, das auf der Seitenwand des verengten Teils 142 abgeschieden worden ist, geätzt werden, und das Substratmaterial kann dadurch weiter geätzt werden, dass die Bedingungen für die Plasma-Ätzung, zum Beispiel das Gemisch aus den vorgenannten Gasen und die Leistung der Spannungsquelle und die Leistung an der Unterseite, so eingestellt werden, dass der untere Teil 141 entsteht. Da ein Teil des Materials des hergestellten verengten Teils 142 durch die Plasma-Ätzung während der Herstellung des unteren Teils 141 geätzt werden kann, kann der verengte Teil 142 in der vertikalen Richtung von dem oberen Teil 143 zu dem unteren Teil 141 eine abnehmende Größe haben, während der untere Teil 141 eine zunehmende Größe haben kann.
  • Wie in 9E gezeigt ist, werden dann alle Maskenschichten, die die Hartmaskenschicht 700 und die Oberer-Teil-Schutzschicht 711 umfassen, entfernt.
  • Wenn die Halbleiter-Finnenstruktur 140 nicht den vorgenannten unteren Teil 141 aufweist (das heißt, wenn der verengte Teil 142 direkt aus dem Substrat 100 herausragt), kann der unter Bezugnahme auf 9D beschriebene Prozess so modifiziert werden, dass der untere Teil 141 nicht hergestellt wird.
  • Die Halbleiter-Finnenstruktur, die mit den Prozessschritten hergestellt wird, die in den 9A bis 9E gezeigt sind, kann auch zum Herstellen eines FinFET verwendet werden, der in 10 gezeigt ist, in der ein Teil eines Zwischenschicht-Dielektrikums 158 zur Erläuterung partiell freigelegt ist.
  • Der in 10 gezeigte FinFET ist im Wesentlichen der Gleiche wie der in 8 gezeigte FinFET, mit der Ausnahme, dass die Halbleiter-Finnenstrukturen unterschiedlich sind. Zur Redundanzvermeidung werden detaillierte Beschreibungen weggelassen.
  • Ein Durchschnittsfachmann dürfte erkennen, dass die vorstehenden Prozesse, die unter Bezugnahme auf die 7A bis 7F beschrieben worden sind, zum Herstellen des in 10 gezeigten FinFET verwendet werden können, der auf den Halbleiter-Finnenstrukturen beruht, die mit den Prozessen hergestellt werden, die in den 9A bis 9E gezeigt sind. Zur Redundanzvermeidung werden detaillierte Beschreibungen der Herstellungsprozesse weggelassen.
  • Gemäß einem Aspekt der vorliegenden Erfindung kann ein FinFET, der aus einer Halbleiter-Finnenstruktur mit einem verengten Teil besteht, einen geringeren Stromverlust unter dem Kanal als ein anderer FinFET haben, der außer dem Umstand, dass er aus einer anderen Halbleiter-Finnenstruktur ohne einen verengten Teil besteht, die gleiche Konfiguration hat.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung kann zur Verringerung des Stromverlusts unter dem Kanal ein FinFET, der aus einer Halbleiter-Finnenstruktur mit einem verengten Teil besteht, zum Beispiel aus einem Siliziumsubstrat statt aus einem teureren SOI-Substrat hergestellt werden. Ähnlich einem Vergleichsbeispiel, bei dem der FinFET aus einem SOI-Substrat hergestellt wird, kann der FinFET gemäß Ausführungsformen der vorliegenden Erfindung einen geringeren Stromverlust unter dem Kanal haben, aber bei reduzierten Kosten, da ein billigeres Substrat verwendet wird.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung kann zur Verringerung des Stromverlusts unter dem Kanal ein FinFET, der aus einer Halbleiter-Finnenstruktur mit einem verengten Teil besteht, zum Beispiel aus einem Siliziumsubstrat hergestellt werden. Im Vergleich zu einem FinFET, der aus einem Siliziumsubstrat hergestellt wird und zur Verringerung des Stromverlusts unter dem Kanal einen Durchgreifstopper, der durch eine Implantation (ein Prozess, der sich schwieriger steuern lässt als der vorgenannte Prozess) hergestellt wird, oder ein vergrabenes Oxid unter dem Kanalbereich hat, kann der FinFET gemäß Ausführungsformen der vorliegenden Erfindung ebenfalls den Stromverlust unter dem Kanal verringern, aber er erfordert keine relativ komplizierten und schwierigen Prozesse zur Herstellung eines Durchgreifstoppers oder eines vergrabenen Oxids.
  • Gemäß einem Aspekt der vorliegenden Erfindung weist ein Halbleiter-Bauelement Folgendes auf: ein Substrat; eine Finnenstruktur, die aus einer dielektrischen oder isolierenden Trennschicht herausragt, die über dem Substrat abgeschieden ist; eine Gate-Isolierschicht, die einen Kanalbereich bedeckt, der aus der Finnenstruktur besteht; und eine Gate-Elektrodenschicht, die die Gate-Isolierschicht bedeckt. Die Finnenstruktur weist einen unteren Teil, einen verengten Teil und einen oberen Teil auf, die der Reihe nach auf dem Substrat angeordnet sind. Eine Breite des verengten Teils ist kleiner als eine Breite des unteren Teils und als eine Breite eines Teils des oberen Teils. Bei einer Ausführungsform umfasst der verengte Teil einen schmalsten Teil der Finnenstruktur. Bei einer Ausführungsform nimmt die Breite des verengten Teils entlang einer Richtung zu, in der die Finnenstruktur aus dem Substrat herausragt; eine Seitenfläche des verengten Teils hat eine Bogenform; und Teile, zwischen denen der verengte Teil angeordnet ist, haben plane Seitenflächen. Bei einer Ausführungsform nimmt die Breite des unteren Teils entlang einer Richtung zu, in der die Finnenstruktur aus dem Substrat herausragt. Bei einer Ausführungsform nimmt die Breite des oberen Teils entlang einer Richtung ab, in der die Finnenstruktur aus dem Substrat herausragt. Bei einer Ausführungsform beträgt eine Breite eines schmalsten Teils des verengten Teils etwa 2 nm bis etwa 11 nm. Bei einer Ausführungsform beträgt eine Dicke des verengten Teils etwa 6 nm bis etwa 14 nm. Bei einer Ausführungsform ist eine Breite eines obersten Teils der Finnenstruktur größer als eine Breite des schmalsten Teils des verengten Teils. Bei einer Ausführungsform bestehen der untere Teil, der verengte Teil und der obere Teil im Wesentlichen aus dem gleichen Material. Bei einer Ausführungsform sind Seitenflächen des unteren Teils, des verengten Teil und eines unteren Teils des oberen Teils mit Isolierschichten bedeckt. Bei einer Ausführungsform ist die Gate-Elektrode auf einem Niveau mindestens über dem schmalsten Teil des verengten Teils hergestellt.
  • Gemäß einem Aspekt der vorliegenden Erfindung weist ein Verfahren zur Herstellung einer Halbleiter-Finnenstruktur die folgenden Schritte auf: Herstellen eines oberen Teils der Halbleiter-Finnenstruktur durch Ätzen eines Substrats; Herstellen einer ersten Maskenschicht auf einer Seitenfläche des oberen Teils und einer Seitenfläche des Substrats; Herstellen eines verengten Teils der Halbleiter-Finnenstruktur durch Ätzen des Substrats, während ein Teil der ersten Maskenschicht den oberen Teil der Halbleiter-Finnenstruktur bedeckt, um ihn zu schützen; Herstellen einer zweiten Maskenschicht zumindest auf einer Seitenfläche des verengten Teils und einer freigelegten Oberfläche des Substrats durch Ätzen; und Herstellen eines unteren Teils der Halbleiter-Finnenstruktur durch Ätzen des Substrats, während ein Teil der zweiten Maskenschicht den oberen und den verengten Teil der Halbleiter-Finnenstruktur bedeckt, um den oberen und den verengten Teil zu schützen. Die Herstellung des verengten Teils erfolgt durch isotrope Ätzung des Substrats. Bei einer Ausführungsform ist der schmalste Teil der Halbleiter-Finnenstruktur ein Teil des verengten Teils. Bei einer Ausführungsform bestehen der obere Teil, der verengte Teil und der untere Teil im Wesentlichen aus dem gleichen Halbleitermaterial. Bei einer Ausführungsform umfasst das Verfahren weiterhin das Herstellen einer dielektrischen oder isolierenden Trennschicht auf gegenüberliegenden Seiten der Halbleiter-Finnenstruktur.
  • Gemäß einem Aspekt der vorliegenden Erfindung weist ein Verfahren zur Herstellung einer Halbleiter-Finnenstruktur die folgenden Schritte auf: Herstellen einer ersten Finne auf einem Substrat; Herstellen einer Maskenschicht auf Oberflächen der ersten Finne und des Substrats; und Ätzen von Teilen des Substrats unter Verwendung eines Teils der Maskenschicht als eine Ätzschutzschicht, um eine zweite Finne unter der ersten Finne herzustellen. Die zweite Finne hat eine Breite, die in einer Richtung von der zweiten Finne zu der ersten Finne zunächst abnimmt und dann zunimmt. Bei einer Ausführungsform nimmt eine Breite der ersten Finne in einer Richtung von der ersten Finne zu der zweiten Finne zu. Bei einer Ausführungsform ist ein schmalster Teil der ersten Finne und der zweiten Finne ein Teil der zweiten Finne. Bei einer Ausführungsform bestehen die erste Finne und die zweite Finne im Wesentlichen aus dem gleichen Halbleitermaterial. Bei einer Ausführungsform umfasst das Verfahren weiterhin das Herstellen einer dielektrischen oder isolierenden Trennschicht auf gegenüberliegenden Seiten der Halbleiter-Finnenstruktur.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (20)

  1. Halbleitervorrichtung mit: einem Substrat; einer Finnenstruktur, die aus einer isolierenden Trennschicht (110) herausragt, die über dem Substrat angeordnet ist; einer Gate-Isolierschicht, die einen Kanalbereich bedeckt, der aus der Finnenstruktur gebildet ist; und einer Gate-Elektrodenschicht, die die Gate-Isolierschicht bedeckt, wobei die Finnenstruktur einen unteren Teil, einen verengten Teil und einen oberen Teil umfasst, die der Reihe nach auf dem Substrat angeordnet sind, und eine Breite des verengten Teils kleiner als eine Breite des unteren Teils und als eine Breite eines Teils des oberen Teils ist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei der verengte Teil einen schmalsten Teil der Finnenstruktur umfasst.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei die Breite des verengten Teils entlang einer Richtung zunimmt, in der die Finnenstruktur aus dem Substrat herausragt, eine Seitenfläche des verengten Teils eine Bogenform hat, und Teile, zwischen denen der verengte Teil angeordnet ist, plane Seitenflächen haben.
  4. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die Breite des unteren Teils entlang einer Richtung zunimmt, in der die Finnenstruktur aus dem Substrat herausragt.
  5. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die Breite des oberen Teils entlang der Richtung abnimmt, in der die Finnenstruktur aus dem Substrat herausragt.
  6. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei eine Breite eines schmalsten Teils des verengten Teils etwa 2 nm bis etwa 11 nm beträgt.
  7. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei eine Dicke des verengten Teils etwa 6 nm bis etwa 14 nm beträgt.
  8. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei eine Breite eines obersten Teils der Finnenstruktur größer als die Breite des schmalsten Teils des verengten Teils ist.
  9. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei der untere Teil, der verengte Teil und der obere Teil im Wesentlichen aus dem gleichen Material bestehen.
  10. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei Seitenflächen des unteren Teils, des verengten Teils und eines unteren Teils des oberen Teils mit der isolierenden Trennschicht bedeckt sind.
  11. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die Gate-Elektrode auf einem Niveau mindestens über dem schmalsten Teil des verengten Teils hergestellt ist.
  12. Verfahren zur Herstellung einer Halbleiter-Finnenstruktur mit den folgenden Schritten: Herstellen eines oberen Teils der Halbleiter-Finnenstruktur durch Ätzen eines Substrats; Herstellen einer ersten Maskenschicht auf einer Seitenfläche des oberen Teils und einer Seitenfläche des Substrats; Herstellen eines verengten Teils der Halbleiter-Finnenstruktur durch Ätzen des Substrats, während ein Teil der ersten Maskenschicht den oberen Teil der Halbleiter-Finnenstruktur bedeckt, um den oberen Teil zu schützen; Herstellen einer zweiten Maskenschicht zumindest auf einer Seitenfläche des verengten Teils und einer freigelegten Oberfläche des Substrats durch Ätzen; und Herstellen eines unteren Teils der Halbleiter-Finnenstruktur durch Ätzen des Substrats, während ein Teil der zweiten Maskenschicht den oberen und den verengten Teil der Halbleiter-Finnenstruktur bedeckt, um den oberen und den verengten Teil zu schützen, wobei die Herstellung des verengten Teils durch isotrope Ätzung des Substrats erfolgt.
  13. Verfahren nach Anspruch 12, wobei ein schmalster Teil der Halbleiter-Finnenstruktur ein Teil des verengten Teils ist.
  14. Verfahren nach Anspruch 12 oder 13, wobei der obere Teil, der verengte Teil und der untere Teil im Wesentlichen aus dem gleichen Halbleitermaterial bestehen.
  15. Verfahren nach einem der Ansprüche 12 bis 14, das weiterhin das Herstellen einer isolierenden Trennschicht auf gegenüberliegenden Seiten der Halbleiter-Finnenstruktur umfasst.
  16. Verfahren zur Herstellung einer Halbleiter-Finnenstruktur mit den folgenden Schritten: Herstellen einer ersten Finne auf einem Substrat; Herstellen einer Maskenschicht auf Oberflächen der ersten Finne und des Substrats; und Ätzen von Teilen des Substrats unter Verwendung eines Teils der Maskenschicht als eine Ätzschutzschicht, um eine zweite Finne unter der ersten Finne herzustellen, wobei die zweite Finne eine Breite hat, die in einer Richtung von der zweiten Finne zu der ersten Finne zunächst abnimmt und dann zunimmt.
  17. Verfahren nach Anspruch 16, wobei eine Breite der ersten Finne in einer Richtung von der ersten Finne zu der zweiten Finne zunimmt.
  18. Verfahren nach Anspruch 16 oder 17, wobei ein schmalster Teil der ersten Finne und der zweiten Finne ein Teil der zweiten Finne ist.
  19. Verfahren nach einem der Ansprüche 16 bis 18, wobei die erste Finne und die zweite Finne im Wesentlichen aus dem gleichen Halbleitermaterial bestehen.
  20. Verfahren nach einem der Ansprüche 16 bis 19, das weiterhin das Herstellen einer isolierenden Trennschicht auf gegenüberliegenden Seiten der Halbleiter-Finnenstruktur umfasst.
DE102017127354.9A 2016-12-15 2017-11-21 Halbleiter-bauelement und herstellungsverfahren dafür Pending DE102017127354A1 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662434819P 2016-12-15 2016-12-15
US62/434,819 2016-12-15
US15/725,710 2017-10-05
US15/725,710 US10388763B2 (en) 2016-12-15 2017-10-05 Manufacturing of semiconductor fin structure and manufacturing method of semiconductor device

Publications (1)

Publication Number Publication Date
DE102017127354A1 true DE102017127354A1 (de) 2018-06-21

Family

ID=62250985

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102017127354.9A Pending DE102017127354A1 (de) 2016-12-15 2017-11-21 Halbleiter-bauelement und herstellungsverfahren dafür

Country Status (2)

Country Link
DE (1) DE102017127354A1 (de)
TW (1) TWI755454B (de)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11210447B2 (en) 2018-09-26 2021-12-28 Taiwan Semiconductor Manufacturing Co., Ltd. Reconfiguring layout and sizing for transistor components to simultaneously optimize logic devices and non-logic devices
US10867861B2 (en) * 2018-09-28 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor device and method of forming the same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107039281B (zh) * 2011-12-22 2021-06-18 英特尔公司 具有颈状半导体主体的半导体器件以及形成不同宽度的半导体主体的方法
CN103811344B (zh) * 2012-11-09 2016-08-10 中国科学院微电子研究所 半导体器件及其制造方法
CN103811341B (zh) * 2012-11-09 2016-05-11 中国科学院微电子研究所 半导体器件及其制造方法
US9698249B2 (en) * 2014-01-17 2017-07-04 Taiwan Semiconductor Manufacturing Company Ltd. Epitaxy in semiconductor structure and manufacturing method of the same
US9646871B2 (en) * 2014-07-22 2017-05-09 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure with shallow trench isolation and manufacturing method thereof

Also Published As

Publication number Publication date
TWI755454B (zh) 2022-02-21
TW201826354A (zh) 2018-07-16

Similar Documents

Publication Publication Date Title
DE102018100286B4 (de) Halbleiterstruktur-Schneideprozess und damit hergestellte Strukturen
DE102017124663B4 (de) Hybridschema für verbesserte leistung bei p- und n-finfets
DE102017123950B4 (de) Finfet-bauelement und verfahren zur herstellung desselben
DE102017117795B4 (de) Fets und verfahren zu deren herstellung
DE102018124673B4 (de) Halbleiterstruktur-Schneideverfahren und damit hergestellte Strukturen
DE102017128255B4 (de) Halbleitervorrichtung und Verfahren
DE102019117191A1 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE102018100061B3 (de) Ausbildungsverfahren mit hoher Oberflächen-Dotierstoffkonzentration und deren Strukturen
DE102018111381A1 (de) Selektive NFET/PFET-Auskehlung von Source/Drain-Bereichen
DE102017128585A1 (de) Halbleiterstruktur-Schneideprozess und damit hergestellte Strukturen
DE102019116052B4 (de) Transistoren mit vertiefter siliziumdeckschicht und herstellungsverfahren
DE102018124741A1 (de) Linerstruktur in dieelektrischer zwischenschichtstruktur für halbleiterbauteile
DE102018108176A1 (de) Asymmetrische Source- und Drain-Strukturen in Halbleitervorrichtungen
DE102020108047B4 (de) Finnen-feldeffekttransistor-bauelement und verfahren zum bilden desselben
DE102020109608A1 (de) Dummy-finnen und verfahren zu deren herstellung
DE102019118375A1 (de) FinFET-Vorrichtung und Verfahren zum Bilden derselbigen
DE102017127154A1 (de) Finnenstrukturierung für halbleitervorrichtungen
DE102019122443A1 (de) Transistoren mit Halbleiter-Stapelschichten als Kanäle
DE102019110004A1 (de) Schlitzkontakte und verfahren zu deren herstellung
DE102020112763B4 (de) Verfahren zur gateprofilsteuerung durch seitenwandschutz während der ätzung
DE102017127354A1 (de) Halbleiter-bauelement und herstellungsverfahren dafür
DE102019009394B4 (de) Isolation von source-drain-regionen zweier muti-gate-transistoren in dichter anordnung
DE102017127658B4 (de) Halbleitervorrichtung und verfahren
DE102021114139B4 (de) Verfahren zum bilden von mehrschichtigen photoätzmasken mit organischen undanorganischen materialien
DE102021101902A1 (de) Source/drain formation with reduced selective loss defects

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication